KR100643606B1

KR100643606B1 - 저전압 차동 신호 송신기의 프리앰퍼시스 장치 및 방법

Info

Publication number: KR100643606B1
Application number: KR1020050074025A
Authority: KR
Inventors: 김주형
Original assignee: 삼성전자주식회사
Priority date: 2005-08-12
Filing date: 2005-08-12
Publication date: 2006-11-10
Also published as: CN1913507A; CN1913507B; US20070063739A1; US7586330B2

Abstract

저전압 차동 신호 송신기의 프리앰퍼시스 장치 및 방법이 개시되어 있다. 저전압 차동 신호 송신기의 프리앰퍼시스 장치는, 외부로부터 입력되는 N개의 병렬 데이터 신호 및 위상 동기 루프로부터 입력되는 N위상 클록 신호를 이용하여 프리앰퍼시스 펄스 신호를 생성하는 프리앰퍼시스 펄스 신호 생성부; 및 상기 프리앰퍼시스 펄스 신호 생성부에 의하여 생성된 상기 프리앰퍼시스 펄스 신호에 응답하여 저전압 차동 신호 드라이버의 전류원에 프리앰퍼시스를 위한 추가 전류를 공급하는 프리앰퍼시스 전류 출력부로 구성된다. 따라서, 외부로부터 입력되는 병렬 데이터 신호 및 그 병렬 데이터 신호를 샘플링하기 위해서 위상 동기 루프로부터 출력되는 다 위상 클록 신호를 이용하여 프리앰퍼시스를 위한 펄스 신호를 생성시킬 수 있다.

Description

저전압 차동 신호 송신기의 프리앰퍼시스 장치 및 방법 {APPARATUS AND METHOD FOR PRE-EMPHASIS OF LOW VOLTAGE DIFFERENTIAL SIGNALING TRANSMITTER}

도 1은 종래의 저전압 차동 신호 송신기의 구성을 도시하는 블록도이다.

도 2는 저전압 차동 신호 드라이버와 저전압 차동 신호 수신기와의 전송 원리를 설명하기 위한 회로도이다.

도 3은 도 2에 도시된 저전압 차동 신호 드라이버로 입력되는 로직 데이터 신호가 저전압 차동 신호로 변환되는 과정을 도시하는 타이밍도이다.

도 4는 이러한 프리앰퍼시스 기법의 통상적인 개념을 나타내는 개념도이다.

도 5는 종래의 프리앰퍼시스 펄스 신호 발생 회로의 구조를 개략적으로 도시하는 회로도이다.

도 6은 도 5에 도시된 프리앰퍼시스 펄스 신호 발생 회로에 의한 주요 신호의 상태를 도시하는 타이밍도이다.

도 7은 본 발명의 바람직한 실시예에 따른 프리앰퍼시스 장치가 구비된 저전압 차동 신호 송신기의 구성을 도시하는 블록도이다.

도 8은 도 7에 도시된 프리앰퍼시스 펄스 신호 생성부의 구성을 나타내는 논리 회로도이다.

도 9는 도 8의 프리앰퍼시스 펄스 신호 생성부의 구성에 따른 주요 신호의 상태를 도시하는 타이밍도이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 프리앰파시스 장치

110 : 프리앰퍼시스 펄스 신호 생성부

130 : 프리앰퍼시스 전류 출력부

150 : 프리앰퍼시스 전류 선택부

200 : 위상 동기 루프

300 : 병렬/직렬 데이터 변환기

400 : 저전압 차동 신호 드라이버

본 발명은 저전압 차동 신호 송신기(LVDS Tx : Low Voltage Differential Signaling Transmitter)의 프리앰퍼시스(Pre-Emphasis) 장치 및 방법에 관한 것으로, 좀더 상세하게는, 외부로부터 입력되는 병렬 데이터 신호 및 다 위상 클록 신호를 이용하여 프리앰퍼시스를 수행할 수 있도록 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치 및 방법에 관한 것이다.

일반적으로, 저전압 차동 신호(LVDS : Low Voltage Differential Signaling) 인터페이스 시스템은 고속 동작이 가능하고 낮은 전류 소모 및 낮은 전자기적 간섭(EMI : Electromagnetic Interference) 특성을 갖는 회로로서, 반도체, 액정 표시 장치(LCD : Liquid Crystal Display) 및 통신 등의 다양한 응용 분야(Application)에서 사용되고 있다.

통상, 이러한 저전압 차동 신호 인터페이스 시스템은 저전압 차동 신호의 전송을 위한 저전압 차동 신호 송신기(LVDS Transmitter)와, 전송된 저전압 차동 신호를 수신하기 위한 저전압 차동 신호 수신기(LVDS Receiver)로 구성된다.

도 1은 종래의 저전압 차동 신호 송신기의 구성을 도시하는 블록도로서, 액정 표시 장치에서 8비트(Bit)의 컬러 데이터(Color Data)를 전송하기 위한 저전압 차동 신호 송신기를 도시하고 있다.

도 1을 참조하면, 종래의 저전압 차동 신호 송신기(10)는 병렬/직렬 데이터 변환부(20), 저전압 차동 신호 송신 드라이버부(40) 및 위상 동기 루프(30) 등으로 구성된다.

먼저, 저전압 차동 신호 송신기(10)로 입력되는 데이터 신호는 8비트의 레드(RED) 데이터 신호, 8비트의 그린(GREEN) 데이터 신호, 8비트의 블루(BLUE) 데이터 신호 및 4비트의 제어 데이터 신호로 구성된다. 이때, 상기 28개의 입력 데이터 신호들은 모두 병렬로 입력된다.

상기 병렬/직렬 데이터 변환부(20)는 4개의 병렬/직렬 데이터 변환기(21, 22, 23, 24)로 구성된다. 각 병렬/직렬 데이터 변환기(21, 22, 23, 24)는 입력되는 병렬 데이터 신호들을 NRZ(None Return to Zero) 형태의 직렬 데이터 신호(DA, DB, DC, DD)로 변환하는 기능을 수행한다.

이때, 각 병렬/직렬 데이터 변환기(21, 22, 23, 24)에는 각각 7개씩의 병렬 데이터 신호들이 입력된다. 즉, 4개의 병렬/직렬 데이터 변환기(21, 22, 23, 24)에 각각 7개씩의 병렬 데이터 신호가 입력되므로 총 28개의 병렬 데이터 신호가 모두 수용된다.

상기 병렬/직렬 데이터 변환부(20)에 구비된 4개의 병렬/직렬 데이터 변환기(21, 22, 23, 24)로부터 출력되는 직렬 데이터 신호(DA, DB, DC, DD)는 저전압 차동 신호 드라이버부(40)에 구비된 4개의 저전압 차동 신호 드라이버(41, 42, 43, 44)로 각각 대응 전송된다. 따라서, 상기 각 저전압 차동 신호 드라이버(41, 42, 43, 44)에는 7개씩의 병렬 입력 데이터가 직렬화(Serialize)되어 입력된다고 볼 수 있다.

상기 저전압 차동 신호 드라이버부(40)는 입력된 직렬 데이터 신호(DA, DB, DC, DD)를 저전압 차동 신호 레벨로 변환시켜 출력한다. 이때, 저전압 차동 신호 드라이버부(40)에 구비된 또 하나의 저전압 차동 신호 드라이버(45)는 위상 동기 루프(30)로부터 전송되는 클록 신호를 출력하기 위한 것이다.

위상 동기 루프(40)는 입력되는 병렬 데이터 신호를 각각 샘플링(Sampling)하기 위한 7위상 클록 신호를 발생시키는 기능을 수행한다.

도 2는 저전압 차동 신호 드라이버와 저전압 차동 신호 수신기와의 전송 원리를 설명하기 위한 회로도로서, 도 1에 도시된 저전압 차동 신호 드라이버(41, 42, 43, 44) 중 하나(41)의 연결 상태를 도시하고 있다.

도 2를 참조하면, 저전압 차동 신호 드라이버(41)는 3.5mA의 정전류원(AD)과 4개의 스위치(M1, M2, M3, M4)로 구성된다. 상기 저전압 차동 신호 드라이버(41)는 입력되는 로직 데이터 신호 즉, 직렬 데이터 신호(DA)에 따라 상기 스위치를 온(On)/오프(Off)시켜 전송 라인으로 전류를 흘려줌으로써 저전압 차동 신호 수신기(50)의 입력단에 설치되는 100오옴의 저항(Rx)의 양단에 +/-350mV 수준의 전압 차이를 발생시킨다. 이때, 저전압 차동 신호 수신기(50)에서는 입력되는 +/-350mV의 전압차를 증폭하여 로직 레벨(Logic)로 변환시킴으로써, 로직 하이(Logic High)와 로직 로우(Logic Low)를 판별한다.

도 3은 도 2에 도시된 저전압 차동 신호 드라이버(41)로 입력되는 로직 데이터 신호가 저전압 차동 신호로 변환되는 과정을 도시하는 타이밍도이다.

도 3을 참조하면, 로직 데이터인 직렬 데이터 신호(DA)가 입력되면 그 하이/로우 상태에 따라 +3.5mA/-3.5mA의 전류가 전송 라인으로 흐르게 된다. 이때, 저전압 차동 신호 수신기(50)의 입력단에 설치된 저항(Rx)의 양단에 발생하는 전압은 로직 하이일 경우 +350mV가 발생하고, 로직 로우일 경우 -350mV가 발생한다.

그런데, 통상, 전송되는 데이터 신호의 속도가 느린 경우에는 저전압 차동 신호 수신기의 입력단에 +/- 350mV 수준의 전압차가 발생하지만, 전송되는 데이터 신호의 속도가 높아짐에 따라 상기 전압차는 감소되게 된다.

예를 들면, 입력 데이터 신호가 135Mhz의 속도로 입력된다고 가정하면, 저전 압 차동 신호 드라이버는, 앞서 언급했듯이 7개의 신호를 처리해야되기 때문에 945Mbps(=135M ×7)의 데이터 레잇(Data Rate)으로 동작하여야 한다. 그런데, 저전압 차동 신호 드라이버의 정전류원은 3.5mA로 일정하기 때문에 데이터 레잇이 증가할수록 출력되는 신호는 감쇄하여 진폭이 줄어들게 된다.

뿐만 아니라, 저전압 차동 신호 드라이버와 저전압 차동 신호 수신기 사이에 연결되는 전송 라인의 길이 및 부하 조건에 따라 출력 신호는 영향을 받게 된다.

따라서, 이러한 출력 신호의 감쇄는 데이터 신호의 아이(Eye) 특성을 저하시키게 되고, 이는 저전압 차동 신호 수긴기로 정상적인 데이터를 전달하지 못하게 하는 원인이 된다.

때문에, 종래에는 전송되는 데이터 신호의 천이(Transition) 구간을 검출하여 프리앰퍼시스 펄스 신호를 발생시키고, 그 프리앰퍼시스 펄스 신호에 따라 신호의 진폭을 보강해주는 프리앰퍼시스(Pre-Emphasis) 기법을 사용하였다.

도 4를 참조하면, 저전압 차동 신호 전송 시에 신호의 천이 구간에 진폭을 보강해주는 프리엠퍼시스를 통하여 왜곡이 보상되어 상기 아이 특성이 개선되는 것을 알 수 있다.

도 5를 참조하면, 종래의 프리앰퍼시스 펄스 신호 발생 회로는 직렬 연결된 다수의 인버터(61)로 구성된 지연부(60)를 이용하여 입력되는 직렬 데이터 신호 (DA)를 일정 시간 지연시키고, 그 지연된 직렬 데이터 신호(DA')와 직렬 데이터 신호(DA)를 배타적오아 게이트(XOR Gate)(70)로 입력함으로써, 진폭 보강 위치를 지정하기 위한 프리앰퍼시스 펄스 신호(PEM)를 생성한다.

도 6을 참조하면, 입력되는 직렬 데이터 신호(DA)와, 지연된 직렬 데이터 신호(DA')의 배타적오아 연산에 의해서, 프리엠퍼시스가 필요한 직렬 데이터 신호(DA)의 천이 구간에 1UI(Unit Interval) 동안씩 프리앰퍼시스 펄스 신호(PEM)가 발생하는 것을 알 수 있다.

그런데, 앞서 살펴보았듯이, 종래의 프리앰퍼시스는 인버터와 같은 지연 셀들에 의한 지연 시간에 의존한다. 그러나, 이러한 지연 시간은 PVT(Process, Voltage, Temperature) 즉, 공정의 변화, 전원 전압의 변화, 온도의 변화 등과 같은 환경 변화에 매우 민감하다.

따라서, 종래의 프리앰퍼시스 펄스 신호 발생 회로에 의하여 생성되는 프리앰퍼시스 펄스 신호는 환경에 변화에 의하여 쉽게 변화하며, 지연 회로의 특성상 신호가 항상 일정하지 못하기 때문에, 결국 정확한 프리앰퍼시스의 수행이 어려워 그 정확성을 신뢰하기 어려운 문제점을 가지는 것이 사실이다.

본 발명은 이러한 문제점을 해결하기 위한 것으로, 외부로부터 입력되는 병 렬 입력 데이터와 그 병렬 데이터를 샘플링하기 위한 위상 클록 신호를 이용하여 프리앰퍼시스 펄스 신호를 생성함으로써 신뢰성을 향상시킬 수 있는 저전압 차동 신호 송신기의 프리앰퍼시스 장치를 제공하는데 본 발명의 제 1 목적이 있다.

또한, 상기 프리앰퍼시스 장치를 구비하는 저전압 차동 신호 송신기를 제공하는데 본 발명의 제 2 목적이 있다.

또한, 외부로부터 입력되는 병렬 입력 데이터와 그 병렬 데이터를 샘플링하기 위한 위상 클록 신호를 이용하여 진폭 보강 위치를 지정할 수 있는 프리앰퍼시스 신호를 생성함으로써 그 신뢰성을 향상시킬 수 있는 저전압 차동 신호 송신기의 프리앰퍼시스 방법을 제공하는데 본 발명의 제 3 목적이 있다.

이러한 본 발명의 제 1 목적을 달성하기 위한 본 발명에 따른 저전압 차동 신호 송신기의 프리앰퍼시스 장치는, 외부로부터 입력되는 N개의 병렬 데이터 신호 및 위상 동기 루프로부터 입력되는 N위상 클록 신호를 이용하여 프리앰퍼시스 펄스 신호를 생성하는 프리앰퍼시스 펄스 신호 생성부; 및 상기 프리앰퍼시스 펄스 신호 생성부에 의하여 생성된 상기 프리앰퍼시스 펄스 신호에 응답하여 저전압 차동 신호 드라이버의 전류원에 프리앰퍼시스를 위한 추가 전류를 공급하는 프리앰퍼시스 전류 출력부로 구성된다.

상기 프리앰퍼시스 펄스 신호 생성부는, 상기 입력되는 특정 병렬 데이터 신호를 인접한 병렬 데이터 신호와 배타적오아 연산(Logic XOR)하여 1차 연산 신호를 각각 출력하는 N개의 배타적오아 게이트와; 상기 배타적오아 게이트로부터 출력되는 상기 1차 연산 신호를 상기 인접한 병렬 데이터 신호에 대응되는 상기 N위상 클록 신호와 앤드 연산(Logic AND)하여 2차 연산 신호를 각각 출력하는 N개의 앤드 게이트; 및 상기 N개의 앤드 게이트로부터 출력되는 2차 연산 신호를 오아 연산(Logic OR)하여 상기 프리앰퍼시스 펄스 신호를 출력하는 오아 게이트로 구성된다. 이때, 상기 N위상 클록 신호는 상기 N개의 병렬 데이터 신호를 직렬 데이터 신호로 변환시킬 때 상기 각 병렬 데이터 신호를 샘플링하기 위하여 사용되는 신호이다.

상기 생성되는 프리앰퍼시스 펄스 신호는 상기 N개의 병렬 데이터 신호가 직렬 데이터 신호로 변환되었을 때, 상기 직렬 데이터 신호의 천이 구간에서 발생된다. 이때,상기 프리앰퍼시스 펄스 신호는 상기 천이 구간에서 1UI(Unit Interval) 동안 발생된다.

상기 프리앰퍼시스 전류 출력부는, 상기 저전압 차동 신호 송신기의 전류원에 병렬로 연결되며, 상기 프리앰퍼시스 펄스 신호에 응답하여 추가 전류를 공급하는 M개의 추가 전류원을 구비한다. 이때, M은 3일 수 있다. 이 경우 상기 각 추가 전류원은 상기 저전압 차동 신호 드라이버의 전류원에 25%의 추가적인 전류를 추가로 공급할 수 있는 전류원이다.

한편, 상기 저전압 차동 신호 송신기의 프리앰퍼시스 장치에는, 상기 프리앰퍼시스 전류 출력부를 통하여 공급되는 추가 전류를 조정할 수 있도록 하는 기능을 수행하는 프리앰퍼시스 전류 선택부를 더 포함할 수 있다.

이때, 상기 프리앰퍼시스 전류 선택부는, 외부로부터 추가 전류원 선택 신호 를 입력받아 동작 제어 신호를 출력하는 전류원 선택부; 및 상기 각 추가 전류원에 직렬로 연결되며 상기 동작 제어 신호에 응답하여 턴온되는 선택 스위치들로 구성된다.

한편, 본 발명의 제 2 목적을 달성하기 위한 본 발명에 따른 저전압 차동 신호 송신기는, N위상 클록 신호를 생성하는 위상 동기 루프와; 외부로부터 입력되는 N개의 병렬 데이터 신호를 입력받고, 상기 N위상 클록 신호를 이용하여 상기 N개의 병렬 데이터 신호를 직렬 데이터 신호로 변환하는 병렬/직렬 데이터 변환기와; 상기 병렬/직렬 데이터 변환기로부터 출력되는 직렬 데이터를 저전압 차동 신호 레벨로 변환시켜 출력하는 저전압 차동 신호 드라이버; 및 상기 N개의 병렬 데이터 및 상기 N위상 클록 신호를 이용하여 프리앰퍼시스 펄스 신호를 생성하고, 상기 생성된 프리앰퍼시스 펄스 신호에 응답하여 상기 저전압 차동 신호 드라이버에 프리앰퍼시스를 위한 추가 전류를 공급하는 프리앰퍼시스부로 이루어진다.

이때, 상기 프리앰퍼시스부는, 상기 N개의 병렬 데이터 신호 및 상기 N위상 클록 신호를 이용하여 상기 프리앰퍼시스 펄스 신호를 생성하는 프리앰퍼시스 펄스 신호 생성부; 및 상기 프리앰퍼시스 펄스 신호 생성부에 의하여 생성된 상기 프리앰퍼시스 펄스 신호에 응답하여 상기 저전압 차동 신호 드라이버의 전류원에 상기 추가 전류를 공급하는 프리앰퍼시스 전류 출력부로 이루어진다.

상기 프리앰퍼시스 펄스 신호 생성부는, 상기 입력되는 특정 병렬 데이터 신호를 인접한 병렬 데이터 신호와 배타적오아 연산(Logic XOR)하여 1차 연산 신호를 각각 출력하는 N개의 배타적오아 게이트와; 상기 배타적오아 게이트로부터 출력되 는 상기 1차 연산 신호를 상기 인접한 병렬 데이터 신호에 대응되는 상기 N위상 클록 신호와 앤드 연산(Logic AND)하여 2차 연산 신호를 각각 출력하는 N개의 앤드 게이트; 및 상기 N개의 앤드 게이트로부터 출력되는 2차 연산 신호를 오아 연산(Logic OR)하여 상기 프리앰퍼시스 펄스 신호를 출력하는 오아 게이트로 이루어진다.

한편, 본 발명의 제 3 목적을 달성하기 위한 본 발명에 따른 저전압 차동 신호 송신기의 프리앰퍼시스 방법은, 외부로부터 입력되는 N개의 병렬 데이터 신호 및 위상 동기 루프로부터 입력되는 N위상 클록 신호를 이용하여 프리앰퍼시스 펄스 신호를 생성하는 단계; 및 상기 생성된 상기 프리앰퍼시스 펄스 신호에 응답하여 저전압 차동 신호 드라이버의 전류원에 프리앰퍼시스를 위한 추가 전류를 공급하는 단계로 이루어진다.

상기 프리앰퍼시스 펄스 신호 생성 단계는, 상기 입력되는 N개의 병렬 데이터 신호를 인접한 병렬 데이터 신호와 각각 배타적오아 연산(Logic XOR)하여 N개의 1차 연산 신호를 출력하는 단계와; 상기 출력되는 N개의 1차 연산 신호를, 상기 인접한 병렬 데이터 신호에 대응되는 상기 N위상 클록 신호와 각각 앤드 연산(Logic AND)하여 N개의 2차 연산 신호를 출력하는 단계; 및 상기 출력되는 N개의 2차 연산 신호를 오아 연산(Logic OR)하여 상기 프리앰퍼시스 펄스 신호를 출력하는 단계로 이루어진다.

또한, 상기 저전압 차동 신호 송신기의 프리앰퍼시스 방법은, 상기 프리앰퍼시스 펄스 신호에 응답하여 공급될 추가 전류를 조정하는 단계를 더 포함할 수 있 다. 이때, 상기 추가 전류 조정 단계는, 상기 저전압 차동 신호 드라이버의 전류원에 25%, 50% 및 75% 중 어느 하나의 크기의 전류가 추가로 공급되도록 조정한다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 7은 본 발명의 바람직한 실시예에 따른 프리앰퍼시스 장치가 구비된 저전압 차동 신호 송신기의 구성을 도시하는 블록도로서, 하나의 채널 전송을 위한 구조가 도시되어 있다.

도 7을 참조하면, 저전압 차동 신호 송신기(1000)에는 앞선 도 1에서 설명했듯이 하나의 채널을 전송하기 위해서 7개의 병렬 데이터 신호(D[6:0])가 입력된다.

상기 입력되는 7개의 병렬 데이터 신호(D[6:0])는 병렬/직렬 데이터 변환기(300)에 의하여 직렬 데이터 신호(DA)로 변환된다. 이때, 각 병렬 데이터 신호(D[6:0])의 샘플링을 위해서 위상 동기 루프(200)에서 출력되는 7위상 클록 신호가 사용된다. 상기 병렬/직렬 데이터 변환기(300)로부터 출력되는 직렬 데이터 신호(DA)는 저전압 차동 신호 드라이버(400)에 의해서 저전압 차동 신호 레벨로 변환되어 외부로 출력되게 된다.

본 발명의 바람직한 실시예에 따른 프리앰퍼시스 장치(100)는 프리앰퍼시스 펄스 신호 생성부(110), 프리앰퍼시스 전류 선택부(150) 및 프리앰퍼시스 전류 출력부(130)로 구성된다.

상기 프리앰퍼시스 펄스 신호 생성부(110)는 외부로부터 입력되는 7개의 병 렬 데이터 신호(D[6:0]) 및 위상 동기 루프부(200)로부터 출력되는 7위상 클록 신호를 이용하여 프리앰퍼시스 펄스 신호(DPEM)를 생성하여 프리앰퍼시스 전류 출력부(130)전송하는 기능을 수행한다.

도 8은 도 7에 도시된 프리앰퍼시스 펄스 신호 생성부(110)의 구성을 나타내는 논리 회로도이다.

도 8을 참조하면, 프리앰퍼시스 펄스 신호 생성부(110)에는 7개의 병렬 데이터 신호 즉, D6, D5, D4, D3, D2, D1 및 D0과, 7위상 클록 신호 CK6, CK5, CK4, CK3, CK2, CK1 및 CK0이 입력된다.

이때, 상기 7개의 병렬 데이터 신호 D6, D5, D4, D3, D2, D1 및 D0 및 7위상 클록 신호 CK6, CK5, CK4, CK3, CK2, CK1, CK0은 병렬/직렬 데이터 변환을 위하여 병렬/직렬 데이터 변환기(300)로도 입력되는 신호이다.

상기 7위상 클록 신호 CK6, CK5, CK4, CK3, CK2, CK1 및 CK0은 병렬/직렬 데이터 변환 시에 7개의 병렬 데이터 신호 D6, D5, D4, D3, D2, D1 및 D0을 각각 차례로 샘플링하기 위한 클록 신호로서, CK6, CK5, CK4, CK3, CK2, CK1 및 CK0의 순서로 순차적인 펄스를 발생시킨다.

본 발명에서는 이 신호들을 이용하여 프리앰퍼시스 펄스 신호를 생성하게 된다.

프리앰퍼시스 펄스 신호 생성부(110)는 입력되는 각 병렬 데이터 신호 D6, D5, D4, D3, D2, D1 및 D0을 이와 인접한 병렬 데이터 신호 D5, D4, D3, D2, D1, D0 및 D6과 배타적오아 연산(Logic XOR)하여, 1차 연산 신호 D6', D5', D4', D3', D2', D1' 및 D0'를 각각 출력하는 7개의 배타적오아 게이트(XOR Gate)(506, 505, 504, 403, 502, 501, 500)와, 각각의 배타적오아 게이트(506, 505, 504, 503, 502, 501, 500)로부터 출력되는 1차 연산 신호 D6', D5', D4', D3', D2', D1' 및 D0'를 상기 인접한 병렬 데이터 신호 D5, D4, D3, D2, D1, D0 및 D6에 대응되는 7위상 클록 신호 CK5, CK4, CK3, CK2, CK1, CK0 및 CK6과 앤드 연산(Logic AND)하여 2차 연산 신호 DT6, DT5, DT4, DT3, DT2, DT1 및 DT0을 각각 출력하는 7개의 앤드 게이트(AND Gate) 및 상기 7개의 앤드 게이트(516, 515, 514, 513, 512, 511, 510)에 의하여 출력된 2차 연산 신호 DT6, DT5, DT4, DT3, DT2, DT1 및 DT0을 오아 연산(Logic OR)하여 프리앰퍼시스 펄스 신호(DPEM)를 출력하는 오아 게이트(OR Gate)(520)로 구성된다.

상기 프리엠퍼시스 펄스 신호 생성부(110)의 동작 예를 들면,

예시된 배타적오아 게이트(506)는 입력되는 병렬 데이터 신호 D6과 그 병렬 데이터 신호 D6에 인접한 병렬 데이터 신호 D5를 입력받아 1차 연산 신호 D6'을 출력한다. 이러한 과정이 7개의 배타적오아 게이트(506, 505, 504, 503, 502, 501, 500)에서 수행됨으로써 1차 연산 신호 D6', D5', D4', D3', D2', D1' 및 D0'이 출력된다.

한편, 출력된 1차 연산 신호 D6'은 대응된 앤드 게이트(516)로 입력된다. 예시된 앤드 게이트(516)는 입력되는 1차 연산 신호 D6'과 상기 인접한 병렬 데이터 신호 D5에 대응되는 7위상 클록 신호 CK5를 앤드 연산하여, 2차 연산 신호 DT6을 출력한다. 이러한 과정이 7개의 앤드 게이트(516, 515, 514, 513, 512, 511, 510) 에서 수행됨으로써 2차 연산 신호 DT6, DT5, DT4, DT3, DT2, DT1 및 DT0이 출력된다.

상기 출력된 2차 연산 신호 DT6, DT5, DT4, DT3, DT2, DT1 및 DT0은 오아 게이트(520)에 의하여 오아 연산됨으로써, 출력 신호인 프리앰퍼시스 펄스 신호 DPEM이 출력된다.

프리앰퍼시스를 수행하기 위해서는, 입력되는 병렬 데이터 신호들이 직렬 데이터 신호로 변환되었을 때 데이터 신호의 천이가 있는 부분을 찾아야 하므로, 신호의 변동을 용이하게 검출할 수 있는 배타적오아 연산을 이용하여 인접한 신호를 연산하고 이를 7위상 클록 신호와 먹싱(Muxing)하여 프리앰퍼시스 펄스 신호를 생성하는 것이다.

이러한 과정들을 통하여 출력되는 프리앰퍼시스 펄스 신호(DPEM)는 다음의 수학식 1과 같은 논리식으로 표현될 수 있다.

DPEM = DT6 OR DT5 OR DT4 OR DT3 OR DT2 OR DT1 OR DT0

이때,

DT6 = (D6 XOR D5) AND CK5

DT5 = (D5 XOR D4) AND CK4

DT4 = (D4 XOR D3) AND CK3

DT3 = (D3 XOR D2) AND CK2

DT2 = (D2 XOR D1) AND CK1

DT1 = (D1 XOR D0) AND CK0

DT0 = (D0 XOR D6+1) AND CK6 (D6+1은 Next D6)

도 9는 도 8의 프리앰퍼시스 펄스 신호 생성부(110)의 구성에 따른 주요 신호의 상태를 도시하는 타이밍도이다.

도 9를 참조하면, 병렬 데이터 신호 D6, D5, D4, D3, D2, D1 및 D0의 입력에 따라 병렬/직렬 데이터 변환에 의하여 직렬 데이터 신호 DA가 발생되는 것을 알 수 있다. 또한, 7위상 클록 신호인 CK6, CK5, CK4, CK3, CK2, CK1 및 CK0은 순차적으로 1UI의 펄스 신호를 발생시킨다.

이때, 병렬 데이터 신호 D6, D5, D4, D3, D2, D1 및 D0 및 7위상 클록 신호의 CK6, CK5, CK4, CK3, CK2, CK1 및 CK0을 이용하여 생성된 프리앰퍼시스 펄스 신호 DPEM을 살펴보면, 직렬 데이터 신호 DA가 '0'에서 '1로, 또는 '1'에서 '0'으로 천이 될 때마다 1UI의 펄스가 발생되는 것을 알 수 있다.

이때, 발생된 프리앰퍼시스 펄스 신호(DPEM)를 이용하여 프리앰퍼시스 전류 출력부(130)에 구비된 추가 전류원(A1, A2, A3)들을 동작시킬 수 있다.

도 7을 다시 참조하면, 프리앰퍼시스 전류 출력부(130)는 상기 출력되는 프리앰퍼시스 펄스 신호(DPEM)에 응답하여 저전압 차동 신호 드라이버(400)에 프리앰퍼시스를 위한 추가 전류를 공급하는 기능을 수행한다.

상기 프리앰퍼시스 전류 출력부(130)는 저전압 차동 신호 드라이버(400)의 전류원(AD)에 병렬로 연결되며, 상기 프리앰퍼시스 펄스 신호(DPEM)에 응답하여 동 작되는 3개의 추가 전류원(A1, A2, A3)으로 구성된다. 이때, 본 실시예에서는 상기 추가 전류원의 개수를 3개로 예시하였으나, 실시 환경에 따라 다양한 개수의 전류원이 구비될 수 있음은 자명한 일일 것이다.

상기 각 추가 전류원(A1, A2, A3)은 저전압 차동 신호 드라이버(400)의 전류원(AD)에 프리앰퍼시스를 위한 25%의 전류를 추가로 공급한다. 따라서, 하나의 추가의 전류원(예를 들면, A1)만을 사용하면 25%의 전류가 추가로 공급되고, 두 개의 전류원(예를 들면, A1, A2)을 사용하면 50%의 전류가 추가로 공급되고, 세 개의 전류원(예를 들면, A1, A2, A3)을 모두 사용하면 75%의 전류를 추가로 공급될 수 있다.

따라서, 저전압 차동 신호를 이용한 통신 시에 데이터 레잇 및 전송 라인의 케이블 부하 조건 등을 고려하여, 프리앰퍼시스 시의 저전압 차동 신호의 진폭을 보강하기 위한 25%, 50% 및 75%의 추가 전류를 선택할 수 있다.

이러한 전류원(A1, A2, A3)의 선택적인 사용을 위해서, 프리앰퍼시스 전류 선택부(150)가 구비된다. 프리앰퍼시스 전류 선택부(150)는 외부로부터 인가되는 추가 전류원 선택 신호(SEL)를 입력받아 상기 각 전류원(A1, A2, A3)의 사용을 선택함으로써, 상기 프리앰퍼시스를 위한 추가 전류를 조정할 수 있도록 하는 기능을 수행한다.

상기 프리앰퍼시스 전류 선택부(150)는 상기 추가 전류원 선택 신호(SEL)를 입력받아 동작 제어 신호(CL)를 출력하는 전류원 선택부(151) 및 상기 각 추가 전류원(A1, A2, A3)에 각각 직렬로 연결되며 상기 동작 제어 신호(CL)에 응답하여 턴 온(Turn On)되는 선택 스위치(S1, S2, S3)들로 구성된다. 상기 전류원 선택 신호(SEL)는 2비트의 신호로서, 외부의 사용자가 입력할 수 있다.

이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.

이상 설명한 바와 같이, 본 발명에 따른 저전압 차동 신호 송신기의 프리앰퍼시스 장치 및 기법에 따르면, 외부로부터 입력되는 병렬 데이터 신호 및 그 병렬 데이터 신호를 샘플링하기 위해서 위상 동기 루프로부터 출력되는 다 위상 클록 신호를 이용하여 프리앰퍼시스를 위한 펄스 신호를 생성시킬 수 있다. 또한, 생성된 프리앰퍼시스 펄스 신호를 이용하여 조건을 고려한 프리앰퍼시스 전류를 인가할 수 있다.

따라서, 종래의 지연 소자들에 기반 한 프리앰퍼시스 회로가 가지는 PVT에 대한 취약성을 극복할 수 있어, 신뢰성있는 프리앰퍼시스의 수행이 가능해지는 장점을 가지게 된다.

Claims

외부로부터 입력되는 N개의 병렬 데이터 신호 및 위상 동기 루프로부터 입력되는 N위상 클록 신호를 이용하여 프리앰퍼시스 펄스 신호를 생성하는 프리앰퍼시스 펄스 신호 생성부; 및

상기 프리앰퍼시스 펄스 신호 생성부에 의하여 생성된 상기 프리앰퍼시스 펄스 신호에 응답하여 저전압 차동 신호 드라이버의 전류원에 프리앰퍼시스를 위한 추가 전류를 공급하는 프리앰퍼시스 전류 출력부를 포함하는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치.
제 1 항에 있어서, 상기 프리앰퍼시스 펄스 신호 생성부는,

상기 입력되는 특정 병렬 데이터 신호를 인접한 병렬 데이터 신호와 배타적오아 연산(Logic XOR)하여 1차 연산 신호를 각각 출력하는 N개의 배타적오아 게이트;

상기 배타적오아 게이트로부터 출력되는 상기 1차 연산 신호를 상기 인접한 병렬 데이터 신호에 대응되는 상기 N위상 클록 신호와 앤드 연산(Logic AND)하여 2차 연산 신호를 각각 출력하는 N개의 앤드 게이트; 및

상기 N개의 앤드 게이트로부터 출력되는 2차 연산 신호를 오아 연산(Logic OR)하여 상기 프리앰퍼시스 펄스 신호를 출력하는 오아 게이트를 포함하는 것을 특 징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치.
제 1 항에 있어서, 상기 N위상 클록 신호는 상기 N개의 병렬 데이터 신호를 직렬 데이터 신호로 변환시킬 때 상기 각 병렬 데이터 신호를 샘플링하기 위하여 사용되는 신호인 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치.
제 1 항에 있어서, 상기 생성되는 프리앰퍼시스 펄스 신호는 상기 N개의 병렬 데이터 신호가 직렬 데이터 신호로 변환되었을 때, 상기 직렬 데이터 신호의 천이 구간에서 발생되는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치.
제 4 항에 있어서, 상기 프리앰퍼시스 펄스 신호는 상기 천이 구간에서 1UI(Unit Interval) 동안 발생되는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치.
제 1 항에 있어서, 상기 N은 7인 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치.
제 1 항에 있어서, 상기 프리앰퍼시스 전류 출력부는, 상기 저전압 차동 신호 송신기의 전류원에 병렬로 연결되며, 상기 프리앰퍼시스 펄스 신호에 응답하여 추가 전류를 공급하는 M개의 추가 전류원을 구비하는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치.
제 7 항에 있어서, 상기 M은 3인 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치.
제 8 항에 있어서, 상기 각 추가 전류원은 상기 저전압 차동 신호 드라이버의 전류원에 25%의 추가적인 전류를 추가로 공급할 수 있는 전류원인 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치.
제 1 항에 있어서, 상기 프리앰퍼시스 전류 출력부를 통하여 공급되는 추가 전류를 조정할 수 있도록 하는 기능을 수행하는 프리앰퍼시스 전류 선택부를 더 포함하는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치.
제 10 항에 있어서, 상기 프리앰퍼시스 전류 선택부는,

외부로부터 추가 전류원 선택 신호를 입력받아 동작 제어 신호를 출력하는 전류원 선택부; 및

상기 각 추가 전류원에 직렬로 연결되며 상기 동작 제어 신호에 응답하여 턴온되는 선택 스위치들을 포함하는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 장치.
N위상 클록 신호를 생성하는 위상 동기 루프;

외부로부터 입력되는 N개의 병렬 데이터 신호를 입력받고, 상기 N위상 클록 신호를 이용하여 상기 N개의 병렬 데이터 신호를 직렬 데이터 신호로 변환하는 병렬/직렬 데이터 변환기;

상기 병렬/직렬 데이터 변환기로부터 출력되는 직렬 데이터를 저전압 차동 신호 레벨로 변환시켜 출력하는 저전압 차동 신호 드라이버; 및

상기 N개의 병렬 데이터 및 상기 N위상 클록 신호를 이용하여 프리앰퍼시스 펄스 신호를 생성하고, 상기 생성된 프리앰퍼시스 펄스 신호에 응답하여 상기 저전 압 차동 신호 드라이버에 프리앰퍼시스를 위한 추가 전류를 공급하는 프리앰퍼시스부를 포함하는 것을 특징으로 하는 저전압 차동 신호 송신기.
제 12 항에 있어서, 상기 프리앰퍼시스부는,

상기 N개의 병렬 데이터 신호 및 상기 N위상 클록 신호를 이용하여 상기 프리앰퍼시스 펄스 신호를 생성하는 프리앰퍼시스 펄스 신호 생성부; 및

상기 프리앰퍼시스 펄스 신호 생성부에 의하여 생성된 상기 프리앰퍼시스 펄스 신호에 응답하여 상기 저전압 차동 신호 드라이버의 전류원에 상기 추가 전류를 공급하는 프리앰퍼시스 전류 출력부를 포함하는 것을 특징으로 하는 저전압 차동 신호 송신기.
제 13 항에 있어서, 상기 프리앰퍼시스 펄스 신호 생성부는,

상기 입력되는 특정 병렬 데이터 신호를 인접한 병렬 데이터 신호와 배타적오아 연산(Logic XOR)하여 1차 연산 신호를 각각 출력하는 N개의 배타적오아 게이트;

상기 배타적오아 게이트로부터 출력되는 상기 1차 연산 신호를 상기 인접한 병렬 데이터 신호에 대응되는 상기 N위상 클록 신호와 앤드 연산(Logic AND)하여 2차 연산 신호를 각각 출력하는 N개의 앤드 게이트; 및

상기 N개의 앤드 게이트로부터 출력되는 2차 연산 신호를 오아 연산(Logic OR)하여 상기 프리앰퍼시스 펄스 신호를 출력하는 오아 게이트를 포함하는 것을 특징으로 하는 저전압 차동 신호 송신기.
제 13 항에 있어서, 상기 N위상 클록 신호는 상기 N개의 병렬 데이터 신호를 직렬 데이터 신호로 변환시킬 때 상기 각 병렬 데이터 신호를 샘플링하기 위하여 사용되는 신호인 것을 특징으로 하는 저전압 차동 신호 송신기.
제 13 항에 있어서, 상기 생성되는 프리앰퍼시스 펄스 신호는 상기 직렬 데이터 신호의 천이 구간에서 발생되는 것을 특징으로 하는 저전압 차동 신호 송신기.
제 16 항에 있어서, 상기 프리앰퍼시스 펄스 신호는 상기 천이 구간에서 1UI 동안 발생되는 것을 특징으로 하는 저전압 차동 신호 송신기.
제 13 항에 있어서, 상기 프리앰퍼시스 전류 출력부는, 상기 저전압 차동 신 호 송신기의 전류원에 병렬로 연결되며, 상기 프리앰퍼시스 펄스 신호에 응답하여 추가 전류를 공급하는 M개의 추가 전류원을 구비하는 것을 특징으로 하는 저전압 차동 신호 송신기.
제 18 항에 있어서, 상기 각 추가 전류원은 상기 저전압 차동 신호 드라이버의 전류원에 25%의 추가적인 전류를 추가로 공급할 수 있는 전류원인 것을 특징으로 하는 저전압 차동 신호 송신기.
제 13 항에 있어서, 상기 프리앰퍼시스부는, 상기 프리앰퍼시스 전류 출력부를 통하여 공급되는 추가 전류를 조정할 수 있도록 하는 기능을 수행하는 프리앰퍼시스 전류 선택부를 더 포함하는 것을 특징으로 하는 저전압 차동 신호 송신기.
제 20 항에 있어서, 상기 프리앰퍼시스 전류 선택부는,

외부로부터 추가 전류원 선택 신호를 입력받아 동작 제어 신호를 출력하는 전류원 선택부; 및

상기 각 추가 전류원에 직렬로 연결되며 상기 동작 제어 신호에 응답하여 턴온되는 선택 스위치들을 포함하는 것을 특징으로 하는 저전압 차동 신호 송신기.
외부로부터 입력되는 N개의 병렬 데이터 신호 및 위상 동기 루프로부터 입력되는 N위상 클록 신호를 이용하여 프리앰퍼시스 펄스 신호를 생성하는 단계; 및

상기 생성된 상기 프리앰퍼시스 펄스 신호에 응답하여 저전압 차동 신호 드라이버의 전류원에 프리앰퍼시스를 위한 추가 전류를 공급하는 단계를 포함하는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 방법.
제 22 항에 있어서, 상기 프리앰퍼시스 펄스 신호 생성 단계는,

상기 입력되는 N개의 병렬 데이터 신호를 인접한 병렬 데이터 신호와 각각 배타적오아 연산(Logic XOR)하여 N개의 1차 연산 신호를 출력하는 단계;

상기 출력되는 N개의 1차 연산 신호를, 상기 인접한 병렬 데이터 신호에 대응되는 상기 N위상 클록 신호와 각각 앤드 연산(Logic AND)하여 N개의 2차 연산 신호를 출력하는 단계; 및

상기 출력되는 N개의 2차 연산 신호를 오아 연산(Logic OR)하여 상기 프리앰퍼시스 펄스 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 방법.
제 22 항에 있어서, 상기 생성되는 프리앰퍼시스 펄스 신호는 상기 N개의 병렬 데이터 신호가 직렬 데이터 신호로 변환되었을 때, 상기 직렬 데이터 신호의 천이 구간에서 발생되는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 방법.
제 24 항에 있어서, 상기 프리앰퍼시스 펄스 신호는 상기 천이 구간에서 1UI 동안 발생되는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 방법.
제 22 항에 있어서, 상기 프리앰퍼시스 펄스 신호에 응답하여 공급될 추가 전류를 조정하는 단계를 더 포함하는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 방법.
제 26 항에 있어서, 상기 추가 전류 조정 단계는, 상기 저전압 차동 신호 드라이버의 전류원에 25%, 50% 및 75% 중 어느 하나의 크기의 전류가 추가로 공급되도록 조정하는 것을 특징으로 하는 저전압 차동 신호 송신기의 프리앰퍼시스 방법.