KR20210050193A - 출력 드라이버 및 이를 구비하는 반도체 메모리 장치 - Google Patents

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Abstract

본 개시는 출력 드라이버 및 이를 구비하는 반도체 메모리 장치를 제공한다. 출력 드라이버는 내부 전원전압의 데이터를 구동하여 상기 내부 전원전압 보다 낮은 출력 전원전압의 출력 데이터를 발생하거나, 접지전압의 데이터를 구동하여 접지전압의 상기 출력 데이터를 발생하는 메인 출력 드라이버; 상기 데이터가 상기 접지전압으로부터 상기 내부 전원전압으로 천이하는 것을 검출하여 소정 시간 동안 활성화되는 제1 펄스 신호를 발생하고, 프리엠퍼시스 인에이블 신호 및 상기 제1 펄스 신호를 수신하여 상기 접지전압의 레벨 업 프리엠퍼시스 인에이블 신호 및 제1 레벨 업 펄스 신호를 발생하는 프리엠퍼시스 제어부; 상기 접지전압의 상기 레벨 업 프리엠퍼시스 인에이블 신호 및 상기 제1 레벨 업 펄스 신호를 이용하여 상기 내부 전원전압 보다 높은 고 전원전압의 적어도 하나의 프리엠퍼시스 풀업 제어신호를 발생하는 프리엠퍼시스 프리드라이버; 및 상기 고 전원전압의 상기 적어도 하나의 프리엠퍼시스 풀업 제어신호에 응답하여 상기 출력 데이터가 상기 접지전압으로부터 상기 내부 전원전압 보다 낮은 출력 전원전압으로 천이 시에 상기 출력 데이터를 프리엠퍼시스하는 프리엠퍼시스 드라이버를 포함한다.

Description

출력 드라이버 및 이를 구비하는 반도체 메모리 장치 {OUTPUT DRIVER AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 개시에 따른 실시예들은 출력 드라이버 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 데이터 송수신 시스템은 송신 장치 및 수신 장치를 포함하며, 송신 장치는 출력 드라이버를 포함하여 수신 장치로 데이터를 전송할 수 있다.
그런데, 데이터 송수신 시스템의 고속화에 따라 송신 장치의 출력 드라이버의 구동 능력을 증가하기 위하여 일반적으로 출력 드라이버의 크기를 증가한다.
본 개시에 따른 실시예들의 과제는 출력 데이터의 상승 천이 및 하강 천이가 빠르게 이루어지도록 하는 출력 드라이버 및 이를 구비하는 반도체 메모리 장치를 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 출력 드라이버는 내부 전원전압의 데이터를 구동하여 상기 내부 전원전압 보다 낮은 출력 전원전압의 출력 데이터를 발생하거나, 접지전압의 데이터를 구동하여 접지전압의 상기 출력 데이터를 발생하는 메인 출력 드라이버; 상기 데이터가 상기 접지전압으로부터 상기 내부 전원전압으로 천이하는 것을 검출하여 소정 시간 동안 활성화되는 제1 펄스 신호를 발생하고, 프리엠퍼시스 인에이블 신호 및 상기 제1 펄스 신호를 수신하여 상기 접지전압의 레벨 업 프리엠퍼시스 인에이블 신호 및 제1 레벨 업 펄스 신호를 발생하는 프리엠퍼시스 제어부; 상기 접지전압의 상기 레벨 업 프리엠퍼시스 인에이블 신호 및 상기 제1 레벨 업 펄스 신호를 이용하여 상기 내부 전원전압 보다 높은 고 전원전압의 적어도 하나의 프리엠퍼시스 풀업 제어신호를 발생하는 프리엠퍼시스 프리드라이버; 및 상기 고 전원전압의 상기 적어도 하나의 프리엠퍼시스 풀업 제어신호에 응답하여 상기 출력 데이터가 상기 접지전압으로부터 상기 내부 전원전압 보다 낮은 출력 전원전압으로 천이 시에 상기 출력 데이터를 프리엠퍼시스하는 프리엠퍼시스 드라이버를 포함할 수 있다.
본 개시에 따른 실시예들의 출력 드라이버는 데이터가 접지전압에서 내부 전원전압으로 천이하는 것을 검출하여 소정 시간 동안 활성화되는 제1 펄스 신호를 발생하고, 상기 제1 펄스 신호를 이용하여 제1 제어신호 및 제2 제어신호를 발생하는 프리엠퍼시스 제어부; 상기 제1 제어신호에 응답하여 상기 내부 전원전압 보다 높은 고 전원전압을 제1 전원전압으로 공급하고, 상기 제2 제어신호에 응답하여 상기 내부 전원전압을 상기 제1 전원전압으로 공급하는 제1 스위칭부; 상기 내부 전원전압의 제1 펄스 신호 및 프리엠퍼시스 인에이블 신호를 이용하여 상기 제1 전원전압의 적어도 하나의 프리엠퍼시스 풀업 제어신호를 발생하거나, 상기 내부 전원전압의 제1 펄스 신호, 상기 프리엠퍼시스 인에이블 신호 및 메인 풀업 제어코드를 이용하여 상기 제1 전원전압의 소정 개수의 메인 풀업 제어신호들을 발생하는 프리엠퍼시스 프리드라이버 또는 메인 프리드라이버; 및 상기 제1 전원전압의 상기 적어도 하나의 프리엠퍼시스 풀업 제어신호 또는 상기 메인 풀업 제어신호들에 응답하여 출력 데이터를 구동하되, 상기 출력 데이터가 상기 접지전압으로부터 상기 내부 전원전압 보다 낮은 출력 전원전압으로 천이 시에 상기 출력 데이터를 프리엠퍼시스하는 프리엠퍼시스 드라이버 또는 메인 드라이버를 포함할 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 명령 및 어드레스를 수신하여 명령 및 어드레스에 포함된 명령 신호를 디코딩하여 모드 설정 명령, 액티브 명령, 또는 리드 명령을 발생하고, 상기 모드 설정 명령이면, 상기 명령 및 어드레스에 포함된 어드레스 신호를 모드 설정 코드로 발생하고, 상기 액티브 명령이면, 상기 어드레스 신호를 로우 어드레스 신호로 발생하고, 상기 리드 명령이면, 상기 어드레스 신호를 컬럼 어드레스 신호로 발생하는 명령 및 어드레스 발생부; 상기 모드 설정 명령에 응답하여 상기 모드 설정 코드를 수신하여 메인 풀업 제어코드 및 프리엠퍼시스 인에이블 신호를 설정하는 모드 설정 레지스터; 상기 로우 어드레스 신호를 이용하여 워드라인 선택신호들을 발생하는 로우 디코더; 상기 컬럼 어드레스 신호를 이용하여 컬럼 선택신호들을 발생하는 컬럼 디코더; 상기 워드라인 선택신호들 및 상기 컬럼 선택신호들에 응답하여 선택된 복수개의 메모리 셀들로부터 데이터를 출력하는 메모리 셀 어레이; 상기 메모리 셀 어레이로부터 출력되는 데이터를 출력하는 리드 경로부; 및 상기 리드 경로부로부터 출력되는 데이터를 구동하여 출력 데이터를 복수개의 데이터 단자들로 출력하는 복수개의 출력 드라이버들을 포함하고, 상기 복수개의 출력 드라이버들 각각은 내부 전원전압의 상기 데이터 및 상기 메인 풀업 제어코드에 응답하여 상기 내부 전원전압 보다 낮은 출력 전원전압의 출력 데이터를 발생하거나, 접지전압의 상기 데이터 및 상기 메인 풀업 제어코드에 응답하여 상기 접지전압의 상기 출력 데이터를 발생하는 메인 출력 드라이버; 상기 데이터가 접지전압으로부터 상기 내부 전원전압으로 천이하는 것을 검출하여 소정 시간 동안 활성화되는 제1 펄스 신호를 발생하고, 상기 프리엠퍼시스 인에이블 신호 및 상기 제1 펄스 신호를 수신하여 상기 접지전압의 레벨 업 프리엠퍼시스 인에이블 신호 및 제1 레벨 업 펄스 신호를 발생하는 프리엠퍼시스 제어부; 상기 접지전압의 상기 레벨 업 프리엠퍼시스 인에이블 신호 및 상기 제1 레벨 업 펄스 신호를 이용하여 상기 내부 전원전압 보다 높은 고 전원전압의 적어도 하나의 프리엠퍼시스 풀업 제어신호를 발생하는 프리엠퍼시스 프리드라이버; 및 상기 고 전원전압의 상기 적어도 하나의 프리엠퍼시스 풀업 제어신호에 응답하여 상기 출력 데이터가 상기 접지전압으로부터 상기 내부 전원전압 보다 낮은 출력 전원전압으로 천이 시에 상기 출력 데이터를 프리엠퍼시스하는 프리엠퍼시스 드라이버를 포함할 수 있다.
본 개시에 따른 실시예들의 출력 드라이버는 데이터가 “하이”레벨에서 “로우”레벨로 천이 시 및/또는 “로우”레벨에서 “하이”레벨로 천이 시에 프리엠퍼시스 드라이버(또는 메인 드라이버)의 풀업 및/또는 풀다운 NMOS 트랜지스터의 게이트로 고 전원전압을 인가하여 게이트-소스 사이의 전압을 증가하여 출력 데이터를 프리엠퍼시스할 수 있다.
따라서, 본 개시에 따른 출력 드라이버 및 이를 구비하는 반도체 메모리 장치의 출력 데이터가 보다 빠르게 천이할 수 있다.
도 1은 본 개시에 따른 실시예에 따른 출력 드라이버의 구성을 나타내는 도면이다.
도 2는 본 개시에 따른 실시예의 펄스 발생기의 구성을 나타내는 도면이다.
도 3은 본 개시에 따른 실시예의 레벨 업 쉬프팅기의 구성을 나타내는 도면이다.
도 4는 본 개시에 따른 실시예의 프리엠퍼시스 풀업 프리드라이버 및 프리엠퍼시스 풀다운 프리드라이버의 구성을 나타내는 도면이다.
도 5는 본 개시에 따른 실시예의 출력 드라이버의 동작을 설명하기 위한 동작 타이밍도이다.
도 6은 본 개시에 따른 실시예의 출력 드라이버의 구성을 나타내는 도면이다.
도 7은 본 개시에 따른 실시예의 스위칭 제어신호 발생기의 구성을 나타내는 도면이다.
도 8은 본 개시에 따른 실시예의 제1 스위칭부 및 제2 스위칭부의 구성을 나타내는 도면이다.
도 9는 본 개시에 따른 실시예의 프리엠퍼시스 풀업 프리드라이버 및 프리엠퍼시스 풀다운 프리드라이버의 구성을 나타내는 도면이다.
도 10은 본 개시에 따른 실시예의 출력 드라이버의 구성을 나타내는 도면이다.
도 11은 본 개시에 따른 실시예의 메인 풀다운 프리드라이버의 구성을 나타내는 도면이다.
도 12는 본 개시에 따른 실시예의 출력 드라이버의 동작을 설명하기 위한 동작 타이밍도이다.
도 13은 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 출력 드라이버 및 이를 구비하는 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예에 따른 출력 드라이버의 구성을 나타내는 도면으로서, 출력 드라이버(100)는 메인 프리드라이버(10-2), 메인 드라이버(10-4), 프리엠퍼시스 제어부(10-6), 프리엠퍼시스 프리드라이버(10-8), 및 프리엠퍼시스 출력 드라이버(10-10)을 포함할 수 있다. 메인 프리드라이버(10-2) 및 메인 드라이버(10-4)는 메인 출력 드라이버를 구성하고, 프리엠퍼시스 프리드라이버(10-8) 및 프리엠퍼시스 드라이버(10-10)는 프리엠퍼시스 출력 드라이버를 구성할 수 있다. 메인 프리드라이버(10-2)는 메인 풀업 프리드라이버(MPPU) 및 메인 풀다운 프리드라이버(MPPD)를 포함하고, 메인 드라이버(10-4)는 메인 풀업 드라이버(MPU) 및 메인 풀다운 드라이버(MPD)를 포함할 수 있다. 프리엠퍼시스 제어부(10-6)는 펄스 발생기(10-62) 및 레벨 업 쉬프팅기(10-64)를 포함하고, 프리엠퍼시스 프리드라이버(10-8)는 프리엠퍼시스 풀업 프리드라이버(EPPU) 및 프리엠퍼시스 풀다운 프리드라이버(EPPD)를 포함하고, 프리엠퍼시스 드라이버(10-10)는 프리엠퍼시스 풀업 드라이버(EPU) 및 프리엠퍼시스 풀다운 드라이버(EPD)를 포함할 수 있다. 메인 풀업 프리드라이버(MPPU), 메인 풀다운 프리드라이버(MPPD), 펄스 발생기(10-62) 각각은 내부 전원전압(VDD)과 접지전압 사이에 연결될 수 있다. 메인 풀업 드라이버(MPU)는 출력 전원전압(VDDQ)과 데이터 단자(DQP) 사이에 병렬 연결된 k개의 NMOS 풀업 트랜지스터들(NU1 ~ NUk)을 포함하고, 메인 풀다운 트랜지스터(MPD)는 데이터 단자(DQP)와 접지전압 사이에 병렬 연결된 k개의 NMOS 풀다운 트랜지스터들(ND1 ~ NDk)을 포함할 수 있다. 프리엠퍼시스 풀업 드라이버(EPU)는 출력 전원전압(VDDQ)과 데이터 단자(DQP) 사이에 병렬 연결된 i개의 NMOS 풀업 트랜지스터들(ENU1 ~ ENUi)을 포함하고, 프리엠퍼시스 풀다운 드라이버(EPD)는 데이터 단자(DQP)와 접지전압 사이에 병렬 연결된 i개의 NMOS 풀다운 트랜지스터(END1 ~ ENDi)을 포함할 수 있다. 여기에서, 내부 전원전압(VDD)은 출력 전원전압(VDDQ) 보다 높은 전압일 수 있다. 레벨 업 쉬프팅기(10-64), 프리엠퍼시스 풀업 프리드라이버(EPPU), 및 프리엠퍼시스 풀다운 프리드라이버(EPPD) 각각은 고 전원전압(VPP)과 접지전압 사이에 연결될 수 있다. 여기에서, 고 전원전압(VPP)은 내부 전원전압(VDD) 보다 높은 전압일 수 있다.
도 1에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
메인 풀업 프리드라이버(MPPU)는 데이터(D) 및 k비트 메인 풀업 제어코드(PUC)에 응답하여 k개의 메인 풀업 제어신호들(rdcu1)을 발생할 수 있다.
메인 풀업 드라이버(MPU)는 k개의 메인 풀업 제어신호들(rdcu1)에 응답하여 구동 능력이 조절될 수 있다. k개의 NMOS 풀업 트랜지스터들(NU1 ~ NUk)은 k개의 메인 풀업 제어신호들(rdcu1) 각각이 “하이”레벨이면 온되고, “로우”레벨이면 오프될 수 있다. k개의 NMOS 풀업 트랜지스터들(NU1 ~ NUk)의 온되는 개수가 증가할수록 메인 풀업 드라이버(MPU)의 저항이 감소될 수 있으며, 이에 따라, 구동 능력이 증가될 수 있다. k개의 NMOS 풀업 트랜지스터들(NU1 ~ NUk)의 크기는 동일하거나 서로 상이할 수 있다.
메인 풀다운 프리드라이버(MPPD)는 데이터(D) 및 k비트 메인 풀다운 제어코드(PDC)에 응답하여 k개의 메인 풀다운 제어신호들(rdcd1)을 발생할 수 있다.
메인 풀다운 드라이버(MPD)는 k개의 메인 풀다운 제어신호들(rdcd1)에 응답하여 구동 능력이 조절될 수 있다. k개의 NMOS 풀다운 트랜지스터들(ND1 ~ NDk)은 k개의 메인 풀다운 제어신호들(rdcd1) 각각이 “하이”레벨이면 온되고, “로우”레벨이면 오프될 수 있다. k개의 NMOS 풀다운 트랜지스터들(ND1 ~ NDk)의 온되는 개수가 증가할수록 메인 풀다운 드라이버(MPD)의 저항이 감소될 수 있으며, 이에 따라, 구동 능력이 증가될 수 있다. k개의 NMOS 풀다운 트랜지스터들(ND1 ~ NDk)의 크기는 동일하거나 서로 상이할 수 있다.
펄스 발생기(10-62)는 프리엠퍼시스 인에이블 신호(EMPEN)에 응답하여 인에이블되어, 데이터(D)의 상승 천이(즉, “로우”레벨(접지전압)에서 “하이”레벨(내부 전원전압(VDD))으로 천이)를 검출하여 소정 시간 동안 활성화되는 제1 펄스 신호(P)를 발생하고, 데이터(D)가 하강 천이(즉, “하이”레벨(내부 전원전압(VDD)에서 “로우”레벨(접지전압)으로 천이)를 검출하여 소정 시간 동안 활성화되는 제2 펄스 신호(PB)를 발생할 수 있다. 제1 펄스 신호(P)는 데이터(D)의 상승 천이 시에 활성화되고, 소정 시간 지연 후에 비활성화될 수 있다. 제2 펄스 신호(PB)는 데이터의 하강 천이 시에 활성화되고, 소정 시간 지연 후에 비활성화될 수 있다. 소정 시간은 데이터(D)의 “하이”레벨 기간 또는 “로우”레벨 기간 보다 짧은 기간일 수 있다. 제1 및 제2 펄스 신호들(P, PB) 각각은 활성화 기간 동안 내부 전원전압(VDD) 레벨을 가질 수 있다.
레벨 업 쉬프팅기(10-64)는 내부 전원전압(VDD) 레벨을 가지는 제1 펄스 신호(P), 제2 펄스 신호(PB), 프리엠퍼시스 인에이블 신호(EMPEN), i비트 프리엠퍼시스 풀업 제어코드(EPUC), 및 i비트 프리엠퍼시스 풀다운 제어코드(EPDC)의 레벨을 상승하여 고 전원전압(VPP) 레벨을 가지는 제1 레벨 업 펄스 신호(pb), 제2 레벨 업 펄스 신호(pbb), 레벨 업 프리엠퍼시스 인에이블 신호(empenb), i비트 레벨 업 프리엠퍼시스 풀업 제어코드(epucb), 및 i비트 레벨 업 프리엠퍼시스 풀다운 제어코드(epdcb)를 발생할 수 있다.
프리엠퍼시스 풀업 프리드라이버(EPPU)는 레벨 업 프리엠퍼시스 인에이블 신호(EMPEN), 제1 레벨 업 펄스 신호(PD), 및 i비트 레벨 업 프리엠퍼시스 풀업 제어코드(puc)에 응답하여 i개의 프리엠퍼시스 풀업 제어신호들(rdcu2)을 발생할 수 있다. i개의 프리엠퍼시스 풀업 제어신호들(rdcu2)의 “하이”레벨은 고 전원전압(VPP) 레벨이고, “로우”레벨은 접지전압 레벨일 수 있다.
프리엠퍼시스 풀업 드라이버(EPU)는 i개의 프리엠퍼시스 풀업 제어신호들(rdcu2)에 응답하여 구동 능력이 조절될 수 있다. i개의 NMOS 풀업 트랜지스터들(ENU1 ~ ENUi)은 i개의 프리엠퍼시스 풀업 제어신호들(rdcu2) 각각이 “하이”레벨(즉, 고 전원전압(VPP) 레벨)이면 온되고, “로우”레벨이면 오프될 수 있다. i개의 NMOS 풀업 트랜지스터들(ENU1 ~ ENUi)의 온되는 개수가 증가할수록 프리엠퍼시스 풀업 드라이버(PPU)의 저항이 감소될 수 있으며, 이에 따라, 구동 능력이 증가될 수 있다. i개의 NMOS 풀업 트랜지스터들(ENU1 ~ ENUi)의 크기는 동일하거나 서로 상이할 수 있으며, i는 k보다 작을 수 있다. 추가적으로, i개의 NMOS 풀업 트랜지스터들(ENU1 ~ ENUi)로 고 전원전압(VPP) 레벨이 인가되어 프리엠퍼시스 풀업 드라이버(EPU)의 저항이 추가적으로 감소될 수 있으며, 이에 따라, 구동 능력이 추가적으로 증가될 수 있다. 따라서, 제1 펄스 신호(P)의 활성화 기간 동안 프리엠퍼시스 풀업 드라이버(EPU)가 프리엠퍼시스 동작을 수행하여 출력 데이터(DQ)의 상승 천이가 빨라지게 된다.
프리엠퍼시스 풀다운 프리드라이버(EPPD)는 레벨 업 프리엠퍼시스 인에이블 신호(empenb), 제2 레벨 업 펄스 신호(pbb), 및 i비트 레벨 업 프리엠퍼시스 풀다운 제어코드(epdcb)에 응답하여 i개의 프리엠퍼시스 풀다운 제어신호들(rdcd2)을 발생할 수 있다. i개의 프리엠퍼시스 풀다운 제어신호들(rdcd2)의 “하이”레벨은 고 전원전압(VPP) 레벨이고, “로우”레벨은 접지전압 레벨일 수 있다.
프리엠퍼시스 풀다운 드라이버(EPD)는 i개의 프리엠퍼시스 풀다운 제어신호들(rdcd2)에 응답하여 구동 능력이 조절될 수 있다. i개의 NMOS 풀다운 트랜지스터들(END1 ~ ENDk)은 i개의 프리엠퍼시스 풀다운 제어신호들(rdcd2) 각각이 “하이”레벨이면 온되고, “로우”레벨이면 오프될 수 있다. i개의 NMOS 풀다운 트랜지스터들(END1 ~ ENDk)의 온되는 개수가 증가할수록 프리엠퍼시스 풀다운 드라이버(EPD)의 저항이 감소될 수 있으며, 이에 따라, 구동 능력이 증가될 수 있다. i개의 NMOS 풀다운 트랜지스터들(END1 ~ ENDi)의 크기는 동일하거나, 서로 상이할 수 있으며, i는 k보다 작을 수 있다. 추가적으로, i개의 NMOS 풀다운 트랜지스터들(END1 ~ ENDi)로 고 전원전압(VPP) 레벨이 인가되어 프리엠퍼시스 풀다운 드라이버(EPD)의 저항이 추가적으로 감소될 수 있으며, 이에 따라, 구동 능력이 추가적으로 증가될 수 있다. 따라서, 제2 펄스 신호(PB)의 활성화 기간 동안 프리엠퍼시스 풀업 드라이버(EPU)가 프리엠퍼시스 동작을 수행하여 출력 데이터(DQ)의 하강 천이가 빨라지게 된다.
도 2는 본 개시에 따른 실시예의 펄스 발생기의 구성을 나타내는 도면으로, 펄스 발생기(10-62)는 반전 지연기(DLI), AND게이트(AND), 및 NOR게이트(NOR)를 포함할 수 있다. 반전 지연기(DLI)는 제1 NAND 게이트(NA1), j개의 직렬 연결된 지연 셀들(DL1 ~ DLj), 및 j개의 스위치들(SW1 ~ SWj)를 포함할 수 있다. j개의 지연 셀들(DL1 ~ DLj)은 2개의 직렬 연결된 인버터들((I11, I12) ~ (Ij1, Ij2))을 각각 포함할 수 있다. AND게이트(AND)는 제2 NAND게이트(NA2) 및 인버터(I2)를 포함할 수 있다.
도 2에 도시된 구성요소들 각각의 기능을 설명하면 다음과 같다.
반전 지연기(DLI)는 프리엠퍼시스 인에이블 신호(EMPEN)에 응답하여 데이터(D)의 상승 천이를 검출하여 데이터(D)를 소정 시간 지연하고 반전하여 반전 지연된 데이터(DDI)를 발생할 수 있다. 반전 지연기(DL1)는 프리엠퍼시스 인에이블 신호(EMPEN) 및 j개의 선택신호들(S1 ~ Sj: SCON)에 응답하여 소정 시간을 가변하여 반전 지연된 데이터(DDI)를 발생할 수 있다. 예를 들면, 선택신호(S1)에 응답하여 스위치(SW1)가 온되면, 지연 셀(DL1)로부터 반전 지연된 데이터(DDI)가 발생되고, 선택신호(Sj)에 응답하여 스위치(SWj)가 온되면, 지연 셀(DLj)로부터 반전 지연된 데이터(DDI)가 발생될 수 있다.
AND게이트(AND)는 데이터(D)와 반전 지연된 데이터(DDI)를 논리곱하여 제1 펄스 신호(P)를 발생할 수 있다. 제1 펄스 신호(P)는 데이터(D)가 “로우”레벨에서 “하이”레벨로 천이할 때 활성화되고, 소정 시간 지연된 후 비활성화되는 펄스 신호일 수 있다. 제1 펄스 신호(P)의 펄스폭에 대응하는 소정 시간은 하나의 “하이”레벨의 데이터(D)가 활성화되는 시간(1UI) 보다 작을 수 있다.
NOR게이트(NOR)는 데이터(D)와 반전 지연된 데이터(DDI)를 비논리합하여 제2 펄스 신호(PB)를 발생할 수 있다. 제2 펄스 신호(PB)는 데이터(D)가 “하이”레벨에서 “로우”레벨로 천이할 때 활성화되고, 소정 시간 지연된 후 비활성화되는 펄스 신호일 수 있다.
도 2에 도시된 것과 달리, 1 펄스 신호(P) 및 제2 펄스 신호(PB)를 발생하기 위한 펄스 발생기가 별개로 구성될 수 있으며, 이 경우, 반전 지연기(DLI)의 지연 시간을 서로 다르게 함에 의해서 제1 펄스 신호(P)와 제2 펄스 신호(PB)의 펄스폭을 서로 다르게 할 수 있다.
도 3은 본 개시에 따른 실시예의 레벨 업 쉬프팅기의 구성을 나타내는 도면으로, 레벨 업 쉬프팅기(10-64)는 2i+3개의 레벨 업 쉬프터들(PLS, ELS, EPULS1 ~ EPULSi, PBLS, EPDLS1 ~ EPDLSi)을 포함할 수 있다. 2i+3개의 레벨 업 쉬프터들 각각은 제1 및 제2 PMOS 트랜지스터들(P1, P2), 제1 및 제2 NMOS트랜지스터들(N1, N2), 인버터들(I3, I4)를 포함할 수 있다.
도 3에 도시된 레벨 업 쉬프터(PLS)의 동작을 설명하면 다음과 같다.
“하이”레벨(내부 전원전압(VDD))의 제1 펄스 신호(P)가 인가되면, 제1 NMOS트랜지스터(N1)가 온되어, 제1 노드(n1)가 접지전압 레벨로 하강할 수 있다. 이때, 인버터(I3)는 “하이”레벨의 제1 펄스 신호(P)를 반전하여 “로우”레벨의 신호를 발생하고, 제2 NMOS트랜지스터(N2)는 오프될 수 있다. 제1 노드(n1)의 접지전압 레벨에 응답하여 제2 PMOS트랜지스터(P2)가 온되고, 제2 노드(n2)가 “하이”레벨(고 전원전압(VPP))로 상승할 수 있다. 이때, 제2 노드(n2)의 “하이”레벨에 응답하여 제1 PMOS트랜지스터(P1)가 오프될 수 있다. 인버터(I4)는 제2 노드(n2)의 “하이”레벨 신호를 반전하여 “로우”레벨의 제1 레벨 업 펄스 신호(pb)를 발생할 수 있다.
반면에, “로우”레벨의 제1 펄스 신호(P)가 인가되면, 제1 NMOS트랜지스터(N1)가 오프될 수 있다. 이때, 인버터(I3)는 “로우”레벨의 제1 펄스 신호(P)를 반전하여 “하이”레벨(내부 전원전압(VDD))의 신호를 발생하고, 제2 NMOS트랜지스터(N2)는 온되어, 제2 노드(n2)가 “로우”레벨(접지전압)로 하강할 수 있다. 인버터(I4)는 제2 노드(n2)의 “로우”레벨 신호를 반전하여 “하이”레벨(고 전원전압(VPP))의 제1 레벨 업 펄스 신호(pb)를 발생할 수 있다. 이때, 제2 노드(n2)의 접지전압 레벨에 응답하여 제1 PMOS트랜지스터(P1)가 온되어 제1 노드(n1)가 “하이”레벨로 상승하고, 이에 따라 제2 PMOS트랜지스터(P2)가 오프될 수 있다.
도 3에 도시된 레벨 업 쉬프터(PLS)는 “하이”레벨(내부 전원전압(VDD))의 제1 펄스 신호(P)가 인가되면, “로우”레벨의 제1 레벨 업 펄스 신호(pb)를 발생하고, “로우”레벨의 제1 펄스 신호(P)가 인가되면, “하이”레벨(고 전원전압(VPP))의 제1 레벨 업 펄스 신호(pb)를 발생할 수 있다.
도 3에 도시된 나머지 2i+2개의 레벨 업 쉬프터들(ELS, EPULS1 ~ EPULSi, PBLS, EPDLS1 ~ EPDLSi)각각은 레벨 업 쉬프터(PLS)와 동일한 동작을 수행하여, “하이”레벨(내부 전원전압(VDD))의 프리엠퍼시스 인에이블 신호(EMPEN), i비트 프리엠퍼시스 풀업 제어코드(EPUC1 ~ EPUCi), 제2 펄스 신호(PB), 및 i비트 프리엠퍼시스 풀다운 제어코드(EPDC1 ~ EPDCi) 각각이 인가되면, “로우”레벨(접지전압)의 레벨 업 프리엠퍼시스 인에이블 신호(empenb), i비트 레벨 업 프리엠퍼시스 풀업 제어코드(epucb1 ~ epucbi), 제2 레벨 업 펄스 신호(pbb), 및 i비트 레벨 업 프리엠퍼시스 풀다운 제어코드(epdcb1 ~ epdcbi) 각각을 발생하고, “로우”레벨(접지전압)의 프리엠퍼시스 인에이블 신호(EMPEN), i비트 프리엠퍼시스 풀업 제어코드(EPUC1 ~ EPUCi), 제2 펄스 신호(PB), 및 i비트 프리엠퍼시스 풀다운 제어코드(EPDC1 ~ EPDCi) 각각이 인가되면, “하이”레벨(고 전원전압(VPP))의 레벨 업 프리엠퍼시스 인에이블 신호(empenb), i비트 레벨 업 프리엠퍼시스 풀업 제어코드(epucb1 ~ epucbi), 제2 레벨 업 펄스 신호(pbb), 및 i비트 레벨 업 프리엠퍼시스 풀다운 제어코드(epdcb1 ~ epdcbi) 각각을 발생할 수 있다.
도 4는 본 개시에 따른 실시예의 프리엠퍼시스 풀업 프리드라이버 및 프리엠퍼시스 풀다운 프리드라이버의 구성을 나타내는 도면으로, 프리엠퍼시스 풀업 프리드라이버(EPPU) 및 프리엠퍼시스 풀다운 프리드라이버(EPPD) 각각은 i개의 NOR게이트들(NOR1 ~ NORi)을 포함할 수 있다. i개의 NOR게이트들(NOR1 ~ NORi) 각각은 제3 내지 제5 PMOS트랜지스터들(P3 ~ P5) 및 제3 내지 제5 NMOS트랜지스터들(N3 ~ N5)을 포함할 수 있다.
도 4에 도시된 NOR게이트(NOR1)의 동작을 설명하면 다음과 같다.
“로우”레벨의 레벨 업 프리엠퍼시스 인에이블 신호(empenb)에 응답하여 제3 PMOS트랜지스터(P3)가 온되고 제3 NMOS트랜지스터(N3)가 오프되고, “로우”레벨의 레벨 업 프리엠퍼시스 풀업 제어코드(epucb1)(또는 레벨 업 프리엠퍼시스 풀다운 제어코드(epdcb1))에 응답하여 제4 PMOS트랜지스터(P4)가 온되고, 제4 NMOS트랜지스터(N4)가 오프될 수 있다. 제3 PMOS트랜지스터(P3) 및 제4 PMOS트랜지스터(P4)가 온된 상태에서, “로우”레벨의 제1 레벨 업 펄스 신호(pb)(또는 제2 레벨 업 펄스 신호(pbb))가 인가되면, 제5 PMOS트랜지스터(P5)가 온되고 제5 NMOS트랜지스터(N5)가 오프되어, “하이”레벨(즉, 고 전원전압(VPP))의 프리엠퍼시스 풀업 제어신호(rdcu21)를 발생할 수 있다. 즉, 레벨 업 프리엠퍼시스 인에이블 신호(empenb), 레벨 업 프리엠퍼시스 풀업 제어코드(epucb1)(또는 레벨 업 프리엠퍼시스 풀다운 제어코드(epdcb1)), 및 제1 레벨 업 펄스 신호(pb)(또는 제2 레벨 업 펄스 신호(pbb))가 모두 “로우”레벨인 경우에만, “하이”레벨(즉, 고 전원전압(VPP) 레벨)의 프리엠퍼시스 풀업 제어신호(rdcu21)(또는 프리엠퍼시스 풀다운 제어신호(rdcd21))를 발생할 수 있다. 반면에, 제3 PMOS트랜지스터(P3) 및 제4 PMOS트랜지스터(P4)가 온된 상태에서 “하이”레벨(즉, 고 전원전압(VPP))의 제1 레벨 업 펄스 신호(pb)(또는 제2 레벨 업 펄스 신호(pbb))가 인가되면, “로우”레벨의 프리엠퍼시스 풀업 제어신호(rdcu21)를 발생할 수 있다.
나머지 NOR게이트들(NOR2 ~ NORi) 각각은 상술한 NOR게이트(NOR1)와 동일한 동작을 수행할 수 있다.
상술한 실시예들에서, 프리엠퍼시스 풀업 드라이버(EPU) 및 프리엠퍼시스 풀다운 드라이버(EPD) 각각은 하나의 NMOS 풀업 트랜지스터(ENU1) 및 하나의 NMOS 풀다운 트랜지스터(END1)로 구성될 수 있다. 이 경우, 레벨 업 쉬프팅기(10-64), 프리엠퍼시스 풀업 프리드라이버(EPPU), 및 프리엠퍼시스 풀다운 프리드라이버(EPPD)로 인가되는 프리엠퍼시스 풀업 제어코드(EPUC), 프리엠퍼시스 풀다운 제어코드(EPDC), 레벨 업 프리엠퍼시스 풀업 제어코드(epucb), 및 레벨 업 프리엠퍼시스 풀다운 제어코드(epdcb)가 사용되지 않을 수 있다.
도 5는 본 개시에 따른 실시예의 출력 드라이버의 동작을 설명하기 위한 동작 타이밍도로서, “하이”레벨의 프리엠퍼시스 인에이블 신호(EMPEN) 및 “하이”레벨의 k비트 풀업 제어코드(PUC), i비트 프리엠퍼시스 풀업 제어코드(EPUC), k비트 풀다운 제어코드(PDC), 및 i비트 프리엠퍼시스 풀다운 제어코드(EPDC)가 인가되는 경우에 데이터(D)에 따른 동작을 나타내는 것이다.
도 1 내지 도 5를 참조하면, 데이터(D)가 “로우”레벨에서 “하이”레벨(내부 전원전압(VDD))로 천이하면, 펄스 발생기(10-62)가 데이터(D)를 소정 시간(tD) 만큼 지연하고 반전하여 반전 지연된 데이터(DDI)를 발생할 수 있다. 또한, 펄스 발생기는 데이터(D) 및 반전 지연된 데이터(DDI)를 논리곱하여 “하이”레벨(내부 전원전압(VDD))의 제1 펄스 신호(P)를 발생할 수 있다. 레벨 업 쉬프팅기(10-64)는 “하이”레벨(내부 전원전압(VDD))의 제1 펄스 신호(P)를 수신하여 “로우”레벨(접지전압)의 제1 레벨 업 펄스 신호(pb)를 발생할 수 있다.
반면에, 데이터(D)가 “하이”레벨(내부 전원전압(VDD))에서 “로우”레벨로 천이하면, 펄스 발생기(10-62)가 데이터(D) 및 반전 지연된 데이터(DDI)를 비논리합하여 “하이”레벨(내부 전원전압(VDD))의 제2 펄스 신호(PB)를 발생할 수 있다. 레벨 업 쉬프팅기(10-64)는 “하이”레벨(내부 전원전압(VDD))의 제2 펄스 신호(PB)를 수신하여 “로우”레벨(접지전압)의 제2 레벨 업 펄스 신호(pbb)를 발생할 수 있다.
실선으로 도시된 데이터(DQ)는 “하이”레벨의 프리엠퍼시스 인에이블 신호(EMPEN)가 인가되어, 프리엠퍼시스 드라이버(10-10)가 동작하는 경우의 데이터(DQ)를 나타내고, 점선으로 도시된 데이터(DQ)는 “로우”레벨의 프리엠퍼시스 인에이블 신호(EMPEN)가 인가되어, 프리엠퍼시스 드라이버(10-10)가 동작하지 않는 경우의 데이터(DQ)를 나타낸다. 실선으로 도시된 데이터(DQ)가 점선으로 도시된 데이터(DQ)에 비해서 상승 천이 시에 빠르게 “하이”레벨로 상승하고, 하강 천이 시에 빠르게 “로우”레벨로 하강할 수 있다.
도 6은 본 개시에 따른 실시예의 출력 드라이버의 구성을 나타내는 도면으로, 도 6에 도시된 출력 드라이버(110)는 프리엠퍼시스 제어부(10-6') 및 프리엠퍼시스 프리드라이버(10-8')를 제외하면, 도 1에 도시된 출력 드라이버(100)와 동일한 구성을 가질 수 있다. 프리엠퍼시스 제어부(10-6')는 도 1에 도시된 펄스 발생기(10-62)를 포함하고, 레벨 업 쉬프팅기(10-64') 및 스위칭 제어신호 발생기(10-66')를 포함할 수 있다. 프리엠퍼시스 프리드라이버(10-8')는 프리엠퍼시스 제1 스위칭부(10-82'), 프리엠퍼시스 풀업 프리드라이버(EPPU'), 제2 스위칭부(10-84'), 및 프리엠퍼시스 풀다운 프리드라이버(EPPD')를 포함할 수 있다.
도 6에 도시된 블록들 중 도 1에 도시된 블록들과 동일한 블록들은 동일한 기능을 수행하므로, 이에 대한 설명은 생략하고, 추가되는 블록들 각각의 기능에 대하여 설명하면 다음과 같다.
레벨 업 쉬프팅기(10-64')는 내부 전원전압(VDD) 레벨을 가지는 제1 펄스 신호(P) 및 제2 펄스 신호(PB)의 레벨을 상승하여 고 전원전압(VPP) 레벨을 가지는 제1 레벨 업 펄스 신호(pb) 및 제2 레벨 업 펄스 신호(pbb)를 발생할 수 있다.
스위칭 제어신호 발생기(10-66')는 제1 펄스 신호(P)에 응답하여 제1 제어신호(C1) 및 제2 제어신호(C2)를 발생하고, 제2 펄스 신호(PB)에 응답하여 제3 제어신호(C3) 및 제4 제어신호(C4)를 발생할 수 있다. 제1 제어신호(C1), 제2 제어신호(C2), 제3 제어신호(C3), 및 제4 제어신호(C4)는 접지전압과 고 전원전압(VPP) 사이를 스윙할 수 있다.
제1 스위칭부(10-82')는 제1 제어신호(C1)에 응답하여 고 전원전압(VPP)을 제1 전원전압(VP1)으로, 제2 제어신호(C2)에 응답하여 내부 전원전압(VDD)을 제1 전원전압(VP1)으로 프리엠퍼시스 풀업 프리드라이버(EPPU')로 공급할 수 있다. 즉, 제1 펄스 신호(P)가 활성화되면, 고 전원전압(VPP)을 제1 전원전압(VP1)으로, 비활성화되면, 내부 전원전압(VDD)을 제1 전원전압(VP1)으로 공급할 수 있다.
프리엠퍼시스 풀업 프리드라이버(EPPU')는 제1 전원전압(VP1)을 공급받고, 프리엠퍼시스 인에이블 신호(EMPEN), 제1 펄스 신호(P), 및 i비트 프리엠퍼시스 풀업 제어코드(EPUC)에 응답하여 i개의 프리엠퍼시스 풀업 제어신호들(rdcu2)을 발생할 수 있다.
제2 스위칭부(10-84')는 제3 제어신호(C3)에 응답하여 고 전원전압(VPP)을 제2 전원전압(VP2)으로, 제4 제어신호(C4)에 응답하여 내부 전원전압(VDD)을 제2 전원전압(VP2)으로 프리엠퍼시스 풀다운 프리드라이버(EPPD')로 공급할 수 있다. 즉, 제2 펄스 신호(PB)가 활성화되면, 고 전원전압(VPP)을 제2 전원전압(VP2)으로, 비활성화되면, 내부 전원전압(VDD)을 제2 전원전압(VP2)으로 공급할 수 있다.
프리엠퍼시스 풀다운 프리드라이버(EPPD')는 제2 전원전압(VP1)을 공급받고, 프리엠퍼시스 인에이블 신호(EMPEN), 제2 펄스 신호(PB), 및 i비트 레벨 업 프리엠퍼시스 풀다운 제어코드(EPDC)에 응답하여 i개의 프리엠퍼시스 풀다운 제어신호들(rdcd2)을 발생할 수 있다.
도 7은 본 개시에 따른 실시예의 스위칭 제어신호 발생기의 구성을 나타내는 도면으로, 스위칭 제어신호 발생기(10-66')는 제5 내지 제7 인버터들(I5 ~ I7)을 포함할 수 있다.
도 7에서, 제5 인버터(I5)는 고 전원전압(VPP)이 공급되고, 제1 레벨 업 펄스 신호(p)(또는 제2 레벨 업 펄스 신호(pbb))를 반전하여 제1 제어신호(C1)(또는 제3 제어신호(C3))를 발생할 수 있다. 즉, 제5 인버터(I5)는 고 전원전압(VPP)의 제1 레벨 업 펄스 신호(pb)(또는 제2 레벨 업 펄스 신호(pbb))를 반전하여 접지전압의 제1 제어신호(C1)(또는 제3 제어신호(C3))를 발생하고, 접지전압의 제1 레벨 업 펄스 신호(pb)(또는 제2 레벨 업 펄스 신호(pbb))를 반전하여 고 전원전압(VPP)의 제1 제어신호(C1)(또는 제3 제어신호(C3))를 발생할 수 있다.
제6 및 제7 인버터들(I6, I7)은 고 전원전압(VPP)이 공급되고, 제1 레벨 업 펄스 신호(pb)(또는 제2 레벨 업 펄스 신호(pbb))를 수신하여 제2 제어신호(C2)(또는 제4 제어신호(C4))를 발생할 수 있다. 즉, 제6 및 제7 인버터들(I6, I7)은 고 전원전압(VPP)의 제1 레벨 업 펄스 신호(pb)(또는 제2 레벨 업 펄스 신호(pbb))를 수신하여 고 전원전압(VPP)의 제2 제어신호(C2)(또는 제4 제어신호(C4))를 발생하고, 접지전압의 제1 레벨 업 펄스 신호(pb)(또는 제2 레벨 업 펄스 신호(pbb))를 수신하여 접지전압의 제2 제어신호(C2)(또는 제4 제어신호(C4))를 발생할 수 있다.
도 8은 본 개시에 따른 실시예의 제1 스위칭부 및 제2 스위칭부의 구성을 나타내는 도면으로, 제1 스위칭부들(10-82') 및 제2 스위칭부들(10-84') 각각은 제6 및 제7 PMOS트랜지스터들(P6, P7)을 포함할 수 있다.
도 8에서, 제6 PMOS트랜지스터(P6)는 접지전압의 제2 제어신호(C2)(또는, 제4 제어신호(C4))에 응답하여 온되어, 내부 전원전압(VDD)을 제1 전원전압(VP1)(또는 제2 전원전압(VP2))으로 공급하고, 고 전원전압(VPP)의 제2 제어신호(C2)(또는, 제4 제어신호(C4))에 응답하여 오프될 수 있다.
제7 PMOS트랜지스터(P7)는 접지전압의 제1 제어신호(C1)(또는, 제3 제어신호(C3))에 응답하여 온되어, 고 전원전압(VPP)을 제1 전원전압(VP1)(또는 제2 전원전압(VP2))으로 제공하고, 고 전원전압(VPP)의 제1 제어신호(C1)(또는, 제3 제어신호(C3))에 응답하여 오프될 수 있다.
도 9는 본 개시에 따른 실시예의 프리엠퍼시스 풀업 프리드라이버 및 프리엠퍼시스 풀다운 프리드라이버의 구성을 나타내는 도면으로, 프리엠퍼시스 풀업 프리드라이버(EPPU') 및 프리엠퍼시스 풀다운 프리드라이버(EPPD') 각각은 i개의 반전 NOR게이트들(NOR1' ~ NORi')을 포함할 수 있다. i개의 반전 NOR게이트들(NOR1' ~ NORi') 각각은 인버터들(I8, I9, I10) 및 NOR 게이트(NOR)를 포함할 수 있다. NOR게이트(NOR)는 도 4에 도시된 NOR게이트(NOR1)와 동일한 구성을 가질 수 있다.
도 9에 도시된 반전 NOR게이트(NOR1')의 동작을 설명하면 다음과 같다.
인버터들(I8, I9, I10)은 “하이”레벨의 프리엠퍼시스 인에이블 신호(EMPEN), 프리엠퍼시스 풀업 제어코드(EPUC1)(또는 프리엠퍼시스 풀다운 제어코드(EPDC1)), 및 제1 펄스 신호(P)(또는 제2 펄스 신호(PB))를 반전하여 “로우”레벨의 프리엠퍼시스 인에이블 신호(empenb'), 프리엠퍼시스 풀업 제어코드(epucd1')(또는 프리엠퍼시스 풀다운 제어코드(epdcd1')), 및 제1 펄스 신호(pb')(또는 제2 펄스 신호(pbb'))를 발생할 수 있다.
NOR게이트(NOR)는 프리엠퍼시스 인에이블 신호(empenb'), 프리엠퍼시스 풀업 제어코드(epucd1')(또는 프리엠퍼시스 풀다운 제어코드(epdcd1'))가 모두 “로우”레벨인 경우에, 제1 펄스 신호(pb')(또는 제2 펄스 신호(pbb'))가 “로우”레벨이면 “하이”레벨(즉, 제1 전원전압(VP1)(또는 제2 전원전압(VP2))의 프리엠퍼시스 풀업 제어신호(rdcu21)(또는 프리엠퍼시스 풀다운 제어신호(rdcd21))를 발생하고, 제1 펄스 신호(pb')(또는 제2 펄스 신호(pbb'))가 “하이”레벨이면, “로우”레벨(접지전압)의 프리엠퍼시스 풀업 제어신호(rdcu21)(또는 프리엠퍼시스 풀다운 제어신호(rdcd21))를 발생할 수 있다.
나머지 반전 NOR게이트들(NOR2' ~ NORi') 각각은 상술한 반전 NOR게이트(NOR1')와 동일한 동작을 수행할 수 있다.
상술한 실시예들에서, 프리엠퍼시스 풀업 드라이버(EPU) 및 프리엠퍼시스 풀다운 드라이버(EPD) 각각은 하나의 NMOS 풀업 트랜지스터(ENU1) 및 하나의 NMOS 풀다운 트랜지스터(END1)로 구성될 수 있다. 이 경우, 프리엠퍼시스 풀업 프리드라이버(EPPU'), 및 프리엠퍼시스 풀다운 프리드라이버(EPPD')로 인가되는 프리엠퍼시스 풀업 제어코드(EPUC), 및 프리엠퍼시스 풀다운 제어코드(EPDC)는 사용되지 않을 수 있다.
도 10은 본 개시에 따른 실시예의 출력 드라이버의 구성을 나타내는 도면으로, 도 10에 도시된 출력 드라이버(120)는 프리엠퍼시스 제어부(10-6”), 메인 프리드라이버(10-2'), 및 메인 드라이버(10-4)를 포함할 수 있다. 프리엠퍼시스 제어부(10-6”)는 도 6에 도시된 프리엠퍼시스 제어부(10-6')와 동일한 구성을 가질 수 있다. 메인 프리드라이버(10-2')는 제1 스위칭부(10-22'), 메인 풀업 프리드라이버(MPPU'), 제2 스위칭부(10-24'), 및 메인 풀다운 프리드라이버(MPPD')를 포함할 수 있다. 메인 드라이버(10-4)는 도 1에 도시된 메인 드라이버(10-4)와 동일한 구성을 가질 수 있다.
도 10에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
펄스 발생기(10-62), 레벨 업 쉬프팅기(10-64'), 스위칭 제어신호 발생기(10-66'), 제1 스위칭부(10-22'), 및 제2 스위칭부(10-24')는 도 6에 도시된 펄스 발생기(10-62), 레벨 업 쉬프팅기(10-64'), 및 스위칭 제어신호 발생기(10-66'), 제1 스위칭부(10-82'), 및 제2 스위칭부(10-84') 각각과 동일한 동작을 수행할 수 있다.
메인 풀업 프리드라이버(MPPU')는 제1 전원전압(VP1)을 공급받고, 데이터(D), 프리엠퍼시스 인에이블 신호(EMPEN), 및 k비트 메인 풀업 제어코드(PUC)에 응답하여 k개의 메인 풀업 제어신호들(rdcu1)을 발생할 수 있다.
메인 풀다운 프리드라이버(MPPD')는 제2 전원전압(VP2)을 공급받고, 데이터(D), 프리엠퍼시스 인에이블 신호(EMPEN), 및 k비트 메인 풀다운 제어코드(PDC)에 응답하여 k개의 메인 풀다운 제어신호들(rdcd1)을 발생할 수 있다.
도 11은 본 개시에 따른 실시예의 메인 풀다운 프리드라이버의 구성을 나타내는 도면으로, 메인 풀다운 프리드라이버(MPPD')는 k개의 반전 NOR게이트들(NOR1” ~ NORk”)을 포함할 수 있다. k개의 반전 NOR게이트들(NOR1” ~ NORk”) 각각은 도 9에 도시된 반전 NOR게이트(NOR1')에 인버터(I11)을 추가적으로 포함할 수 있다.
도 11에 도시된 반전 NOR게이트(NOR1”)의 동작을 설명하면 다음과 같다.
인버터들(I8, I9)은 “하이”레벨의 프리엠퍼시스 인에이블 신호(EMPEN), 및 메인 풀업 제어코드(PUC1)를 반전하여 “로우”레벨의 프리엠퍼시스 인에이블 신호(empenb'), 및 메인 풀업 제어코드(pucd1')를 각각 발생할 수 있다. 인버터들(I10, I11)은 “하이”레벨의 데이터(D)를 수신하여 “하이”레벨의 데이터(dbb)를 발생할 수 있다.
NOR게이트(NOR)는 프리엠퍼시스 인에이블 신호(empenb'), 메인 풀업 제어코드(pucd1')(또는 프리엠퍼시스 풀다운 제어코드(epdcd1))가 모두 “로우”레벨인 경우에, 데이터(dbb)가 “로우”레벨이면 “하이”레벨(즉, 고 전원전압(VPP))의 메인 풀업 제어신호(rdcu11)를 발생하고, 데이터(dbb)가 “하이”레벨이면, “로우”레벨의 메인 풀업 제어신호(rdcu11)을 발생할 수 있다.
나머지 반전 NOR게이트들(NOR2” ~ NORk”) 각각은 상술한 반전 NOR게이트(NOR1”)와 동일한 동작을 수행할 수 있다.
도시하지는 않았지만, 메인 풀업 프리드라이버(MPPU')는 도 9에 도시된 i개의 반전 NOR게이트들(NOR1' ~ NORi')을 포함하며, 제1 펄스 신호(P) 대신에 데이터(D)가 수신되고, 프리엠퍼시스 풀업 제어코드(EPUC) 대신에 메인 풀업 제어코드(PUC)가 수신되는 것이 상이할 뿐이다.
도 12는 본 개시에 따른 실시예의 출력 드라이버의 동작을 설명하기 위한 동작 타이밍도로서, “하이”레벨의 프리엠퍼시스 인에이블 신호(EMPEN) 및 “하이”레벨의 k비트 메인 풀업 제어코드(PUC)와 i비트 프리엠퍼시스 풀업 제어코드(EPUC)(또는 k비트 풀업 제어코드(PUC)), k비트 메인 풀다운 제어코드(PDC)와 i비트 프리엠퍼시스 풀다운 제어코드(EPDC)(또는 k비트 풀다운 제어코드(PDC))가 인가되는 경우에 데이터(D)에 따른 동작을 나타내는 것이다.
도 2, 도 6 내지 도 11을 참조하면, 데이터(D), 반전 지연된 데이터(DDI), 제1 펄스 신호(P), 및 제2 펄스 신호(PB)는 도 5의 타이밍도에서와 동일하게 발생될 수 있다.
도시하지는 않았지만, 레벨 업 쉬프팅기(10-64')가 제1 펄스 신호(P) 및 제2 펄스 신호(PB)를 레벨을 상승하여 제1 레벨 업 펄스 신호(pb) 및 제2 레벨 업 펄스 신호(pbb)를 발생할 수 있다.
제5 인버터(I5)는 제1 레벨 업 펄스 신호(pb)(또는 제2 레벨 펄스 신호(pbb))를 반전하여 제1 제어신호(C1)(또는 제3 제어신호(C3))를 발생할 수 있다. 제1 제어신호(C1)(또는 제3 제어신호(C3))는 고 전원전압(VPP)과 접지전압 사이를 스윙할 수 있다.
제6 및 제7 인버터들(I6, I7)은 제1 레벨 업 펄스 신호(pb)(또는 제2 레벨 업 펄스 신호(pbb))를 수신하여 제2 제어신호(C2)(또는 제4 제어신호(C4))를 발생할 수 있다. 제2 제어신호(C2)(또는 제4 제어신호(C4))는 고 전원전압(VPP)과 접지전압 사이를 스윙할 수 있다.
제1 스위칭부(10-82' 또는 10-22') 및 제2 스위칭부(10-84' 또는 10-24') 각각의 제7 PMOS트랜지스터(P7)는 접지전압의 제1 제어신호(C1)(또는 제3 제어신호(C3))에 응답하여 고 전원전압(VPP)을, 접지전압의 제2 제어신호(C2)(또는 제4 제어신호(C4))에 응답하여 내부 전원전압(VDD)을 제1 전원전압(VP1)(또는 제2 전원전압(VP2))로 발생할 수 있다. 이에 따라, 데이터(D)의 상승 천이 또는 하강 천이 시의 소정 시간(tD) 동안 고 전원전압(VPP)이 제1 전원전압(VP1) 또는 제2 전원전압(VP2)으로 발생되고, 나머지 기간 동안 내부 전원전압(VDD)이 제1 전원전압(VP1) 또는 제2 전원전압(VP2)으로 발생될 수 있다.
실선으로 도시된 데이터(DQ)는 “하이”레벨의 프리엠퍼시스 인에이블 신호(EMPEN)가 인가되어, 프리엠퍼시스 드라이버(10-10) 또는 메인 드라이버(10-4))가 프리엠퍼시스 동작을 수행하는 경우의 데이터(DQ)를 나타내고, 점선으로 도시된 데이터(DQ)는 “로우”레벨의 프리엠퍼시스 인에이블 신호(EMPEN)가 인가되어, 프리엠퍼시스 드라이버(10-10) 또는 메인 드라이버(10-4)가 동작하지 않는 경우의 데이터(DQ)를 나타낸다. 실선으로 도시된 데이터(DQ)가 점선으로 도시된 데이터(DQ)에 비해서 상승 천이 시에 빠르게 “하이”레벨로 상승하고, 하강 천이 시에 빠르게 “로우”레벨로 하강할 수 있다.
도 1 내지 도 12에 도시된 실시예에 따르면, 프리엠퍼시스 동작이 수행되는 기간 동안(즉, 제1 펄스 신호(P) 및 제2 펄스 신호(PB)가 활성화되는 기간 동안)에 고 전원전압(VPP)을 프리엠퍼시스 프리드라이버(10-8') 또는 메인 프리드라이버(10-2')의 해당 풀업 NMOS트랜지스터들 또는 해당 풀다운 NMOS트랜지스터들의 게이트로 인가함으로써 해당 풀업 NMOS트랜지스터들 또는 해당 풀다운 NMOS트랜지스터들의 게이트와 소스 사이의 전압 차이가 증가하여 프리엠퍼시스 프리드라이버(10-8') 또는 메인 프리드라이버(10-2')의 구동 능력이 증가될 수 있다. 이에 따라, 출력 데이터(DQ)의 상승 천이 및 하강 천이가 빠르게 이루어질 수 있다.
도 13은 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 반도체 메모리 장치(200)는 내부 클럭신호 발생부(20), 명령 및 어드레스 발생부(22), 모드 설정 레지스터(24), 레이턴시 제어부(26), 로우 어드레스 발생부(28), 컬럼 어드레스 발생부(30), 로우 디코더(32), 컬럼 디코더(34), 메모리 셀 어레이(36), 라이트 경로부(38), 입력 드라이버(40), 리드 경로부(42), 및 출력 드라이버(44)를 포함할 수 있다.
도 13에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
내부 클럭신호 발생부(20)는 외부 클럭신호(CK)를 수신하여 내부 클럭신호(ICK)를 발생할 수 있다. 내부 클럭신호 발생부(20)는 지연 동기 루프 회로일 수 있다.
명령 및 어드레스 발생부(22)는 외부 클럭신호(CK)에 응답하여 외부로부터 인가되는 명령 및 어드레스(CA)를 수신하여 명령 및 어드레스(CA)에 포함된 명령 신호를 디코딩하여 명령, 예를 들면, 모드 설정 명령(MRS), 액티브 명령(ACT), 라이트 명령(WR), 또는 리드 명령(RD)을 발생하고, 명령 및 어드레스(CA)에 포함된 어드레스 신호를 모드 설정 코드(OPC), 로우 어드레스 신호(RADD), 또는 컬럼 어드레스 신호(CADD)를 발생할 수 있다. 예를 들면, 명령 및 어드레스(CA)에 포함된 명령 신호가 모드 설정 명령(MRS)이면, 명령 및 어드레스(CA)에 포함된 어드레스 신호를 모드 설정 코드(OPC)로 발생하고, 액티브 명령(ACT)이면, 명령 및 어드레스(CA)에 포함된 어드레스 신호를 로우 어드레스 신호(RADD)로 발생하고, 라이트 명령(WR) 또는 리드 명령(RD)이면, 명령 및 어드레스(CA)에 포함된 어드레스 신호를 컬럼 어드레스 신호(CADD)로 발생할 수 있다.
모드 설정 레지스터(24)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 수신하여, 메인 풀업 및 풀다운 제어코드(PUC, PUD), 프리엠퍼시스 인에이블 신호(EMPEN), 프리엠퍼시스 풀업 및 풀다운 제어코드(EPUC, EPDC), 선택신호(SCON), 라이트 레이턴시(WL), 리드 레이턴시(RL), 및 버스트 길이(BL)를 설정할 수 있다. 도 1 및 도 6의 프리엠퍼시스 풀업 드라이버(EPU) 및 프리엠퍼시스 풀다운 드라이버(EPD)가 하나의 풀업 NMOS트랜지스터(ENU1) 및 하나의 풀다운 NMOS트랜지스터(END1)로 구성된다면, 프리엠퍼시스 풀업 제어코드(EPUC) 및 프리엠퍼시스 풀다운 제어코드(EPDC)는 설정되지 않을 수 있다.
레이턴시 제어부(26)는 라이트 명령(WR)에 응답하여 라이트 제어신호(WLC)를 발생하고, 리드 명령(RD)에 응답하여 리드 제어신호(RLC)를 발생할 수 있다. 레이턴시 제어부(26)는 라이트 명령(WR)이 발생되면, 라이트 레이턴시(WL)의 값을 이용하여 활성화되고 내부 라이트 레이턴시(WL)의 값 및 버스트 길이(BL)의 값을 이용하여 비활성화되는 라이트 제어신호(WLC)를 내부 클럭신호(ICLK)에 기초하여 발생할 수 있다. 즉, 레이턴시 제어부(26)는 데이터 단자(DQP)를 통하여 데이터(DQ)가 인가되는 기간 동안 활성화되는 라이트 제어신호(WLC)를 발생할 수 있다. 또한, 레이턴시 제어신호 발생부(26)는 리드 명령(RD)이 발생되면, 리드 레이턴시(RL)의 값을 이용하여 활성화되고 리드 레이턴시(RL)의 값 및 버스트 길이(BL)의 값을 이용하여 비활성화되는 리드 제어신호(RLC)를 내부 클럭신호(ICLK)에 기초하여 발생할 수 있다. 즉, 레이턴시 제어부(26)는 데이터 단자(DQP)를 통하여 데이터(DQ)가 출력되는 기간 동안 활성화되는 리드 제어신호(RLC)를 발생할 수 있다.
로우 어드레스 발생부(28)는 로우 어드레스 신호(RADD)를 내부 로우 어드레스(ra)로 발생할 수 있다.
컬럼 어드레스 발생부(30)는 컬럼 어드레스 신호(CADD)를 내부 컬럼 어드레스(ca)로 발생할 수 있다.
로우 디코더(32)는 로우 어드레스 신호(ra)를 디코딩하여 워드라인 선택신호들(wl)을 발생할 수 있다.
컬럼 디코더(34)는 컬럼 어드레스 신호(ca)를 디코딩하여 컬럼 선택신호들(csl)을 발생할 수 있다.
메모리 셀 어레이(36)는 워드라인 선택신호들(wl) 및 컬럼 선택신호들(csl)에 응답하여 선택된 복수개의 메모리 셀들로/로부터 데이터(DIO)를 입출력할 수 있다.
라이트 경로부(38)는 데이터(DI)를 입력하여 데이터(DIO)를 발생할 수 있다. 라이트 경로부(38)는 버스트 길이(BL)의 값에 해당하는 갯수 만큼 데이터(DI)를 순차적으로 입력하여 병렬로 데이터(DIO)를 발생할 수 있다.
리드 경로부(40)는 데이터(DIO)를 입력하여 데이터(D)를 발생할 수 있다. 리드 경로부(40)는 병렬로 입력되는 데이터(DIO)를 버스트 길이(BL)의 값에 해당하는 갯수 만큼 데이터(D)를 순차적으로 발생할 수 있다.
입력 드라이버(42)는 라이트 제어신호(WLC)에 응답하여 인에이블되고 데이터 단자(DQP)를 통하여 인가되는 입력 데이터(DQ)를 입력하여 데이터(DI)를 발생할 수 있다.
출력 드라이버(44)는 리드 제어신호(RLC)에 응답하여 인에이블되고 데이터(D)를 입력하여 출력 데이터(DQ)를 데이터 단자(DQP)를 통하여 출력할 수 있다. 출력 드라이버(44)는 도 1 내지 도 12를 참조하여 설명된 실시예의 출력 드라이버(100, 110, 또는 120)일 수 있다.
도 13에 도시된 반도체 메모리 장치의 출력 드라이버(44)는 데이터(D)의 상승 천이 및 하강 천이 시에 프리엠퍼시스 동작을 수행하여 출력 데이터(DQ)의 상승 천이 및 하강 천이가 빠르게 이루어질 수 있다.
상술한 실시예들에서, 출력 드라이버가 상승 천이 및 하강 천이 시 모두에서 프리엠퍼시스 동작을 수행하는 구성을 도시하였으나, 상승 천이 및 하강 천이 시의 적어도 하나에서 프리엠퍼시스 동작을 수행하는 구성을 가질 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 110, 120, 44: 출력 드라이버
10-2, 10-2': 메인 프리드라이버 10-4: 메인 드라이버
10-6, 10-6', 10-6”: 프리엠퍼시스 제어부
10-8, 10-8': 프리엠퍼시스 프리드라이버
10-10: 프리엠퍼시스 드라이버 MPPU, MPPU': 메인 풀업 프리드라이버
MPPD, MPPD': 메인 풀다운 프리드라이버
EPPU, EPPU': 프리엠퍼시스 풀업 프리드라이버
EPPD, EPPD': 프리엠퍼시스 풀다운 프리드라이버
10-62: 펄스 발생기 10-64, 10-64': 레벨 업 쉬프팅기
10-66': 스위칭 제어신호 발생기
10-82', 10-22': 제1 스위칭부 10-84', 10-24': 제2 스위칭부
20: 내부 클럭신호 발생기 22: 명령 및 어드레스 발생기
24: 모드 설정 레지스터 26: 레이턴시 제어부
28: 로우 어드레스 발생부 30: 컬럼 어드레스 발생부
32: 로우 디코더 34: 컬럼 디코더
36: 메모리 셀 어레이 38: 라이트 경로부
40: 입력 드라이버 42: 리드 경로부

Claims (10)

  1. 내부 전원전압의 데이터를 구동하여 상기 내부 전원전압 보다 낮은 출력 전원전압의 출력 데이터를 발생하거나, 접지전압의 데이터를 구동하여 접지전압의 상기 출력 데이터를 발생하는 메인 출력 드라이버;
    상기 데이터가 상기 접지전압으로부터 상기 내부 전원전압으로 천이하는 것을 검출하여 소정 시간 동안 활성화되는 제1 펄스 신호를 발생하고, 프리엠퍼시스 인에이블 신호 및 상기 제1 펄스 신호를 수신하여 상기 접지전압의 레벨 업 프리엠퍼시스 인에이블 신호 및 제1 레벨 업 펄스 신호를 발생하는 프리엠퍼시스 제어부;
    상기 접지전압의 상기 레벨 업 프리엠퍼시스 인에이블 신호 및 상기 제1 레벨 업 펄스 신호를 이용하여 상기 내부 전원전압 보다 높은 고 전원전압의 적어도 하나의 프리엠퍼시스 풀업 제어신호를 발생하는 프리엠퍼시스 프리드라이버; 및
    상기 고 전원전압의 상기 적어도 하나의 프리엠퍼시스 풀업 제어신호에 응답하여 상기 출력 데이터가 상기 접지전압으로부터 상기 내부 전원전압 보다 낮은 출력 전원전압으로 천이 시에 상기 출력 데이터를 프리엠퍼시스하는 프리엠퍼시스 드라이버를 구비하는 출력 드라이버.
  2. 제1 항에 있어서, 상기 프리엠퍼시스 제어부는
    상기 데이터가 상기 내부 전원전압으로부터 상기 접지전압으로 천이하는 것을 검출하여 상기 소정 시간 동안 활성화되는 제2 펄스 신호를 추가적으로 발생하고, 상기 프리엠퍼시스 인에이블 신호 및 상기 제2 펄스 신호를 수신하여 상기 접지전압의 제2 레벨 업 펄스 신호를 추가적으로 발생하고,
    상기 프리엠퍼시스 프리드라이버는
    상기 접지전압의 상기 레벨 업 프리엠퍼시스 인에이블 신호 및 상기 제2 레벨 업 펄스 신호를 이용하여 상기 고 전원전압의 적어도 하나의 프리엠퍼시스 풀다운 제어신호를 추가적으로 발생하고,
    상기 프리엠퍼시스 드라이버는
    상기 적어도 하나의 프리엠퍼시스 풀다운 제어신호에 응답하여 상기 출력 데이터가 상기 내부 전원전압으로부터 상기 접지전압으로 천이 시에 상기 출력 데이터를 프리엠퍼시스하는 출력 드라이버.
  3. 제2 항에 있어서, 상기 메인 출력 드라이버는
    상기 내부 전원전압의 상기 데이터 및 상기 접지전압의 메인 풀업 제어코드에 응답하여 상기 내부 전원전압의 소정 개수의 메인 풀업 제어신호들을 발생하는 메인 풀업 프리드라이버;
    상기 접지전압의 상기 데이터 및 상기 접지전압의 메인 풀다운 제어코드에 응답하여 상기 내부 전원전압의 소정 개수의 메인 풀다운 제어신호들을 발생하는 메인 풀다운 프리드라이버;
    상기 출력 전원전압과 데이터 단자 사이에 병렬 연결되고, 상기 내부 전원전압의 상기 소정 개수의 메인 풀업 제어신호들에 응답하여 온되는 소정 개수의 메인 풀업 NMOS트랜지스터들을 포함하는 메인 풀업 드라이버; 및
    상기 데이터 단자와 상기 접지전압 사이에 병렬 연결되고, 상기 내부 전원전압의 상기 소정 개수의 메인 풀다운 제어신호들에 응답하여 온되는 소정 개수의 메인 풀다운 NMOS트랜지스터들을 포함하는 메인 풀다운 드라이버를 포함하고,
    상기 프리엠퍼시스 드라이버는
    상기 출력 전원전압과 상기 데이터 단자 사이에 연결되고, 상기 고 전원전압의 상기 적어도 하나의 프리엠퍼시스 풀업 제어신호에 응답하여 온되는 적어도 하나의 프리엠퍼시스 풀업 NMOS트랜지스터를 포함하는 프리엠퍼시스 풀업 드라이버; 및
    상기 데이터 단자와 상기 접지전압 사이에 연결되고, 상기 고 전원전압의 상기 적어도 하나의 프리엠퍼시스 풀다운 제어신호에 응답하여 온되는 적어도 하나의 프리엠퍼시스 풀다운 NMOS트랜지스터를 구비하는 출력 드라이버.
  4. 제3 항에 있어서, 상기 소정 개수의 메인 풀업 NMOS트랜지스터들의 크기가 동일하거나 서로 상이하고, 상기 소정 개수의 메인 풀다운 NMOS트랜지스터들의 크기가 동일하거나 서로 상이하고, 상기 적어도 하나의 프리엠퍼시스 풀업 NMOS트랜지스터의 크기는 동일하거나 서로 상이하고, 상기 적어도 하나의 프리엠퍼시스 풀다운 NMOS트랜지스터의 크기는 동일하거나 서로 상이한 출력 드라이버.
  5. 제2 항에 있어서, 상기 프리엠퍼시스 제어부는
    상기 프리엠퍼시스 인에이블 신호에 응답하여 상기 데이터를 상기 소정 시간 만큼 지연하고 반전하여 상기 반전 지연된 데이터를 발생하고, 상기 데이터 및 상기 반전 지연된 데이터를 이용하여 상기 제1 펄스 신호 및 상기 제2 펄스 신호를 발생하는 펄스 발생기; 및
    상기 프리엠퍼시스 인에이블 신호, 상기 제1 펄스 신호, 및 상기 제2 펄스 신호를 레벨 업하여 상기 고 전원전압의 상기 레벨 업 프리엠퍼시스 인에이블 신호, 및 상기 제1 레벨 업 펄스 신호, 및 상기 제2 레벨 업 펄스 신호를 발생하는 레벨 업 쉬프팅기를 구비하는 출력 드라이버.
  6. 제5 항에 있어서, 상기 펄스 발생기는
    상기 프리엠퍼시스 인에이블 신호에 응답하여 상기 데이터를 상기 소정 시간 만큼 지연하고 반전하여 상기 반전 지연된 데이터를 발생하는 반전 지연기;
    상기 데이터 및 상기 반전 지연된 데이터를 논리곱하여 상기 제1 펄스 신호를 발생하는 AND게이트; 및
    상기 데이터 및 상기 반전 지연된 데이터를 비논리합하여 상기 제2 펄스 신호를 발생하는 NOR게이트를 구비하고,
    상기 반전 지연기는
    선택신호에 응답하여 상기 반전 지연된 데이터의 지연 시간이 가변되어 상기 소정 시간이 가변되고,
    상기 소정 시간은 상기 데이터의 하나의 "하이"레벨 기간 보다 짧은 출력 드라이버.
  7. 데이터가 접지전압에서 내부 전원전압으로 천이하는 것을 검출하여 소정 시간 동안 활성화되는 제1 펄스 신호를 발생하고, 상기 제1 펄스 신호를 이용하여 제1 제어신호 및 제2 제어신호를 발생하는 프리엠퍼시스 제어부;
    상기 제1 제어신호에 응답하여 상기 내부 전원전압 보다 높은 고 전원전압을 제1 전원전압으로 공급하고, 상기 제2 제어신호에 응답하여 상기 내부 전원전압을 상기 제1 전원전압으로 공급하는 제1 스위칭부;
    상기 내부 전원전압의 제1 펄스 신호 및 프리엠퍼시스 인에이블 신호를 이용하여 상기 제1 전원전압의 적어도 하나의 프리엠퍼시스 풀업 제어신호를 발생하거나, 상기 내부 전원전압의 제1 펄스 신호, 상기 프리엠퍼시스 인에이블 신호 및 메인 풀업 제어코드를 이용하여 상기 제1 전원전압의 소정 개수의 메인 풀업 제어신호들을 발생하는 프리엠퍼시스 프리드라이버 또는 메인 프리드라이버; 및
    상기 제1 전원전압의 상기 적어도 하나의 프리엠퍼시스 풀업 제어신호 또는 상기 메인 풀업 제어신호들에 응답하여 출력 데이터를 구동하되, 상기 출력 데이터가 상기 접지전압으로부터 상기 내부 전원전압 보다 낮은 출력 전원전압으로 천이 시에 상기 출력 데이터를 프리엠퍼시스하는 프리엠퍼시스 드라이버 또는 메인 드라이버를 구비하는 출력 드라이버.
  8. 제7 항에 있어서, 상기 프리엠퍼시스 제어부는
    상기 데이터가 상기 내부 전원전압으로부터 상기 접지전압으로 천이하는 것을 검출하여 상기 소정 시간 동안 활성화되는 제2 펄스 신호를 추가적으로 발생하고, 상기 제2 펄스 신호를 이용하여 제3 제어신호 및 제4 제어신호를 추가적으로 발생하고,
    상기 출력 드라이버는
    상기 제3 제어신호에 응답하여 상기 고 전원전압을 제2 전원전압으로 공급하고, 상기 제4 제어신호에 응답하여 상기 내부 전원전압을 상기 제2 전원전압으로 공급하는 제2 스위칭부를 추가적으로 포함하고,
    상기 프리엠퍼시스 프리드라이버 또는 상기 메인 프리드라이버는
    상기 내부 전원전압의 제2 펄스 신호 및 프리엠퍼시스 인에이블 신호를 이용하여 상기 제2 전원전압의 적어도 하나의 프리엠퍼시스 풀다운 제어신호를 발생하거나, 상기 내부 전원전압의 제2 펄스 신호, 상기 프리엠퍼시스 인에이블 신호 및 메인 풀다운 제어코드를 이용하여 상기 제2 전원전압의 소정 개수의 메인 풀다운 제어신호들을 추가적으로 발생하고,
    상기 프리엠퍼시스 드라이버 또는 상기 메인 드라이버는
    상기 제2 전원전압의 상기 적어도 하나의 프리엠퍼시스 풀다운 제어신호 또는 상기 소정 개수의 메인 풀다운 제어신호들에 응답하여 상기 출력 데이터를 추가적으로 구동하되, 상기 출력 데이터가 상기 내부 전원전압으로부터 상기 접지전압으로 천이 시에 상기 출력 데이터를 추가적으로 프리엠퍼시스하는 출력 드라이버.
  9. 제8 항에 있어서, 상기 메인 프리드라이버는
    상기 내부 전원전압의 상기 데이터, 상기 접지전압의 상기 프리엠퍼시스 인에이블 신호 및 상기 메인 풀업 제어코드에 응답하여 상기 내부 전원전압의 상기 소정 개수의 메인 풀업 제어신호들을 발생하는 메인 풀업 프리드라이버; 및
    상기 접지전압의 상기 데이터, 상기 접지전압의 프리엠퍼시스 인에이블 신호 및 상기 메인 풀다운 제어코드에 응답하여 상기 내부 전원전압의 소정 개수의 메인 풀다운 제어신호들을 발생하는 메인 풀다운 프리드라이버를 포함하고,
    상기 메인 드라이버는
    상기 출력 전원전압과 데이터 단자 사이에 병렬 연결되고, 상기 제1 전원전압의 상기 소정 개수의 메인 풀업 제어신호들에 응답하여 온되는 소정 개수의 메인 풀업 NMOS트랜지스터들을 포함하는 메인 풀업 드라이버; 및
    상기 데이터 단자와 상기 접지전압 사이에 병렬 연결되고, 상기 내부 전원전압의 상기 소정 개수의 메인 풀다운 제어신호들에 응답하여 온되는 소정 개수의 메인 풀다운 NMOS트랜지스터들을 포함하는 메인 풀다운 드라이버를 구비하거나,
    상기 메인 프리드라이버는
    상기 내부 전원전압의 상기 데이터, 및 상기 접지전압의 상기 메인 풀업 제어코드에 응답하여 상기 내부 전원전압의 상기 소정 개수의 메인 풀업 제어신호들을 발생하는 메인 풀업 프리드라이버; 및
    상기 접지전압의 상기 데이터, 및 상기 접지전압의 상기 메인 풀다운 제어코드에 응답하여 상기 내부 전원전압의 소정 개수의 메인 풀다운 제어신호들을 발생하는 메인 풀다운 프리드라이버를 포함하고,
    상기 메인 드라이버는
    상기 출력 전원전압과 데이터 단자 사이에 병렬 연결되고, 상기 제1 전원전압의 상기 소정 개수의 메인 풀업 제어신호들에 응답하여 온되는 소정 개수의 메인 풀업 NMOS트랜지스터들을 포함하는 메인 풀업 드라이버; 및
    상기 데이터 단자와 상기 접지전압 사이에 병렬 연결되고, 상기 내부 전원전압의 상기 소정 개수의 메인 풀다운 제어신호들에 응답하여 온되는 소정 개수의 메인 풀다운 NMOS트랜지스터들을 포함하는 메인 풀다운 드라이버를 포함하고,
    상기 프리엠퍼시스 드라이버는
    상기 출력 전원전압과 상기 데이터 단자 사이에 연결되고, 상기 적어도 하나의 프리엠퍼시스 풀업 제어신호에 응답하여 온되는 적어도 하나의 프리엠퍼시스 풀업 NMOS트랜지스터를 포함하는 프리엠퍼시스 풀업 드라이버; 및
    상기 데이터 단자와 상기 접지전압 사이에 연결되고, 상기 적어도 하나의 프리엠퍼시스 풀다운 제어신호에 응답하여 온되는 적어도 하나의 프리엠퍼시스 풀다운 NMOS트랜지스터를 구비하는 출력 드라이버.
  10. 제8 항에 있어서, 상기 프리엠퍼시스 제어부는
    상기 프리엠퍼시스 인에이블 신호에 응답하여 상기 데이터를 상기 소정 시간 만큼 지연하고 반전하여 상기 반전 지연된 데이터를 발생하고, 상기 데이터 및 상기 반전 지연된 데이터를 이용하여 상기 제1 펄스 신호 및 상기 제2 펄스 신호를 발생하는 펄스 발생기;
    상기 제1 펄스 신호, 및 상기 제2 펄스 신호를 레벨 업하여 상기 고 전원전압의 상기 제1 레벨 업 펄스 신호, 및 상기 제2 레벨 업 펄스 신호를 발생하는 레벨 업 쉬프팅기; 및
    상기 제1 레벨 업 펄스 신호를 수신하여 상기 제1 제어신호 및 상기 제2 제어신호를 발생하고, 제2 레벨 업 펄스 신호를 수신하여 상기 제3 제어신호 및 상기 제4 제어신호를 발생하는 스위칭 제어신호 발생기를 구비하고,
    상기 펄스 발생기는
    선택신호에 응답하여 상기 반전 지연된 데이터의 지연 시간이 가변되어, 상기 소정 시간이 가변되고,
    상기 소정 시간은 상기 데이터의 하나의 "하이"레벨 기간 보다 짧은 출력 드라이버.
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