KR100639741B1

KR100639741B1 - 레벨 변환 회로

Info

Publication number: KR100639741B1
Application number: KR1020047000337A
Authority: KR
Inventors: 노구찌유끼히로; 마쯔모또쇼이찌로
Original assignee: 산요덴키가부시키가이샤
Priority date: 2001-07-12
Filing date: 2002-07-10
Publication date: 2006-10-31
Also published as: JPWO2003007477A1; WO2003007477A1; CN100527624C; CN1526200A; US7078934B2; KR20040015342A; TWI237947B; US20040140829A1

Abstract

레벨 변환부(101)의 p 채널 MOSFET(11)의 소스는 전원 전위 VDD를 공급받는 전원 단자에 접속되고, 드레인은 출력 노드 NO에 접속되고, 게이트는 입력 노드 I2에 접속된다. n 채널 MOSFET(12)의 소스는 입력 노드 I1과 접속되고, 드레인은 출력 노드 NO에 접속되고, 게이트는 전원 전위 VDD를 공급받는 전원 단자에 접속된다. 입력 신호 CLK1, CLK2는 상보로 변화하고, 이들의 하이 레벨과 로우 레벨의 전위차는 전원 전위 VDD와 접지 전위와의 사이의 전위차보다도 작다.

게이트, 전원 전위, 입력 신호, 출력 노드

Description

레벨 변환 회로{LEVEL CONVERTER CIRCUIT}

본 발명은, 레벨 변환 기술, 특히 입력 신호의 전압 진폭을 다른 전압 진폭으로 변환하는 레벨 변환 회로에 관한 것이다.

최근 벌크 실리콘을 이용한 집적 회로로서, 마이크로 프로세서 또는 메모리를 논리 회로와 동일 칩 위에 탑재한 시스템 온 실리콘이라 칭하는 칩이 개발되고 있다. 이것에 수반하여, 많은 종류의 회로를 가능한 한 미세한 디자인 룰로 1 칩화하는 기술 개발이 진행되고 있다.

그러나, 회로의 종류마다 서로 다른 디자인 룰로 설계되어 있기 때문에, 디자인 룰이 서로 다른 회로를 집적화하는 것을 피할 수 없다. 그 결과, 1 칩 내에 서로 다른 전원 전압으로 동작하는 복수개의 회로가 혼재되고, 이들 인터페이스 부분에서 전압의 레벨 변환이 필요하게 된다. 또한, 이들 복수개의 회로의 혼재가 원래 고속성의 추구를 하나의 목적으로 하고 있는 이상, 당연히 레벨 변환 회로에도 고속 동작이 요구된다.

액정 표시 장치, 유기 EL(일렉트로 루미네센스) 장치 등의 표시 디바이스에는, 일반적으로 다결정 실리콘으로 이루어지는 박막 트랜지스터가 이용된다. 이러한 표시 디바이스와 동일 기판 위에 레벨 변환 회로를 형성할 때, 레벨 변환 회로 도 다결정 실리콘으로 이루어지는 박막 트랜지스터로 구성되는 것이 통상적이다. 트랜지스터의 제조 공정에서는, 임계값 전압 등의 소자 특성에 변동이 발생한다. 특히, 다결정 실리콘으로 이루어지는 박막 트랜지스터에서는 소자 특성의 변동이 커도 높은 정확도로 동작하는 레벨 변환 회로가 요구된다. 또한 이러한 표시 디바이스에서는, 전력 절약화 및 고정밀화의 관점으로부터 소진폭의 입력 신호가 제공된 경우에도 고속 동작이 가능한 레벨 변환 회로가 필요하게 된다.

도 1은 종래의 레벨 변환 회로의 제1 예를 도시하는 회로도이다. 이 레벨 변환 회로(800)는 2개의 p 채널 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터 : 801, 802) 및 2개의 n 채널 MOSFET(803, 804)를 포함한다. p 채널 MOSFET(801, 802)는 전원 전위 VDD를 공급받는 전원 단자와 출력 노드 N11, N12 사이에 각각 접속되고, n 채널 MOSFET(803, 804)는 출력 노드 N11, N12와 접지 단자와의 사이에 각각 접속된다. p 채널 MOSFET(801, 802)의 게이트는 각각 출력 노드 N11, N12에 교차 접속된다. n 채널 MOSFET(803, 804)의 게이트에는 상보로 변화하는 입력 신호 CLK1, CLK2가 제공된다.

입력 신호 CLK1이 하이 레벨로 되고, 입력 신호 CLK2가 로우 레벨이 되면, n 채널 MOSFET(803)가 온 상태로 되고, n 채널 MOSFET(804)가 오프 상태로 된다. 그에 의해, p 채널 MOSFET(802)가 온 상태로 되고, p 채널 MOSFET(801)가 오프 상태로 된다. 그 결과, 출력 노드 N12의 출력 전위 Vout가 상승한다. 반대로, 입력 신호 CLK1이 로우 레벨로 되고, 입력 신호 CLK2가 하이 레벨이 되면, 출력 노드 N12의 출력 전위 Vout가 저하한다.

이 회로에서 n 채널 MOSFET(803, 804)는 온 상태로 하기 위해서는, 입력 신호 CLK1, CLK2의 전압 진폭이 n 채널 MOSFET(803, 804)의 임계값 전압 Vtn보다도 큰 것이 필요하게 된다. 따라서, 이 레벨 변환 회로(800)는 입력 신호와 출력 신호와의 전압비가 작은 경우에 이용되고, 이 회로는 예를 들면 3V계의 신호를 5V계의 신호로, 2.5V계의 신호를 3V계의 신호로, 또는 1.8V계의 신호를 2.5V계 혹은 3.3V계의 신호로 변환하는 경우에 유효하다.

도 2는 종래의 레벨 변환 회로의 제2 예를 나타내는 회로도이다. 이 레벨 변환 회로(810)는 바이어스 회로(811), p 채널 MOSFET(812) 및 n 채널 MOSFET(813)를 포함한다.

p 채널 MOSFET(812)는 전원 전위 VDD를 공급받는 전원 단자와 출력 노드 N13과의 사이에 접속되고, n 채널 MOSFET(813)는 출력 노드 N13과 소정의 전위 VEE를 제공받는 전원 단자와의 사이에 접속된다. 입력 신호 CLK는 p 채널 MOSFET(812)의 게이트 및 바이어스 회로(811)에 제공된다. 바이어스 회로(811)는 입력 신호의 중심 레벨을 시프트시켜 n 채널 MOSFET(813)의 게이트로 제공한다.

입력 신호 CLK가 하이 레벨이 되면, p 채널 MOSFET(812)가 오프 상태로 되고, n 채널 MOSFET(813)가 온 상태로 된다. 그에 의해, 출력 노드 N13의 출력 전위 Vout가 저하한다. 입력 신호 CLK가 로우 레벨이 되면, p 채널 MOSFET(812)가 온 상태로 되고, n 채널 MOSFET(813)가 오프 상태로 된다. 그에 의해, 출력 노드 N13의 출력 전위 Vout가 상승한다.

이 회로는, 바이어스 회로(811)에 의해 입력 신호 CLK의 중심 레벨이 시프트 되므로, 설정에 의해, 입력 신호 CLK의 전압 진폭이 n 채널 MOSFET(813)의 임계값 전압 Vtn보다도 작은 경우에도 동작한다.

도 3은 종래의 레벨 변환 회로의 제3 예를 도시하는 회로도이다. 이 레벨 변환 회로(820)는 클램프 회로(821) 및 전류 미러형의 증폭 회로(822)를 포함한다. 전류 미러형의 증폭 회로(822)는 2개의 p 채널 MOSFET(831, 832) 및 2개의 n 채널 MOSFET(833, 834)를 포함한다. p 채널 MOSFET(831, 832)는 전원 전위 VDD를 공급받는 전원 단자와 출력 노드 N14, N15와의 사이에 각각 접속된다. n 채널 MOSFET(833, 834)는 출력 노드 N14, N15와 접지 단자와의 사이에 각각 접속된다. p 채널 MOSFET(831, 832)의 게이트는 출력 노드 N14에 접속된다. 클램프 회로(821)는 상보로 변화하는 입력 신호 CLK1, CLK2의 중심 레벨을 시프트시켜 n 채널 MOSFET(833, 834)의 게이트에 제공한다.

입력 신호 CLK1이 하이 레벨이 되고, 입력 신호 CLK2가 로우 레벨이 되면, n 채널 MOSFET(833)가 온 상태로 되고, n 채널 MOSFET(834)가 오프 상태로 된다. 그에 의해 p 채널 MOSFET(831, 832)가 온 상태로 된다. 그 결과, 출력 노드 N15의 출력 전위 Vout가 상승한다. 반대로, 입력 신호 CLK1이 로우 레벨로 되고, 입력 신호 CLK2가 하이 레벨이 되면, 출력 노드 N15의 출력 전위 Vout가 저하한다.

이 회로는, 클램프 회로(821)에 의해 입력 신호 CLK1, CLK2의 중심 레벨이 시프트되므로, 입력 신호 CLK1, CLK2의 전압 진폭이 n 채널 MOSFET(833, 834)의 임계값 전압 Vtn보다도 작은 경우에서도 동작한다.

도 4는 종래의 레벨 변환 회로의 제4 예를 도시하는 회로도이다. 도 4의 레 벨 변환 회로(840)는 클램프 회로(841) 및 PMOS 크로스커플형의 증폭 회로(842)를 포함한다.

PMOS 크로스커플형의 증폭 회로(842)는 2개의 p 채널 MOSFET(851, 852) 및 2개의 n 채널 MOSFET(853, 854)를 포함한다. p 채널 MOSFET(851, 852)는 전원 전위 VDD를 공급받는 전원 단자와 출력 노드 N16, N17과의 사이에 각각 접속되고, n 채널 MOSFET(853, 854)는 출력 노드 N16, N17과 접지 단자와의 사이에 각각 접속된다. p 채널 MOSFET(851, 852)의 게이트는 각각 출력 노드 N17, N16에 교차 접속된다. 클램프 회로(841)는, 상보로 변화하는 입력 신호 CLK1, CLK2의 중심 레벨을 시프트시켜 n 채널 MOSFET(853, 854)의 게이트에 제공한다.

입력 신호 CLK1이 하이 레벨이 되고, 입력 신호 CLK2가 로우 레벨이 되면, n 채널 MOSFET(853)가 온 상태로 되고, n 채널 MOSFET(854)가 오프 상태로 된다. 그에 의해 p 채널 MOSFET(851)가 오프 상태로 되고, p 채널 MOSFET(852)가 온 상태로 된다. 그 결과, 출력 노드 N17의 출력 전위 Vout가 상승한다. 반대로, 입력 신호 CLK1이 로우 레벨로 되고, 입력 신호 CLK2가 하이 레벨이 되면, 출력 노드 N17의 출력 전위 Vout가 저하된다.

이 회로는 클램프 회로(841)에 의해 입력 신호 CLK1, CLK2의 중심 레벨이 시프트되므로, 입력 신호 CLK1, CLK2의 전압 진폭이 n 채널 MOSFET(853, 854)의 임계값 전압 Vtn보다도 작은 경우에서도 동작한다.

도 1의 레벨 변환 회로(800)는 입력 신호 CLK1, CLK2의 전압 진폭이 n 채널 MOSFET(803, 804)의 임계값 전압 Vtn보다도 작은 경우에는 동작할 수 없다.

도 2의 레벨 변환 회로(810)는 바이어스 회로(811)의 존재에 의해, 입력 신호 CLK의 전압 진폭이 n 채널 MOSFET(813)의 임계값 전압 Vtn보다도 작은 경우에도 동작하는 것이 가능하게 된다. 마찬가지로, 도 3 및 도 4의 레벨 변환 회로(820, 840)도, 클램프 회로(821, 841)의 존재에 의해, 입력 신호 CLK1, CLK2의 전압 진폭이 n 채널 MOSFET(833, 834, 853, 854)의 임계값 전압 Vtn보다도 작은 경우에도 동작하는 것이 가능하게 된다.

그러나, 도 2∼도 4의 레벨 변환 회로(810, 820, 840)에서도 제조 공정의 변동에 의해 n 채널 MOSFET의 임계값 전압 Vtn이 설계값으로부터 크게 어긋나면, 동작하지 않는 경우가 발생한다.

도 1∼도 4의 레벨 변환 회로(800, 810, 820, 840) 중 어느 하나에 있어서도 제조 공정에서 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 불규칙하게 변동된 경우, 예를 들면 n 채널 MOSFET의 임계값 전압이 크고, p 채널 MOSFET의 임계값 전압 Vtp가 작아진 경우나, n 채널 MOSFET의 임계값 전압 Vtn이 작고, p 채널 MOSFET의 임계값 전압 Vtp가 커진 경우, 출력 전압 파형의 듀티비가 소정의 설계값으로부터 어긋난다. 특히, 레벨 변환 회로를 표시 디바이스의 클럭 신호를 위해 이용할 때, 신호의 듀티비를 50%로 유지할 수 없으면, 복수개의 표시 디바이스 사이에서 화소의 점등 및 소등 시간에 변동이 발생한다.

도 1의 레벨 변환 회로(800)에서는, n 채널 MOSFET(803, 804)의 온 오프의 반전 시에 p 채널 MOSFET(801, 802)의 게이트 전하의 맞방출이 행해진다. 그 때문에, 출력 전위 Vout의 레벨의 반전에 시간을 필요로 하게 되어, 고속 동작을 도모 할 수 없다. p 채널 MOSFET(801, 802)로서 다결정 실리콘으로 이루어지는 박막 트랜지스터와 같이 구동 능력이 작은 트랜지스터를 이용한 경우, 이 시간은 더 증대한다. 출력 전위 Vout의 레벨의 반전시, 전원 단자로부터 p 채널 MOSFET(801) 및 n 채널 MOSFET(803)의 경로 또는 p 채널 MOSFET(802) 및 n 채널 MOSFET(804)의 경로를 통해 접지 단자에는 관통 전류가 흐르고, 출력 전위 Vout의 레벨의 반전에 시간을 필요로 하면 그만큼 소비 전력이 증가한다.

또한, 도 3 및 도 4의 레벨 변환 회로(820, 840)의 클램프 회로(821, 841)에 대해서는, 일반적으로 이들이 큰 레이아웃 면적을 필요로 하는 점에서도 개선의 여지가 인정된다.

<발명의 개시>

따라서, 본 발명의 목적은 제조 공정에서의 변동에 의해 트랜지스터의 임계값 전압이 설계값으로부터 어긋난 경우에도, 보다 높은 정확도로 동작할 수 있음과 함께, 고속 동작, 저소비 전력화 및 소면적화가 가능한 레벨 변환 회로를 제공하는 것에 있다.

본 발명의 어느 한 형태는 레벨 변환 회로에 관한 것이다. 이 회로는, 전원 전압이 인가되는 전원 노드와 출력 노드와의 사이에 접속된 제1 도전형의 제1 트랜지스터와, 제1 입력 신호가 입력되는 제1 입력 노드와 상기 출력 노드와의 사이에 접속된 제2 도전형의 제2 트랜지스터를 구비하고, 상기 제2 트랜지스터의 제어 전극은 상기 전원 노드에 접속되고, 상기 제1 트랜지스터의 제어 전극은 제2 입력 신호가 입력되는 제2 입력 노드에 접속되고, 상기 출력 노드로부터 출력 신호가 추출 된다.

이 구성에 의해, 제1 및 제2 입력 신호의 변화에 응하여 제1 및 제2 트랜지스터의 온 상태가 제어되고, 상기한 전원 전압에 그 하이 레벨이 의존하는 출력 신호가 얻어진다. 따라서, 예를 들면 제1 및 제2 입력 신호의 전압 진폭이 제1 및 제2 트랜지스터의 임계값 전압보다도 작은 경우에도 동작 가능한 구성을 얻을 수 있다.

또한, 제2 트랜지스터의 제어 전극이 정전위이기 때문에, 제1 입력 신호에 의해 직접 제2 트랜지스터의 온 상태를 변화시킬 수 있으며, 고속 동작의 실현이 용이하게 된다. 고속 동작이 실현되면 출력 신호의 전위의 천이 기간이 짧아지고, 관통 전류가 흐르는 기간이 단축되어, 저소비 전력화에 기여할 수 있다. 또한 이 구성은, 주로 제1 및 제2 트랜지스터만으로 실현할 수 있기 때문에, 면적 절약화의 설계면에서도 유리하다.

본 발명의 어느 한 형태에서는, 상기한 전원 전압은 상기 제1 및 제2 트랜지스터 각각에 대하여 단일 또는 개별로 제공되고, 제1 트랜지스터에 대응하는 전원 전압은 상기 제1 입력 신호의 하이 레벨보다도 높은 값으로 설정되고, 제2 트랜지스터에 대응하는 전원 전압은 상기 제2 입력 신호의 하이 레벨보다도 높은 값으로 설정되고, 이들 전원 전압과 상기 제1 입력 신호 및 제2 입력 신호의 전압의 차에 응하여 상기 제1 및 제2 트랜지스터의 온 상태의 정도가 제어되고, 제1 입력 신호가 상기 전원 전압에 대응한 상기 출력 신호로 변환된다.

별도의 형태에서는, 상기 전원 전압은 상기 제1 입력 신호의 하이 레벨보다 도 높은 값으로 설정되고, 이들 전압의 차에 응하여 상기 제1 트랜지스터의 온 상태의 정도가 제어되고, 상기 제1 입력 신호가 상기 전원 전압에 대응한 상기 출력 신호로 변환된다. 또 다른 형태에서는, 상기 전원 전압은 상기 제2 입력 신호의 하이 레벨보다도 높은 값으로 설정되고, 이들 전압의 차에 응하여 상기 제2 트랜지스터의 온 상태의 정도가 제어되고, 제1 입력 신호가 제1 트랜지스터에 작용하는 전원 전압에 대응한 상기 출력 신호로 변환된다. 「제1 트랜지스터에 작용하는 전원 전압」이란, 예를 들면 그 트랜지스터가 MOSFET이고 그 소스에 전원 전압이 인가되어 있을 때의 전압을 의미한다.

「대응했다」란, 반드시 양자의 일치를 의미하는 것은 아니며, 출력 신호가 전원 전압의 함수로 되어 있으면 된다. 예를 들면, 전원 전압이 상대적으로 높은 값이면, 출력 신호의 하이 레벨이 입력 신호의 그것보다도 높은 방향으로 증가되는 것을 생각할 수 있다.

이하, 제1 내지 제4 트랜지스터가 존재하는 경우에 있어서 「전원 전압」 또는 「제1 전원 전압」 및 「제2 전원 전압」일 때, 이들 트랜지스터에 공통된 전원 전압이 하나만 형성되어도 되고, 제1 트랜지스터와 제3 트랜지스터에 대하여 별개의 전원 전압이 설정되어도 된다. 전원 전압에 관한 이 고찰은, 전원 전압이 단일이나 별개에 관한 명시적인 기술의 유무와 무관하게 본 명세서를 통하여 유효하게 하는데, 그 이유는 이들 동일 여부의 상술이 당업자에게 유익하다기보다는 오히려 번잡한 것에 지나지 않기 때문이다. 마찬가지의 고찰은 「접지 전압」일 때에도 유효하다.

본 발명의 어느 한 형태에서는, 제2 트랜지스터의 제어 전극은 전원 전압을 소정량 강하하는 제어 회로를 개재하여 전원 노드에 접속한다. 마찬가지로, 제1 트랜지스터의 제어 전극은 제2 입력 노드의 전압을 소정량 증가하는 제어 회로를 개재하여 제2 입력 노드에 접속해도 된다. 이들 제어 회로는, 각각 전원 전압과 제1 입력 노드와의 전위차, 및 전원 전압과 제2 입력 노드의 전위차가 너무 커서 각각 제2 트랜지스터 및 제1 트랜지스터가 필요한 정도까지 오프하지 않는 상태를 회피한다. 일반적으로, 제1 및 제2 트랜지스터는 항상 모두 온 상태로 해 둘 수 있으며, 단 그 온 정도의 강약에 의해 출력 신호를 더 높은 전위 또는 더 낮은 전위로, 즉 트랜지스터의 「줄다리기」에 의해 변화시킬 수 있다. 트랜지스터는, 그 온 저항에 등가의 저항 소자로 간주할 수 있기 때문이다. 이 방법은 트랜지스터가 완전히 오프 상태로 되는 상태로부터 온 상태로 되기까지의 시간을 필요로 하지 않기 때문에, 고속 동작에 적합하다. 그러나, 본래 오프 상태로 되어야 할 때에 온 상태가 너무 강하면, 출력 신호의 전위가 필요한 양만큼 변화하지 않는 경우가 있다. 그 때문에, 제어 회로를 적절히 형성하는 것에 의해, 제어 전압을 원하는 값으로 조정하려는 것이다.

상기한 제1 및 제2 입력 노드는 단일의 공통 노드이어도 된다. 이 때 또한, 공통 노드에 입력된 제1 입력 신호를 반전시키는 제어 회로를 더 갖고, 제1 트랜지스터의 제어 전극에는, 제2 입력 신호 대신에 이 제어 회로의 출력 신호가 제공되어도 된다. 「공통 노드」란, 1) 물리적으로 하나의 노드인 경우, 2) 물리적으로는 두개이지만, 양방에 공통적으로 제1 입력 신호를 입력하는 경우의 양 의미를 포 함한다. 즉, 노드는 물리적인 의미와 논리적인 의미의 양 의미를 표상하는 것으로서, 이것은 본 명세서를 통하여 유효하게 한다.

본 형태에 의해 제2 입력 신호가 불필요하게 되고, 레벨 변환 회로에의 입력 신호를 삭감할 수 있으며, 회로 규모의 축소에 공헌한다. 이 공통 노드의 사고 방식은, 이하 어떤 형태에서도 유효하다.

본 발명의 또 다른 형태도 레벨 변환 회로에 관한 것이다. 이 회로는, 전원 노드와 제1 출력 노드와의 사이에 접속된 제1 도전형의 제1 트랜지스터와, 제1 입력 신호가 입력되는 제1 입력 노드와 제1 출력 노드와의 사이에 접속된 제2 도전형의 제2 트랜지스터와, 전원 노드와 제2 출력 노드와의 사이에 접속된 제1 도전형의 제3 트랜지스터와, 제2 입력 신호가 입력되는 제2 입력 노드와 제2 출력 노드와의 사이에 접속된 제2 도전형의 제4 트랜지스터를 구비한다. 또한, 제2 및 제4 트랜지스터의 제어 전극은 전원 노드와 접속되고, 제1 및 제3 트랜지스터의 제어 전극은 각각 제2 출력 노드 및 제1 출력 노드에 접속된다. 이 구성에서, 제1 또는 제2 출력 노드로부터 출력 신호가 추출된다.

이 구성에 의하면, 제1 및 제3 트랜지스터의 임계값 전압에 상관없이, 이들을보다 확실하게 제어할 수 있으므로, 원하는 레벨 변환이 실현되기 쉬워진다. 또한, 제1 및 제2 트랜지스터로 구성하는 회로의 출력 신호의 듀티비와 제3 및 제4 트랜지스터로 구성하는 회로의 출력 신호의 듀티비에 차가 있어도 각각의 출력 신호가 상호 상대 회로의 제어 신호로 되므로, 보완되어 듀티비가 일치되는 방향으로 작용한다. 따라서, 예를 들면 제조 변동에 의해 제1 내지 제4 트랜지스터의 임계 값 전압이 설계값으로부터 어긋난 경우에도, 보다 확실한 동작을 기대할 수 있다.

본 발명의 또 다른 형태도 레벨 변환 회로에 관한 것이다. 이 회로는, 전원 노드와 제1 출력 노드와의 사이에 접속된 제1 도전형의 제1 트랜지스터와, 제1 입력 신호가 입력되는 제1 입력 노드와 제1 출력 노드와의 사이에 접속된 제2 도전형의 제2 트랜지스터와, 전원 노드와 제2 출력 노드와의 사이에 접속된 제1 도전형의 제3 트랜지스터와, 제2 입력 신호가 입력되는 제2 입력 노드와 제2 출력 노드와의 사이에 접속된 제2 도전형의 제4 트랜지스터를 구비하고, 제2 및 제4 트랜지스터의 제어 전극은 각각 제2 출력 노드 및 제1 출력 노드에 접속되고, 제1 및 제3 트랜지스터의 제어 전극은 각각 제2 및 제1 입력 노드에 접속되며, 제1 또는 제2 출력 노드로부터 출력 신호가 추출된다.

이 구성에 의하면, 제2 및 제4 트랜지스터의 임계값 전압에 상관없이, 이들을보다 확실하게 제어할 수 있으므로, 원하는 레벨 변환이 실현하기 쉬워진다. 또한, 상술한 듀티비의 보완 작용도 얻을 수 있다.

이상의 레벨 변환 회로에서, 제2 입력 신호로서, 소정의 참조 전압 신호가 입력되어도 된다. 이 참조 전압 신호는 고정 전압 신호이어도 되고, 그 값은 예를 들면 전원 전압과 접지 전압사이이며, 일례로서 이들의 중간값이다.

본 발명의 또 다른 형태도 레벨 변환 회로에 관한 것이다. 이 회로는, 지금까지 설명한 어느 한 레벨 변환 회로와, 그 회로에서 제1 입력 신호와 제2 입력 신호를 교체한 회로와, 또한 이들 두개 회로의 출력 신호를 두개의 제어 입력 신호로 하는 크로스커플형의 차동 증폭 회로, 또는 전류 미러형의 증폭 회로를 구비하고, 이들 어느 한 증폭 회로를 구성하는 두개의 전류 경로 각각에 배치된 두개의 트랜지스터의 접속점이 최종적인 출력 신호를 추출해야되는 출력 노드에 접속된다. 이 구성에서도, 상술한 듀티비에 관한 개선을 실현한다.

본 발명의 또 다른 형태도 레벨 변환 회로에 관한 것이다. 이 회로는, 입력 신호의 진폭보다도 전위차가 큰 전원 전압과 소정 전압사이에, 제1 및 제2 트랜지스터를, 이들 온 저항에 의해 전원 전압과 소정 전압이 저항 분할되도록 직렬로 배치하고, 입력 신호가 하이 레벨일 때 제1 트랜지스터가 강한 온 상태가 됨과 함께, 이 입력 신호와 전원 전압의 전위차에 의해 제2 트랜지스터가 약한 온 상태 또는 오프 상태로 되도록 구성하며, 입력 신호가 로우 레벨일 때 제2 트랜지스터가 강한 온 상태가 됨과 함께, 이 입력 신호의 반전 신호와 전원 전압의 전위차에 의해 제1 트랜지스터가 약한 온 상태 또는 오프 상태로 되도록 구성하며, 상기한 저항 분할에 의해 발생한 중간 전위를 출력 신호로서 추출하도록 배치한 것이다. 여기서, 소정 전압은, 예를 들면 접지 전압이나 입력 신호의 로우 레벨 또는 하이 레벨의 전압으로서, 전원 전압과의 사이에서 유의한 전위차를 발생시키는 것이다.

본 발명의 또 다른 형태도 레벨 변환 회로에 관한 것이다. 이 회로는, 입력 신호의 진폭보다도 전위차가 큰 제1 전원 전압과 소정 전압사이에, 제1 및 제2 트랜지스터를, 이들 온 저항에 의해 상기 제1 전원 전압과 소정 전압이 저항 분할되 도록 이 순서로 직렬로 배치하고, 상기 입력 신호의 반전 신호의 진폭보다도 전위차가 큰 제2 전원 전압과 소정 전압사이에, 제3 및 제4 트랜지스터를, 이들 온 저항에 의해 상기 제2 전원 전압과 소정 전압이 저항 분할되도록 이 순서로 직렬로 배치하고, 상기 입력 신호가 하이 레벨일 때 상기 제1 트랜지스터와 제4 트랜지스터가 강한 온 상태가 됨과 함께, 상기 제2 트랜지스터와 제3 트랜지스터가 약한 온 상태 또는 오프 상태로 되도록 구성하며, 상기 입력 신호가 로우 레벨일 때 상기 제2 트랜지스터와 제3 트랜지스터가 강한 온 상태가 됨과 함께, 상기 제1 트랜지스터와 제4 트랜지스터가 약한 온 상태 또는 오프 상태로 되도록 구성하며, 상기 제1과 제2 트랜지스터에 의한 저항 분할에 의해 발생한 중간 전위를 상기 제3과 제4 트랜지스터 중 어느 한 제어에 이용하고, 상기 제3과 제4 트랜지스터에 의한 저항 분할에 의해 발생한 중간 전위를 상기 제1과 제2 트랜지스터 중 어느 한 제어에 이용하며, 이들 중간 전위의 한쪽을 출력 신호로서 추출하도록 배치한 것이다.

여기서, 입력 신호가 하이 레벨일 때, 이 입력 신호와 각각 제1, 제2 전원 전압의 전위차에 의해 제2 트랜지스터와 제3 트랜지스터가 약한 온 상태 또는 오프 상태로 되도록 구성하며, 입력 신호가 로우 레벨일 때, 이 입력 신호의 반전 신호와 각각 제1, 제2 전원 전압의 전위차에 의해 제1 트랜지스터와 제4 트랜지스터가 약한 온 상태 또는 오프 상태로 되도록 구성해도 된다.

본 발명의 또 다른 형태도 레벨 변환 회로에 관한 것이다. 이 회로는, 출력 노드와, 입력 신호의 하이 레벨보다도 높은 전원 전압이 인가되는 전원 노드와의 사이에 접속된 p 채널 전계 효과 트랜지스터와, 입력 신호가 입력되는 제1 입력 노드와 출력 노드와의 사이에 접속된 n 채널 전계 효과 트랜지스터를 구비하고, n 채널 전계 효과 트랜지스터의 게이트는 전원 노드에 접속되며, p 채널 전계 효과 트랜지스터의 게이트는 입력 신호의 반전 신호가 입력되는 제2 입력 노드에 접속되 고, 출력 신호가 출력 노드에서 추출되는 것이다.

본 발명의 또 다른 형태도 레벨 변환 회로에 관한 것이다. 이 회로는, 제1 전원 전압이 인가되는 제1 전원 노드와 제1 출력 노드와의 사이에 접속된 p 채널 전계 효과 트랜지스터인 제1 트랜지스터와, 제1 입력 신호가 입력되는 제1 입력 노드와 상기 제1 출력 노드와의 사이에 접속된 n 채널 전계 효과 트랜지스터인 제2 트랜지스터와, 제2 전원 전압이 인가되는 제2 전원 노드와 제2 출력 노드와의 사이에 접속된 p 채널 전계 효과 트랜지스터인 제3 트랜지스터와, 제2 입력 신호가 입력되는 제2 입력 노드와 상기 제2 출력 노드와의 사이에 접속된 n 채널 전계 효과 트랜지스터인 제4 트랜지스터를 구비하다. 이 구성에서 또한,

1) 상기 제2 및 제4 트랜지스터의 게이트는 각각 상기 제1 또는 제2 전원 노드의 한쪽과 접속되고, 상기 제1 및 제3 트랜지스터의 게이트는 각각 상기 제2 출력 노드 및 제1 출력 노드에 접속되고, 상기 제1 또는 제2 출력 노드로부터 출력 신호가 추출되며, 또는

2) 상기 제2 및 제4 트랜지스터의 게이트는 각각 상기 제2 출력 노드 및 제1 출력 노드에 접속되고, 상기 제1 및 제3 트랜지스터의 게이트는 각각 상기 제2 및 제1 입력 노드에 접속되며, 상기 제1 또는 제2 출력 노드로부터 출력 신호가 추출된다.

여기서도, 제1 전원 노드와 제2 전원 노드는 동일한지의 여부와 무방하다. 또, 제2 및 제4 트랜지스터의 게이트는 각각 제1 또는 제2 전원 전압을 강하하는 제어 회로를 개재하여 제1 또는 제2 전원 노드의 한쪽과 접속되어도 된다. 또한, 제2 입력 신호로서, 소정의 참조 전압 신호가 입력되어도 된다.

본 발명의 또 다른 형태도 레벨 변환 회로에 관한 것이다. 이 회로는, 전원 전압이 인가되는 전원 노드와 제1 출력 노드와의 사이에 접속된 제1 도전형의 제1 트랜지스터와, 제1 입력 신호가 입력되는 제1 입력 노드와 제1 출력 노드와의 사이에 접속된 제2 도전형의 제2 트랜지스터와, 전원 노드와 제2 출력 노드와의 사이에 접속된 제1 도전형의 제3 트랜지스터와, 제2 입력 신호가 입력되는 제2 입력 노드와 제2 출력 노드와의 사이에 접속된 제2 도전형의 제4 트랜지스터를 구비하고, 제2 및 제4 트랜지스터의 제어 전극은 전원 전압을 강하하는 제어 회로를 개재하여 전원 노드에 접속되고, 제1 및 제3 트랜지스터의 제어 전극은 각각 제2 출력 노드 및 제1 출력 노드에 접속되며, 제1 또는 제2 출력 노드로부터 출력 신호가 추출된다. 제어 회로를 형성함으로써, 다양한 전압 범위에서도 적정한 동작이 확보된다.

이상 어느 한 레벨 변환 회로에서, 접지 전압을 VG, 상기 전원 전압을 VDD라고 표기할 때, 출력 신호는 목표 전압 Vm=(VG+VDD)/2를 그 진폭의 중심에 두도록 조정되어도 된다. 또한, 목표 전압 Vm을 동작 중심점에 두고, 또한 그 출력의 진폭이 접지 전압 부근으로부터 전원 전압 부근까지 커버하는 버퍼 회로를 더 갖고, 이 버퍼 회로에 출력 신호를 통과시키는 것에 의해 정형된 수정 출력 신호를 얻어도 된다.

이상 설명한 어느 하나의, 또는 모든 트랜지스터는 다결정의 반도체에 의해 형성되는 것이어도 된다. 예를 들면, 본 발명에 따른 레벨 변환 회로를 액정 표시 장치 그 밖의 표시 장치의 드라이버 회로 등에 이용하는 경우, 투명한 유리 기판 위에 회로를 형성할 필요가 있는 경우도 많으며, 다결정 타입의 반도체이면, 비교적 성능면에서 유리하고 또한 유리 위에 박막으로서 형성하기 쉽기 때문에, 용도에 따라서는 적합하다. 또한, 동작 속도면에서도 유리한 경우가 많다.

이상 설명한 임의의 레벨 변환 회로도 소정의 반도체 장치 외에도 내장할 수 있다. 이 반도체 장치는 예를 들면, 복수개의 센서와, 이들 센서 중 어느 하나를 선택하는 복수개의 선택용 트랜지스터와, 상기 복수개의 센서를 복수개의 선택용 트랜지스터를 통하여 구동하는 주변 회로와, 소정의 신호를 레벨 변환하여 상기 주변 회로에 제공하는 레벨 변환 회로를 구비한다. 표시 장치의 예는, 복수개의 표시 소자와, 그들 복수개의 표시 소자 중 어느 하나를 선택하기 위한 복수개의 선택용 트랜지스터와, 상기 복수개의 표시 소자를 상기 복수개의 선택용 트랜지스터를 통하여 구동하는 주변 회로와, 소정의 신호를 레벨 변환하여 상기 주변 회로에 제공하는 레벨 변환 회로를 구비한다. 상기 복수개의 표시 소자는 액정 표시 소자나 유기 일렉트로 루미네센스 소자라도 되고, 복수개의 액정 소자, 복수개의 선택용 트랜지스터, 주변 회로 및 레벨 변환 회로는 절연 기판 위에 형성되어도 된다. 선택용 트랜지스터와 레벨 변환 회로의 제1 내지 제4 트랜지스터는 박막 트랜지스터이어도 된다. 어느 한 경우도, 트랜지스터의 제조 변동이 큰 경우에도, 보다 확실한 동작이 가능하게 되어, 고속 동작, 저소비 전력화, 절약된 면적의 설계가 용이하게 된다.

또, 이상의 구성 요소의 임의의 조합, 본 발명의 표현을 방법, 장치, 시스템 등의 사이에서 변환한 것도 또한, 본 발명의 형태로서 유효하다.

상술한 목적, 및 그 밖의 목적, 특징 및 이점은, 이하에 설명하는 적합한 실시예, 및 그것에 부수하는 이하의 도면에 의해 더 분명하게 된다.

도 1은 종래의 레벨 변환 회로의 제1 예를 도시하는 회로도.

도 2는 종래의 레벨 변환 회로의 제2 예를 도시하는 회로도.

도 3은 종래의 레벨 변환 회로의 제3 예를 도시하는 회로도.

도 4는 종래의 레벨 변환 회로의 제4 예를 도시하는 회로도.

도 5는 실시예1에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 6은 실시예1에서 다결정 실리콘으로 이루어지는 박막 트랜지스터를 이용한 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 7은 실시예1에서 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 작은 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 8은 실시예1에서 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값인 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 9는 실시예1에서 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 큰 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 10은 도 5의 레벨 변환 회로의 다른 구성을 도시하는 회로도.

도 11은 실시예2에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 12는 실시예2에서 다결정 실리콘으로 이루어지는 박막 트랜지스터를 이용한 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 13은 실시예2에서 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 작은 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 14는 실시예2에서 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값인 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 15는 실시예2에서 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 큰 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 16은 도 11의 레벨 변환 회로의 다른 구성을 도시하는 회로도.

도 17은 실시예3에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 18은 실시예3에서 다결정 실리콘으로 이루어지는 박막 트랜지스터를 이용한 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 19는 실시예3에서 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 작은 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 20은 실시예3에서 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값인 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 21은 실시예3에서 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 큰 경우의 시뮬레이션 결과를 도시하는 전압 파형도.

도 22는 도 17의 레벨 변환 회로의 다른 구성을 도시하는 회로도.

도 23은 실시예4에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 24는 도 23의 레벨 변환 회로의 회로 구성의 제1 예를 도시하는 회로도.

도 25는 도 23의 레벨 변환 회로의 회로 구성의 제2 예를 도시하는 회로도.

도 26은 도 23의 레벨 변환 회로의 회로 구성의 제3 예를 도시하는 회로도.

도 27은 실시예5에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 28은 도 27의 레벨 변환 회로의 회로 구성의 제1 예를 도시하는 회로도.

도 29는 도 27의 레벨 변환 회로의 회로 구성의 제2 예를 도시하는 회로도.

도 30은 도 27의 레벨 변환 회로의 회로 구성의 제3 예를 도시하는 회로도.

도 31은 도 27의 레벨 변환 회로의 회로 구성의 제4 예를 도시하는 회로도.

도 32는 도 27의 레벨 변환 회로의 회로 구성의 제5 예를 도시하는 회로도.

도 33은 도 27의 레벨 변환 회로의 회로 구성의 제6 예를 도시하는 회로도.

도 34는 도 27의 레벨 변환 회로의 회로 구성의 제7 예를 도시하는 회로도.

도 35는 실시예6에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 36은 실시예7에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 37은 실시예8에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 38은 실시예9에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 39는 실시예10에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 40은 실시예11에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 41은 실시예12에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 42는 실시예13에서의 레벨 변환 회로의 구성을 도시하는 회로도.

도 43은 실시예에 따른 레벨 변환 회로를 이용한 액정 표시 장치의 일례를 도시하는 블록도.

도 44는 도 43의 액정 표시 장치에 이용되는 전압 변환 장치의 구성을 도시 하는 블록도.

도 45는 실시예에 따른 레벨 변환 회로를 이용한 유기 일렉트로 루미네센스 장치의 일례를 도시하는 블록도.

도 46은 실시예에 따른 레벨 변환 회로를 이용한 센서 장치의 일례를 도시하는 블록도.

<발명을 실시하기 위한 최량의 형태>

실시예 1.

도 5는 제1 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 도 5에서, 레벨 변환 회로(1)는 레벨 변환부(101) 및 드라이브용 인버터 INV1, INV2를 구비한다. 레벨 변환부(101)는 p 채널 MOSFET(금속-산화물-반도체형 전계 효과 트랜지스터 : 11), n 채널 MOSFET(12)를 포함한다. 드라이브용 인버터 INV1, INV2는 p 채널 MOSFET 및 n 채널 MOSFET로 이루어지는 CMOS 회로에 의해 구성된다.

p 채널 MOSFET(11)의 소스는 전원 전위 VDD를 공급받는 전원 단자에 접속되고, 드레인은 출력 노드 NO에 접속되고, 게이트는 입력 노드 I2에 접속된다. n 채널 MOSFET(12)의 소스는 입력 노드 I1과 접속되고, 드레인은 출력 노드 NO에 접속되고, 게이트는 전원 전위 VDD를 공급받는 전원 단자에 접속된다.

입력 노드 I1, I2에는 상보로 하이 레벨과 로우 레벨로 변화하는 입력 신호 CLK1, CLK2가 각각 제공된다. 입력 신호 CLK1, CLK2의 하이 레벨과 로우 레벨과의 사이의 전위차는 전원 전위 VDD와 접지 전위와의 사이의 전위차보다도 작다. 본 실시예에서는, 입력 신호 CLK1, CLK2의 로우 레벨은 접지 전위이고, 하이 레벨은 전원 전위 VDD와 접지 전위사이의 전위이다.

도 5의 레벨 변환 회로의 동작을 설명한다. CLK1이 로우 레벨, CLK2가 하이 레벨일 때, p 채널 MOSFET(11)는 게이트 전위인 CLK2의 하이 레벨의 전위와 소스 전위인 전원 전위와의 전위차의 절대값과 p 채널 MOSFET(11)의 임계값 전압 Vtp의 절대값과의 대소 관계에 의해, 오프 상태 혹은 약한 온 상태가 된다. n 채널 MOSFET(12)는 소스 전위가 CLK1의 로우 레벨의 전위이고, 게이트 전위가 전원 전위이므로 강한 온 상태가 된다. 따라서, p 채널 MOSFET(11)의 온 저항은 n 채널 MOSFET(12)의 온 저항보다도 커지고, 출력 노드 NO의 전위 Vout는 n 채널 MOSFET(12)의 소스 전위인 CLK1의 로우 레벨을 반영하여 낮게 된다.

한편, CLK1이 하이 레벨, CLK2가 로우 레벨일 때, p 채널 MOSFET(11)는 게이트 전위가 CLK2의 로우 레벨의 전위이고, 게이트 전위가 전원 전위이므로 강한 온 상태가 된다. n 채널 MOSFET(12)는 소스 전위인 CLK1의 하이 레벨의 전위와 게이트 전위인 전원 전위와의 전위차의 절대값과 n 채널 MOSFET(12)의 임계값 전압 Vtn의 절대값과의 대소 관계에 의해, 오프 상태 혹은 약한 온 상태가 된다. 따라서, p 채널 MOSFET(11)의 온 저항은 n 채널 MOSFET(12)의 온 저항보다도 작아지고, 출력 노드 NO의 전위 Vout는 p 채널 MOSFET(11)의 소스 전위인 전원 전위를 반영하여 높게 된다. 드라이브용 인버터 INV1 및 INV2는 출력 전위 Vout를 전원 전위 VDD와 접지 전위로 변화하는 출력 전위 VOUT로 변환한다.

본 실시예에서의 레벨 변환 회로를 다결정 실리콘으로 이루어지는 박막 트랜지스터에 의해 구성한 경우의 특성의 시뮬레이션을 행하였다. 우선, 도 5의 레벨 변환 회로(1)의 동작의 고속성을 조사하였다.

일반적으로, 벌크 실리콘으로 이루어지는 트랜지스터에서는 p 채널 트랜지스터의 임계값 전압 Vtp는 예를 들면 (-0.9±0.1)V이고, n 채널 트랜지스터의 임계값 전압 Vtn은 예를 들면 (0.7±0.1)V이다. 한편, 다결정 실리콘을 이용한 박막 트랜지스터에서는 p 채널 트랜지스터의 임계값 전압 Vtp는 예를 들면 (-2.0±1∼1.5)V이고, n 채널 트랜지스터의 임계값 전압 Vtn은 예를 들면 (1.5±1)V이다. 이와 같이 다결정 실리콘을 이용한 박막 트랜지스터에서는, 벌크 실리콘으로 이루어지는 트랜지스터와 비교하여 제조 공정에서의 임계값 전압의 변동은 커진다.

도 6은 시뮬레이션 결과를 도시하는 도면이다. 고속 동작성을 확인하기 위해, 입력 신호 CLK1, CLK2의 주파수를 20㎒, 입력 전압 진폭을 3.0V, 전원 전압 VDD를 10V로 하였다. 도 6에는, 입력 신호 CLK1, CLK2, 출력 전위 VOUT 및 출력 노드 NO의 출력 전위 Vout의 파형을 도시한다. 도 6의 시뮬레이션 결과로부터, 20㎒의 높은 주파수에서도 입력 신호 CLK1, CLK2에 응답하여 듀티비 50%의 출력 전위 VOUT가 얻어지는 것을 알 수 있다. 이와 같이, 레벨 변환 회로(1)를 다결정 실리콘으로 이루어지는 박막 트랜지스터에 의해 구성해도 고속 동작이 가능하게 된다.

이어서, 레벨 변환 회로의 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 변동된 경우의 전압 파형의 시뮬레이션을 행하였다. 이 시뮬레이션에서는, 실용적인 속도에서의 동작을 확인하기 위해, 입력 신호 CLK1, CLK2의 주파수는 2㎒로 하였다.

도 7은 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 작은 경우의 시뮬레이션 결과이다. 도 7의 시뮬레이션에서는, p 채널 MOSFET의 임계값 파라미터(임계값 전압)를 -0.5V로 하고, n 채널 MOSFET의 임계값 파라미터(임계값 전압)를 0.5V로 하였다.

도 8은 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값인 경우의 시뮬레이션 결과이다. 도 8의 시뮬레이션에서는, p 채널 MOSFET의 임계값 파라미터를 -2.0V로 하고, n 채널 MOSFET의 임계값 파라미터를 1.5V로 하였다.

도 9는 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 큰 경우의 시뮬레이션 결과이다. 도 9의 시뮬레이션에서는 p 채널 MOSFET의 임계값 파라미터를 -3.5V로 하고, n 채널 MOSFET의 임계값 파라미터를 2.5V로 하였다.

도 7, 도 8 및 도 9의 결과로부터, p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값으로부터 비교적 크게 어긋난 경우에도, 입력 신호 CLK1, CLK2에 응답하여 듀티비가 50%의 출력 전위 VOUT가 얻어지는 것을 알 수 있다.

본 실시예에서의 레벨 변환 회로(1)에서는 기본적으로 항상 온 상태로 되어 있는 p 채널 MOSFET(11) 및 n 채널 MOSFET(12)의 온 상태의 정도를 입력 신호 CLK1 및 CLK2에 의해 제어하므로, CLK1 및 CLK2의 전압 진폭이 p 채널 MOSFET(11) 및 n 채널 MOSFET(12)의 임계값 전압보다도 작은 경우에도 동작이 가능하게 된다. 또한, p 채널 MOSFET(11) 및 n 채널 MOSFET(12)의 임계값 전압이 설계값보다도 크게 어긋난 경우에도, 입력 신호 CLK1 및 CLK2의 레벨 변화에 대응한 출력 전위 Vout가 얻어진다. 이와 같이, 제조 공정에서의 변동에 의해 p 채널 MOSFET(11) 및 n 채널 MOSFET(12)의 임계값 전압이 설계값으로부터 어긋난 경우에도 높은 정확도로 동작 할 수 있다.

또한, 기본적으로 항상 온 상태로 되어 있는 p 채널 MOSFET(11) 및 n 채널 MOSFET(12)의 온 상태의 정도가 제어되므로, 고속 동작이 가능하게 된다. 또한, 고속 동작이 가능하므로 출력 전위 Vout의 레벨의 천이 기간이 짧아지므로, 관통 전류가 흐르는 기간이 단축된다. 그에 수반하여 저소비 전력화를 도모할 수 있다.

또한, 레벨 변환 회로(1)는 p 채널 MOSFET(11) 및 n 채널 MOSFET(12)만으로 구성할 수 있으므로, 회로 소자 수가 적어도 되며, 소면적화를 도모할 수 있음과 함께, 회로 설계가 용이하게 된다.

도 10은, 도 5의 레벨 변환 회로(1)의 다른 구성을 도시한다. 도 5와의 차이만 도시한다. 레벨 변환부(101)에는 제어 회로(90)가 신설된다. 제어 회로(90)는 p 채널 MOSFET(92), n 채널 MOSFET(94)를 포함한다. p 채널 MOSFET(92)의 소스는 전원 단자에 접속되고, 드레인은 p 채널 MOSFET(11)의 게이트 및 n 채널 MOSFET(94)의 드레인에 접속되며, 게이트는 입력 노드 I1에 접속된다. n 채널 MOSFET(94)의 게이트는 전원 단자에 접속되고, 소스는 접지된다. 이 레벨 변환부(101)에서는 입력 노드 I2가 생략되어 있다.

이상의 구성에 의하면, 제어 회로(90)가 입력 신호 CLK1의 인버터로서 기능한다. 우선, n 채널 MOSFET(94)는 소스 접지로 게이트에 전원 전압이 제공되고 있기 때문에, 항상 강한 온 상태가 된다. 한편, p 채널 MOSFET(92)는 입력 신호 CLK1이 하이 레벨인 경우, 약한 온 또는 오프 상태가 되고, 로우 레벨의 경우, 강한 온 상태가 된다. 따라서, 입력 신호 CLK1이 하이 레벨일 때 제어 회로(90)의 출력 신호는 로우 레벨이 되고, 입력 신호 CLK1이 로우 레벨일 때 출력 신호는 하이 레벨이 된다. 그 때문에, 입력 신호 CLK1의 반전 신호를 p 채널 MOSFET(11)의 게이트에 입력할 수 있으므로, 도 5의 회로와 동일한 기능을 실현할 수 있다. 또, 제어 회로(90)의 n 채널 MOSFET(94)를 저항 소자로 바꾸어도 되며, 타입을 p 채널 MOSFET로 변경하여 그 게이트를 접지해도 된다.

이상, 이 구성에 의해, 입력 신호의 수를 도 5와 비교하여 하나 줄일 수 있다. 입력 신호 CLK1, 전원 전압, 접지 전압 이외의 신호나 전압도 불필요하기 때문에, 레벨 변환 회로(1)를 IC화하는 경우도 일반적으로 신호 핀의 수가 감소하고, 배선의 수도 감소한다. 따라서, 비용 저감이나 수율 개선에 기여할 수 있다.

실시예2.

도 11은 제2 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 도 11에서 레벨 변환 회로(2)는 레벨 변환부(201) 및 드라이브용 인버터 INV1, INV2, INV3, INV4를 구비한다. 레벨 변환부(201)는 p 채널 MOSFET(21, 23), n 채널 MOSFET(22, 24)를 포함한다. 드라이브용 인버터 INV1, INV2, INV3, INV4는 p 채널 MOSFET 및 n 채널 MOSFET로 이루어지는 CMOS 회로에 의해 구성된다.

p 채널 MOSFET(21 및 23)의 소스는 전원 전위 VDD를 공급받는 전원 단자에 각각 접속되고, 드레인은 출력 노드 NO1, NO2에 각각 접속되며, 게이트는 출력 노드 NO2, NO1에 각각 접속된다. n 채널 MOSFET(22, 24)의 소스는 입력 노드 I1, I2와 각각 접속되고, 드레인은 출력 노드 NO1, NO2에 각각 접속되며, 게이트는 전원 전위 VDD를 공급받는 전원 단자에 각각 접속된다.

이와 같이, 도 11의 레벨 변환 회로에서 p 채널 MOSFET(21)와 n 채널 MOSFET(22)로 구성되는 회로와 p 채널 MOSFET(23)와 n 채널 MOSFET(24)로 구성되는 회로는 거의 도 5의 레벨 변환 회로와 동일한 구성이지만, 각각의 회로의 출력 노드 NO1, NO2와 p 채널 MOSFET(21, 23)의 게이트를 교차 접속한다. 단, 「교차 접속」이란, 물리적으로 신호선이 교차하고 있는 것을 필요로하지 않고, 도면상 그와 같이 표현되어 있는 것에 불과하다. 이 배려는 이후에도 마찬가지다. 입력 신호 CLK1, CLK2와 전원 전위 VDD의 전위 및 각각의 관계는 제1 실시예와 동일하다.

이하에, 도 11의 레벨 변환 회로의 동작을 설명한다. CLK1이 로우 레벨, CLK2가 하이 레벨일 때, n 채널 MOSFET(22)는 소스 전위가 CLK1의 로우 레벨의 전위이고, 게이트 전위가 전원 전위이므로 강한 온 상태가 되고, 출력 노드 NO1의 전위 Vout1은 n 채널 MOSFET(22)의 소스 전위인 CLK1의 로우 레벨을 반영하여 낮게 된다. 이에 의해, p 채널 MOSFET(23)의 게이트 전위는 낮게 된 출력 노드 NO1의 전위 Vout1로 되고, 소스 전위인 전원 전위와의 관계에 의해, 충분히 강한 온 상태가 된다. 이 때, n 채널 MOSFET(24)는 소스 전위인 CLK2의 하이 레벨의 전위와 게이트 전위인 전원 전위와의 전위차의 절대값과 n 채널 MOSFET(24)의 임계값 전압 Vtn의 절대값과의 대소 관계에 의해, 오프 상태 혹은 약한 온 상태이므로, p 채널 MOSFET(23)의 온 저항은 n 채널 MOSFET(24)의 온 저항보다도 충분히 작게 되고, 출력 노드 NO2의 전위 Vout2는 p 채널 MOSFET(23)의 소스 전위인 전원 전위를 반영하여 높게 된다. 이 때의 전위 Vout2는 CLK1, CLK2의 하이 레벨보다도 충분히 높게 된다. 따라서, p 채널 MOSFET(21)는 높게 된 출력 노드 NO2의 전위 Vout2와 소스 전위인 전원 전위와의 전위차의 절대값과 p 채널 MOSFET(21)의 임계값 전압 Vtp의 절대값과의 대소 관계에 의해, 오프 상태 혹은 충분히 약한 온 상태가 된다.

한편, CLK1이 하이 레벨, CLK2가 로우 레벨일 때, n 채널 MOSFET(24)는 소스 전위가 CLK2의 로우 레벨의 전위이고, 게이트 전위가 전원 전위이므로 강한 온 상태가 되고, 출력 노드 NO2의 전위 Vout2는 n 채널 MOSFET(24)의 소스 전위인 CLK2의 로우 레벨을 반영하여 낮게 된다. 이에 의해, p 채널 MOSFET(21)의 게이트 전위는, 낮아진 출력 노드 NO2의 전위 Vout2로 되고, 소스 전위인 전원 전위와의 관계에 의해 충분히 강한 온 상태가 된다. 이 때, n 채널 MOSFET(22)는 소스 전위인 CLK1의 하이 레벨의 전위와 게이트 전위인 전원 전위와의 전위차의 절대값과 n 채널 MOSFET(22)의 임계값 전압 Vtn의 절대값과의 대소 관계에 의해, 오프 상태 혹은 약한 온 상태이므로, p 채널 MOSFET(21)의 온 저항은 n 채널 MOSFET(22)의 온 저항보다도 충분히 작게 되고, 출력 노드 NO1의 전위 Vout1은 p 채널 MOSFET(21)의 소스 전위인 전원 전위를 반영하여 높게 된다. 이 때의 전위 Vout1은 CLK1, CLK2의 하이 레벨보다도 충분히 높게 된다. 따라서, p 채널 MOSFET(23)는 높아진 출력 노드 NO1의 전위 Vout1과 소스 전위인 전원 전위와의 전위차의 절대값과 p 채널 MOSFET(23)의 임계값 전압 Vtp의 절대값과의 대소 관계에 의해 오프 상태 혹은 충분히 약한 온 상태가 된다.

드라이브용 인버터 INV1 및 INV2는 출력 전위 Vout1을 전원 전위 VDD와 접지 전위로 변화하는 출력 전위 VOUT1로 변환하고, 드라이브용 인버터 INV3 및 INV4는 출력 전위 Vout2를 전원 전위 VDD와 접지 전위로 변화하는 출력 전위 VOUT2로 변환 시킨다.

본 실시예에서의 레벨 변환 회로를 다결정 실리콘으로 이루어지는 박막 트랜지스터에 의해 구성한 경우의 특성의 시뮬레이션을 행하였다. 우선, 도 11의 레벨 변환 회로(2)의 동작의 고속성을 조사했다.

도 12는 시뮬레이션 결과를 도시하는 도면이다. 입력 신호 CLK1, CLK2의 주파수를 20㎒, 입력 전압 진폭을 3.0V, 전원 전압 VDD를 10V로 하였다. 도 12a에는 입력 신호 CLK1, CLK2 및 출력 전위 VOUT1, VOUT2의 파형을 도시하고, 도 12b에는 출력 노드 NO1, NO2의 출력 전위 Vout1, Vout2의 파형을 도시한다.

도 12의 시뮬레이션 결과로부터 20㎒의 높은 주파수에서도 입력 신호 CLK1, CLK2에 응답하여 듀티비 50%의 출력 전위 VOUT1, VOUT2가 얻어지는 것을 알 수 있다. 이와 같이, 레벨 변환 회로(2)를 다결정 실리콘으로 이루어지는 박막 트랜지스터에 의해 구성해도 고속 동작이 가능하게 된다.

이어서, 레벨 변환 회로의 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 변동된 경우의 전압 파형의 시뮬레이션을 행하였다. 이 시뮬레이션에서는 입력 신호 CLK1, CLK2의 주파수는 2㎒로 하였다.

도 13은 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 작은 경우의 시뮬레이션 결과이다. 도 13의 시뮬레이션에서는 p 채널 MOSFET의 임계값 파라미터(임계값 전압)를 -0.5V로 하고, n 채널 MOSFET의 임계값 파라미터(임계값 전압)를 0.5V로 하였다.

도 14는 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값인 경우의 시뮬레이션 결과이다. 도 14의 시뮬레이션에서는 p 채널 MOSFET의 임계값 파라미터를 -2.0V로 하고, n 채널 MOSFET의 임계값 파라미터를 1.5V로 하였다.

도 15는 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 큰 경우의 시뮬레이션 결과이다. 도 15의 시뮬레이션에서는 p 채널 MOSFET의 임계값 파라미터를 -3.5V로 하고, n 채널 MOSFET의 임계값 파라미터를 2.5V로 하였다.

도 13, 도 14 및 도 15의 결과로부터, p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값으로부터 비교적 크게 어긋난 경우에도, 입력 신호 CLK1, CLK2에 응답하여 듀티비가 50%의 출력 전위 VOUT1, VOUT2가 얻어지는 것을 알 수 있다.

본 실시예에서의 레벨 변환 회로(2)에서는 p 채널 MOSFET(21)와 n 채널 MOSFET(22)로 구성되는 회로와 p 채널 MOSFET(23)와 n 채널 MOSFET(24)로 구성되는 회로 각각의 출력 노드 NO1, NO2와 p 채널 MOSFET(21, 23)의 게이트가 교차 접속되어 있고, 입력 신호 CLK1, CLK2의 하이 레벨과 로우 레벨과의 사이의 전위차보다도 큰 전위차를 갖는 Vout1과 Vout2가 p 채널 MOSFET(21, 23)의 게이트에 입력되므로, p 채널 MOSFET(21, 23)를 더 확실하게 온 오프시킬 수 있다. 따라서, CLK1 및 CLK2의 전압 진폭이 p 채널 MOSFET(21, 23) 및 n 채널 MOSFET(22, 24)의 임계값 전압보다도 작은 경우에도 확실한 동작이 가능하게 된다.

또한, p 채널 MOSFET(21)와 n 채널 MOSFET(22)로 구성되는 회로와 p 채널 MOSFET(23)와 n 채널 MOSFET(24)로 구성되는 회로 각각의 출력 신호 Vout1, Vout2의 듀티비가 서로 다른 경우에도, 출력 신호 Vout1, Vout2가 다른 쪽의 회로의 입 력 신호가 되므로, 상호 보완되어 양 출력 신호의 듀티비를 일치시킬 수 있다. 또한, p 채널 MOSFET(21, 23) 및 n 채널 MOSFET(22, 24)의 임계값 전압이 설계값보다도 크게 어긋난 경우에도, 입력 신호 CLK1 및 CLK2의 레벨 변화에 대응한 출력 전위 Vout1, Vout2가 얻어진다. 이와 같이, 제조 공정에서의 변동에 의해 p 채널 MOSFET(21, 23) 및 n 채널 MOSFET(22, 24)의 임계값 전압이 설계값으로부터 어긋난 경우에도 높은 정확도로 동작할 수 있다.

또, 도 11에서 전원 전압은 단일로 설정되었지만, 이것은 두개의 p 채널 MOSFET(21, 23)에 대하여 별개로 설정되어도 된다. 그 경우, 두개의 n 채널 MOSFET(22, 24)의 게이트는 각각 p 채널 MOSFET(21, 23)에 대응하는 전원 전압에 접속되는 것이 일반적이지만, 반드시 그것에 한정시킬 필요는 없으며, 동작 가능한 설정 범위이면, 당연히 교대로 접속해도 지장은 없다. 마찬가지의 고찰은 이하의 실시예에서도 유효하다.

도 16은, 도 11의 레벨 변환 회로의 다른 구성을 도시한다. 도 11과의 차이만을 도시한다. 도 16에서는 인버터 INV3, INV4가 삭제되어 있다. 또한, 입력 노드 I2에는 입력 신호 CLK2를 대신하여, 소정의 참조 전압 신호 Vref가 입력되어 있다. Vref의 전압은 전원 전압 VDD와 접지 전압사이이며, 예를 들면 이들 중간값 부근의 값이다.

CLK1이 로우 레벨일 때, n 채널 MOSFET(22)는 강한 온 상태가 되고, 노드 NO1이 로우 레벨이 된다. 그 결과, p 채널 MOSFET(23)가 강한 온 상태가 되고, n 채널 MOSFET(24)는 일정하므로, 노드 NO2의 전위가 상승한다. 그 때문에 p 채널 MOSFET(21)는 오프 상태가 되고, 출력 전압 Vout1은 로우 레벨이 된다.

한편, CLK1이 하이 레벨일 때, n 채널 MOSFET(22)는 오프 또는 약한 온 상태가 되고, 노드 NO1이 하이 레벨이 된다. 그 결과, p 채널 MOSFET(23)가 오프 또는 약한 온 상태가 되며, n 채널 MOSFET(24)는 일정하므로, 노드 NO2의 전위가 저하한다. 그 때문에 p 채널 MOSFET(21)는 온 상태가 되고, 출력 전압 Vout1은 하이 레벨이 된다. 이상에 의해, 실질적으로 도 11의 레벨 변환 회로(2)와 마찬가지의 동작이 된다.

구체적인 수치를 예로 든다. VDD=10V, CLK1=0∼3V, VOUT=0∼VDD, Vtn=+1.5V, Vtp=-2.0V로 하면, 이 레벨 변환 회로는 적어도 Vref=0∼3V의 범위에서 동작 가능하다.

Vref=1.5V일 때, 각 트랜지스터의 구동 능력의 관계는 이하와 같으면 바람직하다.

·p 채널 MOSFET(21)의 구동 능력≤n 채널 MOSFET(22)의 구동 능력

·p 채널 MOSFET(23)의 구동 능력≤n 채널 MOSFET(24)의 구동 능력

Vref=0V일 때, 각 트랜지스터의 구동 능력의 관계는 이하와 같으면 바람직하다.

·p 채널 MOSFET(21)의 구동 능력≤n 채널 MOSFET(22)의 구동 능력

·p 채널 MOSFET(23)의 구동 능력≥n 채널 MOSFET(24)의 구동 능력

Vref=3V일 때, 각 트랜지스터의 구동 능력의 관계는 이하와 같으면 바람직하다.

·p 채널 MOSFET(21)의 구동 능력≥n 채널 MOSFET(22)의 구동 능력

·p 채널 MOSFET(23)의 구동 능력≤n 채널 MOSFET(24)의 구동 능력

Vref를 0∼3V에서 변화시켜도, 이상의 조건으로 동작 가능하다. 또한, VDD를, 예를 들면 5V나 12V로 변화시켜도 동작은 가능하지만, VDD가 낮게 되면 Vref= 3V에서 동작하기 어렵게 된다. 마찬가지로 VDD가 높아지면 Vref=0V에서 동작하기 어렵게 된다. 또한, Vref를 3V보다 높게 해도 조건에 따라서는 동작 가능하지만, 넓은 동작 범위와 실용성을 생각하면, Vref는 입력 신호의 로우 레벨로부터 하이 레벨 사이가 바람직하다. 보다 바람직하게는, 입력 신호의 중간 전위 부근이다.

이상의 구성에 의해, 예를 들면 복수개의 입력 신호에 대하여 레벨 변환을 실시하는 경우, 참조 전압 신호를 공통화하는 것에 의해, 신호 삭감 효과가 있다. 따라서, 비용 저감이나 수율 개선에 기여할 수 있다. 또, 도 16에서는 인버터 INV3, INV4가 삭제되었지만, 당연히 이들은 남겨두어도 된다.

실시예3.

도 17은 제3 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 도 17에서, 레벨 변환 회로(3)는 레벨 변환부(301) 및 드라이브용 인버터 INV1, INV2, INV3, INV4를 구비한다. 레벨 변환부(301)는 p 채널 MOSFET(31, 33), n 채널 MOSFET(32, 34)를 포함한다. 드라이브용 인버터 INV1, INV2, INV3, INV4는 p 채널 MOSFET 및 n 채널 MOSFET로 이루어지는 CMOS 회로에 의해 구성된다.

p 채널 MOSFET(31 및 33)의 소스는 전원 전위 VDD를 공급받는 전원 단자에 각각 접속되고, 드레인은 출력 노드 NO1, NO2에 각각 접속되고, 게이트는 입력 노 드 I2, I1에 각각 접속된다. n 채널 MOSFET(32, 34)의 소스는 입력 노드 I1, I2와 각각 접속되고, 드레인은 출력 노드 NO1, NO2에 각각 접속되고, 게이트는 출력 노드 NO2, NO1에 각각 접속된다. 도 17의 레벨 변환 회로에서, 특징적인 것은 각각의 회로의 출력 노드 NO1, NO2와 n 채널 MOSFET(32, 34)의 게이트를 교차 접속하는 점이다. 입력 신호 CLK1, CLK2와 전원 전위 VDD의 전위 및 각각의 관계는 제1 및 제2 실시예와 동일하다

도 17의 레벨 변환 회로의 동작을 설명한다. CLK1이 로우 레벨, CLK2가 하이 레벨일 때, p 채널 MOSFET(33)는 게이트 전위가 CLK1의 로우 레벨의 전위이고, 소스 전위가 전원 전위이므로 강한 온 상태가 되며, 출력 노드 NO2의 전위 Vout2는 p 채널 MOSFET(33)의 소스 전위인 전원 전위를 반영하여 충분히 높게 된다. 이에 의해, n 채널 MOSFET(32)의 게이트 전위는 높아진 출력 노드 NO2의 전위 Vout2로 되고, 소스 전위인 CLK1의 로우 레벨의 전위와의 관계에 의해, 충분히 강한 온 상태가 된다. 이 때, p 채널 MOSFET(31)는 소스 전위인 전원 전위와 게이트 전위인 CLK2의 하이 레벨의 전위와의 전위차의 절대값과 p 채널 MOSFET(31)의 임계값 전압 Vtp의 절대값과의 대소 관계에 의해, 오프 상태 혹은 약한 온 상태이므로, n 채널 MOSFET(32)의 온 저항은 p 채널 MOSFET(31)의 온 저항보다도 충분히 작게 되고, 출력 노드 NO1의 전위 Vout1은 n 채널 MOSFET(32)의 소스 전위인 CLK1의 로우 레벨의 전위를 반영하여 낮게 된다. 따라서, n 채널 MOSFET(34)는 낮게 된 출력 노드 NO1의 전위 Vout1과 소스 전위인 CLK2의 하이 레벨의 전위와의 전위차의 절대값과 n 채널 MOSFET(34)의 임계값 전압 Vtn의 절대값과의 대소 관계에 의해, 오프 상태 혹 은 충분히 약한 온 상태이다.

한편, CLK1이 하이 레벨, CLK2가 로우 레벨일 때, p 채널 MOSFET(31)는 소스 전위가 전원 전위이고, 게이트 전위가 CLK2의 로우 레벨의 전위이므로 강한 온 상태가 되고, 출력 노드 NO1의 전위 Vout1은 p 채널 MOSFET(31)의 소스 전위인 전원 전위를 반영하여 높게 된다. 이에 의해, n 채널 MOSFET(34)의 게이트 전위는 높게 된 출력 노드 NO1의 전위 Vout1이 되고, 소스 전위인 CLK1의 로우 레벨의 전위와의 관계에 의해, 충분히 강한 온 상태가 된다. 이 때, p 채널 MOSFET(33)는 소스 전위인 전원 전위와 게이트 전위인 CLK1의 하이 레벨의 전위와의 전위차의 절대값과 p 채널 MOSFET(33)의 임계값 전압 Vtp의 절대값과의 대소 관계에 의해, 오프 상태 혹은 약한 온 상태이므로, n 채널 MOSFET(34)의 온 저항은 p 채널 MOSFET(33)의 온 저항보다도 충분히 작게 되고, 출력 노드 NO2의 전위 Vout2는 n 채널 MOSFET(34)의 소스 전위인 CLK2의 로우 레벨의 전위를 반영하여 낮게 된다. 따라서, n 채널 MOSFET(32)는 낮게 된 출력 노드 NO2의 전위 Vout2와 소스 전위인 CLK1의 하이 레벨의 전위와의 전위차의 절대값과 n 채널 MOSFET(32)의 임계값 전압 Vtn의 절대값과의 대소 관계에 의해, 오프 상태 혹은 충분히 약한 온 상태가 된다.

드라이브용 인버터 INV1 및 INV2는 출력 전위 Vout1을 전원 전위 VDD와 접지 전위로 변화하는 출력 전위 VOUT1로 변환하고, 드라이브용 인버터 INV3 및 INV4는 출력 전위 Vout2를 전원 전위 VDD와 접지 전위로 변화하는 출력 전위 VOUT2로 변환한다.

여기서, 본 실시예에서의 레벨 변환 회로를 다결정 실리콘으로 이루어지는 박막 트랜지스터에 의해 구성한 경우의 특성의 시뮬레이션을 행하였다. 우선, 도 17의 레벨 변환 회로(3)의 동작의 고속성을 조사하였다.

도 18은 시뮬레이션 결과를 도시하는 도면이다. 입력 신호 CLK1, CLK2의 주파수를 20㎒, 입력 전압 진폭을 3.0V, 전원 전압 VDD를 10V로 하였다. 도 18a에는 입력 신호 CLK1, CLK2 및 출력 전위 VOUT1, VOUT2의 파형을 도시하고, 도 18(b)에는 출력 노드 NO1, NO2의 출력 전위 Vout1, Vout2의 파형을 도시한다.

도 18의 시뮬레이션 결과로부터, 20㎒의 높은 주파수에서도 입력 신호 CLK1, CLK2에 응답하여 듀티비 50%의 출력 전위 VOUT1, VOUT2가 얻어지는 것을 알 수 있다. 이와 같이, 레벨 변환 회로(3)를 다결정 실리콘으로 이루어지는 박막 트랜지스터에 의해 구성해도 고속 동작이 가능하게 된다.

이어서, 레벨 변환 회로의 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 변동된 경우의 전압 파형의 시뮬레이션을 행하였다. 이 시뮬레이션에서는, 입력 신호 CLK1, CLK2의 주파수는 2㎒로 하였다.

도 19는 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 작은 경우의 시뮬레이션 결과이다. 도 19의 시뮬레이션에서는, p 채널 MOSFET의 임계값 파라미터(임계값 전압)를 -0.5V로 하고, n 채널 MOSFET의 임계값 파라미터의 임계값을 0.5V로 하였다.

도 20은 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값인 경우의 시뮬레이션 결과이다. 도 20의 시뮬레이션에서는, p 채널 MOSFET의 임계값 파라미터를 -2.0V로 하고, n 채널 MOSFET의 임계값 파라미터를 1.5V로 하였다.

도 21은 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값과 비교하여 큰 경우의 시뮬레이션 결과이다. 도 21의 시뮬레이션에서는 p 채널 MOSFET의 임계값 파라미터를 -3.5V로 하고, n 채널 MOSFET의 임계값 파라미터를 2.5V로 하였다.

도 19, 도 20 및 도 21의 결과로부터, p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압이 설정값으로부터 비교적 크게 어긋난 경우에도, 입력 신호 CLK1, CLK2에 응답하여 듀티비가 50%의 출력 전위 VOUT1, VOUT2가 얻어지는 것을 알 수 있다.

본 실시예에서의 레벨 변환 회로(3)에서는 p 채널 MOSFET(31)와 n 채널 MOSFET(32)로 구성되는 회로와 p 채널 MOSFET(33)와 n 채널 MOSFET(34)로 구성되는 회로의 각각의 출력 노드 NO1, NO2와 n 채널 MOSFET(32, 34)의 게이트가 교차 접속되어 있고, 입력 신호 CLK1, CLK2의 하이 레벨과 로우 레벨과의 사이의 전위차보다도 큰 전위차를 갖는 Vout1와 Vout2가 p 채널 MOSFET(32, 34)의 게이트에 입력되므로, n 채널 MOSFET(32, 34)를 더 확실하게 온 오프시킬 수 있다. 따라서, CLK1 및 CLK2의 전압 진폭이 p 채널 MOSFET(31, 33) 및 n 채널 MOSFET(32, 34)의 임계값 전압보다도 작은 경우에도 확실한 동작이 가능하게 된다.

또한, p 채널 MOSFET(31)와 n 채널 MOSFET(32)로 구성되는 회로와 p 채널 MOSFET(33)와 n 채널 MOSFET(34)로 구성되는 회로의 각각의 출력 신호 Vout1, Vout2의 듀티비가 서로 다른 경우에도, 출력 신호 Vout1, Vout2가 다른 쪽의 회로의 입력 신호가 되므로, 상호 보완되어 양 출력 신호의 듀티비를 일치시킬 수 있다. 또한, p 채널 MOSFET(31, 33) 및 n 채널 MOSFET(32, 34)의 임계값 전압이 설 계값보다도 크게 어긋난 경우에도, 입력 신호 CLK1 및 CLK2의 레벨 변화에 대응한 출력 전위 Vout1, Vout2가 얻어진다. 이와 같이, 제조 공정에서의 변동에 의해 p 채널 MOSFET(31, 33) 및 n 채널 MOSFET(32, 34)의 임계값 전압이 설계값으로부터 어긋난 경우에도 높은 정확도로 동작한다.

도 22는, 도 17의 레벨 변환 회로의 별도의 구성을 도시한다. 도 17과의 차이만을 도시한다. 도 22에서는 인버터 INV3, INV4가 삭제되어 있다. 단, 인버터 INV3, INV4는 당연히 남겨두어도 된다. 또한, 입력 노드 I2에는 입력 신호 CLK2를 대신하여 소정의 참조 전압 신호 Vref가 입력되어 있다. Vref의 전압은 전원 전압 VDD와 접지 전압사이이고, 예를 들면 이들 중간값 부근의 값이다.

CLK1이 로우 레벨일 때, p 채널 MOSFET(33)는 강한 온 상태가 되어, 출력 전위 Vout2, 즉 p 채널 MOSFET(33)의 드레인 전위가 충분히 높게 된다. 이에 의해, n 채널 MOSFET(32)가 충분히 강한 온 상태가 된다. 이 때, p 채널 MOSFET(31)는 게이트 전위가 Vref이므로 항상 온 상태가 되지만, 그 온 저항은 n 채널 MOSFET(32)의 그것보다도 크게 된다. 이 결과, 출력 전위 Vout1은 입력 신호 CLK1의 로우 레벨을 반영하여 낮게 된다. 따라서, n 채널 MOSFET(34)는 오프 또는 충분히 약한 온 상태가 된다.

한편, CLK1이 하이 레벨일 때, p 채널 MOSFET(33)는 오프 또는 약한 온 상태가 된다. 또한, n 채널 MOSFET(32)는 CLK1이 로우 레벨일 때보다도 약한 온 상태가 된다. p 채널 MOSFET(31)은 항상 온 상태이므로, 출력 전위 Vout1은 높아져, n 채널 MOSFET(34)는 온 상태가 된다. p 채널 MOSFET(33)는 오프 또는 약한 온 상태 이기 때문에, 그 온 저항은 n 채널 MOSFET(34)의 그것보다도 커져, 출력 전위 Vout2는 Vref와 동일하게 된다. 이 때문에, n 채널 MOSFET(32)는 오프 또는 충분히 약한 온 상태로 된다. 이상에 의해, 도 17의 레벨 변환 회로(3)와 마찬가지의 동작이 된다.

구체적인 수치를 예로 든다. 도 16과 마찬가지로 VDD=10V, CLK1=0∼3V, VOUT=0∼VDD, Vtn=+1.5V, Vtp=-2.0V로 하면, 이 레벨 변환 회로는 적어도 Vref=0∼3V의 범위에서 동작 가능하다.

·p 채널 MOSFET(31)의 구동 능력≤n 채널 MOSFET(32)의 구동 능력

·p 채널 MOSFET(33)의 구동 능력≤n 채널 MOSFET(34)의 구동 능력

·p 채널 MOSFET(31)의 구동 능력≤n 채널 MOSFET(32)의 구동 능력

·p 채널 MOSFET(33)의 구동 능력≥n 채널 MOSFET(34)의 구동 능력

·p 채널 MOSFET(31)의 구동 능력≥n 채널 MOSFET(32)의 구동 능력

·p 채널 MOSFET(33)의 구동 능력≤n 채널 MOSFET(34)의 구동 능력

동작에 관한 고찰은 도 16의 경우와 마찬가지이며, Vref는 입력 신호의 로우 레벨로부터 하이 레벨사이가 바람직하다. 입력 신호의 중간 전위 부근이 더 바람직하다. 이상의 구성에 의한 효과도 도 16과 마찬가지다.

실시예4.

도 23은 제4 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 도 23에서, 레벨 변환 회로(4)는, 레벨 변환부(104) 및 드라이브용 인버터 INV1, INV2를 구비한다. 레벨 변환부(104)는 p 채널 MOSFET(11), n 채널 MOSFET(12) 및 제어 회로(110)를 포함한다. 드라이브용 인버터 INV1, INV2는 p 채널 MOSFET 및 n 채널 MOSFET로 이루어지는 CMOS 회로에 의해 구성된다. 제어 회로(110)는 전원 전압 VDD를 공급받아 전위를 조정하여 출력한다.

p 채널 MOSFET(11)의 소스는 전원 전위 VDD를 공급받는 전원 단자에 접속되고, 드레인은 출력 노드 NO에 접속되고, 게이트는 입력 노드 I2에 접속된다. n 채널 MOSFET(12)의 소스는 입력 노드 I1과 접속되고, 드레인은 출력 노드 NO에 접속되고, 게이트는 제어 회로(110)를 통하여 전원 전위 VDD를 공급받는 전원 단자에 접속된다.

입력 노드 I1, I2에는 상보로 하이 레벨과 로우 레벨로 변화하는 입력 신호 CLK1, CLK2가 각각 제공된다. 입력 신호 CLK1, CLK2의 하이 레벨과 로우 레벨과의 사이의 전위차는 전원 전위 VDD와 접지 전위와의 사이의 전위차보다도 작다. 본 실시예에서는 입력 신호 CLK1, CLK2의 로우 레벨은 접지 전위이고, 하이 레벨은 전원 전위 VDD와 접지 전위사이의 전위이다.

도 23의 레벨 변환 회로(4)의 동작은 기본적으로 도 5의 레벨 변환 회로(1) 와 동일하고, n 채널 MOSFET(12)의 게이트 전위가 제어 회로(110)에 의해 조정된 전위를 공급받아 동작하는 점이 서로 다르다.

제어 회로(110)는 전원 전위 VDD를 공급받아, 전원 전위 VDD와 입력 신호 CLK1의 하이 레벨의 전위와의 사이의 전위를 출력한다. 제어 회로(110)의 출력 전위와 입력 신호 CLK1과의 전위차의 절대값과 n 채널 MOSFET(12)의 임계값 전압 Vtn의 절대값과의 대소 관계에 의해, n 채널 MOSFET(12)의 온 상태의 정도가 제어되어, 출력 노드 NO의 전위 Vout가 얻어진다.

드라이브용 인버터 INV1 및 INV2는 출력 전위 Vout를 전원 전위 VDD와 접지 전위로 변화하는 출력 전위 VOUT로 변환한다. 본 실시예에서는, 전원 전위 VDD와 입력 신호 CLK1 및 CLK2의 하이 레벨의 전위와의 전위차가 큰 경우에도 높은 정확도로 동작할 수 있다.

도 24는, 도 23의 레벨 변환 회로(4)의 회로 구성의 제1 예를 도시하는 회로도이다. 제어 회로(110)는 p 채널 MOSFET(111)와 n 채널 MOSFET(121)를 포함한다. p 채널 MOSFET(111)의 소스는 전원 전위 VDD를 공급받는 전원 단자에 접속되고, 드레인 및 게이트는 노드 NN에 접속된다. n 채널 MOSFET(121)의 소스는 접지 전위를 공급받는 전원 단자에 접속되고, 드레인 및 게이트는 노드 NN에 접속된다.

노드 NN의 전위는 전원 전위 VDD보다도 p 채널 MOSFET(111)의 임계값 전압 Vtp 이상 낮고, 접지 전위보다도 n 채널 MOSFET(121)의 임계값 전압 Vtn이상 높게 되고, p 채널 MOSFET(111)와 n 채널 MOSFET(121)의 온 저항값에 응한 전위로 된다.

도 25 및 도 26은 각각, 도 23의 레벨 변환 회로(4)의 회로 구성의 제2 및 제3 예를 도시한다. 도 25의 레벨 변환 회로(4)가 도 24의 레벨 변환 회로(4)와 상이한 것은 제어 회로(110)가 p 채널 MOSFET(111) 대신에 저항 소자 R1을 포함하는 점이다. 이 경우, 노드 NN의 전위 VNN은 저항 소자 R1의 저항값과 n 채널 MOSFET(121)의 온 저항에 응한 전위가 된다.

도 26의 레벨 변환 회로(4)가 도 25의 레벨 변환 회로(4)와 상이한 것은, 제어 회로(110)가 n 채널 MOSFET(121) 대신에 저항 소자 R2를 포함하는 점이다. 이 경우, 노드 NN의 전위 VNN은 저항 소자 R1과 저항 소자 R2 각각의 저항값에 응한 전위가 된다.

실시예5.

도 27은 제5 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 도 27에서, 레벨 변환 회로(5)는 레벨 변환부(105) 및 드라이브용 인버터 INV1, INV2를 구비한다. 레벨 변환부(105)는 p 채널 MOSFET(11), n 채널 MOSFET(12), 제어 회로(120)를 포함한다. 드라이브용 인버터 INV1, INV2는 p 채널 MOSFET 및 n 채널 MOSFET로 이루어지는 CMOS 회로에 의해 구성된다. 제어 회로(120)는 입력 신호 CLK2를 받아 CLK2의 전위 레벨을 조정하여 출력한다.

p 채널 MOSFET(11)의 소스는 전원 전위 VDD를 공급받는 전원 단자에 접속되고, 드레인은 출력 노드 NO에 접속되고, 게이트는 제어 회로(120)를 개재하여 입력 노드 I2에 접속된다. n 채널 MOSFET(12)의 소스는 입력 노드 I1과 접속되고, 드레인은 출력 노드 NO에 접속되고, 게이트는 전원 전위 VDD를 공급받는 전원 단자에 접속된다.

도 27의 레벨 변환 회로(5)의 동작은 기본적으로 도 5의 레벨 변환 회로(1)와 동일하고, p 채널 MOSFET(11)의 게이트 전위가 제어 회로(120)에 의해 전위 레벨이 조정된 입력 신호 CLK2를 받아 동작하는 점이 서로 다르다.

제어 회로(120)는 입력 신호 CLK2의 하이 레벨의 전위를 전원 전위 VDD와 입력 신호 CLK2의 하이 레벨의 전위와의 사이의 전위로 조정하여 출력한다. 제어 회로(120)의 출력 전위와 전원 전위 VDD와의 전위차의 절대값과 p 채널 MOSFET(11)의 임계값 전압 Vtp의 절대값과의 대소 관계에 의해, p 채널 MOSFET(11)의 온 상태의 정도가 제어되어, 출력 노드 NO의 전위 Vout가 얻어진다. 본 실시예에서는, 전원 전위 VDD와 입력 신호 CLK1 및 CLK2의 하이 레벨의 전위와의 전위차가 큰 경우에도 높은 정확도로 동작할 수 있다.

도 28은, 도 27의 레벨 변환 회로(5)의 회로 구성의 제1 예를 도시하는 회로도이다. 이 제어 회로(120)는 n 채널 MOSFET(122)와 n 채널 MOSFET(123)를 포함한다. n 채널 MOSFET(123)의 소스는 노드 NP에 접속되고, 드레인 및 게이트는 전원 전위 VDD를 공급받는 전원 단자에 접속된다. n 채널 MOSFET(122)의 소스는 입력 노드 I2에 접속되고, 드레인 및 게이트는 노드 NP에 접속된다.

n 채널 MOSFET(123)는 항상 온 상태이므로 부하 저항으로서 동작한다. 입력 신호 CLK2의 레벨에 응하여 노드 NP의 전위 VNP가 하이 레벨 또는 로우 레벨로 제어된다. 이 때, 노드 NP의 전위 VNP의 하이 레벨의 전위는 전원 전위 VDD보다도 n 채널 MOSFET(123)의 임계값 전압 Vtn 이상 낮고, CLK2의 하이 레벨의 전위보다도 높게 된다.

도 29는, 도 27의 레벨 변환 회로(5)의 회로 구성의 제2 예를 도시하는 회로도이다. 이 레벨 변환 회로(5)가 도 28의 레벨 변환 회로(5)와 상이한 것은, 제어 회로(120)가 n 채널 MOSFET(123) 대신에 p 채널 MOSFET(121)를 포함하는 점이다. 이 경우, p 채널 MOSFET(121)의 소스는 전원 전위 VDD를 공급받는 전원 단자에 접속되고, 드레인 및 게이트는 노드 NP에 접속된다.

p 채널 MOSFET(121)에 의해, 노드 NP의 전위 VNP가 전원 전위 VDD로부터 임계값 전압 Vtp의 절대값분이상 낮은 레벨로 설정된다. 입력 신호 CLK2의 레벨에 응하여 n 채널 MOSFET(122)에 의해 노드 NP의 전위 VNP가 하이 레벨 또는 로우 레벨로 제어된다. 이 때, 노드 NP의 전위 VNP의 하이 레벨의 전위는, 전원 전위 VDD보다도 p 채널 MOSFET(121)의 임계값 전압 Vtp이상 낮고, CLK2의 하이 레벨의 전위보다도 높게 된다.

도 30은, 도 27의 레벨 변환 회로(5)의 회로 구성의 제3 예를 도시하는 회로도이다. 이 레벨 변환 회로(5)가 도 29의 레벨 변환 회로(5)와 상이한 것은, 제어 회로(120)의 n 채널 MOSFET(122)의 게이트가 전원 전위 VDD를 공급받는 전원 단자에 접속되어 있는 점이다. 이 경우, n 채널 MOSFET(122)는 항상 온 상태로 되어, 부하 저항으로서 기능한다. 이에 의해, 입력 신호 CLK2의 레벨에 응하여 노드 NP의 전위 VNP가 하이 레벨 또는 로우 레벨로 제어된다. 이 때, 노드 NP의 전위 VNP의 하이 레벨의 전위는 전원 전위 VDD보다도 p 채널 MOSFET(121)의 임계값 전압 Vtp 이상 낮고, CLK2의 하이 레벨의 전위보다도 높게 된다.

도 31은, 도 27의 레벨 변환 회로(5)의 회로 구성의 제4 예를 도시하는 회로도이다. 이 레벨 변환 회로(5)가 도 29의 레벨 변환 회로(5)와 상이한 것은, 제어 회로(120)의 p 채널 MOSFET(121) 대신에 저항 소자 R3을 포함하는 점이다. 이 경우, 입력 신호 CLK2의 레벨에 응하여 n 채널 MOSFET(122)의 온 저항이 변화하여, 저항 소자 R3의 저항값과의 저항 분할에 의해 노드 NP의 전위 VNP가 하이 레벨 또는 로우 레벨로 제어된다.

도 32는, 도 27의 레벨 변환 회로(5)의 회로 구성의 제5 예를 도시하는 회로도이다. 이 레벨 변환 회로(5)가 도 29의 레벨 변환 회로(5)와 상이한 것은 제어 회로(120)의 n 채널 MOSFET(122) 대신에 저항 소자 R3을 포함하는 점이다. 이 경우, 입력 신호 CLK2의 레벨에 응하여 p 채널 MOSFET(121)의 온 저항이 변화하여, 저항 소자 R3의 저항값과의 저항 분할에 의해 노드 NP의 전위 VNP가 하이 레벨 또는 로우 레벨로 제어된다.

도 33은, 도 27의 레벨 변환 회로(5)의 회로 구성의 제6 예를 도시하는 회로도이다. 이 레벨 변환 회로(5)가 도 29의 레벨 변환 회로(5)와 상이한 것은, 제어 회로(120)의 p 채널 MOSFET(121)의 게이트를 다른 신호로부터 분리하여, 접지한 점이다. 이 구성에서도, n 채널 MOSFET(122)는, 입력 신호 CLK2의 전위 레벨에 응하 여 온 저항이 변화하기 때문에, 노드 NP의 전위 VNP가 하이 레벨 또는 로우 레벨로 제어된다.

도 34는, 도 27의 레벨 변환 회로(5)의 회로 구성의 제7 예를 도시하는 회로도이다. 이 레벨 변환 회로(5)가 도 33의 레벨 변환 회로(5)와 상이한 것은, 제어 회로(120)의 n 채널 MOSFET(122) 대신에 p 채널 MOSFET(123)를 포함하는 점이다. 이 경우도, 입력 신호 CLK2의 레벨에 응하여 p 채널 MOSFET(123)의 온 저항이 변화하여, 노드 NP의 전위 VNP가 하이 레벨 또는 로우 레벨로 제어된다.

실시예6.

도 35는 제6 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 레벨 변환 회로(6)는 레벨 변환부(106) 및 드라이브용 인버터 INV1, INV2를 구비한다. 레벨 변환부(106)는 p 채널 MOSFET(11), n 채널 MOSFET(12), 제어 회로(110, 120)를 포함한다. 드라이브용 인버터 INV1, INV2는 p 채널 MOSFET 및 n 채널 MOSFET로 이루어지는 CMOS 회로에 의해 구성된다. 제어 회로(110)는 전원 전압 VDD를 공급받아 전위를 조정하여 출력하고, 제어 회로(120)는 입력 신호 CLK2를 받아 CLK2의 전위 레벨을 조정하여 출력한다.

p 채널 MOSFET(11)의 소스는 전원 전위 VDD를 공급받는 전원 단자에 접속되고, 드레인은 출력 노드 NO에 접속되고, 게이트는 제어 회로(120)를 개재하여 입력 노드 I2에 접속된다. n 채널 MOSFET(12)의 소스는 입력 노드 I1과 접속되고, 드레인은 출력 노드 NO에 접속되고, 게이트는 제어 회로(110)를 개재하여 전원 전위 VDD를 공급받는 전원 단자에 접속된다.

입력 노드 I1, I2에는 상보로 하이 레벨과 로우 레벨로 변화하는 입력 신호 CLK1, CLK2가 각각 제공된다. 입력 신호 CLK1, CLK2의 하이 레벨과 로우 레벨과의 사이의 전위차는, 전원 전위 VDD와 접지 전위와의 사이의 전위차보다도 작다. 본 실시예에서는, 입력 신호 CLK1, CLK2의 로우 레벨은 접지 전위이고, 하이 레벨은 전원 전위 VDD와 접지 전위사이의 전위이다.

도 35의 레벨 변환 회로(6)의 동작은, 기본적으로 도 5의 레벨 변환 회로(1)와 동일하며, p 채널 MOSFET(11)의 게이트 전위가 제어 회로(120)에 의해 전위 레벨을 조정된 입력 신호 CLK2를 받아 동작하고, n 채널 MOSFET(12)의 게이트 전위가 제어 회로(110)에 의해 조정된 전위를 공급받아 동작하는 점이 서로 다르다.

제어 회로(110)는, 도 23의 레벨 변환 회로(4)의 제어 회로(110)와 동일하고, 제어 회로(120)는, 도 27의 레벨 변환 회로(5)의 제어 회로(120)와 동일하다

제어 회로(120)의 출력 전위와 입력 신호 CLK2와의 전위차의 절대값과 p 채널 MOSFET(11)의 임계값 전압 Vtp의 절대값과의 대소 관계에 의해, p 채널 MOSFET(11)의 온 상태의 정도가 제어되고, 제어 회로(110)의 출력 전위와 입력 신호 CLK1와의 전위차의 절대값과 n 채널 MOSFET(12)의 임계값 전압 Vtn의 절대값과의 대소 관계에 의해, n 채널 MOSFET(12)의 온 상태의 정도가 제어된다. 이에 의해, 출력 노드 NO의 전위 Vout의 하이 레벨 및 로우 레벨이 제어된다.

본 실시예에서는, 전원 전위 VDD와 입력 신호 CLK1 및 CLK2의 하이 레벨의 전위와의 전위차가 큰 경우에도 높은 정확도로 동작할 수 있다. 제어 회로(110)의 구체예로서는, 도 24, 도 25, 도 26에 도시한 회로 등이 있다. 한편, 제어 회로(120)의 구체예로서는, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34에 도시한 회로 등이 있다.

실시예7.

도 36은 제7 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 이 레벨 변환 회로(7)는, 레벨 변환부(207) 및 드라이브용 인버터 INV1, INV2, INV3, INV4를 구비한다. 레벨 변환부(207)는 p 채널 MOSFET(21, 23), n 채널 MOSFET(22, 24) 및 제어 회로(110a, 110b)를 포함한다. 드라이브용 인버터 INV1, INV2, INV3, INV4는, p 채널 MOSFET 및 n 채널 MOSFET로 이루어지는 CMOS 회로에 의해 구성된다. 제어 회로(110a, 110b)는 도 23의 레벨 변환 회로(4)의 제어 회로(110)와 동일하다

p 채널 MOSFET(21 및 23)의 소스는 전원 전위 VDD를 공급받는 전원 단자에 각각 접속되고, 드레인은 출력 노드 NO1, NO2에 각각 접속되고, 게이트는 출력 노드 NO2, NO1에 각각 접속된다. n 채널 MOSFET(22, 24)의 소스는 입력 노드 I1, I2와 각각 접속되고, 드레인은 출력 노드 NO1, NO2에 각각 접속되고, 게이트는 제어 회로(110a, 110b)를 개재하여 전원 전위 VDD를 공급받는 전원 단자에 각각 접속된다. 입력 신호 CLK1, CLK2와 전원 전위 VDD의 전위 및 각각의 관계는 제2 실시예와 동일하다

도 36의 레벨 변환 회로(7)의 동작은, 기본적으로 도 11의 레벨 변환 회로(2)와 동일하고, n 채널 MOSFET(22, 24)의 게이트 전위가 제어 회로(110a, 110b)에 의해 조정된 전위를 공급받아 동작하는 점이 서로 다르다.

제어 회로(ll0a, 110b)는 전원 전위 VDD를 공급받아, 전원 전위 VDD와 입력 신호 CLK1의 하이 레벨의 전위와의 사이의 전위를 출력한다. 제어 회로(110a, 110b)의 출력 전위와 입력 신호 CLK1과의 전위차의 절대값과 n 채널 MOSFET(22, 24)의 임계값 전압 Vtn의 절대값과의 대소 관계에 의해, n 채널 MOSFET(22, 24)의 온 상태의 정도가 제어되어, 출력 노드 NO1, NO2의 전위 Vout1, Vout2가 각각 얻어진다.

드라이브용 인버터 INV1 및 INV2는, 출력 전위 Vout1을 전원 전위 VDD와 접지 전위로 변화하는 출력 전위 VOUT1로 변환하고, 드라이브용 인버터 INV3 및 INV4는, 출력 전위 Vout2를 전원 전위 VDD와 접지 전위로 변화하는 출력 전위 VOUT2로 변환한다.

본 실시예에서는, 전원 전위 VDD와 입력 신호 CLK1 및 CLK2의 하이 레벨의 전위와의 전위차가 큰 경우에도 높은 정확도로 동작할 수 있다.

제어 회로(110a, 110b)의 구체예는, 도 24, 도 25, 도 26에 도시한 회로 등이 있다.

실시예8.

도 37는 제8 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 이 레벨 변환 회로(8)는, 레벨 변환부(308) 및 드라이브용 인버터 INV1, INV2, INV3, INV4를 구비한다. 레벨 변환부(308)는, p 채널 MOSFET(31, 33), n 채널 MOSFET(32, 34), 및 제어 회로(120a, 120b)를 포함한다. 드라이브용 인버터 INV1, INV2, INV3, INV4는, p 채널 MOSFET 및 n 채널 MOSFET로 이루어지는 CMOS 회로로 구성된다. 제어 회로(120a, 120b)는 도 27의 레벨 변환 회로(5)의 제어 회로(120)와 동일하다

p 채널 MOSFET(31 및 33)의 소스는 전원 전위 VDD를 공급받는 전원 단자에 각각 접속되고, 드레인은 출력 노드 NO1, NO2에 각각 접속되고, 게이트는 제어 회로(120a, 120b)를 개재하여 입력 노드 I2, I1에 각각 접속된다. n 채널 MOSFET(32, 34)의 소스는 입력 노드 I1, I2와 각각 접속되고, 드레인은 출력 노드 NO1, NO2에 각각 접속되고, 게이트는 출력 노드 NO2, NO1에 각각 교차 접속된다. 입력 신호 CLK1, CLK2와 전원 전위 VDD의 전위 및 각각의 관계는 제3 실시예와 동일하다

도 37의 레벨 변환 회로(8)의 동작은, 기본적으로 도 17의 레벨 변환 회로(3)와 동일하고, n 채널 MOSFET(32, 34)의 게이트 전위가 제어 회로(110a, 110b)에 의해 조정된 전위를 공급받아 동작하는 점이 서로 다르다.

제어 회로(120a, 120b)는, 입력 신호 CLK1, CLK2의 하이 레벨의 전위를 전원 전위 VDD와 입력 신호 CLK1, CLK2의 하이 레벨의 전위와의 사이의 전위로 조정하여 출력한다.

제어 회로(120a, 120b)의 출력 전위와 입력 신호 CLK2, CLK1과의 전위차의 절대값과 n 채널 MOSFET(32, 34)의 임계값 전압 Vtp의 절대값과의 대소 관계에 의해, n 채널 MOSFET(32, 34)의 온 상태의 정도가 제어되어, 출력 노드 NO의 전위 Vout가 얻어진다.

드라이브용 인버터 INV1 및 INV2는, 출력 전위 Vout1을 전원 전위 VDD와 접 지 전위로 변화하는 출력 전위 VOUT1로 변환하고, 드라이브용 인버터 INV3 및 INV4는 출력 전위 Vout2를 전원 전위 VDD와 접지 전위로 변화하는 출력 전위 VOUT2로 변환한다.

제어 회로(120a, 120b)의 구체예는, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34에 도시한 회로 등이 있다.

실시예9.

도 38은 제9 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 이 레벨 변환 회로(9)는, 2개의 레벨 변환부(101A, 101B) 및 1개의 PMOS 크로스커플형의 차동 증폭 회로(400)를 구비한다.

레벨 변환부(101A, 101B)의 구성은, 제1 실시예에서의 레벨 변환부(101)의 구성과 마찬가지이다. 단, 레벨 변환부(101A)의 입력 노드 I1, I2에는 각각 입력 신호 CLK1, CLK2가 제공되고, 레벨 변환부(101B)의 입력 노드 I1, I2에는 각각 입력 신호 CLK2, CLK1이 제공된다.

차동 증폭 회로(400)는, p 채널 MOSFET(401, 403) 및 n 채널 MOSFET(402, 404)를 포함한다. p 채널 MOSFET(401, 403)의 소스는 전원 전압 VDD를 공급받는 전원 단자에 접속되고, 드레인은 출력 노드 NO401, NO402에 각각 접속되고, 게이트는 출력 노드 NO402, NO401에 교차 접속된다. n 채널 MOSFET(402, 404)의 소스에는 소정의 전위 VEE가 공급되고, 드레인은 출력 노드 NO401, NO402에 각각 접속되 고, 게이트는 레벨 변환부(101A, 101B)의 출력 노드 NOA, NOB에 각각 접속된다. 소정의 전위 VEE는 전원 전위 VDD보다도 낮은 양 전위, 접지 전위, 음 전위 중 어느 것이어도 된다. 또한, 도 38의 우측의 VEE에는 클럭 신호 CLK1이 입력되어도 되고, 좌측의 VEE에는 CLK2가 입력되어도 된다.

본 실시예의 레벨 변환 회로(9)에서는, 차동 증폭 회로(400)의 출력 노드 NO401, NO402로부터 상보로 변화하는 출력 전위 VOUT1, VOUT2가 출력된다. 출력 전위 VOUT1, VOUT2는 전원 전위 VDD와 소정의 전위 VEE와의 사이에서 변화한다.

실시예10.

도 39는 제10 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 이 레벨 변환 회로(10)가 도 38의 레벨 변환 회로(9)와 상이한 것은, 2개의 레벨 변환부(101A, 101B) 대신에, 각각 제어 회로(100A, 100B)를 갖는 2개의 레벨 변환부(104A, 104B)를 구비하는 점이다.

레벨 변환부(104A, 104B)의 구성은, 제4 실시예에서의 레벨 변환부(104)의 구성과 마찬가지이다. 단, 레벨 변환부(104A)의 입력 노드 I1, I2에는 각각 입력 신호 CLK1, CLK2가 제공되고, 레벨 변환부(104B)의 입력 노드 I1, I2에는 각각 입력 신호 CLK2, CLK1이 제공된다.

본 실시예의 레벨 변환 회로(10)에서는, 차동 증폭 회로(400)의 출력 노드 NO401, NO402로부터 상보로 변화하는 출력 전위 VOUT1, VOUT2가 출력된다. 출력 전위 VOUT1, VOUT2는 전원 전위 VDD와 소정의 전위 VEE와의 사이에서 변화한다. 본 실시예의 제어 회로(110)의 구체예는, 도 24 내지 도 26에 도시한 회로 등이다.

또, 제9 및 제10 실시예에서는, 레벨 변환부로서 레벨 변환부(101 및 104)를 이용했지만, 제5 실시예의 레벨 변환부(105), 제6 실시예의 레벨 변환부(106)를 이용해도 된다. 또한, 제7 실시예의 레벨 변환부(207), 제8 실시예의 레벨 변환부(308)이어도 되지만, 이 때는, 레벨 변환부의 출력 노드 NO1, NO2를 각각 차동 증폭 회로의 n 채널 MOSFET(402, 404)의 게이트에 접속하면 된다.

실시예11.

도 40는 제11 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 이 레벨 변환 회로(11)가 도 38의 레벨 변환 회로(9)와 상이한 것은, PMOS 크로스커플형의 차동 증폭 회로(400) 대신에 전류 미러형의 증폭 회로(500)가 접속되어 있는 점이다.

전류 미러형의 증폭 회로(500)는, p 채널 MOSFET(501, 503) 및 n 채널 MOSFET(502, 504)를 포함한다. p 채널 MOSFET(501, 503)의 소스는 전원 전압 VDD를 공급받는 전원 단자에 접속되고, 드레인은 출력 노드 NO501, NO502에 각각 접속되고, 게이트는 출력 노드 NO502에 접속된다. n 채널 MOSFET(502, 504)의 소스에는 소정의 전위 VEE가 공급되고, 드레인은 출력 노드 NO501, NO502에 각각 접속되고, 게이트는 레벨 변환부(101A, 101B)의 출력 노드 NOA, NOB에 각각 접속된다. 소정의 전위 VEE는, 전원 전위 VDD보다도 낮은 양 전위, 접지 전위, 음 전위이어도 된다. 또한, 도 40의 우측의 VEE에는 클럭 신호 CLK1을 입력해도 되고, 좌측의 VEE에는 CLK2를 입력해도 된다.

본 실시예의 레벨 변환 회로(11)에서는, 전류 미러형의 증폭 회로(500)의 출 력 노드 NO501로부터 출력 전위 VOUT가 출력된다. 출력 전위 VOUT는 전원 전위 VDD와 소정의 전위 VEE와의 사이에서 변화한다.

실시예12.

도 41은 제12 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 이 레벨 변환 회로(12)가 도 40의 레벨 변환 회로(11)와 상이한 것은, 2개의 레벨 변환부(101A, 101B) 대신에, 각각 제어 회로(110A, 110B)를 갖는 2개의 레벨 변환부(104A, 104B)를 구비하는 점이다.

본 실시예의 레벨 변환 회로(12)에서는, 전류 미러형의 증폭 회로(500)의 출력 노드 NO501로부터 출력 전위 VOUT이 출력된다. 출력 전위 VOUT는 전원 전위 VDD와 소정의 전위 VEE와의 사이에서 변화한다. 본 실시예의 제어 회로(110)의 구체예는, 도 24 내지 도 26에 도시한 회로 등이 있다.

또, 제9 및 제10 실시예의 레벨 변환부(101 및 104) 대신에, 제5 실시예의 레벨 변환부(105), 제6 실시예의 레벨 변환부(106)를 이용해도 된다. 또한, 제7 실시예의 레벨 변환부(207), 제8 실시예의 레벨 변환부(308)를 이용해도 되지만, 이 때에는, 레벨 변환부의 출력 노드 NO1, NO2를 각각 차동 증폭 회로의 n 채널 MOSFET(502, 504)의 게이트에 접속하면 된다.

실시예13.

도 42는 제13 실시예에서의 레벨 변환 회로의 구성을 도시하는 회로도이다. 이 레벨 변환 회로(13)는 페어형 레벨 변환 회로로서, 2개의 레벨 변환부(101A, 101B) 및 4개의 인버터 INV1A, INV2A, INV1B, INV2B를 구비한다.

레벨 변환부(101A, 101B)의 구성은, 도 5의 레벨 변환부(101)의 구성과 마찬가지이다. 레벨 변환부(101A)의 n 채널 MOSFET(12)의 소스, 레벨 변환부(101B)의 p 채널 MOSFET(11)의 게이트는 입력 신호 CLK1을 받는 입력 노드 IA에 접속된다. 레벨 변환부(101A)의 p 채널 MOSFET(11)의 게이트, 레벨 변환부(101B)의 n 채널 MOSFET(12)의 소스는 입력 신호 CLK2를 받는 입력 노드 IB에 접속된다.

본 실시예의 레벨 변환 회로(13)에서는, 입력 신호 CLK1, CLK2가 레벨 변환된 출력 신호 VOUT1, VOUT2가 출력된다. 출력 전위 VOUT1, VOUT2는 전원 전위 VDD와 접지 전위와의 사이에서 변화한다.

또, 본 실시예의 레벨 변환부(101)로서, 제4 실시예의 레벨 변환부(104), 제5 실시예의 레벨 변환부(105), 제6 실시예의 레벨 변환부(106)를 이용해도 된다.

실시예14.

도 43은, 본 발명의 레벨 변환 회로를 이용한 액정 표시 장치의 일례를 도시하는 블록도이다. 이 장치에서는, 유리 기판(600) 위에 복수개의 주사 전극 Y1, Y2, …Yn 및 복수개의 데이터 전극 X1, X2, …Xm이 상호 교차하도록 배치되어 있다. 여기서, n 및 m은 각각 임의의 정수이다. 또, 유리 기판(600) 대신에 플라스틱 등으로 이루어지는 기판을 이용해도 된다. 복수개의 주사 전극 Y1∼Yn과 복수 개의 데이터 전극 X1∼Xm과의 교차부에는 박막 트랜지스터(601)를 개재하여 액정 소자(602)가 형성된다. 박막 트랜지스터(601)는, 예를 들면 비정질 실리콘을 레이저 어닐링법 등에 의해 결정화하는 것에 의해 얻어진 다결정 실리콘에 의해 형성된다.

유리 기판(600) 위에는 주사선 구동 회로(603), 데이터선 구동 회로(604) 및 전압 변환 회로(700)가 형성되어 있다. 주사 전극 Y1∼Yn은 주사선 구동 회로(603)와 접속되고, 데이터 전극 X1∼Xm은 데이터선 구동 회로(604)에 접속되어 있다. 전압 변환 회로(700)는 외부 제어 회로(605)로부터 제공되는 상보로 변화하는 소 진폭의 두개의 기본 클럭 신호를 그것과는 상이한 전압의 클럭 신호로 레벨 변환하고, 주사선 구동 회로(603) 및 데이터선 구동 회로(604)에 제공한다.

도 44는, 도 43의 액정 표시 소자에 이용되는 전압 변환 회로(700)의 구성을 도시하는 블록도이다. 이 전압 변환 회로(700)에서, 유리 기판(600) 위에 승압 전원 회로(701), 음 전원 회로(702) 및 제1∼제4 레벨 변환 회로(703, 704, 705, 706)가 형성되어 있다. 제1 레벨 변환 회로(703)에는 외부 전원 전압 8V 및 3V가 제공된다. 내부 회로는 도 43의 주사선 구동 회로(603) 및 데이터선 구동 회로(604)이고, 0∼8V, 0∼12V, -3∼8V, 3∼12V의 4가지의 전압 범위의 신호를 입력한다고 가정한다.

제1 레벨 변환 회로(703)는 도 43의 외부 제어 회로(605)로부터 제공되는 기본 클럭 신호를 0V 내지 8V의 범위에서 변화하는 신호로 레벨 변환하고, 내부 회로 및 제2∼제4 레벨 변환 회로(704, 705, 706)로 제공한다. 제2 레벨 변환 회로(704)는 제1 레벨 변환 회로(703)로부터 제공되는 신호를 승압 전원 회로(701)의 전원 전압에 기초하여 0 내지 12V의 범위에서 변화하는 신호로 레벨 변환하고, 내부 회로 및 제4 레벨 변환 회로(706)로 제공한다. 제3 레벨 변환 회로(705)는 제1 레벨 변환 회로(703)로부터 제공되는 신호를 음 전원 회로(702)의 음의 전원 전압에 기초하여 -3V 내지 8V의 범위에서 변화하는 신호로 레벨 변환하고, 내부 회로로 제공한다. 제4 레벨 변환 회로(706)는 제2 레벨 변환 회로(704)로부터 제공되는 신호를 음 전원 회로(702)의 음의 전원 전압에 기초하여 -3V 내지 12V의 범위에서 변화하는 신호로 레벨 변환하여, 내부 회로로 제공한다.

제1∼제4 레벨 변환 회로(703, 704, 705, 706)로서, 제1∼제13 실시예의 레벨 변환 회로(1∼13) 중 어느 하나가 이용된다. 그에 의해, 도 43의 액정 표시 장치는 제조 공정에서의 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압의 변동이 큰 경우에도 높은 정확도로 동작할 수 있음과 함께, 고속 동작, 저소비 전력화, 소면적화 및 고정밀화가 가능하게 된다.

실시예15.

도 45는 본 발명의 레벨 변환 회로를 이용한 유기 일렉트로 루미네센스 장치의 일례를 도시하는 블록도이다. 이 유기 일렉트로 루미네센스 장치에서는, 유리 기판(610) 위에 복수개의 주사 전극 Y1, Y2, …Yn 및 복수개의 데이터 전극 X1, X2, …Xm이 상호 교차하도록 배치되어 있다. 또, 유리 기판(610) 대신에 플라스틱 등으로 이루어지는 기판을 이용해도 된다. 복수개의 주사 전극 Y1∼Yn과 복수개의 데이터 전극 X1∼Xm과의 교차부에는 박막 트랜지스터(611 및 612)를 개재하여 유기 일렉트로 루미네센스 소자(613)가 형성된다. 박막 트랜지스터(611, 612)는, 예를 들면 비정질 실리콘을 레이저 어닐링법 등에 의해 결정화하는 것에 의해 얻어진 다결정 실리콘에 의해 형성된다.

유리 기판(610) 위에는 주사선 구동 회로(614), 데이터선 구동 회로(615) 및 전압 변환 회로(710)가 형성되어 있다. 주사 전극 Y1∼Yn은 주사선 구동 회로(614)와 접속되고, 데이터 전극 X1∼Xm은 데이터선 구동 회로(615)에 접속되어 있다. 전압 변환 회로(710)는 외부 제어 회로(616)로부터 제공되는 상보로 변화하는 소 진폭의 두개의 기본 클럭 신호를 그것과는 상이한 전압의 클럭 신호로 레벨 변환하고, 주사선 구동 회로(614) 및 데이터선 구동 회로(615)에 제공한다. 전압 변환 회로(710)의 구성은 도 44에 도시한 전압 변환 회로(700)의 구성과 마찬가지이다.

전압 변환 회로(710)에는, 제1∼제13 실시예의 레벨 변환 회로(1∼13) 중 어느 하나가 이용된다. 그에 의해, 도 45의 유기 일렉트로 루미네센스 장치는 제조 공정에서의 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압의 변동이 큰 경우에도 높은 정확도로 동작할 수 있음과 함께, 고속 동작, 저소비 전력화, 소면적화 및 고정밀화가 가능하게 된다.

실시예16.

도 46은 실시예에 따른 레벨 변환 회로를 이용한 센서 장치의 일례를 도시하는 블록도이다. 이 센서 장치에서는 유리 기판(620) 위에, 복수개의 주사 전극 Y1, Y2, …Yn 및 복수개의 데이터 전극 X1, X2, …Xm이 상호 교차하도록 배치되어 있다. 또, 유리 기판(620) 대신에 플라스틱 등으로 이루어지는 기판을 이용해도 된다. 복수개의 주사 전극 Y1∼Yn과 복수개의 데이터 전극 X 1∼Xm과의 교차부에는 박막 트랜지스터(621)을 개재하여 센서(622)가 형성되어 있다. 박막 트랜지스터(621)는, 예를 들면 비정질 실리콘을 레이저 어닐링법 등에 의해 결정화하는 것에 의해 얻어진 다결정 실리콘에 의해 형성된다. 센서(622)로서는, 예를 들면 수광 소자를 이용할 수 있다. 이 경우에는, 이미지 센서가 구성된다. 또한, 센서(622)로서, 압력차를 저항 또는 정전 용량에 의해 검지하는 압력 센서를 이용해도 된다. 이 경우에는, 물체의 표면 거칠기를 검지하는 표면 거칠기 센서, 지문 등의 문양을 검지하는 문양 검지 센서 등이 구성된다.

유리 기판(620) 위에는 주사선 구동 회로(623), 데이터선 구동 회로(624) 및 전압 변환 회로(720)가 형성되어 있다. 주사 전극 Y1∼Yn은 주사선 구동 회로(623)와 접속되고, 데이터 전극 X1∼Xm은 데이터선 구동 회로(624)에 접속되어 있다. 전압 변환 회로(720)는 외부 제어 회로(625)로부터 제공되는 상보로 변화하는 소 진폭의 두개의 기본 클럭 신호를 그것과는 상이한 전압의 클럭 신호로 레벨 변환하고, 주사선 구동 회로(623) 및 데이터선 구동 회로(624)에 제공한다. 전압 변환 회로(720)의 구성은 도 44에 도시한 전압 변환 회로(700)의 구성과 마찬가지이다.

전압 변환 회로(720)에는 제1∼제13 실시예의 레벨 변환 회로(1∼13) 중 어느 하나가 이용된다. 그에 의해, 도 46의 센서 장치는 제조 공정에서의 p 채널 MOSFET 및 n 채널 MOSFET의 임계값 전압의 변동이 큰 경우에도 높은 정확도로 동작 할 수 있음과 함께, 고속 동작, 저소비 전력화, 소면적화 및 고정밀화가 가능하게 된다.

이상, 본 발명을 실시예를 기초하여 설명하였다. 이들 실시예는 예시로서, 이들 각 구성 요소의 조합에 다양한 변형예가 가능하며, 또한 그러한 변형예도 본 발명의 범위에 있는 것은 당업자가 이해할 수 있는 부분이다.

이상과 같이, 본 발명에 따르면, 안정 동작, 고속 동작, 전력 절약화, 고정밀 화 중 적어도 어느 하나에서 유리한 레벨 변환 회로를 제공할 수 있다.

Claims

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전원 전압이 인가되는 전원 노드와 제1 출력 노드와의 사이에 접속된 제1 도전형의 제1 트랜지스터와,

제1 입력 신호가 입력되는 제1 입력 노드와 상기 제1 출력 노드와의 사이에 접속된 제2 도전형의 제2 트랜지스터와,

상기 전원 노드와 제1 출력 노드와는 다른 제2 출력 노드와의 사이에 접속된 제1 도전형의 제3 트랜지스터와,

제2 입력 신호가 입력되는 제2 입력 노드와 상기 제1 출력 노드와는 다른 제2 출력 노드와의 사이에 접속된 제2 도전형의 제4 트랜지스터를 구비하고,

상기 제2 및 제4 트랜지스터의 제어 전극은 상기 전원 노드와 접속되고, 상기 제1 트랜지스터의 제어 전극은 상기 제1 출력 노드와는 다른 제2 출력 노드에 접속되며, 상기 제3 트랜지스터의 제어 전극은 상기 제1 출력 노드에 접속되고, 상기 제1 또는 상기 제1 출력 노드와는 다른 제2 출력 노드로부터 출력 신호가 추출되는 것을 특징으로 하는 레벨 변환 회로.
전원 전압이 인가되는 전원 노드와 제1 출력 노드와의 사이에 접속된 제1 도전형의 제1 트랜지스터와,

제1 입력 신호가 입력되는 제1 입력 노드와 상기 제1 출력 노드와의 사이에 접속된 제2 도전형의 제2 트랜지스터와,

상기 전원 노드와 상기 제1 출력 노드와는 다른 제2 출력 노드와의 사이에 접속된 제1 도전형의 제3 트랜지스터와,

제2 입력 신호가 입력되는 제2 입력 노드와 상기 제1 출력 노드와는 다른 제2 출력 노드와의 사이에 접속된 제2 도전형의 제4 트랜지스터를 구비하고,

상기 제2 트랜지스터의 제어 전극은 상기 제1 출력 노드와는 다른 제2 출력 노드에 접속되고, 상기 제4 트랜지스터의 제어 전극은 상기 제1 출력 노드에 접속되고, 상기 제1 및 제3 트랜지스터의 제어 전극은 각각 상기 제2 및 제1 입력 노드에 접속되고, 상기 제1 또는 상기 제1 출력 노드와는 다른 제2 출력 노드로부터 출력 신호가 추출되는 것을 특징으로 하는 레벨 변환 회로.
제9항 또는 제10항에 있어서,

상기 전원 전압은 상기 제1 및 제2 트랜지스터 각각에 대하여 단일 또는 개별로 제공되고, 제1 트랜지스터에 대응하는 전원 전압은 상기 제1 입력 신호의 하이 레벨보다도 높은 값으로 설정되고, 제2 트랜지스터에 대응하는 전원 전압은 상 기 제2 입력 신호의 하이 레벨보다도 높은 값으로 설정되고, 이들 전원 전압과 상기 제1 입력 신호 및 제2 입력 신호의 전압의 차에 응하여 상기 제1 내지 제4 트랜지스터의 온 상태의 정도가 제어되고, 제1 입력 신호가 상기 전원 전압에 대응한 상기 출력 신호로 변환되는 것을 특징으로 하는 레벨 변환 회로.
제9항에 있어서,

상기 제2 및 제4 트랜지스터의 제어 전극은, 상기 전원 전압을 소정량 강하하는 제어 회로를 개재하여 상기 전원 노드에 접속되는 것을 특징으로 하는 레벨 변환 회로.
제10항에 있어서,

상기 제1 및 제3 트랜지스터의 제어 전극은, 상기 제2 입력 노드의 전압을 소정량 증가하는 제어 회로를 개재하여 상기 제2 입력 노드에 접속되는 것을 특징으로 하는 레벨 변환 회로.
제9항, 제10항, 제12항, 제13항 중 어느 한 항에 있어서,

상기 제2 입력 신호로서, 소정의 참조 전압 신호가 입력되는 것을 특징으로 하는 레벨 변환 회로.
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입력 신호의 진폭보다도 전위차가 큰 제1 전원 전압과 소정 전압사이에, 제1 및 제2 트랜지스터를, 이들 온 저항에 의해 상기 제1 전원 전압과 소정 전압이 저항 분할되도록 이 순서로 직렬로 배치하고,

상기 입력 신호의 반전 신호의 진폭보다도 전위차가 큰 제2 전원 전압과 소정 전압사이에, 제3 및 제4 트랜지스터를, 이들 온 저항에 의해 상기 제2 전원 전압과 소정 전압이 저항 분할되도록 이 순서로 직렬로 배치하고,

상기 입력 신호가 하이 레벨일 때 상기 제1 트랜지스터와 제4 트랜지스터가 강한 온 상태가 됨과 함께, 상기 제2 트랜지스터와 제3 트랜지스터가 약한 온 상태 또는 오프 상태로 되도록 구성하고,

상기 입력 신호가 로우 레벨일 때 상기 제2 트랜지스터와 제3 트랜지스터가 강한 온 상태가 됨과 함께, 상기 제1 트랜지스터와 제4 트랜지스터가 약한 온 상태 또는 오프 상태로 되도록 구성하고,

상기 제1과 제2 트랜지스터에 의한 저항 분할에 의해 발생한 중간 전위를 상기 제3과 제4 트랜지스터 중 어느 한 제어에 이용하고, 상기 제3과 제4 트랜지스터에 의한 저항 분할에 의해 발생한 중간 전위를 상기 제1과 제2 트랜지스터 중 어느 한 제어에 이용하고, 이들 중간 전위의 한쪽을 출력 신호로서 추출하도록 배치한 것을 특징으로 하는 레벨 변환 회로.
제20항에 있어서,

상기 입력 신호가 하이 레벨일 때, 이 입력 신호와 각각 상기 제1, 제2 전원 전압의 전위차에 의해 상기 제2 트랜지스터와 제3 트랜지스터가 약한 온 상태 또는 오프 상태로 되도록 구성하고,

상기 입력 신호가 로우 레벨일 때, 이 입력 신호의 반전 신호와 각각 상기 제1, 제2 전원 전압의 전위차에 의해 상기 제1 트랜지스터와 제4 트랜지스터가 약한 온 상태 또는 오프 상태로 되도록 구성한 것을 특징으로 하는 레벨 변환 회로.
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제1 전원 전압이 인가되는 제1 전원 노드와 제1 출력 노드와의 사이에 접속된 p 채널 전계 효과 트랜지스터인 제1 트랜지스터와,

제1 입력 신호가 입력되는 제1 입력 노드와 상기 제1 출력 노드와의 사이에 접속된 n 채널 전계 효과 트랜지스터인 제2 트랜지스터와,

제2 전원 전압이 인가되는 제2 전원 노드와 상기 제1 출력 노드와는 다른 제2 출력 노드와의 사이에 접속된 p 채널 전계 효과 트랜지스터인 제3 트랜지스터와,

제2 입력 신호가 입력되는 제2 입력 노드와 상기 제1 출력 노드와는 다른 제2 출력 노드와의 사이에 접속된 n 채널 전계 효과 트랜지스터인 제4 트랜지스터를 구비하고,

상기 제2 및 제4 트랜지스터의 게이트는 각각 상기 제1 또는 제2 전원 노드의 한쪽과 접속되어, 상기 제1 트랜지스터의 게이트는 상기 제1 출력 노드와는 다른 제2 출력 노드에 접속되고, 상기 제3 트랜지스터의 게이트는 상기 제1 출력 노드에 접속되며, 상기 제1 또는 상기 제1 출력 노드와는 다른 제2 출력 노드로부터 출력 신호가 추출되는 것을 특징으로 하는 레벨 변환 회로.
제23항에 있어서,

상기 제2 및 제4 트랜지스터의 게이트는 각각 상기 제1 또는 제2 전원 전압을 강하하는 제어 회로를 개재하여 상기 제1 또는 제2 전원 노드의 한쪽과 접속되는 것을 특징으로 하는 레벨 변환 회로.
제1 전원 전압이 인가되는 제1 전원 노드와 제1 출력 노드와의 사이에 접속된 p 채널 전계 효과 트랜지스터인 제1 트랜지스터와,

제1 입력 신호가 입력되는 제1 입력 노드와 상기 제1 출력 노드와의 사이에 접속된 n 채널 전계 효과 트랜지스터인 제2 트랜지스터와,

제2 전원 전압이 인가되는 제2 전원 노드와 상기 제1 출력 노드와는 다른 제2 출력 노드와의 사이에 접속된 p 채널 전계 효과 트랜지스터인 제3 트랜지스터와,

제2 입력 신호가 입력되는 제2 입력 노드와 상기 제1 출력 노드와는 다른 제2 출력 노드와의 사이에 접속된 n 채널 전계 효과 트랜지스터인 제4 트랜지스터를 구비하고,

상기 제2 트랜지스터의 게이트는 상기 제1 출력 노드와는 다른 제2 출력 노드에 접속되고, 상기 제4의 트랜지스터의 게이트는 상기 제1 출력 노드에 접속되며, 상기 제1 및 제3 트랜지스터의 게이트는 각각 상기 제2 및 제1 입력 노드에 접속되고, 상기 제1 또는 상기 제1 출력 노드와는 다른 제2 출력 노드로부터 출력 신호가 추출되는 것을 특징으로 하는 레벨 변환 회로.
제23항 또는 제25항에 있어서,

상기 제2 입력 신호로서, 소정의 참조 전압 신호가 입력되는 것을 특징으로 하는 레벨 변환 회로.
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제9항, 제10항, 제12항, 제13항, 제20항, 제21항, 제23항 내지 제25항 중 어느 한 항에 있어서,

접지 전압을 VG, 상기 전원 전압을 VDD로 표기할 때, 상기 출력 신호는 목표 전압 Vm=(VG+ VDD)/2를 그 진폭의 중심에 두도록 조정되는 것을 특징으로 하는 레벨 변환 회로.
제28항에 있어서,

상기 목표 전압 Vm을 동작 중심점에 두고, 또한 그 출력의 진폭이 상기 접지 전압 부근으로부터 상기 전원 전압 부근까지 커버하는 버퍼 회로를 더 구비하고,

이 버퍼 회로에 상기 출력 신호를 통과시키는 것에 의해 정형된 수정 출력 신호를 얻는 것을 특징으로 하는 레벨 변환 회로.
제9항, 제10항, 제12항, 제13항, 제20항, 제21항, 제23항 내지 제25항 중 어느 한 항에 있어서,

상기 트랜지스터는, 다결정 실리콘에 의해 형성되는 것을 특징으로 하는 레벨 변환 회로.
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삭제
제11항에 있어서,

상기 제2 입력 신호로서, 소정의 참조 전압 신호가 입력되는 것을 특징으로 하는 레벨 변환 회로.