KR100638998B1 - 반도체회로 - Google Patents
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Abstract
본 발명은 트랜지스터의 임계값 전압의 변동에 기인하여 상기 트랜지스터의 오프리크 전류가 증대하는 것을 제한하기 위한 반도체 회로에 관한 것이다.
회로 블록(20)에 있어서, 스탠바이 상태일 때 OFF 되는 PM0S 트랜지스터 (QP2, QP4)는 그 소스가 제 3 전원선(Vcci)에 접속된다. 또, 회로 블록(20)에 있어서, 스탠바이 상태일 때 OFF 되는 NMOS 트랜지스터(QNl, QN3, QN5)는 그 소스가 제 4 전원선(Vssi)에 접속된다. 상기 제 3 및 제 4 전원선(Vcci, Vssi)의 각 전압은 전원 제어회로(10)에 의해 상기 트랜지스터의 임계값 전압의 변동에 따라 변하도록 제어되므로 상기 트랜지스터의 게이트-소스간 전압(Vgs)과 상기 트랜지스터의 임계값 전압(Vt)의 차이 전압(Vgs-Vt)을 일정값으로 보유할 수 있고, 그 결과, 회로 블록(20)의 스탠바이 상태에 있어서의 상기 트랜지스터의 오프리크 전류는 작고 또한 일정값으로 제한된다.
Description
본 발명은 반도체 회로, 특히 미세한 소자로 구성된 고속이고 저 소비 전력의 반도체 회로의 개량에 관한 것이다.
최근, 휴대기기 등의 급속한 보급에 따라 LSI의 저 소비 전력화가 요망되고 있다. 저 소비 전력형 LSI를 실현하기 위하여 내부 전원 전압의 저하가 진행되고 있으나, 내부 전원 전압을 저하시키면 회로의 동작속도의 급속한 저하를 초래한다. 이 문제를 해결하는 유효한 방법으로서, 트랜지스터의 저 임계값(Low-Vt)화를 들 수 있다. 그러나 트랜지스터의 저 임계값 화를 행하면 상기 트랜지스터를 흐르는 전류가 증대하여 동작속도를 빠르게 하는 것이 가능하지만, 스탠바이시 또는 액티브시의 오프 리크 전류가 증가하는 결점이 생긴다. 또, 트랜지스터의 제조 프로세스의 변동에 기인하여 트랜지스터의 임계값 전압에 불균형이 생기면 그 불균형 폭은 작은 값의 임계값 전압에 대하여 크게 영향을 준다는 새로운 문제가 나타난다.
상기 스탠바이시의 오프 리크 전류의 증가라는 문제에 관해서는, 예컨대 일본국 특개평 6-208790호 공보에 개시된 바와 같이 스탠바이시에 차단되는 트랜지스터에 대하여, 그 소스 노드의 전위를 누설전류가 감소하는 방향으로 변화시킴으로써, 스탠바이시에 회로에 흐르는 누설 전류를 작게 하는 기술이 있다.
그러나, 상기 종래의 기술에서는 트랜지스터의 임계값 전압은 일정값 이라고 가정하여 트랜지스터의 소스 노트의 전위를 변화시키고 있기 때문에, 제조 프로세스의 변동이나, 제품의 사용 시에 있어서의 온도 변화에 따라 트랜지스터의 임계값 전압의 불균형이 생기고, 그 임계값 전압이 커지면 회로의 동작속도가 늦어지는 한편, 그 임계값 전압이 작아지면 트랜지스터의 오프 리크 전류가 증가한다는 중대한 문제가 발생된다.
본 발명의 제 1 목적은 트랜지스터의 임계값 전압의 불균형에 기인하는 누설 전류의 증가나 동작속도의 저하를 억제하는 반도체 회로를 제공하는 것에 있다.
또, 본 발명의 제 2 목적은 회로의 스탠바이시뿐만 아니라, 액티브시에도 트랜지스터의 누설 전류를 저감할 수 있는 반도체 회로를 제공하는 것에 있다.
상기 제 1의 목적을 달성하기 위하여 본 발명에서는 트랜지스터의 누설 전류가 그 트랜지스터의 게이트-소스간 전압(Vgs)과 그 트랜지스터의 임계값 전압(Vt)의 차이 전압(Vgs-Vt)에 비례하는 것 때문에 상기 임계값 전압(Vt)이 변동하는 데 따라 상기 게이트-소스간 전압(Vgs)을 변환시키는 것 즉, 상기 트랜지스터의 소스 전압(전원전압)을 변화시킴으로써 트랜지스터의 오프 리크 전류를 작고 또한 일정값으로 유지하는 것으로 한다.
또, 상기 제 2의 목적을 달성하기 위하여 본 발명은 회로의 액티브 상태일 때 그 일부 기간을 강제적으로 저 소비 전력인 상태로 제어하는 것으로 한다.
즉, 청구항 1 기재의 발명의 반도체 회로는, 액티브 상태와 스탠바이 상태로 절환(switching)되는 반도체 회로에 있어서, 상기 스탠바이 상태일 때 차단하는 트랜지스터와, 상기 트랜지스터에 접속되는 전원선과, 상기 전원선의 전압을 상기 트랜지스터의 임계값 전압의 변동에 따라 변화시키도록 제어하는 전원 제어회로를 포함한 것을 특징으로 한다.
청구항 2 기재의 발명은, 상기 청구항 1 기재의 반도체 회로에 있어서, 상기 전원 제어회로는 상기 트랜지스터의 제조 프로세스의 변동에 따른 상기 트랜지스터의 임계값 전압의 변동에 따라 상기 전원선의 전압을 변화시키도록 제어하는 것을 특징으로 한다.
청구항 3 기재의 발명은, 상기 청구항 1 기재의 반도체 회로에 있어서, 상기 전원 제어회로는 상기 트랜지스터의 임계값 전압을 모니터하는 임계값 전압 검출용 트랜지스터를 포함하는 것을 특징으로 한다.
청구항 4 기재의 발명은, 상기 청구항 1 기재의 반도체 회로에 있어서, 상기 전원 제어회로는 상기 트랜지스터의 게이트-소스간 전압(Vgs)과 상기 트랜지스터의 임계값 전압(Vt)의 차이 전압(Vgs-Vt)이 항상 일정값이 되도록 상기 전원선의 전압을 변화시키는 것을 특징으로 한다.
청구항 5 기재의 발명은, 상기 청구항 1 기재의 반도체 회로에 있어서, 상기 전원선의 기준전압 레벨은 상기 액티브 상태와 스탠바이 상태에서 다른 전압 값으로 설정되고 있는 것을 특징으로 한다.
청구항 6 기재의 발명의 반도체 회로는 제 1 및 제 2 전원선과, 제 3 및 제 4 전원선과, 상기 제 1, 제 2, 제 3 및 제 4 전원선에 접속되는 회로 블록과, 상기 회로 블록에 내장되어 상기 제 3 및 제 4 전원선의 어느 한쪽에 접속되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 제 3 전원선의 전압을 상기 제 1 전원선의 전압을 기준으로 하여 상기 PMOS 트랜지스터의 임계값 전압의 변동에 맞추어 변화시키는 동시에, 상기 제 4 전원선의 전압을 상기 제 2 전원선의 전압을 기준으로 하여 상기 NMOS 트랜지스터의 임계값 전압의 변동에 맞추어 변화시키는 전원 제어 회로를 포함한 것을 특징으로 한다.
청구항 7 기재의 발명은, 상기 청구항 6 기재의 반도체 회로에 있어서, 상기 전원 제어회로는 상기 제 3 전원선의 전압을 상기 PMOS 트랜지스터의 게이트-소스간 전압과 상기 PMOS 트랜지스터의 임계값 전압의 차이 전압이 항상 일정값이 되도록 변화시키는 동시에, 상기 제 4 전원선의 전압을 상기 NMOS 트랜지스터의 게이트-소스간 전압과 상기 NMOS 트랜지스터의 임계값 전압의 차이 전압이 항상 일정값이 되도록 변화시키는 것을 특징으로 한다.
청구항 8 기재의 발명은, 상기 청구항 6 기재의 반도체 회로에 있어서, 상기 제 3 및 제 4 전원선의 기준전압 레벨은 각각 상기 액티브 상태와 스탠바이 상태에서 다른 전압 값으로 설정되어 있는 것을 특징으로 한다.
청구항 9 기재의 발명의 반도체 회로는, 액티브 상태와 스탠바이 상태로 절환되는 회로 블록을 갖는 반도체 회로에 있어서, 상기 스탠바이 상태일 때, 상기 반도체 회로를 상기 액티브 상태보다도 저 소비 전력으로 하는 저 소비 전력화 회로와, 상기 액티브 상태일 때, 그 액티브 상태의 기간의 일부 기간을 강제적으로 상기 저 소비 전력화 회로에 의해 저 소비 전력으로 된 스탠바이 상태와 같은 의사 스탠바이 상태로 하는 의사 스탠바이화 회로를 포함한 것을 특징으로 한다.
청구항 10 기재의 발명은, 상기 청구항 9 기재의 반도체 회로에 있어서, 상기 회로 블록은 상기 스탠바이 상태에서 차단하는 트랜지스터를 갖고, 상기 트랜지스터에 접속되는 전원선이 설치되며, 상기 저 소비 전력화 회로는 상기 스탠바이 상태일 때, 상기 전원선의 전압을 상기 트랜지스터의 임계값 전압의 변동에 따라 변화시키도록 제어하는 전원 제어회로를 갖는 것을 특징으로 한다.
청구항 11 기재의 발명은, 상기 청구항 10 기재의 반도체 회로에 있어서, 상기 전원 제어회로는 상기 회로 블록의 상기 트랜지스터의 게이트-소스간 전압(Vgs)과 상기 트랜지스터의 임계값 전압(Vt)의 차이 전압(Vgs-Vt)이 항상 일정값이 되도록 상기 전원선의 전압을 변화시키는 것을 특징으로 한다.
청구항 12 기재의 발명은, 상기 청구항 9, 10 또는 11 기재의 반도체 회로에 있어서, 상기 의사 스탠바이화 회로는 세트 신호를 생성하는 신호 생성회로와, 상기 회로 블록이 액티브 상태일 때, 상기 신호 생성회로의 세트 신호를 받지 않게 되었을 때, 상기 회로 블록을 강제적으로 상기 의사 스탠바이 상태로 하는 세트 회로를 포함한 것을 특징으로 한다.
청구항 13 기재의 발명은, 상기 청구항 9 기재의 반도체 회로에 있어서, 상기 의사 스탠바이 상태일 때, 상기 의사 스탠바이 상태 직전에 상기 회로 블록으로부터 출력된 신호의 값을 보유하는 신호 보유회로를 포함하는 것을 특징으로 한다.
청구항 14 기재의 발명은, 상기 청구항 13 기재의 반도체 회로에 있어서, 상기 신호 보유회로는 상기 액티브 상태일 때, 상기 회로 블록의 출력신호를 보유하기 위한 래치신호를 생성하는 신호 생성회로와, 상기 신호 생성회로의 래치 신호를 받아 상기 회로 블록의 출력신호를 래치 하는 래치회로를 포함하는 것을 특징으로 한다.
청구항 15 기재의 발명은, 상기 청구항 10 기재의 반도체 회로에 있어서, 상기 전원선의 기준 전압 레벨은 상기 액티브 상태와 스탠바이 상태에서 다른 전압 값으로 설정되어 있는 것을 특징으로 한다.
청구항 16 및 17 기재의 발명은, 상기 청구항 12 또는 14 기재의 반도체 회로에 있어서, 상기 신호 생성회로는 상기 회로 블록으로의 입력신호를 입력하고, 이 입력신호에 기초하여 세트신호 또는 래치신호를 생성하는 것을 특징으로 한다.
상기 구성에 의해, 청구항 1 내지 청구항 8 기재의 발명에서는 스탠바이 상태일 때 차단하는 트랜지스터에 접속되는 전원선의 전압이 상기 트랜지스터의 임계값 전압의 변동에 따라 변화되므로 상기 트랜지스터의 임계값 전압이 제조 프로세스의 변동에 기인하여 변동하더라도 상기 트랜지스터의 게이트-소스간 전압을 일정값으로 보유할 수 있고, 따라서, 스탠바이 상태에 있어서의 상기 트랜지스터의 오프 리크 전류를 작게 또한 작은 값으로 억제할 수 있다.
또, 청구항 9 내지 청구항 17 기재의 발명에서는 회로의 액티브 상태일 때에는 그 액티브 상태의 기간의 일부 기간이 의사 스탠바이화 회로에 의하여 강제적으로 저 소비 전력인 스탠바이 상태와 같은 의사 스탠바이 상태로 되므로, 이 액티브 상태에 있어서도 저 소비 전력화를 도모할 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
( 실시예 )
이하, 본 발명의 실시예를 도면을 참조하여 설명하기로 한다.
( 제 1 실시예 )
도 1은 본 발명에 의한 제 1 실시예의 반도체 회로를 나타낸다.
도 1에 있어서, Vcc는 예를 들면, 1.0V의 전압을 갖는 제 1 전원선, Vss는 접지선인 제 2 전원선, Vcci는 제 3 전원선, Vssi는 제 4 전원선이다. CS는 칩 활성화 신호, INV1~INV5는 인버터 회로로서, 각각, 1개의 PMOS 트랜지스터(QP1~QP5)와, 1개의 NMOS 트랜지스터(QN1~QN5)를 직렬 접속하여 이루어진다.
20은 회로 블록으로서, 입력신호(IN)와 칩 활성화 신호(CS)의 논리곱을 취하는 논리곱 회로(25)와, 인버터 회로(INV1~INV5)를 종속 접속시킨 회로로 구성된다. 논리곱 회로(25)는 칩 활성화 신호(CS)가 하이 레벨일 때, 입력신호(IN)를 최초단의 인버터 회로(INV1)에 입력하여, 회로 블록(20)을 액티브 상태로 하는 한편, 칩 활성화 신호(CS)가 로우 레벨일 때, 입력신호(IN)가 최초단의 인버터 회로(INV1)에 입력되는 것을 저지하여, 회로 블록(20)을 스탠바이 상태로 한다.
본 실시예에서는 인버터 회로(INV1~INV5)를 예로 들어 설명하지만, 적어도 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성되는 어떠한 논리회로를 이용하여도 된다.
회로 블록(20) 내의 각 단의 인버터 회로(INV1~INV5)에 있어서, 회로 블록(20)이 스탠바이 상태인 경우, 즉 칩 활성화신호(CS)가 로우 레벨일 때 논리곱 회로(25)의 출력은 로우 레벨로 되어 제 1 단, 제 3 단 및 제 5 단의 인버터 회로(INV1, INV3, INV5)의 입력신호는 로우 레벨로 되는 한편, 제 2 단 및 제 4 단의 인버터 회로(INV2, INV4)의 입력신호는 하이 레벨로 된다. 따라서, 스탠바이 상태의 경우에는, NMOS 트랜지스터(QN1, QN3, QN5)와 PMOS 트랜지스터(QP2, QP4)가 오프 된다. 이들의 NMOS 트랜지스터(QN1, QN3, QN5)의 게이트-소스간 전압(Vgs)을 변경하기 위하여 이들의 NMOS 트랜지스터의 소스에는 제 4 전원선(Vssi)이 접속된다. 또, 이들의 PMOS 트랜지스터(QP2, QP4)의 게이트-소스간 전압(Vgs)을 변경하기 위하여 이들의 PMOS 트랜지스터의 소스에는 제 3 전원선(Vcci)이 접속된다.
제 3 전원선(Vcci)의 전압 및 제 4 전원선(Vssi)의 전압을 변화시키기 위하여 전원 제어회로(10)가 설치된다. 이 전원 제어회로(10)는 제 1 전원선(Vcc), 제 2 전원선(Vss) 및 칩 활성화 신호(CS)를 입력하고, 트랜지스터(QP1~QP5, QN1~QN5)의 임계값 전압(Vt)과, 칩 활성화 신호(CS)에 의해 결정되는 스탠바이 상태 또는 액티브 상태에 따라 제 3 전원선(Vcci) 및 제 4 전원선(Vssi)의 각 전압을 제어한다.
도 3은 전원 제어회로(10)에 의해 제어도는 제 3 전원선(Vcci) 및 제 4 전원선(Vssi)의 전압 파형도를 나타낸다. 도 3의 (a)에 도시된 바와 같이, 제 3 전원선(Vcci)의 기준전압 레벨은 액티브 상태에서는 제 1 전원선(Vcc)의 전압과 같게 제어되고, 스탠바이시에는 누설 전류를 감소시키기 위하여 액티브 상태에서의 기준전압 레벨보다도 미소 전압 낮은 기준전압 레벨로 제어된다. 한편, 제 4 전원선(Vssi)의 기준전압 레벨은, 액티브 상태에서는 제 2 전원선(Vss)의 전압과 같게 제어되고, 스탠바이시에는 누설 전류를 감소시키기 위하여 액티브 상태에서의 기준전압 레벨보다도 미소전압 높은 기준전압 레벨로 제어된다. 이상의 구성에 의해, 스탠바이 상태에서 오프되는 트랜지스터(QN1, QN3, QN5, QP2, QP4)의 게이트-소스간 전압(Vgs)은 액티브 상태의 게이트-소스간 전압보다 작은 값으로 되고, 이 값(Vgs)과 트랜지스터의 임계값 전압(Vt)의 차이 전압(Vgs-Vt)도 작은 값으로 된다. 따라서, 차이 전압에 비례하여 흐르는 트랜지스터의 누설 전류도 적어지고, 그 결과, 이 스탠바이 상태에서는 액티브 상태에 비하여 흐르는 누설 전류량이 적어 저 소비 전력으로 된다.
이미 서술한 바와 같이, 스탠바이 상태에 있어서 입력이 로우 레벨이 되는 인버터 회로(INV1, INV3, INV5)에 대해서는 제 4 전원선(Vssi)이 접속된다. 이 제 4 전원선(Vssi)의 전압은 도 3의 (b)에 도시된 바와 같이 회로 블록(20)내의 NMOS 트랜지스터(QN1~QN5)의 임계값 전압(Vtn)이 제조 프로세스의 변동에 기인하여 원하는 값보다도 커진 경우에는, 실선으로 나타내는 기준전압 레벨보다도 임계값 전압이 커진 분량만큼 작아지도록 전원 제어회로(10)에 의해 제어된다. 그 결과, 액티브 상태 및 스탠바이 상태의 각각에 있어서, NMOS 트랜지스터(QN1~QN5)의 임계값 전압(Vtn)이 커진 만큼 그 NMOS 트랜지스터의 게이트-소스간 전압(Vgs)이 커져, NMOS 트랜지스터의 게이트-소스간 전압(Vgs)과 그 임계값 전압(Vtn)의 차(Vgs-Vtn)의 값이 일정하게 유지되고, 이로써, 스탠바이 상태에서 누설 전류를 억제하면서, 액티브 상태에서의 동작속도를 일정하게 하는 효과를 얻을 수 있다.
마찬가지로, 도 3의 (b)에 도시된 바와 같이 회로 블록(20)내의 인버터 회로를 구성하는 NMOS 트랜지스터(QN1~QN5)의 임계값 전압(Vtn)이 제조 프로세스의 변동에 기인하여 원하는 값보다도 작아진 경우에는, 제 4 전원선(Vssi)의 전압은 그 기준 레벨보다도 임계값 전압이 작아진 분량만큼 커지도록 전원 제어회로(10)에 의해 제어된다. 그 결과, 액티브 상태 및 스탠바이 상태에 있어서, NMOS 트랜지스터(QN1~QN5)의 임계값 전압(Vtn)이 작아진 만큼, 그 NMOS 트랜지스터의 게이트-소스간 전압(Vgs)이 작아져 NMOS 트랜지스터의 Vgs-Vtn의 값이 일정하게 유지되고, 이로써, 스탠바이 상태에서는 누설 전류를 작게 억제하면서, 액티브시에는 인버터 회로의 동작속도가 일정하게 되어 동작 성능의 향상을 도모할 수 있는 효과를 나타낸다.
또, 본 실시예의 반도체 회로에서는 스탠바이 상태에 있어서 입력이 로우 레벨이 되는 인버터 회로(INV1, INV3, INV5)에 대하여 PMOS 트랜지스터(QP1, QP3, QP5)에 관해서는 특히 임계값 전압의 보정은 아무것도 하지 않지만, 이것은, 스탠바이시에는 NMOS 트랜지스터(QN1, QN3, QN5)의 누설 전류가 반도체 회로의 누설 전류를 결정하고, 액티브시에는 이들의 NMOS 트랜지스터의 동작속도(온 전류)가 반도체 회로의 동작속도를 결정하는 회로 구성을 취하고 있기 때문이다.
한편, 이미 서술한 바와 같이, 스탠바이 상태에 있어서 입력이 하이 레벨이 되는 인버터 회로(INV2, INV4)에 대해서는 제 3 전원선(Vcci)이 접속된다. 이 제 3 전원선(Vcci)의 전압은 도 3의 (c)에 도시된 바와 같이 회로 블록(20) 내의 PMOS 트랜지스터(QP1~QP5)의 임계값 전압(Vtp)이 제조 프로세스의 변동에 기인하여 원하는 값보다도 커진 경우에는 실선으로 나타내는 기준전압 레벨보다도, 임계값 전압이 커진 분량만큼 커지도록 전원 제어회로(10)에 의해 제어된다. 또, PMOS 트랜지스터(QP1~QP5)의 임계값 전압(Vt)이 반대로 원하는 값보다도 작아진 경우에는 실선으로 나타내는 기준전압 레벨보다도, 임계값 전압이 작아진 분량만큼 작아지도록 전원 제어회로(10)에 의해 제어된다. 그 결과, 액티브 상태 및 스탠바이 상태의 각각에 있어서, PMOS 트랜지스터(QP1~QP5)의 임계값 전압(Vtp)이 변동한 만큼 그 PMOS 트랜지스터의 게이트-소스간 전압(Vgs)도 변화되어 그 PMOS 트랜지스터의 게이트-소스간 전압(Vgs)과 그 임계값 전압(Vtp)의 차(Vgs-Vtp)의 값이 일정하게 유지되고, 이로써, 스탠바이 상태에 있어서 누설 전류를 억제하면서 액티브 상태에서의 동작속도를 일정하게 하는 효과를 얻을 수 있다.
다음에, 도 4에 상기 전원 제어회로(10)의 구체 예를 나타낸다. 전원 제어회로(10)는 이미 서술한 동작을 충족시키면 어떠한 회로 구성이어도 된다. 도 4에 도시된 전원 제어회로(10)는 제 3 전원선(Vcci)의 전압 생성용의 2개의 임계값 검출회로(70a, 70b) 및 2개의 전압 발생회로(80a, 80b)와, 제 4 전원선(Vssi)의 전압 생성용의 2개의 임계값 검출회로(100a, 100b) 및 2개의 전압 발생회로(110a, 110b)로 구성된다. 임계값 검출회로(70a, 100a) 및 전압 발생회로(80a, 110a)는 액티브용, 임계값 검출회로(70b, 100b) 및 전압 발생회로(80b, 110b)는 스탠바이용이다. 도 4 중에서 CS는 도 1과 마찬가지로 반도체 회로의 스탠바이시와 액티브시를 절환하는 칩 활성화 신호이고, 칩 활성화 신호(CS)가 로우 레벨일 때 스탠바이용을, 칩 활성화 신호(CS)가 하이 레벨일 때 액티브용으로 절환된다.
본 전원 제어회로(10)의 기본적인 동작은 임계값 검출회로(70a, 70b, 100a, 100b)에 의해 트랜지스터(QP1~QP5, QN1~QN5)의 임계값 전압에 비례한 전위를 만들어 내고, 만들어낸 전위를 전압 발생회로(80a, 80b, 110a, 110b)에 의해 보유하고, 보유한 전위를 제 3 전원선(Vcci)의 전압 또는 제 4 전원선(Vssi)의 전압으로서 출력하는 동작이다. 이하, 동작을 상세하게 설명하기로 한다.
도 4에 있어서, 제 3 전원선(Vcci)의 전압을 제어하는 액티브용의 임계값 검출회로(70a) 및 전압 발생회로(80a)에 대하여 설명하면 임계값 검출회로(70a)의 노드(ref1)의 전위는 임계값 검출회로(70a) 내의 2개의 저항(R1, R2)과 임계값 전압검출용 트랜지스터(QP1)의 임계값 전압의 비에 의하여 결정된다. 임계값 전압 검출용 트랜지스터(QP1)는 회로 블록(20)의 트랜지스터(QP1~QP5, QN1~QN5)와 동일 프로세스에서 제조된 트랜지스터이다. 노드(ref1)의 전위는 임계값 전압 검출용 트랜지스터(QP1)의 임계값 전압이 오르면 상승하고, 내려가면 하강한다. 저항(R1, R2)의 값은 상온에서 노드(ref1)의 전위가 도 3의 (a)에 도시된 액티브시의 제 3 전원선(Vcci)의 전압의 기준 레벨로 되도록 선정된다. 또, 전압 발생회로(80a)는 전류 미러회로(120)와 충전 트랜지스터(QP4)에 의해 구성되고, 이 충전 트랜지스터(QP4)의 온/오프를 전류 미러회로(120)에서 제어함으로써 제 3 전원선(Vcci)의 전압을 노드(ref1)의 전위와 같은 전위로 유지한다. 즉, 임계값 전압 검출용 트랜지스터(QP1)의 임계값 전압이 상승하면 노드(ref1)의 전위는 상승하고, 하강하면 노드(ref1)의 전위도 하강하며, 그에 따라 제 3 전원선(Vcci)의 전압도 변하게 된다.
또, 스탠바이용의 임계값 검출회로(70b)에서는 2개의 저항(R1', R2')의 값을 노드(ref1')의 전위가 스탠바이시의 제 3 전원선(Vcci)의 전압을 기준전위로 되도록 선정함으로써 스탠바이시의 제 3 전원선(Vcci)의 전압의 기준전위로 되도록 선정함으로써 스탠바이시의 제 3 전원선(Vcci)의 전압을 전압 발생회로(80b)에서 생성할 수 있다. 제 4 전원선(Vssi)의 전압을 생성하는 2개의 임계값 검출회로(100a, 100b) 및 2개의 전압 발생회로(110a, 110b)에 대해서도 상기와 마찬가지이므로 그 설명을 생략하기로 한다.
따라서, 도 4에 도시된 전원 제어회로(10)를 칩 속에 내장함으로써 회로 블록(20) 내의 트랜지스터의 임계값 전압이 제조 프로세스의 변동에 따라 원하는 값 이외의 전압 값으로 되더라도 제 3 전원선(Vcci) 전압 및 제 4 전원선(Vssi)의 전압을 변동한 임계값 전압에 따른 전압 값으로 변화시킬 수 있는 동시에, 회로 블록(20)을 사용할 때의 온도변화에 따라 회로 블록(20) 내의 트랜지스터의 임계값 전압이 변동하여도 이 변동에 대응하여 제 3 전원선(Vcci)의 전압 및 제 4 전원선(Vssi)의 전압을 양호하게 변화시킬 수 있다.
또, 본 실시예에서는 임계값 전압 검출용 트랜지스터(QP1)를 포함한 전원 제어회로(10)를 설치하여 회로 블록(20)을 사용할 때의 온도 변화에 따른 트랜지스터의 임계값 전압의 변동에도 대응하여 제 3 전원선(Vcci)의 전압 및 제 4 전원선(Vssi)의 전압을 변화시켰으나, 그 외, 예를 들면 미리 칩 마다 칩에 내장되는 트랜지스터의 임계값 전압을 계측하고, 그 임계값 전압의 정보에만 기초하여 제 3 전원선(Vcci)의 전압 및 제 4 전원선(Vssi)의 전압을 제어하여도 된다. 이 경우에는, 온도 변화에 따른 임계값 전압의 변동에 대응한 전원 전압의 제어는 할 수 없다.
본 실시예의 반도체 회로의 효과를 도 2에 나타낸다. 도 2에서는 횡축으로 규격화된 누설 전류를 취하고, 종축에 칩의 개수를 취하고 있는 분포도이다. 규격화된 누설 전류가 "1"인 점은 회로의 동작속도와 흐르는 누설 전류가 양호하게 트레이드 오프된 양품의 칩인 점이다. "1"의 점보다도 작은 값에서는 트랜지스터의 임계값 전압은 크고 누설 전류는 적지만 동작속도가 낮은 칩이고, 한편 "1"의 점보다도 큰 값에서는 트랜지스터의 임계값 전압을 작고 동작속도는 빠르지만 누설 전류는 큰 칩이다. 도 2에 도시된 바와 같이 본 실시예의 전원 제어회로(10)를 사용하지 않는 종래의 경우에는, 누설 전류의 불균형이 큰데 반하여, 본 실시예의 전원 제어회로(10)를 사용한 경우에는, 누설 전류의 불균형은 작게 억제되고 있다. 이것은, 전압 Vgs-Vt의 값을 일정하게 유지하도록 한다는 본 실시예의 효과이다. 누설 전류의 억제와 함께 동작 속도의 안정화도 도모되고 있음을 알 수 있다.
( 제 2 실시예 )
다음에, 본 발명의 제 2 실시예를 설명하기로 한다.
도 5는 본 발명의 제 2 실시예의 반도체 회로를 나타내며, 도 6은 도 5의 반도체 회로의 동작 타이밍 차트를 나타낸다. 제 1 실시예에서는 스탠바이시의 누설전류를 감소시켰으나 본 실시예에서는 스탠바이시 외에 액티브시에도 누설 전류를 감소시키는 것이다.
도 5의 반도체 회로는 전원 제어회로(10), 제 1 내지 제 4 전원선(Vcc, Vss, Vcci, Vssi), 회로 블록(30)으로 구성된다. 전원 제어회로(저 소비 전력화 회로)(10)는 제 1 실시예의 도 1에 도시된 전원 제어회로(10)와 동일한 구성을 채용한다. 또, 회로 블록(30)은 NMOS 트랜지스터 및 PMOS 트랜지스터로 이루어지는 서브회로 블록(40), 세트회로(50) 및 래치회로(60)에 의해 구성된다. 전원 제어회로(10)는 CS 신호에 의해 제어된다. 또, 세트회로(50)는 논리곱 회로로 이루어지고, 입력신호(IN1), 세트신호(SET) 및 칩 활성화 신호(CS)를 입력하여 이들의 논리곱을 취하고, 그 결과의 신호를 서브회로 블록(40)으로 출력한다. 또, 래치회로(60)는 래치신호(LAT)에 의해 제어되고, 서브회로 블록(40)의 출력노드(node1)로부터의 출력신호를 래치하고, 이 래치된 신호를 출력단자(OUT)로부터 출력한다. 70은 입력신호(IN1)를 입력하고, 입력신화(IN1)에 기초하여 세트신호(SET) 및 래치신호(LAT)를 생성하는 SET, LAT 신호 생성회로(신호 생성회로)이다.
이하, 본 실시예의 반도체 회로의 동작을 도 5 및 도 6을 이용하여 설명하기로 한다.
본 반도체 회로에 있어서, 회로 블록(30)은 칩 활성화 신호(CS)에 의해 액티브 상태와 스탠바이 상태로 제어된다. 칩 활성화 신호(CS)가 하이 레벨로 되어 회로 블록(30)이 액티브 상태로 된 상황에서 세트회로(50)의 입력단자에 입력신호(IN1) 및 세트신호(SET)가 입력되는 동시에, 래치회로(60)에 래치신호(LAT)가 입력된다.
지금, 세트신호(SET)가 로우 레벨일 때에는 칩 활성화 신호(CS)의 상태에 관계없이 세트회로(50)의 출력은 로우 레벨로 고정되고, 회로 블록(30)은 스탠바이 상태로 된다. 이 스탠바이 상태에서의 누설 전류를 소정 값으로 억제하기 위하여 제 3 및 제 4 전원선(Vcci, Vssi)의 전압 레벨을 전원 제어회로(10)에서 제 1 실시예에서 설명한 것과 마찬가지로 제어한다. 회로 블록(30)이 액티브 상태인 경우에는 인버터 회로(INV1, INV3, INV5)의 입력신호가 하이 레벨이고 또한 다른 인버터 회로(INV2, INV4)의 입력신호가 로우 레벨일 때 MOS 트랜지스터(QP1, QN2, QP3, QN4, QP5)에 누설 전류가 흐르기 때문에, 이 액티브 상태에서의 누설 전류는 서브 회로 블록(40)의 구성만으로는 억제할 수 없다.
한편, 칩 활성화 신호(CS)가 하이 레벨인 상황에서 세트신호(SET)가 하이 레벨일 때 입력신호(IN1)가 세트회로(50)에 입력되면 이 입력신호(IN1)는 세트회로(50)를 통해 서브 회로 블록(40)에 입력된다. 서브 회로 블록(40)에 입력된 신호는 서브 회로 블록(40) 내를 전파하고, 내부 노드(node1)의 상태를 변화시켜 래치 회로(60)에 입력된다. 래치회로(60)에 입력된 신호는 래치 신호(LAT)가 하이 레벨로 되었을 때에만 그 신호가 래치회로(60)에서 래치되고, 출력단자(OUT)의 전압은 도 6에 도시된 바와 같은 파형으로 된다. 래치회로(60)에서 신호를 래치함으로써 세트회로(50)의 세트신호(SET)가 하이로부터 로우로 천이하고, 세트회로(50)의 출력이 강제적으로 로우 레벨로 변경된 경우에 있어서도 래치회로(60)의 출력은 변하지 않게 된다.
이상과 같이 본 실시예의 반도체 회로에서는 칩 활성화 신호(CS)가 하이 레벨의 상황에서 세트 신호가 하이 레벨이라면 서브 회로 블록(40)은 액티브 상태로 되지만, 세트 신호가 로우 레벨이 되면 서브 회로 블록(40)은 스탠바이 상태로 되고, 내부 노드(node1)는 로우 레벨로 고정된다. 따라서, 세트신호(SET)의 "H" 레벨의 기간을 입력신호(IN1)의 "H" 레벨의 기간보다도 짧게 설정하면, 서브 회로 블록(40)이 액티브 상태에 있는 기간의 일부를 강제적으로 또한 의사적으로 스탠바이 상태로 할 수 있다. 따라서 세트회로(50) 및 SET, LAT 신호 생성회로(70)에 의해 의사 스탠바이화 회로(80)를 구성한다. 의사 스탠바이 상태의 기간에 있어서도 서브 회로 블록(40)의 출력신호는 래치회로(60)에 의해 래치되어 있으므로 서브 회로 블록(40)이 외관상 액티브 상태에 있는 것에 변함이 없다. 래치 회로(60) 및 SET, LAT 신호 생성회로(70)에 의해 서브 회로 블록(40)의 출력 신호의 값을 의사 스탠바이 상태에서 보유하는 신호 보유회로(90)를 구성한다.
의사 스탠바이 상태는 스탠바이 상태와 동일한 상태이므로 제 1 실시예에서 설명한 바와 같이 서브 회로블록(40)의 액티브 상태의 기간 중, 의 사 스탠바이 상태의 기간에서 서브 회로 블록(40)을 구성하는 트랜지스터의 오프 리크 전류를 적게 억제할 수 있고, 액티브 상태에서의 소비전류의 증대를 억제하는 것이 가능하다.
도 7은 SET, LAT 신호 생성회로(70)의 구체적 구성을 나타낸다. 도 7에 있어서, SET, LAT 신호 생성회로(70)는 세트회로(50)로의 입력신호(IN1)를 입력하고, 이 입력신호(IN1)의 "H" 입력을 검지하여 세트신호(SET) 및 래치신호(LAT)를 발생시키는 회로이다.
도 8은 SET, LAT 신호 생성회로(70)의 동작 타이밍 차트를 나타낸다. 도 8의 타이밍 차트를 이용하여 도 7의 SET, LAT 신호 생성회로(70)의 내부구성을 설명하기로 한다. 도 7에 있어서, 80 및 90은 인버터 체인에 의해 구성된 지연회로로서, 각 노드(N1, N2, N5)에서의 신호의 타이밍을 제어한다. 지연회로(80)는 홀수개의 인버터이고, 지연회로(90)는 짝수개의 인버터로 각각 구성되어 있다. 노드(N1, N2)는 입력신호(IN1)의 입력단(NO)으로부터 세어 홀수 단째의 인버터의 출력 단이다.
입력신호(IN1)가 노드(N0)에 입력되면 노드(N1, N2)에는 각각 입력신호(IN1)로부터 시간 a, 시간 b 만큼 지연된 신호가 전파된다. 여기에서, 2가지의 시간(a, b)은 지연회로(80)의 인버터의 단수에 의해 조정된다. NAND 회로(150)는 기간(a)에서 "L" 레벨의 펄스를 생성하고, 그 펄스는 인버터(INV1)에 의해 반전되며, 그 결과, 기간(a)에서 "H" 레벨인 세트신호(SET)가 생성된다.
또, NAND 회로(151) 및 NOR 회로(152)는 각각, 시간(b)의 폭을 갖는 펄스를 노드(N3, N4)에 생성하고, NOR 회로(153)는 상기 NAND 회로(151)의 출력 및 NOR 회로(152)의 출력을 인버터(INV2)에서 반전한 출력을 입력하여, 그 출력신호가 지연회로(90)를 경유하여 래치신호(LAT)로 된다. 여기에서, 래치신호(LAT)의 타이밍은 지연회로(90)의 인버터의 단수로써 조정 가능하다. 래치신호(LAT) 중 NAND 회로(151)에 의해 생성된 펄스는 서브 회로 블록(40)의 출력노드(node1)의 펄스를 래치하기 위한 신호이고, NOR 회로(152)에 의해 생성된 펄스는 래치회로(60)의 출력노드(OUT)의 전위를 리세트 하기 위한 신호이다.
SET, LAT 신호 생성회로(70)에 의해 세트회로(50) 및 래치회로(60)의 동작 타이밍을 입력신호(IN1)에 기초하여 자동적으로 생성하는 것이 가능하고, 입력신호(IN1)가 변화하지 않는 경우에는 신호 생성회로(70)는 동작하지 않고, 더 한층 저 소비 전력화를 도모하는 것이 가능하다. 또, 도 7에 도시된 본 SET, LAT 신호 생성회로(70)는 같은 동작을 하는 것이라면 어떠한 구성이어도 된다.
이상 설명한 바와 같이, 청구항 1 내지 청구항 8 기재의 발명의 반도체 회로에 의하면, 스탠바이 상태일 때 차단하는 트랜지스터에 접속되는 전원선의 전압을 상기 트랜지스터의 임계값 전압의 변동에 따라 변화시켰으므로 트랜지스터의 임계값 전압이 제조 프로세스의 변동에 기인하여 변동하여도 트랜지스터의 게이트-소스간 전압을 일정값으로 보유할 수 있고, 따라서, 스탠바이 상태에 있어서의 트랜지스터의 오프 리크 전류를 작게 또한 작은 값으로 억제할 수 있는 효과를 나타낸다.
또, 청구항 9 내지 청구항 17 기재의 발명의 반도체 회로에 의하면, 회로의 액티브 상태일 때에는 그 액티브 상태의 기간의 일부 기간을 의사 스탠바이화 회로에 의하여 강제적으로 저 소비 전력인 스탠바이 상태와 같은 의사 스탠바이 상태로 하였으므로 상기 액티브 상태에 있어서도 저 소비 전력화를 도모하는 것이 가능하다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
도 1은 본 발명의 제 1 실시예의 반도체 회로를 도시한 도면.
도 2는 본 발명의 제 1 실시예의 반도체 회로에 있어서의 리크 전류의 분포도.
도 3의 (a)는 본 발명의 제 1 실시예의 반도체 회로의 제 3 및 제 4 전원선의 전압의 기준 레벨의 설명도.
도 3의 (b)는 제 4 전원선의 전압(Vssi)을 변화시키는 제어의 설명도.
도 3의 (c)는 제 3 전원선의 전압(Vcci)을 변화시키는 제어의 설명도.
도 4는 본 발명의 제 1 실시예의 반도체 회로에 포함되는 전원 제어회로의 내부 구성을 도시한 도면.
도 5는 본 발명의 제 2 실시예의 반도체 회로를 도시한 도면.
도 6은 본 발명의 제 2 실시예의 반도체 회로의 동작 타이밍을 도시한 도면.
도 7은 본 발명의 제 2 실시예의 반도체 회로에 포함되는 SET, LAT 신호 생성회로의 내부 구성을 도시한 도면.
도 8은 본 발명의 제 2 실시예의 반도체 회로의 동작 타이밍을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
QN1~QN5 : NMOS 트랜지스터 QP1~QP5 : PMOS 트랜지스터
Vcc : 제 1 전원선 Vss : 제 2 전원선
Vcci : 제 3 전원선 Vssi : 제 4 전원선
10 : 전원 제어회로(저 소비전력화 회로)
QP1 : 임계 값 전압 검출용 트랜지스터
IN1 : 입력신호 CS : 칩 활성화 신호
SET : 세트신호 LAT : 래치신호
20, 30 : 회로 블록 40 : 서브 회로 블록
50 : 세트회로 60 : 래치회로
70 : SET, LAT 신호 생성회로(신호 생성회로)
70a, 70b, 100a, 100b : 임계 값 검출회로
80 : 의사 스탠바이화 회로
80a, 80b, 110a, 110b : 전압 발생회로
90 : 신호 보유회로
Claims (17)
- 액티브 상태와 스탠바이 상태로 절환되는 반도체 회로로서,상기 스탠바이 상태일 때 차단되는 트랜지스터와,상기 트랜지스터에 접속되는 전원선과,상기 전원선의 전압을 상기 트랜지스터의 임계값 전압의 변동에 따라 변화시키도록 제어하는 전원 제어회로를 포함하는 것을 특징으로 하는 반도체 회로.
- 제 1 항에 있어서,상기 전원 제어회로는,상기 트랜지스터의 제조 프로세스의 변동에 따른 상기 트랜지스터의 임계값 전압의 변동에 따라 상기 전원선의 전압을 변화시키도록 제어하는 것을 특징으로 하는 반도체 회로.
- 제 1 항에 있어서,상기 전원 제어회로는,상기 트랜지스터의 임계값 전압을 모니터하는 임계값 전압 검출용 트랜지스터를 포함하는 것을 특징으로 하는 반도체 회로.
- 제 1 항에 있어서,상기 전원 제어회로는,상기 트랜지스터의 게이트-소스간 전압(Vgs)과 상기 트랜지스터의 임계값 전압(Vt)의 차이 전압(Vgs-Vt)이 항상 일정값이 되도록 상기 전원선의 전압을 변화시키는 것을 특징으로 하는 반도체 회로.
- 제 1 항에 있어서,상기 전원선의 기준전압 레벨은 상기 액티브 상태와 스탠바이 상태에서 다른 전압 값으로 설정되는 것을 특징으로 하는 반도체 회로.
- 제 1 및 제 2 전원선과,제 3 및 제 4 전원선과,상기 제 1, 제 2, 제 3 및 제 4 전원선에 접속되는 회로 블록과,상기 회로 블록에 내장되어 상기 제 3 및 제 4 전원선의 어느 한쪽에 접속되는 PMOS 트랜지스터 및 NMOS 트랜지스터와,상기 제 3 전원선의 전압을 상기 제 1 전원선의 전압을 기준으로 하여 상기 PMOS 트랜지스터의 임계값 전압의 변동에 맞추어 변화시키는 동시에, 상기 제 4 전원선의 전압을 상기 제 2 전원선의 전압을 기준으로 하여 상기 NMOS 트랜지스터의 임계값 전압의 변동에 맞추어 변화시키는 전원 제어회로를 포함하는 것을 특징으로 하는 반도체 회로.
- 제 6 항에 있어서,상기 전원 제어회로는,상기 제 3 전원선의 전압을 상기 PMOS 트랜지스터의 게이트-소스간 전압과 상기 PM0S 트랜지스터의 임계값 전압의 차이 전압이 항상 일정값이 되도록 변화시키는 동시에, 상기 제 4 전원선의 전압을 상기 MMOS 트랜지스터의 게이트-소스간 전압과 상기 NMOS 트랜지스터의 임계값 전압의 차이 전압이 항상 일정값이 되도록 변화시키는 것을 특징으로 하는 반도체회로.
- 제 6 항에 있어서,상기 제 3 및 제 4 전원선의 기준전압 레벨은, 각각 상기 액티브 상태와 스탠바이 상태에서 다른 전압 값으로 설정되는 것을 특징으로 하는 반도체 회로.
- 액티브 상태와 스탠바이 상태로 절환되는 회로 블록을 갖는 반도체 회로로서,상기 스탠바이 상태일 때, 상기 반도체 회로를 상기 액티브 상태보다도 저 소비 전력으로 하는 저 소비 전력화 회로와,상기 액티브 상태일 때, 그 액티브 상태의 기간의 일부 기간을 강제적으로, 상기 저 소비 전력화 회로에 의해 저 소비 전력으로 된 스탠바이 상태와 같은 의사 스탠바이 상태로 하는 의사 스탠바이화 회로를 포함하는 것을 특징으로 하는 반도체회로.
- 제 9 항에 있어서,상기 회로 블록은, 상기 스탠바이 상태에서 차단하는 트랜지스터를 갖고, 상기 트랜지스터에 접속되는 전원선이 설치되며,상기 저 소비 전력화 회로는,상기 스탠바이 상태일 때, 상기 전원선의 전압을 상기 트랜지스터의 임계값 전압의 변동에 따라 변화시키도록 제어하는 전원 제어회로를 갖는 것을 특징으로 하는 반도체 회로.
- 제 10 항에 있어서,상기 전원 제어회로는,상기 회로 블록의 상기 트랜지스터의 게이트-소스간 전압(Vgs)과 상기 트랜지스터의 임계값 전압(Vt)의 차이 전압(Vgs-Vt)이 항상 일정값이 되도록 상기 전원선의 전압을 변화시키는 것을 특징으로 하는 반도체 회로.
- 제 9 항, 제 10 항 및 제 11 항 중 어느 한 항에 있어서,상기 의사 스탠바이화 회로는,세트 신호를 생성하는 신호 생성회로와,상기 회로 블록이 액티브 상태일 때, 상기 신호 생성회로의 세트 신호를 받지 않게 되었을 때, 상기 회로 블록을 강제적으로 상기 의사 스탠바이 상태로 하는 세트 회로를 포함하는 것을 특징으로 하는 반도체 회로.
- 제 9 항에 있어서,상기 의사 스탠바이 상태일 때, 상기 의사 스탠바이 상태 직전에 상기 회로 블록으로부터 출력된 신호의 값을 보유하는 신호 보유회로를 포함하는 것을 특징으로 하는 반도체 회로.
- 제 13 항에 있어서,상기 신호 보유회로는,상기 액티브 상태일 때, 상기 회로 블록의 출력신호를 보유하기 위한 래치신호를 생성하는 신호 생성회로와,상기 신호 생성회로의 래치 신호를 수신하여 상기 회로 블록의 출력신호를 래치하는 래치회로를 포함하는 것을 특징으로 하는 반도체 회로.
- 제 10 항에 있어서,상기 전원선의 기준 전압 레벨은 상기 액티브 상태와 스탠바이 상태에서 다른 전압 값으로 설정되는 것을 특징으로 하는 반도체 회로.
- 제 12 항에 있어서,상기 신호 생성회로는,상기 회로 블록으로의 입력신호를 입력하여, 이 입력신호에 기초하여 세트신호 또는 래치신호를 생성하는 것을 특징으로 하는 반도체 회로.
- 제 14 항에 있어서,상기 신호 생성회로는,상기 회로 블록으로의 입력신호를 입력하여 이 입력신호에 기초하여 세트신호 또는 래치신호를 생성하는 것을 특징으로 하는 반도체 회로.
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