KR900006165B1 - 고전압 폴로워 및 감지회로 - Google Patents

Abstract

내용 없음.

Description

고전압 플로워 및 감지회로

제1도 (a), (b)도는 종래 고전압 감지회로 및 입출력 특성곡선도.

제2도는 본 발명에 따른 실시예의 회로도.

제3도는 입력전압에 따라 발생되는 제1 및 제2출력전압의 변화곡선도.

제4도는 입력전압의 시간적 변화에 다른 제1 및 제2출력전압의 변화곡선도.

본 발명은 반도체 칩 내부에 내장되어 칩의 테스트와 평가를 간소화 하는 특별모드(Special mode)의 회로에 접속된 외부인가 전압 감지회로에 관한 것으로 특히 칩 외부에서 인가하는 신호를 감지하여 특별모드회로를 동작가능하게 하는 신호를 발생시키거나 외부로부터 인가되는 전압을 특별모드회로에 직접 공급할 수 있게 하는 회로에 관한 것이다.

반도체 메모리가 점차적으로 고집적화, 고신뢰도를 추구하는 추세에 따라 반도체 칩은 정상적인 리드/라이트(Read/Write)모드가 아닌 다양한 테스트 모드나 칩 내부의 여러 전기적 특성을 측정할 수 있는 회로를 내장해 가고 있다. 이러한 특별 모드의 회로는 정상적인 리드/라이트 모드에서는 동작하지 않아서 칩 내부에 아무런 영향을 미치지 않게 형성된다. 또한 상기 특별 모드의 회로는 외부로부터 인가되는 특정 전압 이상의 전압상태에서 신호를 칩 내부로 이어주는 버퍼 역할을 하거나 또는 정상적인 리드/라이트 모드의 회로를 동작중지 시키고 특별모드의 회로를 동작시키는 신호를 발생하는 소정의 감지회로를 구비하는 것이 통상적이다.

종래 필드 트랜지스터의 높은 드레쉬홀드 전압(Threshold Voltage)을 이용한 고전압 감지회로의 한 실시예가 제1a도에 도시한 바와 같고 제1a도에 도시한 고전압 감지회로의 출력 특성이 제1(b)도에 도시한 바와 같다. 제1a도를 참조하면 게이트에 입력전압 Vi가 인가되고 소오스가 접지전압 VSS접속되며 드레인이 노오드점(4)에 접속된 드레쉬홀드 전압이 5볼트 이상이 되는 필드 트랜지스터(1)와, 상기 노오드점(4)에 드레인이 접속되고 전원 공급전압 VCC에 소오스가 접속되며 게이트가 접지된 P채널 모오스 전계효과 트랜지스터(2)와, 상기 노오드점(4)에 반전게이트(3)가 접속되어 있다. 필드 트랜지스터(1)에 인가되는 입력전압 Vi가 상기 필드 트랜지스터(1)의 드레인 홀드 전압보다 낮으면 필드 트랜지스터(1)는 오프 상태가 되어 있으나 게이트가 접지된 P모오스 트랜지스터(2)는 온상태이므로 노오드점(4)의 전압은 전원공급전압 VCC의 레벨을 유지하고 따라서 반전게이트(3)의 출력전압 Vo는 논리레벨 "로우"의 상태를 유지한다.

상기 제1a도에서는 필드 트랜지스터(1)와 전원 공급전압 VCC사이에 게이트가 접지된 P모오스 트랜지스터(2)를 접속한 실시예를 보였으나 상기 P모오스 트랜지스터(2) 대신 게이트가 전원 공급전압에 접속된 N모오스 트랜지스터를 사용할 수도 있으며 N모오스 트랜지스터를 사용할 경우 입력 전압 Vi가 필드 트랜지스터(1)의 드레쉬 홀드 전압만큼 인가되지 못하면 노오드점(4)에는 전원 공급전압 VCC에 N모오스 트랜지스터의 드레쉬홀드 전압을 뺀 만큼의 전압상태가 유지되어 반전게이트(3)의 출력전압 Vo는 논리레벨 "로우"의 상태를 유지한다. 입력전압 Vi가 계속 상승하여 필드 트랜지스터(1)의 드레쉬홀드 전압(제1(b)도의 V2전압) 이상이 되면 필드 트랜지스터(1)를 통하여 전류가 흐르게 되고 노오드점(4)의 전압이 낮아진다. 상기 노오드점(4)의 전압이 반전게이트(3)을 트립(Trip)시킬 정도로 낮아지면 출력전압 Vo는 논리레벨 "하이"의 상태(제1(b)도의 V1전압)로 전환되고 입력단에 인가된 전압이 특별모드로의 전환을 위하여 인가되었음을 감지하게 되어 특별모드의 회로를 동작시킨다. 상기와 같은 고전압 감지회로에서는 반전게이트(3)를 트립시키는 전압의 조절은 필드 트랜지스터의 드레쉬홀드 전압을 조정하는 것 이외에 방법이 없다. 또한 상기와 같은 고전압 감지회로를 사용하면 일정 이상의 전압상태에서 특별모드의 회로를 동작시킬 수 있는 신호를 발생할 수는 있으나 입력단에 인가되는 전압을 칩 내부로 인가시킬 수 있는 방법이 없었다.

따라서 본 발명의 목적은 칩 외부로부터 인가되는 신호를 인지하여 특별모드의 회로를 동작 가능하게 하는 신호를 발생시키는 회로를 제공함에 있다.

본 발명의 또 다른 목적은 특별모드의 회로에 외부로부터 인가되는 전압을 직접 공급할 수 있게 하는 회로를 제공함에 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 반도체 장치에 있어서, 입력단자와, 제어노드와, 제1 및 제2출력단자와, 제1 및 제2 및 제3바이어스 전압이 공급되는 제1, 제2 및 제3바이어스 공급단자와, 상기 입력단자와 제어노드 사이에 연결된 기준전압 유지수단과, 상기 제어노드와 제1출력단자 사이에 연결되어 상기 입력된 전압을 강하시키는 전압강하수단과, 상기 제2바이어스 공급단자와 제어노드 사이에 연결된 전압전달수단과, 상기 제1출력단자와 제3바이어스 공급단자 사이에 연결된 정전류수단과, 상기 제1출력단자와 제2출력단자 사이에 연결된 버퍼수단으로 구성됨을 특징으로 한다.

이하 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 실시예의 회로도이다.

제2도의 회로에서는 세가지의 기준바이어스 전압을 사용하고 있는데, 제1바이어스 전압(전원전압 Vcc), 제2바이어스전압, 제3바이어스 전압(접지전압(Vss))으로서 각각의 공급단자(500)(300)(400)가 도시되어 있다.

제2도를 참조하면, 외부인가 전압을 입력하는 입력단자(100)로부터 직렬 연결된 다이오드 접속형 N채널인핸스먼트(Enhancement)모오스 트랜지스터들(11)(13)(15)로 구성된 전압강하수단(10)과, 상기 모오스 트랜지스터(15)의 소오스에 접속된 제어노오드(60)와, 상기 제어노오드(60)와 제2바이어스 전압이 공급되는 제2바이어스 공급단자(300)사이에서 상기 제어노오드(60)쪽을 애노드로 하여 다이오드 접속된 기준전압 유지용 N모오스 트랜지스터(20)와, 상기 제어노오드(60)와 출력노오드(70) 사이에 접속된 채널을 가지고 소오스와 기판(또는 웰)에 상기 제어노오드(60)와 같은 전압이 공급되며 게이트에 제2바이어스 전압이 공급되는 전압 전달용 P모오스 트랜지스터(30)와, 상기 출력노오드(70)와 제3바이어스 공급단자(400)사이에 채널이 연결되고 제3전압 공급단자(400)에 게이트가 접속된 정전류용 디플리션 트랜지스터(40)와, 상기 출력노오드(70)에 직렬 연결된 인버터(51)(52)와 상기 인버터(52)의 출력단에 연결된 제2출력단자(600)와 상기 출력노오드(70)에 연결된 제1출력단자(700)로 구성된 버퍼수단(50)으로 구성되어 있다.

상기 제어노드(60)에 공급되는 전압은 여러형태로 공급될 수 있으나 도시한 도면에서는 게이트와 드레인이 접속된 N모오스 트랜지스터(20)를 통해 상기 제2바이어스 전압(Vb2)에서 상기 N모오스 트랜지스터(20)의 드레쉬홀드 전압 만큼 강하된 전압을 공급하는 실시예를 나타내었다. 또한 상기 버퍼수단(50)의 각 인버터(51)(52)에 접속된 제1바이어스 공급단자(500)와 제3바이어스 공급단자(400)에는 통상의 씨모오스 반전게이트에서 사용되는 전원공급전압 VCC와 접지전압 VSS(여기서는 제1 및 제2바이어스 전압이 됨)가 각각 인가됨을 쉽게 알 수 있을 것이다.

제2도의 동작상태를 제3도와 제4도를 참조하여 상세히 설명하면 다음과 같다.

제3도는 입력전압에 따라 제1 및 제2출력단자(600)(700)에서 발생되는 제1 및 제2출력전압의 변화곡선도이며 제4도는 입력전압의 시간적 변화에 따른 제1 및 제2출력전압의 변화곡선도이다. 입력단자(100)에 입력전압 Vx를 0볼트부터 증가시키면 N모오스 트랜지스터들(11)(13)(15)은 다이오우드의 역활을 하므로 노오드(17)에 공급되는 전압은 입력전압 Vx에서 N모오스 트랜지스터의 드레쉬홀드전압(이하 Vtn이라 칭함)만큼 강하된 전압으로 입력 전압 Vx를 플로워(follow)한다. 또한 입력단자(100)에 n개의 N모오스 트랜지스터가 접속된 전압 강하수단(10)의 n번째 N모오스 트랜지스터(15)의 드레인과 접속된 노오드(19)는 입력전압 Vx에서 (n-1)·Vtn만큼의 전압이 강하된 전압으로 입력전압 Vx를 플로워한다. 입력전압 Vx가 n·Vt1이하의 전압값을 가지면 입력전압에 의해 제어노오드(60)에 흐르는 전류는 차단이 되며 이때 발생할 수 있는 제어노오드(60)의 플로우팅(Floating)상태를 방지하기 위해 제어노드(60)에는 제2바이어스 공급단자(300)을 통해 공급되는 제2바이어스전압 Vb2에서 Vtn의 전압 만큼 강하된 전압(이하 Vb1이라함)이 공급되고 있다.

따라서 제어노오드(60)의 전압레벨은 입력전압 Vx가 n Vtn이하의 전압일 경우는 Vb1(제2도에서 Vb2-Vtn)을 유지하고 입력전압 Vx가 n Vtn보다 클때는 Vx-n Vtn의 전압으로 입력전압 Vx를 따른다. 한편 입력전압 Vx가 Vx=Vb2+n Vxn-｜Vtp｜(Vtp;P모오스 트랜지스터의 드레쉬홀드 전압)이면 제어노오드(60)의 전압은 Vb2-｜Vtp｜가 되고 동시에 P모오스 트랜지스터(30)의 소오스와 기판(또는 웰)에 제어노오드(60)와 동일한 전압이 공급되며 게이트와 접속된 제2바이어스 공급단자(300)에 제2바이어스전압 Vb2가 인가되고 있으므로 상기 P모오스 트랜지스터(30)는 턴온 상태가 되어 출력노오드(70)에는 Vx-n·Vtn+｜Vtp｜의 전압이 공급된다.

상기 P모오스 트랜지스터(30)는 입력전압 Vx에 따라 소정 강하된 제어노오드(60)의 전압이 제2바이어스 전압 Vb2보다 P모오스 트랜지스터(30)의 드레쉬 홀드 전압 Vtp만큼 더 큰 경우를 제외하고는 전류를 차단시키는 스위칭 또는 바이패스 역할을 한다.

상기 제3바이어스 공급단자(400)에 접지전압 VSS가 공급되면 상기 턴온된 스위칭 수단(30)의 도전 채널과 출력노오드(70)을 통해 디플리션 트랜지스터(40)에 항상 일정한 전류가 흐르게 되므로 출력노오드(70)의 전압은 Vx-n Vtn+Vtp의 전압을 따라 상승하게 됨은 이 분야의 통상의 지식을 가진자는 쉽게 이해할 수 있을 것이다.

제3도를 참조하면 a곡선은 출력 노오드(70)를 통해 제1출력단자(700)에서 발생되는 제1출력전압 Vy를 도시한 것으로 입력전압 Vx가 V1(=Vb2+n·Vtn-｜Vtp｜)이상일 경우 P모오스 트랜지스터가 턴온 되면서 출력노오드(70)와 제1출력단자(700)를 통해 입력전압 Vx를 플러워하는 제1출력전압 Vy를 발생하는 것이다.

한편 상기 출력노오드(70)의 전압이 증가하여 버퍼수단(50)을 구성하는 반전게이트들(51)(52)을 트립시킬 정도의 전압(제3도의 V2전압)이 공급되면 제2출력단자(600)을 통해 논리레벨 "로우"상태에서 논리레벨 "하이"상태의 제2출력전압 Vz를 발생한다.

제4도를 참조하면 C는 입력전압 Vx를 도시한 것이고, b는 버퍼수단(50)을 통해 제2출력단자(600)에서 발생되는 제2출력전압 Vz를 도시한 것이며, a는 출력노오드(70)를 통해 제1출력단자(700)에서 발생되는 제1출력전압 Vy를 도시한 것이다. 도면에서와 같이 입력전압 C를 시간에 따라 일정한 기울기로 서서히 증가시키면 t1시간에 인가된 V1(=Vb2+n·Vtn-｜Vtp｜)전압이 제2도의 스위칭 수단(30)을 턴온 시켜 출력노오드(70)을 통해 디플리션 트랜지스터(40)로 일정전류를 흘리게 되고 제2출력전압 b는 소정의 전압 강하를 갖고 입력전압 C를 플로워하며 t2시간에 제1출력전압 a에 의해 제2도의 버퍼수단(50)이 트립되어 제2출력단자(600)에서의 제2출력전압 b는 Vcc레벨로 된다.

또한 버퍼수단(50)을 트립시킬 수 있는 전압보다 충분히 높은 입력전압상태(t3시)9에서부터 입력전압 C를 시간에 따라 서서히 감소시키면 도면에서와 같이 입력전압 C를 증가시킬때와 마찬가지로 버퍼수단(50)을 트립시킬 수 있는 전압이하에서 제2출력 전압 b가 차단되어 제로레벨을 유지하고 V1전압 이하에서는 제1 출력전압 a도 차단되어 제로레벨을 유지한다.

상술한 실시예에서는 정전류수단(40)의 소오스 및 게이트가 제3바이어스 공급단자(400)에 연결되어 있으나, 제2바이어스 공급단자(300)에 연결할 수도 있으며 이는 상기 버퍼수단(50)의 트립레벨을 조정할 수 있음은 이 분야에서 통상의 지식을 가진자라면 쉽게 알 수 있을 것이다.

상술한 바와 같이 본 발명은 압력전압이 V1(Vb2+n·Vtn-｜Vtp｜)전압 이하일때는 출력노오드에 전류를 차단시키고, 입력전압이 V1전압보다 클때는 입력전압을 플로워하는 제1출력전압과 소정의 논리상태를 출력하는 제2출력전압을 발생함으로써, 정상적인 리드/라이트 모드에서는 전력소모가 전혀없이 외부인가 전압을 칩 내부로 직접 공급할 수 있는 버퍼를 확보할 수 있으며 동시에 고전압 감지 신호를 발생하기 위한 고전압 감지점을 제조공정의 변경없이 조절가능한 이점이 있다.

Claims (5)

1. TTL 및 CMOS신호를 입력하거나 전원전압 이상의 고전압을 입력하여 각각 노절 또는 스페셜 모드로 동작할 수 있는 반도체 메모리장치에 있어서, 입력단자(100)와, 제어노드(60)와, 제1 및 제2출력단자(700)(600)와, 제1 및 제2 및 제3바이어스 전압이 공급되는 제1, 제2 및 제3바이어스 공급단자(500)(300)(400)와, 상기 입력단자(100)와 제어노드(60)사이에 연결되어 상기 입력된 전압을 강하시키는 전압 강하수단(10)과, 상기 제2바이어스 공급단자(300)와 제어노드(60)사이에 연결된 기준전압 유지수단(20)과, 상기 제어노드(60)와 제1출력단자(700)사이에 연결된 전압전달수단(300)과, 상기 제1출력단자(700)와 제3바이어스 공급단자(400)사이에 연결된 정전류수단(40)과, 상기 제1출력단자(700)와 제2출력단자(600)사이에 연결된 버퍼수단(50)으로 구성됨을 특징으로 하는 고전압 플로워 및 감지회로.
2. 제1항에 있어서, 상기 전압강하수단(10)이 다이오드 접속된 다수개의 트랜지스터들로 구성되고, 상기 기준전압 유지수단(20)이 상기 제2바이어스 전압을 소정레벨로 강하시켜 상기 제어노드(60)로 공급함을 특징으로 하는 고전압 플로워 및 감지회로.
3. 제1항에 있어서, 상기 전압전달수단(30)이 상기 제어노드(60)에 접속된 소오스 및 기판과 상기 제1출력단자(700)에 접속된 드레인과 상기 제3바이어스 공급단자(300)에 접속된 게이트로 구성된 피모오스 트랜지스터임을 특징으로 하는 고전압 플로워 및 감지회로.
4. 제1항에 있어서, 상기 정전류수단(40)이 상기 제1출력단자(700)에 드레인이 연결되고 상기 제3바이어스 공급단자(400) 또는 제2바이어스 공급단자(300)에 소오스 및 게이트가 연결된 디플리션 트랜지스터임을 특징으로 하는 고전압 플로워 및 감지회로.
5. 제1항에 있어서, 상기 제1바이어스 전압이 전원전압 레벨이고, 상기 제3바이어스 전압이 접지전압 레벨이며, 상기 제2바이어스 전압이 상기 제1 및 제2바이어스 전압 이외의 소정 레벨임을 특징으로 하는 고전압 플로워 및 감지회로.

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