JP3341805B2 - 論理回路 - Google Patents
論理回路Info
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- JP3341805B2 JP3341805B2 JP15602596A JP15602596A JP3341805B2 JP 3341805 B2 JP3341805 B2 JP 3341805B2 JP 15602596 A JP15602596 A JP 15602596A JP 15602596 A JP15602596 A JP 15602596A JP 3341805 B2 JP3341805 B2 JP 3341805B2
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- logic circuit
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電源供給／供給中
断が制御される論理回路に係り、特に、電源供給状態か
ら供給中断状態に至る過程における電力消費を低減する
ことができる論理回路に関する。
断が制御される論理回路に係り、特に、電源供給状態か
ら供給中断状態に至る過程における電力消費を低減する
ことができる論理回路に関する。
【０００２】
【従来の技術】近年、各種電子機器の小型化携帯化の要
求に応えるために、集積回路の低電圧動作化が進められ
ている。そのための技術の一例として、電子情報通信学
会春季全国大会論文予稿集に、ＭＴＣＭＯＳ（Multi-Th
reshold-Voltage CMOS）回路が記載されている。
求に応えるために、集積回路の低電圧動作化が進められ
ている。そのための技術の一例として、電子情報通信学
会春季全国大会論文予稿集に、ＭＴＣＭＯＳ（Multi-Th
reshold-Voltage CMOS）回路が記載されている。
【０００３】図９は、従来のＭＴＣＭＯＳ回路１１０を
示す回路図である。
示す回路図である。
【０００４】ＭＴＣＭＯＳ回路１１０は、論理回路群Ｌ
１とＰ−ｃｈ高閾値電圧のトランジスタＱＡとで構成さ
れ、ＣＭＯＳで構成される論理回路群Ｌ１がスタンバイ
しているときに、論理回路群Ｌ１における消費電力の増
大を阻止することができる回路である。
１とＰ−ｃｈ高閾値電圧のトランジスタＱＡとで構成さ
れ、ＣＭＯＳで構成される論理回路群Ｌ１がスタンバイ
しているときに、論理回路群Ｌ１における消費電力の増
大を阻止することができる回路である。
【０００５】論理回路群Ｌ１は、論理ゲートＧ１等を単
一または複数個有する論理回路であり、論理ゲートＧ１
は、低閾値電圧のＰ−ｃｈＭＯＳトランジスタＱ１と、
低閾値電圧のＮ−ｃｈＭＯＳトランジスタＱ２とによっ
て構成されている。論理回路群Ｌ１における複数の論理
ゲートＧ１の各高電位側が共通化され、また、各低電位
側の電源端子が共通化され、低電位側の電源端子は、低
電位電源Ｖ２に直接接続されているが、高電位側の電源
端は、疑似電源線ＶＡに接続されている。
一または複数個有する論理回路であり、論理ゲートＧ１
は、低閾値電圧のＰ−ｃｈＭＯＳトランジスタＱ１と、
低閾値電圧のＮ−ｃｈＭＯＳトランジスタＱ２とによっ
て構成されている。論理回路群Ｌ１における複数の論理
ゲートＧ１の各高電位側が共通化され、また、各低電位
側の電源端子が共通化され、低電位側の電源端子は、低
電位電源Ｖ２に直接接続されているが、高電位側の電源
端は、疑似電源線ＶＡに接続されている。
【０００６】Ｐ−ｃｈトランジスタＱＡは、上記低閾値
電圧よりも高い高閾値電圧を有するトランジスタであ
り、疑似電源ＶＡと高電位側の実電源線Ｖ１との間に接
続され、トランジスタＱＡのゲート端子はスリープ制御
線ＳＬに接続されている。
電圧よりも高い高閾値電圧を有するトランジスタであ
り、疑似電源ＶＡと高電位側の実電源線Ｖ１との間に接
続され、トランジスタＱＡのゲート端子はスリープ制御
線ＳＬに接続されている。
【０００７】次に、ＭＴＣＭＯＳ回路１１０の動作につ
いて説明する。
いて説明する。
【０００８】一般に、トランジスタの閾値電圧を下げる
とリーク電流阻止能力が低下し、スタンバイ時の消費電
力が増大する。すなわち、ＣＭＯＳトランジスタがオフ
状態時にソース−ドレイン間にリーク電流が流れ、スタ
ンバイ時の消費電力が増大する。ところが、ＭＴＣＭＯ
Ｓ回路１１０においては、スリープ制御と呼ぶパワーマ
ネジメント機能を導入することによって、スタンバイ時
の消費電力の増大を阻止している。
とリーク電流阻止能力が低下し、スタンバイ時の消費電
力が増大する。すなわち、ＣＭＯＳトランジスタがオフ
状態時にソース−ドレイン間にリーク電流が流れ、スタ
ンバイ時の消費電力が増大する。ところが、ＭＴＣＭＯ
Ｓ回路１１０においては、スリープ制御と呼ぶパワーマ
ネジメント機能を導入することによって、スタンバイ時
の消費電力の増大を阻止している。
【０００９】つまり、論理回路群Ｌ１の通常動作時（ア
クティブ時）には、スリープ制御線ＳＬを低電位に設定
し、これによって、高閾値電圧のトランジスタＱＡが導
通し、疑似電源線ＶＡが実電源線Ｖ１と同等に電源線と
して働き、論理回路群Ｌ１に電力を供給する。この疑似
電源ＶＡと低電位電源Ｖ２との間に接続されている論理
回路群Ｌ１は、低閾値電圧のトランジスタで構成されて
いるので、電源電圧を１Ｖ近辺と非常に低くしても、高
速に動作する。
クティブ時）には、スリープ制御線ＳＬを低電位に設定
し、これによって、高閾値電圧のトランジスタＱＡが導
通し、疑似電源線ＶＡが実電源線Ｖ１と同等に電源線と
して働き、論理回路群Ｌ１に電力を供給する。この疑似
電源ＶＡと低電位電源Ｖ２との間に接続されている論理
回路群Ｌ１は、低閾値電圧のトランジスタで構成されて
いるので、電源電圧を１Ｖ近辺と非常に低くしても、高
速に動作する。
【００１０】一方、論理回路Ｌ１を動作させない時（ス
タンバイ時）には、その論理回路群Ｌ１をスリープ状態
にする。具体的には、スリープ制御線ＳＬを高電位に
し、高閾値電圧のトランジスタＱＡを遮断状態にする。
これによって、実電源線Ｖ１と低電位電源Ｖ２との間
に、遮断された高閾値電圧のトランジスタＱＡが入り、
論理回路群Ｌ１におけるリーク電流の発生を抑える。論
理回路群Ｌ１において、たとえ低閾値トランジスタＱ
１、Ｑ２が使用されていても、トランジスタＱ１、Ｑ２
に大きなリーク電流が流れることはなく、スタンバイ時
にも非常に低電力な特性を実現することができる。
タンバイ時）には、その論理回路群Ｌ１をスリープ状態
にする。具体的には、スリープ制御線ＳＬを高電位に
し、高閾値電圧のトランジスタＱＡを遮断状態にする。
これによって、実電源線Ｖ１と低電位電源Ｖ２との間
に、遮断された高閾値電圧のトランジスタＱＡが入り、
論理回路群Ｌ１におけるリーク電流の発生を抑える。論
理回路群Ｌ１において、たとえ低閾値トランジスタＱ
１、Ｑ２が使用されていても、トランジスタＱ１、Ｑ２
に大きなリーク電流が流れることはなく、スタンバイ時
にも非常に低電力な特性を実現することができる。
【００１１】図１０は、ＭＴＣＭＯＳ回路１１０におい
て、論理回路Ｌ１がアクティブ状態からスリープ状態に
移行するときにおける疑似電源線ＶＡの電位変化を示す
図である。
て、論理回路Ｌ１がアクティブ状態からスリープ状態に
移行するときにおける疑似電源線ＶＡの電位変化を示す
図である。
【００１２】スリープ制御線ＳＬが低電位から高電位に
変化すると、Ｐ−ｃｈ高閾値電圧のトランジスタＱＡが
遮断状態になり、論理回路群Ｌ１がスリープ状態に移行
する。低閾値電圧ＭＯＳトランジスタＱ１、Ｑ２による
リーク電流によって、疑似電源線ＶＡに蓄えられた電荷
が引き抜かれるので、疑似電源線ＶＡの電位が徐々に降
下する。疑似電源線ＶＡの等価容量をＣとし、高電位側
実電源線Ｖ１の電位をｖ１とし、低電位側電源Ｖ２の電
圧をｖ２とし、低閾値電圧ＭＯＳトランジスタＱ１、Ｑ
２のオフリーク電流の総和をＩleakとすると、疑似電源
線ＶＡの電位が低電位電源Ｖ２のレベルｖ２になるまで
に要する時間Ｔは、 Ｔ＝Ｃ（ｖ１−ｖ２）／Ｉleak で表される。
変化すると、Ｐ−ｃｈ高閾値電圧のトランジスタＱＡが
遮断状態になり、論理回路群Ｌ１がスリープ状態に移行
する。低閾値電圧ＭＯＳトランジスタＱ１、Ｑ２による
リーク電流によって、疑似電源線ＶＡに蓄えられた電荷
が引き抜かれるので、疑似電源線ＶＡの電位が徐々に降
下する。疑似電源線ＶＡの等価容量をＣとし、高電位側
実電源線Ｖ１の電位をｖ１とし、低電位側電源Ｖ２の電
圧をｖ２とし、低閾値電圧ＭＯＳトランジスタＱ１、Ｑ
２のオフリーク電流の総和をＩleakとすると、疑似電源
線ＶＡの電位が低電位電源Ｖ２のレベルｖ２になるまで
に要する時間Ｔは、 Ｔ＝Ｃ（ｖ１−ｖ２）／Ｉleak で表される。
【００１３】ここで、疑似電源線ＶＡの等価容量Ｃは、
各トランジスタのソース、ドレイン容量等で構成されて
いるので、大きい値の容量である。また、トランジスタ
のオフリーク電流は、閾値電圧が低いので、比較的大き
な電流であるが、トランジスタのオン電流に比べれば、
数桁小さい値である。したがって、遷移時間Ｔは、比較
的大きい値をとる。たとえば、０．５μｍプロセスで試
作した集積回路の測定によれば、疑似電源線ＶＡの電位
が低電位電源Ｖ２のレベルｖ２になるまでに要する時間
Ｔの値は、数十マイクロ秒から数百マイクロ秒程度にな
る。
各トランジスタのソース、ドレイン容量等で構成されて
いるので、大きい値の容量である。また、トランジスタ
のオフリーク電流は、閾値電圧が低いので、比較的大き
な電流であるが、トランジスタのオン電流に比べれば、
数桁小さい値である。したがって、遷移時間Ｔは、比較
的大きい値をとる。たとえば、０．５μｍプロセスで試
作した集積回路の測定によれば、疑似電源線ＶＡの電位
が低電位電源Ｖ２のレベルｖ２になるまでに要する時間
Ｔの値は、数十マイクロ秒から数百マイクロ秒程度にな
る。
【００１４】
【発明が解決しようとする課題】図１１は、従来のＭＴ
ＣＭＯＳ１１０ａを示す図である。
ＣＭＯＳ１１０ａを示す図である。
【００１５】ＭＴＣＭＯＳ１１０ａは、ＭＴＣＭＯＳ１
１１とＭＴＣＭＯＳ１１２とが縦列接続された回路であ
り、ＭＴＣＭＯＳ１１１、ＭＴＣＭＯＳ１１２は、それ
ぞれ、ＭＴＣＭＯＳ１１０と同様に構成され、ＭＴＣＭ
ＯＳ１１１内の論理回路群Ｌ１に含まれる論理ゲートＧ
１の出力端子ｏ１が、ＭＴＣＭＯＳ１１２内の論理回路
群Ｌ２に含まれる論理ゲートＧ２の入力端子ｉ２に接続
されている。
１１とＭＴＣＭＯＳ１１２とが縦列接続された回路であ
り、ＭＴＣＭＯＳ１１１、ＭＴＣＭＯＳ１１２は、それ
ぞれ、ＭＴＣＭＯＳ１１０と同様に構成され、ＭＴＣＭ
ＯＳ１１１内の論理回路群Ｌ１に含まれる論理ゲートＧ
１の出力端子ｏ１が、ＭＴＣＭＯＳ１１２内の論理回路
群Ｌ２に含まれる論理ゲートＧ２の入力端子ｉ２に接続
されている。
【００１６】ＭＴＣＭＯＳ１１１は、高閾値電圧のトラ
ンジスタＱＡ１と論理回路群Ｌ１とを有する。論理回路
群Ｌ１は、疑似電源線ＶＡ１に接続され、疑似電源線Ｖ
Ａ１と実電源線Ｖ１との間に、スリープ制御用の高閾値
電圧のトランジスタＱＡ１が接続され、高閾値電圧のト
ランジスタＱＡ１のゲート端子には、スリープ制御線Ｓ
Ｌ１が接続されている。
ンジスタＱＡ１と論理回路群Ｌ１とを有する。論理回路
群Ｌ１は、疑似電源線ＶＡ１に接続され、疑似電源線Ｖ
Ａ１と実電源線Ｖ１との間に、スリープ制御用の高閾値
電圧のトランジスタＱＡ１が接続され、高閾値電圧のト
ランジスタＱＡ１のゲート端子には、スリープ制御線Ｓ
Ｌ１が接続されている。
【００１７】また、ＭＴＣＭＯＳ１１２は、高閾値電圧
のトランジスタＱＡ２と論理回路群Ｌ２とを有する。論
理回路群Ｌ２は、疑似電源線ＶＡ２に接続され、疑似電
源線ＶＡ２と実電源線Ｖ２との間には、スリープ制御用
の高閾値電圧のトランジスタＱＡ２が接続され、高閾値
電圧のトランジスタＱＡ２のゲート端子に、スリープ制
御線ＳＬ２が接続されている。
のトランジスタＱＡ２と論理回路群Ｌ２とを有する。論
理回路群Ｌ２は、疑似電源線ＶＡ２に接続され、疑似電
源線ＶＡ２と実電源線Ｖ２との間には、スリープ制御用
の高閾値電圧のトランジスタＱＡ２が接続され、高閾値
電圧のトランジスタＱＡ２のゲート端子に、スリープ制
御線ＳＬ２が接続されている。
【００１８】ここで、ＭＴＣＭＯＳ１１０ａにおいて、
スリープ制御用の高閾値電圧のトランジスタＱＡ１を介
して、電力供給を受ける論理回路群Ｌ１が、アクティブ
状態からスリープ状態に移行し、一方、スリープ制御用
の高閾値電圧のトランジスタＱＡ２を介して、電力供給
を受ける論理回路群Ｌ２が、アクティブ状態のままであ
る場合の動作を考える。
スリープ制御用の高閾値電圧のトランジスタＱＡ１を介
して、電力供給を受ける論理回路群Ｌ１が、アクティブ
状態からスリープ状態に移行し、一方、スリープ制御用
の高閾値電圧のトランジスタＱＡ２を介して、電力供給
を受ける論理回路群Ｌ２が、アクティブ状態のままであ
る場合の動作を考える。
【００１９】論理回路群Ｌ１をスリープ状態に移行させ
る際に、疑似電源線ＶＡの電位は、非常にゆっくりと低
電位電源Ｖ２の電位へ下降する。この疑似電源線ＶＡの
電位がゆっくりと低下するのに伴い、論理ゲートＧ１の
出力端子ｏ１の電位もゆっくりと下降する。ここで、論
理ゲートＧ１の出力端子ｏ１は、論理ゲートＧ２の入力
端子ｉ２に接続されているので、論理ゲートＧ２の入力
電位が非常にゆっくりと変化していることになる。
る際に、疑似電源線ＶＡの電位は、非常にゆっくりと低
電位電源Ｖ２の電位へ下降する。この疑似電源線ＶＡの
電位がゆっくりと低下するのに伴い、論理ゲートＧ１の
出力端子ｏ１の電位もゆっくりと下降する。ここで、論
理ゲートＧ１の出力端子ｏ１は、論理ゲートＧ２の入力
端子ｉ２に接続されているので、論理ゲートＧ２の入力
電位が非常にゆっくりと変化していることになる。
【００２０】ここで、Ｎ−ｃｈトランジスタの閾値電圧
の絶対値をＶｔｎとし、Ｐ−ｃｈトランジスタの閾値電
圧の絶対値をＶｔｐとすると、ＣＭＯＳ回路では、入力
の電位が絶対値Ｖｔｎよりも大きければ、Ｎ−ｃｈトラ
ンジスタが導通し、また、（実電源線Ｖ１の電圧−Ｖｔ
ｐ）よりも入力電位が低ければ、Ｐ−ｃｈトランジスタ
が導通する。したがって、図１０に網掛けで示すよう
に、論理ゲートＧ２を構成するＣＭＯＳゲートのＰ−ｃ
ｈトランジスタもＮ−ｃｈトランジスタも、導通状態に
なる期間が非常に長くなり、実電源線Ｖ１→論理ゲート
Ｇ２→低電位電源Ｖ２という経路で非常に大きな貫通電
流が流れる続ける。したがって、集積回路全体での消費
電流が増大するという問題がある。
の絶対値をＶｔｎとし、Ｐ−ｃｈトランジスタの閾値電
圧の絶対値をＶｔｐとすると、ＣＭＯＳ回路では、入力
の電位が絶対値Ｖｔｎよりも大きければ、Ｎ−ｃｈトラ
ンジスタが導通し、また、（実電源線Ｖ１の電圧−Ｖｔ
ｐ）よりも入力電位が低ければ、Ｐ−ｃｈトランジスタ
が導通する。したがって、図１０に網掛けで示すよう
に、論理ゲートＧ２を構成するＣＭＯＳゲートのＰ−ｃ
ｈトランジスタもＮ−ｃｈトランジスタも、導通状態に
なる期間が非常に長くなり、実電源線Ｖ１→論理ゲート
Ｇ２→低電位電源Ｖ２という経路で非常に大きな貫通電
流が流れる続ける。したがって、集積回路全体での消費
電流が増大するという問題がある。
【００２１】図１２は、従来のＭＴＣＭＯＳ回路１２０
を示す回路図である。
を示す回路図である。
【００２２】ＭＴＣＭＯＳ回路１２０は、図９に示すＭ
ＴＣＭＯＳ回路１１０において、Ｐ−ｃｈ高閾値電圧の
トランジスタＱＡと疑似電源線ＶＡとを削除し、低電位
側電源Ｖ２側に、スリープ制御用のＮ−ｃｈ高閾値電圧
トランジスタＱＢと、疑似電源線ＶＢとを挿入した回路
である。
ＴＣＭＯＳ回路１１０において、Ｐ−ｃｈ高閾値電圧の
トランジスタＱＡと疑似電源線ＶＡとを削除し、低電位
側電源Ｖ２側に、スリープ制御用のＮ−ｃｈ高閾値電圧
トランジスタＱＢと、疑似電源線ＶＢとを挿入した回路
である。
【００２３】ＭＴＣＭＯＳ回路１２０において、ゲート
電極に接続されたスリープ制御線ＳＬの制御によって、
スリープ制御を実現する。つまり、論理回路群Ｌ１がア
クティブ時からスリープ時に移行する際には、スリープ
制御線ＳＬが低電位になり、Ｎ−ｃｈトランジスタＱＢ
が遮断状態になる。論理回路群Ｌ１のアクティブ時に
は、低電位電源Ｖ２のレベルであった疑似電源線ＶＢの
電位は、論理回路群Ｌ１のリーク電流によって、非常に
ゆっくりとした速度で、実電源線Ｖ１のレベルに充電さ
れる。このために、従来のＭＴＣＭＯＳ回路１１０にお
ける上記説明と同様に、集積回路全体での消費電流が増
大するという問題が生じる。
電極に接続されたスリープ制御線ＳＬの制御によって、
スリープ制御を実現する。つまり、論理回路群Ｌ１がア
クティブ時からスリープ時に移行する際には、スリープ
制御線ＳＬが低電位になり、Ｎ−ｃｈトランジスタＱＢ
が遮断状態になる。論理回路群Ｌ１のアクティブ時に
は、低電位電源Ｖ２のレベルであった疑似電源線ＶＢの
電位は、論理回路群Ｌ１のリーク電流によって、非常に
ゆっくりとした速度で、実電源線Ｖ１のレベルに充電さ
れる。このために、従来のＭＴＣＭＯＳ回路１１０にお
ける上記説明と同様に、集積回路全体での消費電流が増
大するという問題が生じる。
【００２４】図１３は、従来のＭＴＣＭＯＳ回路１３０
を示す回路図である。
を示す回路図である。
【００２５】ＭＴＣＭＯＳ回路１３０は、ＭＴＣＭＯＳ
回路１１０において、論理回路群を構成するトランジス
タＱ１、Ｑ２の閾値電圧と、電源供給／供給停止を制御
するスリープ制御用の高閾値電圧のトランジスタＱＡの
閾値電圧とを、同じ閾値電圧にした回路である。
回路１１０において、論理回路群を構成するトランジス
タＱ１、Ｑ２の閾値電圧と、電源供給／供給停止を制御
するスリープ制御用の高閾値電圧のトランジスタＱＡの
閾値電圧とを、同じ閾値電圧にした回路である。
【００２６】ＭＴＣＭＯＳ回路１３０において、論理回
路群Ｌ１の通常動作時には、スリープ制御線ＳＬを低電
位に設定し、高閾値電圧のトランジスタＱＡが導通する
ので、疑似電源線ＶＡが高電位側実電源線Ｖ１と同等に
働く。したがって、この疑似電源線ＶＡと低電位側電源
Ｖ２との間に接続とれている論理ゲートＧ１等で構成さ
れている論理回路群Ｌ１は、所望の論理動作を実行でき
る。
路群Ｌ１の通常動作時には、スリープ制御線ＳＬを低電
位に設定し、高閾値電圧のトランジスタＱＡが導通する
ので、疑似電源線ＶＡが高電位側実電源線Ｖ１と同等に
働く。したがって、この疑似電源線ＶＡと低電位側電源
Ｖ２との間に接続とれている論理ゲートＧ１等で構成さ
れている論理回路群Ｌ１は、所望の論理動作を実行でき
る。
【００２７】一方、論理回路群Ｌ１が動作を行う必要の
ないスリープ期間においては、スリープ制御線ＳＬを高
電位にし、スリープ制御トランジスタＱＡを遮断状態に
する。ＣＭＯＳ回路においては、非動作時にも、高電位
電源から低電位電源に向かってリーク電流が流れ、この
リーク電流によって電力が消費される。このリーク電流
量は、スリープ制御トランジスタＱＡの幅に依存する。
ないスリープ期間においては、スリープ制御線ＳＬを高
電位にし、スリープ制御トランジスタＱＡを遮断状態に
する。ＣＭＯＳ回路においては、非動作時にも、高電位
電源から低電位電源に向かってリーク電流が流れ、この
リーク電流によって電力が消費される。このリーク電流
量は、スリープ制御トランジスタＱＡの幅に依存する。
【００２８】ここで、スリープ制御トランジスタＱＡの
幅を小さく設定することによって、リーク電流を小さく
抑えることができる。ＭＴＣＭＯＳ回路１１０のよう
に、高い閾値電圧を用いる程、リーク電流低減能力があ
り、消費電力の低減を期待できる。しかし、ＭＴＣＭＯ
Ｓ回路１３０においては、電源供給停止時に、疑似電源
線ＶＡの電位が、実電源線Ｖ１レベルから低電位電源Ｖ
２レベルへゆっくりと変化するので、ＭＴＣＭＯＳ回路
１１０についての上記説明と同様に、集積回路全体での
消費電流が増大するという問題が生じる。
幅を小さく設定することによって、リーク電流を小さく
抑えることができる。ＭＴＣＭＯＳ回路１１０のよう
に、高い閾値電圧を用いる程、リーク電流低減能力があ
り、消費電力の低減を期待できる。しかし、ＭＴＣＭＯ
Ｓ回路１３０においては、電源供給停止時に、疑似電源
線ＶＡの電位が、実電源線Ｖ１レベルから低電位電源Ｖ
２レベルへゆっくりと変化するので、ＭＴＣＭＯＳ回路
１１０についての上記説明と同様に、集積回路全体での
消費電流が増大するという問題が生じる。
【００２９】本発明は、１つ目の論理回路の出力端が２
つ目の論理回路の入力端に接続され、両論理回路の電源
供給が制御され、上記１つ目の論理回路への電源供給が
停止しされ、上記２つ目の論理回路に電源が供給されて
いるときに、上記２つ目の論理回路における消費電力を
少なくすることができる論理回路を提供することを目的
とするものである。
つ目の論理回路の入力端に接続され、両論理回路の電源
供給が制御され、上記１つ目の論理回路への電源供給が
停止しされ、上記２つ目の論理回路に電源が供給されて
いるときに、上記２つ目の論理回路における消費電力を
少なくすることができる論理回路を提供することを目的
とするものである。
【００３０】
【課題を解決するための手段】本発明は、トランジスタ
によって構成されている論理回路群への電流供給（アク
ティブ）期間から、電流供給停止（スリープ）期間に移
行する際に、疑似電源線の電位を急速に変化させる（疑
似電源線に充電されている電荷を強制的に放電させ、ま
たは疑似電源線を強制的に充電させる）ことによって、
論理回路群に含まれている論理ゲートの出力電位を高速
に変化させるものである。
によって構成されている論理回路群への電流供給（アク
ティブ）期間から、電流供給停止（スリープ）期間に移
行する際に、疑似電源線の電位を急速に変化させる（疑
似電源線に充電されている電荷を強制的に放電させ、ま
たは疑似電源線を強制的に充電させる）ことによって、
論理回路群に含まれている論理ゲートの出力電位を高速
に変化させるものである。
【００３１】
【発明の実施の形態および実施例】図１は、本発明の第
１の実施例である論理回路１０を示す回路図である。
１の実施例である論理回路１０を示す回路図である。
【００３２】論理回路１０は、実電源線Ｖ１と、低電位
電源Ｖ２と、疑似電源線ＶＡと、論理回路群Ｌ１と、ス
イッチＳＷ１、ＳＷ２とを有する回路である。
電源Ｖ２と、疑似電源線ＶＡと、論理回路群Ｌ１と、ス
イッチＳＷ１、ＳＷ２とを有する回路である。
【００３３】実電源線Ｖ１、低電位電源Ｖ２は、それぞ
れ高電位側、低電位側の実電源である。論理回路群Ｌ１
は、電源供給を制御される論理回路群であり、高電位側
の電源端ＰＡと、低電位側の電源端ＰＢとを有するもの
である。スイッチＳＷ１は、論理回路群Ｌ１への電源供
給を制御するスイッチであり、実電源線Ｖ１と高電位側
の電源端ＰＡとの間に接続されている。スイッチＳＷ２
は、論理回路群Ｌ１の高電位側の電源端ＰＡと低電位側
の電源端ＰＢとの間に接続され、つまり、疑似電源線Ｖ
Ａと低電位電源Ｖ２との間に接続されているスイッチで
ある。スリープ制御線ＳＬには、論理回路群Ｌ１への電
源供給を制御するスリープ制御信号が送られ、制御線Ｓ
ＬＮ’には、スイッチ回路ＳＷ２を制御する信号が送ら
れる。
れ高電位側、低電位側の実電源である。論理回路群Ｌ１
は、電源供給を制御される論理回路群であり、高電位側
の電源端ＰＡと、低電位側の電源端ＰＢとを有するもの
である。スイッチＳＷ１は、論理回路群Ｌ１への電源供
給を制御するスイッチであり、実電源線Ｖ１と高電位側
の電源端ＰＡとの間に接続されている。スイッチＳＷ２
は、論理回路群Ｌ１の高電位側の電源端ＰＡと低電位側
の電源端ＰＢとの間に接続され、つまり、疑似電源線Ｖ
Ａと低電位電源Ｖ２との間に接続されているスイッチで
ある。スリープ制御線ＳＬには、論理回路群Ｌ１への電
源供給を制御するスリープ制御信号が送られ、制御線Ｓ
ＬＮ’には、スイッチ回路ＳＷ２を制御する信号が送ら
れる。
【００３４】次に、上記実施例において、論理回路群Ｌ
１が所望の論理回路動作を行う期間（アクティブ状態）
について説明する。この場合、スリープ制御線ＳＬを経
由したスリープ制御信号によってスイッチＳＷ１が導通
状態に設定され、高電位側の電源端ＰＡは、疑似的に実
電源線Ｖ１として振る舞い、論理回路群Ｌ１に電力が供
給され、論理回路群Ｌ１が所望の論理動作を実行でき
る。このときに、スリープ制御線ＳＬＮ’のスリープ制
御信号によってスイッチＳＷ２が遮断状態にされる。
１が所望の論理回路動作を行う期間（アクティブ状態）
について説明する。この場合、スリープ制御線ＳＬを経
由したスリープ制御信号によってスイッチＳＷ１が導通
状態に設定され、高電位側の電源端ＰＡは、疑似的に実
電源線Ｖ１として振る舞い、論理回路群Ｌ１に電力が供
給され、論理回路群Ｌ１が所望の論理動作を実行でき
る。このときに、スリープ制御線ＳＬＮ’のスリープ制
御信号によってスイッチＳＷ２が遮断状態にされる。
【００３５】一方、論理回路群Ｌ１が論理動作を行わな
い期間（スリープ状態）、スリープ制御線ＳＬを経由し
たスリープ制御信号によって、スイッチＳＷ１が非導通
状態に設定され、論理回路群Ｌ１に電力が供給されない
ので、論理回路群Ｌ１におけるリーク電流の発生を抑制
できる。このときに、スリープ制御線ＳＬＮ’によって
スイッチＳＷ２が導通され、論理回路群Ｌ１がスリープ
状態に入った直後から論理回路群Ｌ１の高電位側の電源
端ＰＡに貯まった電荷が、スイッチＳＷ２を介して放電
されるので、高電位側の電源端ＰＡの電位が低電位電源
Ｖ２のレベルに速やかに低下し、この低下に伴って、論
理回路群Ｌ１内の論理ゲートの出力電位も低電位電源Ｖ
２のレベルに速やかに到達する。
い期間（スリープ状態）、スリープ制御線ＳＬを経由し
たスリープ制御信号によって、スイッチＳＷ１が非導通
状態に設定され、論理回路群Ｌ１に電力が供給されない
ので、論理回路群Ｌ１におけるリーク電流の発生を抑制
できる。このときに、スリープ制御線ＳＬＮ’によって
スイッチＳＷ２が導通され、論理回路群Ｌ１がスリープ
状態に入った直後から論理回路群Ｌ１の高電位側の電源
端ＰＡに貯まった電荷が、スイッチＳＷ２を介して放電
されるので、高電位側の電源端ＰＡの電位が低電位電源
Ｖ２のレベルに速やかに低下し、この低下に伴って、論
理回路群Ｌ１内の論理ゲートの出力電位も低電位電源Ｖ
２のレベルに速やかに到達する。
【００３６】図２は、本発明の他の実施例である論理回
路２０を示す図である。
路２０を示す図である。
【００３７】論理回路２０は、実電源線Ｖ１と、低電位
電源Ｖ２と、疑似電源線ＶＡと、論理回路群Ｌ１と、高
閾値電圧のＰｃｈＭｏｓスリープ制御トランジスタＱＡ
と、Ｎ−ｃｈトランジスタＱｄとを有する回路である。
電源Ｖ２と、疑似電源線ＶＡと、論理回路群Ｌ１と、高
閾値電圧のＰｃｈＭｏｓスリープ制御トランジスタＱＡ
と、Ｎ−ｃｈトランジスタＱｄとを有する回路である。
【００３８】実電源線Ｖ１、低電位電源Ｖ２は、それぞ
れ高電位側、低電位側の実電源である。論理回路群Ｌ１
は、電源供給を制御される論理回路群であり、複数の論
理ゲートＧ１を有するものである。
れ高電位側、低電位側の実電源である。論理回路群Ｌ１
は、電源供給を制御される論理回路群であり、複数の論
理ゲートＧ１を有するものである。
【００３９】高閾値電圧のスリープ制御用のＰｃｈＭｏ
ｓトランジスタＱＡは、論理回路群Ｌ１への電源供給を
制御するスイッチであり、実電源線Ｖ１と論理回路群Ｌ
１との間に接続されている。Ｎ−ｃｈトランジスタＱｄ
は、論理回路群Ｌ１と並列に接続され、つまり、疑似電
源線ＶＡと低電位電源Ｖ２との間に接続されている。ス
リープ制御線ＳＬは、論理回路群Ｌ１への電源供給を制
御するスリープ制御信号を送る線である。制御線ＳＬ
Ｎ’は、Ｎ−ｃｈトランジスタＱｄを制御する信号を送
る線である。
ｓトランジスタＱＡは、論理回路群Ｌ１への電源供給を
制御するスイッチであり、実電源線Ｖ１と論理回路群Ｌ
１との間に接続されている。Ｎ−ｃｈトランジスタＱｄ
は、論理回路群Ｌ１と並列に接続され、つまり、疑似電
源線ＶＡと低電位電源Ｖ２との間に接続されている。ス
リープ制御線ＳＬは、論理回路群Ｌ１への電源供給を制
御するスリープ制御信号を送る線である。制御線ＳＬ
Ｎ’は、Ｎ−ｃｈトランジスタＱｄを制御する信号を送
る線である。
【００４０】論理ゲートＧ１は、Ｐ−ｃｈＭＯＳＴトラ
ンジスタＱ１と、Ｎ−ｃｈＭＯＳトランジスタＱ２等に
よって構成される論理ゲートであり、各論理ゲートＧ１
の高電位側が共通化され、各論理ゲートＧ１の低電位側
の電源端子が共通化されている。
ンジスタＱ１と、Ｎ−ｃｈＭＯＳトランジスタＱ２等に
よって構成される論理ゲートであり、各論理ゲートＧ１
の高電位側が共通化され、各論理ゲートＧ１の低電位側
の電源端子が共通化されている。
【００４１】次に、論理回路２０の動作について説明す
る。
る。
【００４２】論理回路群Ｌ１の通常動作時（アクティブ
時）には、スリープ制御線ＳＬを低電位に設定し、高閾
値電圧のトランジスタＱＡが導通し、疑似電源線ＶＡを
電源線と見なすことができるので、疑似電源線ＶＡと低
電位側電源Ｖ２との間に接続されている論理回路群Ｌ１
が所望の論理動作を実行できる。一方、論理回路群Ｌ１
が動作を行う必要のない期間（スリープ時）において
は、スリープ制御線ＳＬを高電位にし、高閾値のスリー
プ制御トランジスタＱＡを遮断状態（スリープ状態）に
する。リーク電流量は、リーク電流経路となるトランジ
スタの総幅に依存するので、上記実施例では、高閾値電
圧のトランジスタＱＡの幅によってリーク電流量が決ま
る。したがって、スリープ制御トランジスタＱＡのゲー
ト幅を小さく設定すれば、リーク電流を小さく抑えるこ
とができる。
時）には、スリープ制御線ＳＬを低電位に設定し、高閾
値電圧のトランジスタＱＡが導通し、疑似電源線ＶＡを
電源線と見なすことができるので、疑似電源線ＶＡと低
電位側電源Ｖ２との間に接続されている論理回路群Ｌ１
が所望の論理動作を実行できる。一方、論理回路群Ｌ１
が動作を行う必要のない期間（スリープ時）において
は、スリープ制御線ＳＬを高電位にし、高閾値のスリー
プ制御トランジスタＱＡを遮断状態（スリープ状態）に
する。リーク電流量は、リーク電流経路となるトランジ
スタの総幅に依存するので、上記実施例では、高閾値電
圧のトランジスタＱＡの幅によってリーク電流量が決ま
る。したがって、スリープ制御トランジスタＱＡのゲー
ト幅を小さく設定すれば、リーク電流を小さく抑えるこ
とができる。
【００４３】論理回路２０において、論理回路群Ｌ１が
アクティブ状態からスリープ状態に移行する際、スリー
プ制御線ＳＬＮ’の電位を高レベルにし、Ｎ−ｃｈトラ
ンジスタＱｄを導通させる。これによって、アクティブ
時に疑似電源線ＶＡに貯まった電荷が、Ｎ−ｃｈトラン
ジスタＱｄを介して、放電されるので、疑似電源線ＶＡ
の電位が低電位電源Ｖ２のレベルに速やかに低下し、こ
れに伴って、論理回路群Ｌ１内の論理ゲート（たとえば
論理ゲートＧ１）の出力電位も低電位電源Ｖ２のレベル
に速やかに到達する。
アクティブ状態からスリープ状態に移行する際、スリー
プ制御線ＳＬＮ’の電位を高レベルにし、Ｎ−ｃｈトラ
ンジスタＱｄを導通させる。これによって、アクティブ
時に疑似電源線ＶＡに貯まった電荷が、Ｎ−ｃｈトラン
ジスタＱｄを介して、放電されるので、疑似電源線ＶＡ
の電位が低電位電源Ｖ２のレベルに速やかに低下し、こ
れに伴って、論理回路群Ｌ１内の論理ゲート（たとえば
論理ゲートＧ１）の出力電位も低電位電源Ｖ２のレベル
に速やかに到達する。
【００４４】図３は、本発明の別の実施例である論理回
路３０を示す図。
路３０を示す図。
【００４５】論理回路３０は、論理回路２０を、低電圧
向き回路構成に適用した例であり、従来のＭＴＣＭＯＳ
回路に適用した例である。
向き回路構成に適用した例であり、従来のＭＴＣＭＯＳ
回路に適用した例である。
【００４６】論理回路３０における論理回路群Ｌ１は、
論理回路の集合であり、低閾値電圧のＰ−ｃｈＭＯＳＴ
トランジスタＱ１と、低閾値電圧のＮ−ｃｈＭＯＳトラ
ンジスタＱ２と等で構成される論理ゲートＧ１等の単一
または複数の論理回路で構成されている。
論理回路の集合であり、低閾値電圧のＰ−ｃｈＭＯＳＴ
トランジスタＱ１と、低閾値電圧のＮ−ｃｈＭＯＳトラ
ンジスタＱ２と等で構成される論理ゲートＧ１等の単一
または複数の論理回路で構成されている。
【００４７】各論理回路群Ｌ１の高電位側は共通化さ
れ、各論理回路群Ｌ１の低電位側の電源端子は共通化さ
れている。低電位側の電源端子は、低電位側電源Ｖ２に
接続されて、高電位側の電源端は、疑似電源線ＶＡに接
続されている。この疑似電源線ＶＡと実電源線Ｖ１との
間には、上記低閾値電圧よりも高い高閾値電圧のＰｃｈ
ＭＯＳスリープ制御トランジスタＱＡが接続されてい
る。スリープ制御トランジスタＱＡのゲート端子は、ス
リープ制御線ＳＬに接続される。
れ、各論理回路群Ｌ１の低電位側の電源端子は共通化さ
れている。低電位側の電源端子は、低電位側電源Ｖ２に
接続されて、高電位側の電源端は、疑似電源線ＶＡに接
続されている。この疑似電源線ＶＡと実電源線Ｖ１との
間には、上記低閾値電圧よりも高い高閾値電圧のＰｃｈ
ＭＯＳスリープ制御トランジスタＱＡが接続されてい
る。スリープ制御トランジスタＱＡのゲート端子は、ス
リープ制御線ＳＬに接続される。
【００４８】論理回路３０において、論理回路群Ｌ１と
スリープ制御用トランジスタＱＡとの動作は、上記実施
例の動作と同様である。論理回路３０において、疑似電
源線ＶＡと低電位側の低電位電源Ｖ２との間に、Ｎ−ｃ
ｈトランジスタトＱｄが接続され、そのゲート端がスリ
ープ制御線ＳＬＮ’の制御信号によって制御されている
点が、従来例とは異なる。
スリープ制御用トランジスタＱＡとの動作は、上記実施
例の動作と同様である。論理回路３０において、疑似電
源線ＶＡと低電位側の低電位電源Ｖ２との間に、Ｎ−ｃ
ｈトランジスタトＱｄが接続され、そのゲート端がスリ
ープ制御線ＳＬＮ’の制御信号によって制御されている
点が、従来例とは異なる。
【００４９】論理回路３０において、論理回路群Ｌ１が
アクティブ状態からスリープ状態に移行する際、スリー
プ制御線ＳＬＮ’の電位を高レベルにし、Ｎ−ｃｈトラ
ンジスタＱｄを導通させる。これによって、アクティブ
時に疑似電源線ＶＡに貯まった電荷が、Ｎ−ｃｈトラン
ジスタＱｄを通して放電されるので、疑似電源線ＶＡの
電位が速やかに低電位電源Ｖ２のレベルに低下し、これ
に伴って、論理回路群Ｌ１内の論理ゲート（たとえば論
理ゲートＧ１）の出力部電位も低電位電源Ｖ２のレベル
に速やかに到達する。
アクティブ状態からスリープ状態に移行する際、スリー
プ制御線ＳＬＮ’の電位を高レベルにし、Ｎ−ｃｈトラ
ンジスタＱｄを導通させる。これによって、アクティブ
時に疑似電源線ＶＡに貯まった電荷が、Ｎ−ｃｈトラン
ジスタＱｄを通して放電されるので、疑似電源線ＶＡの
電位が速やかに低電位電源Ｖ２のレベルに低下し、これ
に伴って、論理回路群Ｌ１内の論理ゲート（たとえば論
理ゲートＧ１）の出力部電位も低電位電源Ｖ２のレベル
に速やかに到達する。
【００５０】図４は、論理回路３１と論理回路３２とを
縦続接続した論理回路３０ａを示す図である。論理回路
３１、論理回路３２のそれぞれは、論理回路３０と同様
の回路である。
縦続接続した論理回路３０ａを示す図である。論理回路
３１、論理回路３２のそれぞれは、論理回路３０と同様
の回路である。
【００５１】論理回路３１は、高閾値電圧のトランジス
タＱＡ１と論理回路群Ｌ１とを有する。論理回路群Ｌ１
は、疑似電源線ＶＡ１に接続され、疑似電源線ＶＡ１と
実電源線Ｖ１（ＶＤＤ）との間に、スリープ制御用の高
閾値電圧のトランジスタＱＡ１が接続され、高閾値電圧
のトランジスタＱＡ１のゲート端子には、スリープ制御
端子ＳＬ１が接続されている。さらに、論理回路群Ｌ１
と並列にＮ−ｃｈトランジスタＱｄ１が接続されてい
る。
タＱＡ１と論理回路群Ｌ１とを有する。論理回路群Ｌ１
は、疑似電源線ＶＡ１に接続され、疑似電源線ＶＡ１と
実電源線Ｖ１（ＶＤＤ）との間に、スリープ制御用の高
閾値電圧のトランジスタＱＡ１が接続され、高閾値電圧
のトランジスタＱＡ１のゲート端子には、スリープ制御
端子ＳＬ１が接続されている。さらに、論理回路群Ｌ１
と並列にＮ−ｃｈトランジスタＱｄ１が接続されてい
る。
【００５２】つまり、疑似電源線ＶＡ１と低電位電源Ｖ
２（ＧＮＤ）との間に、Ｎ−ｃｈトランジスタＱｄ１が
接続され、このＮ−ｃｈトランジスタＱｄ１のゲート端
子にスリープ制御線ＳＬＮ’１が接続されている。そし
て、高閾値電圧のトランジスタＱＡ１が開いている状態
では、Ｎ−ｃｈトランジスタＱｄ１が閉じているように
制御され、また、高閾値電圧のトランジスタＱＡ１が閉
じている状態では、Ｎ−ｃｈトランジスタＱｄ１が開い
ているように制御される。すなわち、トランジスタによ
って構成されている論理回路群への電流供給（アクティ
ブ）期間から、電流供給停止（スリープ）期間に移行す
る際に、疑似電源線ＶＡ１に充電されている電荷を強制
的に放電させ、疑似電源線ＶＡ１の電位を素早く変化さ
せ、論理ゲートＧ１の出力電位を高速に変化させるもの
である。
２（ＧＮＤ）との間に、Ｎ−ｃｈトランジスタＱｄ１が
接続され、このＮ−ｃｈトランジスタＱｄ１のゲート端
子にスリープ制御線ＳＬＮ’１が接続されている。そし
て、高閾値電圧のトランジスタＱＡ１が開いている状態
では、Ｎ−ｃｈトランジスタＱｄ１が閉じているように
制御され、また、高閾値電圧のトランジスタＱＡ１が閉
じている状態では、Ｎ−ｃｈトランジスタＱｄ１が開い
ているように制御される。すなわち、トランジスタによ
って構成されている論理回路群への電流供給（アクティ
ブ）期間から、電流供給停止（スリープ）期間に移行す
る際に、疑似電源線ＶＡ１に充電されている電荷を強制
的に放電させ、疑似電源線ＶＡ１の電位を素早く変化さ
せ、論理ゲートＧ１の出力電位を高速に変化させるもの
である。
【００５３】また、論理回路３２は、高閾値電圧のトラ
ンジスタＱＡ２と論理回路群Ｌ２とを有する。論理回路
群Ｌ２は、疑似電源線ＶＡ２に接続され、疑似電源線Ｖ
Ａ２と実電源線Ｖ１（ＶＤＤ）との間には、スリープ制
御用の高閾値電圧のトランジスタＱＡ２が接続され、高
閾値電圧のトランジスタＱＡ２のゲート端子に、スリー
プ制御線ＳＬ２が接続されている。さらに、論理回路群
Ｌ２と並列にＮ−ｃｈトランジスタＱｄ２が接続されて
いる。
ンジスタＱＡ２と論理回路群Ｌ２とを有する。論理回路
群Ｌ２は、疑似電源線ＶＡ２に接続され、疑似電源線Ｖ
Ａ２と実電源線Ｖ１（ＶＤＤ）との間には、スリープ制
御用の高閾値電圧のトランジスタＱＡ２が接続され、高
閾値電圧のトランジスタＱＡ２のゲート端子に、スリー
プ制御線ＳＬ２が接続されている。さらに、論理回路群
Ｌ２と並列にＮ−ｃｈトランジスタＱｄ２が接続されて
いる。
【００５４】つまり、疑似電源線ＶＡ２と低電位電源Ｖ
２（ＧＮＤ）との間に、Ｎ−ｃｈトランジスタＱｄ２が
接続され、このＮ−ｃｈトランジスタＱｄ２のゲート端
子にスリープ制御線ＳＬＮ’２が接続されている。そし
て、高閾値電圧のトランジスタＱＡ２が開いている状態
では、Ｎ−ｃｈトランジスタＱｄ２が閉じているように
制御され、また、高閾値電圧のトランジスタＱＡ２が閉
じて状態では、Ｎ−ｃｈトランジスタＱｄ２が開いてい
るように制御される。すなわち、トランジスタによって
構成されている論理回路群への電流供給（アクティブ）
期間から、電流供給停止（スリープ）期間に移行する際
に、疑似電源線ＶＡ２に充電されている電荷を強制的に
放電させ、疑似電源線ＶＡ２の電位を素早く変化させ、
論理ゲートＧ２の出力電位を高速に変化させるものであ
る。
２（ＧＮＤ）との間に、Ｎ−ｃｈトランジスタＱｄ２が
接続され、このＮ−ｃｈトランジスタＱｄ２のゲート端
子にスリープ制御線ＳＬＮ’２が接続されている。そし
て、高閾値電圧のトランジスタＱＡ２が開いている状態
では、Ｎ−ｃｈトランジスタＱｄ２が閉じているように
制御され、また、高閾値電圧のトランジスタＱＡ２が閉
じて状態では、Ｎ−ｃｈトランジスタＱｄ２が開いてい
るように制御される。すなわち、トランジスタによって
構成されている論理回路群への電流供給（アクティブ）
期間から、電流供給停止（スリープ）期間に移行する際
に、疑似電源線ＶＡ２に充電されている電荷を強制的に
放電させ、疑似電源線ＶＡ２の電位を素早く変化させ、
論理ゲートＧ２の出力電位を高速に変化させるものであ
る。
【００５５】また、論理回路群Ｌ１内の論理ゲートＧ１
の出力端子ｏ１が、論理回路群Ｌ２内の論理ゲートＧ２
の入力端子ｉ２に接続されている。
の出力端子ｏ１が、論理回路群Ｌ２内の論理ゲートＧ２
の入力端子ｉ２に接続されている。
【００５６】次に、上記実施例の動作について説明す
る。
る。
【００５７】ここで、図４に示す回路において、スリー
プ制御用の高閾値電圧のトランジスタＱＡ１を介して、
電力供給を受ける論理回路群Ｌ１が、アクティブ状態か
らスリープ状態に移行し、一方、スリープ制御用の高閾
値電圧のトランジスタＱＡ２を介して、電力供給を受け
る論理回路群Ｌ２が、アクティブ状態のままである場合
について考える。
プ制御用の高閾値電圧のトランジスタＱＡ１を介して、
電力供給を受ける論理回路群Ｌ１が、アクティブ状態か
らスリープ状態に移行し、一方、スリープ制御用の高閾
値電圧のトランジスタＱＡ２を介して、電力供給を受け
る論理回路群Ｌ２が、アクティブ状態のままである場合
について考える。
【００５８】図５は、上記各実施例における疑似電源線
ＶＡの電位変化を示す図である。
ＶＡの電位変化を示す図である。
【００５９】図５に示すように、論理回路群Ｌ１のスリ
ープ開始時には、Ｎ−ｃｈトランジスタＱｄ１が導通す
るので、疑似電源線ＶＡ１の電位は、低電位電源Ｖ２の
レベルに素早く下降する。疑似電源線ＶＡ１の電位のこ
の素早い下降に伴って、論理ゲートＧ１の出力端子ｏ１
の電位も低電位電源Ｖ２の電位に素早く下降する。
ープ開始時には、Ｎ−ｃｈトランジスタＱｄ１が導通す
るので、疑似電源線ＶＡ１の電位は、低電位電源Ｖ２の
レベルに素早く下降する。疑似電源線ＶＡ１の電位のこ
の素早い下降に伴って、論理ゲートＧ１の出力端子ｏ１
の電位も低電位電源Ｖ２の電位に素早く下降する。
【００６０】ここで、論理ゲートＧ１の出力端子ｏ１
は、論理ゲートＧ２の入力端子ｉ２に接続されているの
で、アクティブ状態である論理回路群Ｌ２内の論理ゲー
トＧ２からみれば、出力端子ｏ１の素早い変化は、入力
端子ｉ２の電位が素早く変化したことになる。Ｎ−ｃｈ
トランジスタの閾値電圧の絶対値をＶｔｎとすると、Ｃ
ＭＯＳ回路では、入力の電位がＶｔｎよりも大きけれ
ば、Ｎ−ｃｈトランジスタが導通する。また、Ｐ−ｃｈ
トランジスタの閾値電圧の絶対値をＶｔｐとすると、入
力電位が（実電源線Ｖ１の電圧−Ｖｔｐ）よりも低けれ
ば、Ｐ−ｃｈトランジスタが導通する。
は、論理ゲートＧ２の入力端子ｉ２に接続されているの
で、アクティブ状態である論理回路群Ｌ２内の論理ゲー
トＧ２からみれば、出力端子ｏ１の素早い変化は、入力
端子ｉ２の電位が素早く変化したことになる。Ｎ−ｃｈ
トランジスタの閾値電圧の絶対値をＶｔｎとすると、Ｃ
ＭＯＳ回路では、入力の電位がＶｔｎよりも大きけれ
ば、Ｎ−ｃｈトランジスタが導通する。また、Ｐ−ｃｈ
トランジスタの閾値電圧の絶対値をＶｔｐとすると、入
力電位が（実電源線Ｖ１の電圧−Ｖｔｐ）よりも低けれ
ば、Ｐ−ｃｈトランジスタが導通する。
【００６１】したがって、図５の網掛け部として示すよ
うに、論理ゲートＧ２を構成するＣＭＯＳ回路のＰ−ｃ
ｈトランジスタも、Ｎ−ｃｈトランジスタも、導通状態
になる期間は存在するが、上記実施例における導通時間
は、図１１に示す従来例における導通時間に比ベて、非
常に短くなる。この結果、実電源線Ｖ１→論理ゲートＧ
２→低電位電源Ｖ２という経路で貫通電流が流れても、
その貫通電流が少ないので、集積回路全体における消費
電流を減少させることができる。
うに、論理ゲートＧ２を構成するＣＭＯＳ回路のＰ−ｃ
ｈトランジスタも、Ｎ−ｃｈトランジスタも、導通状態
になる期間は存在するが、上記実施例における導通時間
は、図１１に示す従来例における導通時間に比ベて、非
常に短くなる。この結果、実電源線Ｖ１→論理ゲートＧ
２→低電位電源Ｖ２という経路で貫通電流が流れても、
その貫通電流が少ないので、集積回路全体における消費
電流を減少させることができる。
【００６２】図６は、本発明の他の実施例である論理回
路４０を示す回路図である。
路４０を示す回路図である。
【００６３】論理回路４０は、論理回路１０において、
電源供給／供給停止用のスイッチＳＷ１が、低電位電源
Ｖ２に接続されている回路である。
電源供給／供給停止用のスイッチＳＷ１が、低電位電源
Ｖ２に接続されている回路である。
【００６４】この場合、疑似電源線ＶＢと高電位側の実
電源線Ｖ１との間に、スイッチＳＷ２が設けられ、信号
スリープ制御線ＳＬＮ’の制御信号によって、スイッチ
ＳＷ２が制御される。
電源線Ｖ１との間に、スイッチＳＷ２が設けられ、信号
スリープ制御線ＳＬＮ’の制御信号によって、スイッチ
ＳＷ２が制御される。
【００６５】論理回路４０において、論理回路群Ｌ１が
アクティブ時からスリープ時に移行するときに、スリー
プ制御線ＳＬを経由したスリープ制御信号によって、ス
イッチＳＷ１が遮断状態になり、この際に、スリープ制
御線ＳＬＮ’によってスイッチＳＷ２が導通される。論
理回路群Ｌ１のアクティブ時には、論理回路Ｌ１の低電
位側の電源端ＰＢの電位が低電位電源Ｖ２のレベルであ
ったが、その低電位側の電源端ＰＢの電位が、実電源線
Ｖ１のレベルに急速に充電され、これに伴って、論理回
路群Ｌ１内の論理ゲートの出力電位も、高電位の実電源
線Ｖ１に素早く到達する。
アクティブ時からスリープ時に移行するときに、スリー
プ制御線ＳＬを経由したスリープ制御信号によって、ス
イッチＳＷ１が遮断状態になり、この際に、スリープ制
御線ＳＬＮ’によってスイッチＳＷ２が導通される。論
理回路群Ｌ１のアクティブ時には、論理回路Ｌ１の低電
位側の電源端ＰＢの電位が低電位電源Ｖ２のレベルであ
ったが、その低電位側の電源端ＰＢの電位が、実電源線
Ｖ１のレベルに急速に充電され、これに伴って、論理回
路群Ｌ１内の論理ゲートの出力電位も、高電位の実電源
線Ｖ１に素早く到達する。
【００６６】したがって、論理回路４０においても、１
つ目の論理回路の出力端が２つ目の論理回路の入力端に
接続され、両論理回路の電源供給が制御され、１つ目の
論理回路への電源供給が停止しされ、２つ目の論理回路
に電源が供給されているときに、２つ目の論理回路にお
ける消費電力を少なくすることができる。
つ目の論理回路の出力端が２つ目の論理回路の入力端に
接続され、両論理回路の電源供給が制御され、１つ目の
論理回路への電源供給が停止しされ、２つ目の論理回路
に電源が供給されているときに、２つ目の論理回路にお
ける消費電力を少なくすることができる。
【００６７】図７は、本発明の別の実施例である論理回
路５０を示す回路図である。
路５０を示す回路図である。
【００６８】論理回路５０は、論理回路２０において、
電源供給／供給停止用のスイッチとして、高電位実電源
線Ｖ１と疑似電源線ＶＡとの間に設けられているＰ−ｃ
ｈトランジスタＱＡの代わりに、疑似電源線ＶＢと低電
位電源Ｖ２との間にＮ−ｃｈトランジスタＱＢが設けら
れ、論理回路Ｌ１と並列に接続されているＮ−ｃｈトラ
ンジスタＱｄの代わりに、Ｐ−ｃｈトランジスタＱｄｐ
が設けられている。つまり、Ｐ−ｃｈトランジスタＱｄ
ｐは、高電位電源線Ｖ１と疑似電源線ＶＢとの間に接続
されているものである。Ｐ−ｃｈトランジスタＱｄｐの
ゲート端には、スリープ制御線ＳＬＮ’が接続されてい
る。
電源供給／供給停止用のスイッチとして、高電位実電源
線Ｖ１と疑似電源線ＶＡとの間に設けられているＰ−ｃ
ｈトランジスタＱＡの代わりに、疑似電源線ＶＢと低電
位電源Ｖ２との間にＮ−ｃｈトランジスタＱＢが設けら
れ、論理回路Ｌ１と並列に接続されているＮ−ｃｈトラ
ンジスタＱｄの代わりに、Ｐ−ｃｈトランジスタＱｄｐ
が設けられている。つまり、Ｐ−ｃｈトランジスタＱｄ
ｐは、高電位電源線Ｖ１と疑似電源線ＶＢとの間に接続
されているものである。Ｐ−ｃｈトランジスタＱｄｐの
ゲート端には、スリープ制御線ＳＬＮ’が接続されてい
る。
【００６９】論理ゲートＧ１は、複数の論理回路で構成
され、Ｐ−ｃｈＭＯＳトランジスタＱ１、Ｎ−ｃｈＭＯ
ＳトランジスタＱ２等によって構成され、論理ゲートＧ
１等の単一または複数の論理ゲートによって、論理回路
群Ｌ１が構成されている。この論理回路Ｇ１の高電位
側、低電位側の電源端子は、それぞれ共通化され、高電
位側の電源端は、高電位側実電源線Ｖ１に接続され、低
電位側の電源端は、疑似電源線ＶＢに接続されている。
され、Ｐ−ｃｈＭＯＳトランジスタＱ１、Ｎ−ｃｈＭＯ
ＳトランジスタＱ２等によって構成され、論理ゲートＧ
１等の単一または複数の論理ゲートによって、論理回路
群Ｌ１が構成されている。この論理回路Ｇ１の高電位
側、低電位側の電源端子は、それぞれ共通化され、高電
位側の電源端は、高電位側実電源線Ｖ１に接続され、低
電位側の電源端は、疑似電源線ＶＢに接続されている。
【００７０】次に、論理回路５０の動作について説明す
る。
る。
【００７１】まず、論理回路群Ｌ１の通常動作（アクテ
ィブ）時には、スリープ制御線ＳＬを高電位に設定す
る。これによって、ＰｃｈＭＯＳトランジスタＱＢが導
通し、疑似電源線ＶＢを電源線Ｖ２と見なすことができ
る。この疑似電源ＶＢと高電位実電源線Ｖ１との間に接
続されている論理回路群Ｌ１が、所望の論理動作を実行
できる。
ィブ）時には、スリープ制御線ＳＬを高電位に設定す
る。これによって、ＰｃｈＭＯＳトランジスタＱＢが導
通し、疑似電源線ＶＢを電源線Ｖ２と見なすことができ
る。この疑似電源ＶＢと高電位実電源線Ｖ１との間に接
続されている論理回路群Ｌ１が、所望の論理動作を実行
できる。
【００７２】一方、論理回路群Ｌ１が動作を行う必要の
ない期間においては、スリープ制御線ＳＬを低電位に
し、ＰｃｈＭＯＳトランジスタＱＢを遮断状態（スリー
プ状態）にする。リーク電流量は、リーク電流経路とな
るトランジスタの総幅に依存するので、論理回路５０で
は、ＰｃｈＭＯＳトランジスタＱＢの幅によって、リー
ク電流量が決まる。したがって、ＰｃｈＭＯＳトランジ
スタＱＢのゲート幅を小さく設定すれば、リーク電流を
小さく抑えることができる。
ない期間においては、スリープ制御線ＳＬを低電位に
し、ＰｃｈＭＯＳトランジスタＱＢを遮断状態（スリー
プ状態）にする。リーク電流量は、リーク電流経路とな
るトランジスタの総幅に依存するので、論理回路５０で
は、ＰｃｈＭＯＳトランジスタＱＢの幅によって、リー
ク電流量が決まる。したがって、ＰｃｈＭＯＳトランジ
スタＱＢのゲート幅を小さく設定すれば、リーク電流を
小さく抑えることができる。
【００７３】論理回路群Ｌ１がアクティブ状態からスリ
ープ状態に移行する際に、スリープ制御線ＳＬＮ’の電
位が低レベルになり、Ｎ−ｃｈトランジスタＱｄｐが導
通する。アクティブ時に低電位電源Ｖ１の電位であった
疑似電源線ＶＢが、Ｎ−ｃｈトランジスタＱｄｐを通し
て充電されるので、疑似電源線ＶＢの電位は実電源線Ｖ
１のレベルに速やかに到達し、これに伴って、論理回路
群Ｌ１内の論理ゲート（たとえば論理ゲートＧ１）の出
力電位も実電源線Ｖ１のレベルに速やかに到達する。
ープ状態に移行する際に、スリープ制御線ＳＬＮ’の電
位が低レベルになり、Ｎ−ｃｈトランジスタＱｄｐが導
通する。アクティブ時に低電位電源Ｖ１の電位であった
疑似電源線ＶＢが、Ｎ−ｃｈトランジスタＱｄｐを通し
て充電されるので、疑似電源線ＶＢの電位は実電源線Ｖ
１のレベルに速やかに到達し、これに伴って、論理回路
群Ｌ１内の論理ゲート（たとえば論理ゲートＧ１）の出
力電位も実電源線Ｖ１のレベルに速やかに到達する。
【００７４】図８は、本発明の他の実施例である論理回
路６０を示す回路図である。
路６０を示す回路図である。
【００７５】論理回路６０は、論理回路３０において、
電源供給／供給停止用のスイッチとして、高電位実電源
線Ｖ１と疑似電源線ＶＡとの間に設けられている高閾値
電圧のＰ−ｃｈトランジスタＱＡの代わりに、疑似電源
線ＶＢと低電位電源Ｖ２との間に高閾値電圧のＮ−ｃｈ
トランジスタＱＢが設けられ、論理回路Ｌ１と並列に接
続されているＮ−ｃｈトランジスタＱｄの代わりに、Ｐ
−ｃｈトランジスタＱｄｐが設けられている。つまり、
Ｐ−ｃｈトランジスタＱｄｐは、高電位実電源線Ｖ１と
疑似電源線ＶＢとの間に接続され、Ｐ−ｃｈトランジス
タＱｄｐのゲート端には、スリープ制御線ＳＬＮ’が接
続されている。
電源供給／供給停止用のスイッチとして、高電位実電源
線Ｖ１と疑似電源線ＶＡとの間に設けられている高閾値
電圧のＰ−ｃｈトランジスタＱＡの代わりに、疑似電源
線ＶＢと低電位電源Ｖ２との間に高閾値電圧のＮ−ｃｈ
トランジスタＱＢが設けられ、論理回路Ｌ１と並列に接
続されているＮ−ｃｈトランジスタＱｄの代わりに、Ｐ
−ｃｈトランジスタＱｄｐが設けられている。つまり、
Ｐ−ｃｈトランジスタＱｄｐは、高電位実電源線Ｖ１と
疑似電源線ＶＢとの間に接続され、Ｐ−ｃｈトランジス
タＱｄｐのゲート端には、スリープ制御線ＳＬＮ’が接
続されている。
【００７６】なお、論理回路２０、３０において、トラ
ンジスタＱｄは、いずれもＮ−ｃｈトランジスタで示さ
れているが、この代わりに、ＣＭＯＳ型のスイッチを用
いてもよく、この場合、上記と同様の動作、効果を得る
ことができる。また、これと同様に、論理回路５０、６
０において、トランジスタＱｄｐは、いずれもＰ−ｃｈ
トランジスタで示されているが、この代わりに、ＣＭＯ
Ｓ型のスイッチを用いてもよく、この場合、上記と同様
の動作、効果を得ることができる。
ンジスタＱｄは、いずれもＮ−ｃｈトランジスタで示さ
れているが、この代わりに、ＣＭＯＳ型のスイッチを用
いてもよく、この場合、上記と同様の動作、効果を得る
ことができる。また、これと同様に、論理回路５０、６
０において、トランジスタＱｄｐは、いずれもＰ−ｃｈ
トランジスタで示されているが、この代わりに、ＣＭＯ
Ｓ型のスイッチを用いてもよく、この場合、上記と同様
の動作、効果を得ることができる。
【００７７】実施例においては、電源供給を停止する際
に、電源供給が停止される論理回路群Ｌ１における疑似
電源線ＶＡの遷移時間を短縮することによって、論理回
路群Ｌ１内の論理ゲートＧ１の出力電位の変化の完了を
早め、論理ゲートＧ１の出力端が接続され、かつ電源供
給状態にある論理ゲートＧ２において消費される電力量
を小さくすることができる。このようにして、集積回路
の消費電力が小さくなれば、発生する熱量も小さくな
り、その集積回路を納めるパッケージもより安価なもの
を使用することができ、また、放熱装置等も不要にな
り、経済効果も大きい。
に、電源供給が停止される論理回路群Ｌ１における疑似
電源線ＶＡの遷移時間を短縮することによって、論理回
路群Ｌ１内の論理ゲートＧ１の出力電位の変化の完了を
早め、論理ゲートＧ１の出力端が接続され、かつ電源供
給状態にある論理ゲートＧ２において消費される電力量
を小さくすることができる。このようにして、集積回路
の消費電力が小さくなれば、発生する熱量も小さくな
り、その集積回路を納めるパッケージもより安価なもの
を使用することができ、また、放熱装置等も不要にな
り、経済効果も大きい。
【００７８】また、上記実施例は、トランジスタによっ
て構成されている論理回路群と電源線との間に、高閾値
電圧トランジスタと疑似電源線とが設けられている論理
回路において、論理回路群への電流供給期間から、電流
供給停止期間に移行する際に、疑似電源線の電位を急速
に変化させる（疑似電源線に充電されている電荷を強制
的に放電させ、または疑似電源線を強制的に充電させ
る）論理回路である。
て構成されている論理回路群と電源線との間に、高閾値
電圧トランジスタと疑似電源線とが設けられている論理
回路において、論理回路群への電流供給期間から、電流
供給停止期間に移行する際に、疑似電源線の電位を急速
に変化させる（疑似電源線に充電されている電荷を強制
的に放電させ、または疑似電源線を強制的に充電させ
る）論理回路である。
【００７９】また、上記実施例は、第１のレベルを具備
する第１の電源と、トランジスタによって構成されてい
る論理回路群と、第１の電源と論理回路群の第１の電源
端との間に接続されている第１のスイッチと、論理回路
群の第２の電源端に接続され、第２のレベルを具備する
第２の電源と、論理回路群と並列に接続されている第２
のスイッチとを有する論理回路である。この場合、第１
のスイッチが開いている状態では、第２のスイッチが閉
じ、第１のスイッチが閉じている状態では、第２のスイ
ッチが開くように制御され、第１のスイッチは、第１の
トランジスタで構成され、第２のスイッチは、第２のト
ランジスタで構成されている。さらに、第１のトランジ
スタは、高閾値電圧のトランジスタであり、第２のトラ
ンジスタと論理回路群とは、第１のトランジスタの閾値
電圧よりも低い閾値電圧のトランジスタで構成されてい
る。
する第１の電源と、トランジスタによって構成されてい
る論理回路群と、第１の電源と論理回路群の第１の電源
端との間に接続されている第１のスイッチと、論理回路
群の第２の電源端に接続され、第２のレベルを具備する
第２の電源と、論理回路群と並列に接続されている第２
のスイッチとを有する論理回路である。この場合、第１
のスイッチが開いている状態では、第２のスイッチが閉
じ、第１のスイッチが閉じている状態では、第２のスイ
ッチが開くように制御され、第１のスイッチは、第１の
トランジスタで構成され、第２のスイッチは、第２のト
ランジスタで構成されている。さらに、第１のトランジ
スタは、高閾値電圧のトランジスタであり、第２のトラ
ンジスタと論理回路群とは、第１のトランジスタの閾値
電圧よりも低い閾値電圧のトランジスタで構成されてい
る。
【００８０】
【発明の効果】本発明によれば、１つ目の論理回路の出
力端が２つ目の論理回路の入力端に接続され、両論理回
路の電源供給が制御され、疑似的な電源線の電荷を放電
（または充電）させる回路を設け、論理回路に電源が供
給されない期間には、疑似的な電源線上に貯まった電荷
を急速に放電（または充電）することによって、電源供
給が停止された論理回路の出力電位を低電位電源のレベ
ルに素早く確定することができるので、上記１つ目の論
理回路への電源供給を停止し、上記２つ目の論理回路に
電源が供給されているときに、上記２つ目の論理回路に
おける消費電力を少なくすることができるという効果を
奏する。
力端が２つ目の論理回路の入力端に接続され、両論理回
路の電源供給が制御され、疑似的な電源線の電荷を放電
（または充電）させる回路を設け、論理回路に電源が供
給されない期間には、疑似的な電源線上に貯まった電荷
を急速に放電（または充電）することによって、電源供
給が停止された論理回路の出力電位を低電位電源のレベ
ルに素早く確定することができるので、上記１つ目の論
理回路への電源供給を停止し、上記２つ目の論理回路に
電源が供給されているときに、上記２つ目の論理回路に
おける消費電力を少なくすることができるという効果を
奏する。
【図１】本発明の一実施例である論理回路１０を示す回
路図である。
路図である。
【図２】本発明の他の実施例である論理回路２０を示す
回路図である。
回路図である。
【図３】本発明の別の実施例である論理回路３０を示す
回路図。
回路図。
【図４】論理回路３１と論理回路３２とが縦続接続され
ている論理回路３０ａを示す回路図である。
ている論理回路３０ａを示す回路図である。
【図５】上記各実施例における疑似電源線ＶＡの電位変
化を示す図である。
化を示す図である。
【図６】本発明の他の実施例である論理回路４０を示す
回路図である。
回路図である。
【図７】本発明の別の実施例である論理回路５０を示す
回路図である。
回路図である。
【図８】本発明の他の実施例である論理回路６０を示す
回路図である。
回路図である。
【図９】従来のＭＴＣＭＯＳ回路１１０を示す回路図で
ある。
ある。
【図１０】ＭＴＣＭＯＳ回路１１０において、論理回路
Ｌ１がアクティブ状態からスリープ状態に移行するとき
における疑似電源線ＶＡの電位変化を示す図である。
Ｌ１がアクティブ状態からスリープ状態に移行するとき
における疑似電源線ＶＡの電位変化を示す図である。
【図１１】従来のＭＴＣＭＯＳ１１０ａを示す図であ
る。
る。
【図１２】従来のＭＴＣＭＯＳ回路１２０を示す回路図
である。
である。
【図１３】従来のＭＴＣＭＯＳ回路１３０を示す回路図
である。
である。
１０、２０、３０、４０、５０、６０…論理回路、 Ｌ１、Ｌ２…論理回路群、 Ｇ１、Ｇ２…論理回路、 ＳＷ１、ＳＷ２…スイッチ、 ＳＬ、ＳＬ１、ＳＬ２、ＳＬＮ’…スリープ制御線、 Ｖ１…高電位側実電源線、 ＶＡ、ＶＡ１、ＶＡ２…高電位側疑似電源線、 ＶＢ…低位側疑似電源線、 Ｖ２…低電位電源、 ＱＡ、ＱＡ１、ＱＡ２、ＱＢ…スリープ制御用高閾値電
圧の電界効果トランジスタ、 ｏ１…信号出力端子、 ｉ２…信号入力端子。
圧の電界効果トランジスタ、 ｏ１…信号出力端子、 ｉ２…信号入力端子。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/00
Claims (5)
- 【請求項１】 トランジスタによって構成されている論
理回路群と電源線との間に、高閾値電圧トランジスタと
疑似電源線とが設けられている論理回路において、 上記論理回路群への電流供給期間から、電流供給停止期
間に移行する際に、上記疑似電源線の電位を急速に変化
させることを特徴とする論理回路。 - 【請求項２】 第１のレベルを具備する第１の電源と；
トランジスタによって構成されている論理回路群と；上
記第１の電源と上記論理回路群の第１の電源端との間に
接続されている第１のスイッチと；上記論理回路群の第
２の電源端に接続され、第２のレベルを具備する第２の
電源と；上記論理回路群と並列に接続されている第２の
スイッチと；を有することを特徴とする論理回路。 - 【請求項３】 請求項２において、 上記第１のスイッチが開いている状態では、上記第２の
スイッチが閉じ、上記第１のスイッチが閉じている状態
では、上記第２のスイッチが開くように制御されること
を特徴とする論理回路。 - 【請求項４】 請求項２または請求項３において、 上記第１のスイッチは、第１のトランジスタで構成さ
れ、上記第２のスイッチは、第２のトランジスタで構成
されていることを特徴とする論理回路。 - 【請求項５】 請求項４において、 上記第１のトランジスタは、高閾値電圧のトランジスタ
であり、上記第２のトランジスタと上記論理回路群と
は、上記第１のトランジスタの閾値電圧よりも低い閾値
電圧のトランジスタで構成されていることを特徴とする
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15602596A JP3341805B2 (ja) | 1996-05-28 | 1996-05-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15602596A JP3341805B2 (ja) | 1996-05-28 | 1996-05-28 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321600A JPH09321600A (ja) | 1997-12-12 |
| JP3341805B2 true JP3341805B2 (ja) | 2002-11-05 |
Family
ID=15618675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15602596A Expired - Lifetime JP3341805B2 (ja) | 1996-05-28 | 1996-05-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3341805B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3187019B2 (ja) | 1998-12-10 | 2001-07-11 | 沖電気工業株式会社 | 半導体集積回路及びその試験方法 |
| KR100618821B1 (ko) * | 2004-02-16 | 2006-08-31 | 삼성전자주식회사 | 칩 면적이 작고 전류소모도 작은 평면 패널 소오스드라이버의 멀티 레벨 쉬프터 회로 |
| JP4646615B2 (ja) * | 2004-12-14 | 2011-03-09 | 株式会社リコー | 半導体装置 |
| JP4911988B2 (ja) | 2006-02-24 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7911855B2 (en) | 2006-02-24 | 2011-03-22 | Renesas Technology Corp. | Semiconductor device with voltage interconnections |
| US7400175B2 (en) * | 2006-05-31 | 2008-07-15 | Fujitsu Limited | Recycling charge to reduce energy consumption during mode transition in multithreshold complementary metal-oxide-semiconductor (MTCMOS) circuits |
| JP4967889B2 (ja) * | 2007-07-24 | 2012-07-04 | ソニー株式会社 | 半導体集積回路およびその起動方法 |
| WO2009107382A1 (ja) | 2008-02-27 | 2009-09-03 | パナソニック株式会社 | 半導体集積回路、およびこれを備えた各種装置 |
| JP2011182056A (ja) * | 2010-02-26 | 2011-09-15 | Panasonic Corp | 半導体集積回路 |
| JP2015118724A (ja) * | 2013-11-13 | 2015-06-25 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の駆動方法 |
-
1996
- 1996-05-28 JP JP15602596A patent/JP3341805B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321600A (ja) | 1997-12-12 |
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