KR20210071148A - 반도체 패키지 - Google Patents

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KR20210071148A
KR20210071148A KR1020190160515A KR20190160515A KR20210071148A KR 20210071148 A KR20210071148 A KR 20210071148A KR 1020190160515 A KR1020190160515 A KR 1020190160515A KR 20190160515 A KR20190160515 A KR 20190160515A KR 20210071148 A KR20210071148 A KR 20210071148A
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김가영
장형선
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 재배선층을 포함하는 연결 부재, 상기 연결 부재의 상기 제2 면에 배치되는 패시베이션층, 상기 패시베이션층 상에 배치되며 상기 재배선층과 연결되는 UBM 패드를 갖는 UBM(Under Bump Metallurgy)층 및 상기 UBM 층 상에 배치되는 전기 연결 구조체를 포함하며, 상기 UBM 층은 상기 UBM 패드의 표면으로부터 상기 패시베이션층과 멀어지는 방향으로 연장되는 제1 돌출 구조를 포함하고, 상기 전기 연결 구조체는 상기 UBM 패드 및 상기 제1 돌출 구조 각각의 적어도 일부의 측면을 덮는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근에 경박 단소화를 이루고자 하는 패키징(Packaging) 기술이 활발히 연구되고 있다. 그러나, 이종 재료간의 접점에서 충격 신뢰성(Reliability) 문제가 발생될 수 있으며, 예를 들어, 도전성 범프와 같은 전기연결 구조체와 그 주위로부터 발생되는 크랙이 대표적이다. 크랙은 재배선층이 구비된 연결 부재로 전파되어 반도체 패키지의 신뢰성을 크게 저하시킬 수 있다.
본 발명이 해결하고자 하는 과제들 중 하나는 전기 연결 구조체 및/또는 UBM 층 주위로부터 발생되는 크랙에 의한 신뢰성 저하를 저감시킬 수 있는 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 재배선층을 포함하는 연결 부재, 상기 연결 부재의 상기 제2 면에 배치되는 패시베이션층, 상기 패시베이션층 상에 배치되며 상기 재배선층과 연결되는 UBM 패드를 갖는 UBM(Under Bump Metallurgy)층 및 상기 UBM 층 상에 배치되는 전기 연결 구조체를 포함하며, 상기 UBM 층은 상기 UBM 패드의 표면으로부터 상기 패시베이션층과 멀어지는 방향으로 연장되는 제1 돌출 구조를 포함하고, 상기 전기 연결 구조체는 상기 UBM 패드 및 상기 제1 돌출 구조 각각의 적어도 일부의 측면을 덮는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, UBM 패드의 표면에 돌출된 돌출 구조를 도입함으로써, 전기 연결 구조체 및/또는 UBM 층 주위로부터 발생되는 크랙에 의한 신뢰성 저하를 저감시킬 수 있는 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 “A” 영역을 확대하여 나타내는 단면도이다.
도 3은 도 2에 도시된 "A" 영역의 일부 요소를 나타내는 평면도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지에서의 크랙 전파를 방지하는 원리를 설명하는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 나타낸 단면도이고, 도 2는 도 1의 "A" 영역을 확대하여 나타내는 단면도이고, 도 3은 도 2에 도시된 "A" 영역의 일부 요소를 나타내는 평면도이다. 구체적으로, 도 3은 도 2에서 전기 연결 구조체(170)를 생략하고 UBM 층(160)을 하부에서 바라보는 저면도를 도시하였다.
도 1 내지 3을 참조하면, 일 실시예에 따른 반도체 패키지(100)는 서로 반대에 위치한 제1 면(140A) 및 제2 면(140B)을 가지며, 재배선층(145)을 포함하는 연결 부재(140), 상기 연결 부재(140)의 상기 제2 면(140B)에 배치되는 패시베이션층(150), 상기 패시베이션층(150) 상에 배치되며 상기 재배선층(145)과 연결되는 UBM 패드(162)를 갖는 UBM(Under Bump Metallurgy)층(160) 및 상기 UBM 층(160) 상에 배치되는 전기 연결 구조체(170)를 포함할 수 있다. 또한, 상기 UBM 층(160)은 상기 UBM 패드(162)의 표면으로부터 상기 패시베이션층(150)과 멀어지는 방향으로 연장되는 제1 돌출 구조(162P)를 포함하고, 상기 전기 연결 구조체(170)는 상기 UBM 패드(162) 및 상기 제1 돌출 구조(162P) 각각의 적어도 일부의 측면을 덮을 수 있다.
또한, 일 실시예에 따른 반도체 패키지(100)는 상기 연결 부재(140)의 상기 제1 면(140A)에 배치되며 상기 재배선층(145)과 연결되는 접속 패드(120P)를 갖는 반도체 칩(120) 및 상기 연결 부재(140)의 상기 제1 면(140A)에 배치되며 상기 반도체 칩(120)을 봉합하는 봉합재(130)를 더 포함할 수 있다. 예시적인 실시예들에서 상기 봉합재(130)는 생략될 수 있다.
반도체 패키지는 다양한 재료의 구성요소가 사용되므로, 이종 재료 간의 열팽창 계수의 차이로 의해 열응력이 발생할 수 있다. 이러한 열응력은 이종 재료 간의 계면 박리(delamination) 또는 크랙(crack)과 같은 불량 원인이 될 수 있다. 특히, UBM 층(160) 주위에서 이러한 열응력 문제가 심각해질 수 있다. 예를 들어, UBM 층(160)을 직접 덮는 솔더 볼(Solder ball)의 외측 부분에서 발생한 크랙은 상기 솔더 볼을 가로지르는 방향으로 전파되어 패키지의 신뢰성에 문제를 야기시킬 수 있다.
한편, 일 실시예에 따른 반도체 패키지(100)는 상기 UBM 패드(162)의 표면으로부터 상기 패시베이션층(150)과 멀어지는 방향으로 연장되는 제1 돌출 구조(162P)를 도입하여 크랙의 전파 경로를 차단함으로써, 크랙의 전파로 인한 신뢰성 문제를 방지할 수 있다.
예를 들어, 도 2에 도시된 바와 같이, UBM 패드(162)의 하면과 제1 돌출 구조(162P)의 하면은 단차(H1)를 가질 수 있고, UBM 패드(162)의 외측면(162s)과 제1 돌출 구조(162P)의 외측면(162Ps)은 단차(H2)를 가질 수 있다. 전기 연결 구조체(170)는 상기 UBM 패드(162)의 상기 외측면(162s)과 상기 제1 돌출 구조(162P)의 상기 외측면(162Ps) 각각의 적어도 일부를 덮을 수 있다. 크랙의 전파를 차단하는 관점에서, 상기 UBM 패드(162)의 상기 외측면(162s)과 상기 제1 돌출 구조(162P)의 상기 외측면(162Ps)이 서로 동일면에 있는 경우 크랙의 발생 지점이 상기 제1 돌출 구조(162P)의 끝단에 인접한 전기 연결 구조체(170)의 하방으로(UBM 패드와 멀어지는 방향) 이동할 수 있고, 상기 전기 연결 구조체(170)의 하방에서 발생한 상기 크랙은 상기 전기 연결 구조체(170)를 가로질러 쉽게 전파될 수 있다.
반면, UBM 패드(162)의 외측면(162s)과 제1 돌출 구조(162P)의 외측면(162Ps)이 단차(H2)를 가지는 경우, 크랙은 상기 UBM 패드(162)의 상기 외측면(162s)과 인접한 지점에서 발생하며, 상기 크랙의 전파 경로는 상기 제1 돌출 구조(162P)의 상기 외측면(162Ps)에 의해 가로막히게 된다. 따라서, 전기 연결 구조체(170)에서 발생하는 크랙을 전파를 차단하여 패키지의 신뢰성을 확보할 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 평면상에서, 제1 돌출 구조(162P)는 상기 UBM 패드(162)의 외측 테두리와 이격되며 UBM 층(160)의 중심 영역을 연속적으로 둘러싸도록 배치될 수 있다. 도 3에서 생략된 전기 연결 구조체(도 2의 170)의 외곽에서 발생하는 크랙은 상기 UBM(162) 패드의 상기 외측 테두리와 인접하게 배치된 지점에서 발생할 수 있다. 평면상에서, 상기 제1 돌출 구조(162P)는 상기 UBM 패드(162)의 상기 외측 테두리와 이격됨으로써 상기 크랙의 발생 지점이 상기 제1 돌출 구조(162P)의 높이를 넘어서 발생하는 것을 방지할 수 있고(크랙의 수직적 발생 지점을 제어함), 상기 제1 돌출 구조(162P)는 UBM 층(160)의 중심 영역을 연속적으로 둘러싸도록 배치됨으로써, 임의의 지점에서 발생하는 상기 크랙이 UBM 층(160)의 내부를 향해서 전파하는 것을 방지할 수 있다(크랙의 수평적 전파를 제어함).
상술한 것과 동일한 관점에서, 평면상에서, 상기 UBM 패드(162) 및 UBM 비아(153)는 원 형태를 가지며, 상기 제1 돌출 구조(162P)는 상기 UBM 비아(153)를 연속적으로 둘러싸는 링 형태를 가질 수 있다. 이 경우, 평면상에서, 상기 UBM 비아(163)의 중심으로부터 상기 UBM 패드(162)의 끝단까지의 거리(Da)는 상기 UBM 비아(163)의 상기 중심으로부터 상기 제1 돌출 구조(162P)의 끝단까지의 거리(Db) 보다 클 수 있다.
한편, 상기 패시베이션층(150)은 상기 재배선층(145)의 적어도 일부를 노출시키는 개구부(150h)를 가지며, 상기 UBM 층(160)은 상기 패시베이션층(150)의 상기 개구부(150h) 내에 배치되며 상기 UBM 패드(162)와 상기 재배선층(145)을 연결하는 UBM 비아(163)를 더 포함할 수 있고, 상기 UBM 비아(163)의 표면으로부터 상기 제1 돌출 구조(162P)와 동일한 방향으로 연장되는 제2 돌출 구조(163P)를 더 포함할 수 있다.
상기 제2 돌출 구조(163P) 평면상에서 상기 UBM 층(160)의 내부에 위치할 수 있고, 상기 제1 돌출 구조(162P)와 마찬가지로 상기 제2 돌출 구조(163P)의 측면은 상기 전기 연결 구조체(170)에 의해 덮일 수 있다. 상기 제2 돌출 구조(163P)는 상기 UBM 층(160)과 상기 전기 연결 구조체(170)의 접촉 면적을 증가시킬 수 있으며, 상기 전기 연결 구조체(170)의 일부 영역(UBM 층과 인접한 영역)에 크랙이 전파된 경우에도 상기 전기 연결 구조체(170)와 UBM 층(160)의 접속 신뢰성을 확보할 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100)의 각 구성요소를 더욱 상세하게 설명한다.
상기 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속 패드(120P)가 재배선 될 수 있다. 상기 연결 부재(140)는 절연 부재(141)와 절연 부재(141)에 형성된 재배선층(145)을 포함할 수 있다. 상기 재배선층(145)은 재배선 패턴(142)과, 상기 재배선 패턴(142)과 인접한 다른 재배선 패턴(142)을 연결하는 재배선 비아(143)를 포함할 수 있다.
상기 절연 부재(141)의 물질로는, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지가 사용될 수 있는데, 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질이 사용될 수 있다. 즉, 다수의 절연 부재(141)은 각각 감광성 절연 부재일 수 있다. 절연 부재(141)이 감광성의 성질을 가지는 경우, 절연 부재(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 재배선 비아(143)의 파인 피치를 달성할 수 있다. 절연 부재(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연 부재일 수 있다.
상기 절연 부재(141)가 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 상기 절연 부재(141)가 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다. 도면에 도시한바 보다 더 많은 수의 절연층이 형성될 수 있음은 물론이다.
상기 재배선 패턴(142)은 실질적으로 접속 패드(120P)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(145)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴층(미도시)을 포함할 수 있으며, 그 밖에, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 신호, 파워(PWR) 신호 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
상기 재배선 비아(143)는 서로 다른 층에 형성된 재배선 패턴(142), 접속 패드(120P) 등을 전기적으로 연결시키며, 그 결과 패키지(100) 내에 전기적 경로를 형성시킨다. 상기 재배선 비아(143) 각각의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 상기 재배선 비아(143)는 각각 도전성 물질로 완전히 충전되거나, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 반도체 칩(120)은, 예를 들면, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수 있으나, 반드시 이에 한정되는 것도 아니다.
봉합재(130)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC, PIE(Photo Image-able Encapsulant) 등을 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.
상기 패시베이션층(150)은 재배선층(145)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 상기 패시베이션층(150)은 재배선층(145)의 일부, 즉 외부 접속 단자(이하 '전기 연결 구조체')가 연결되는 패드의 적어도 일부를 오픈시키는 개구부(150h)를 가질 수 있다. 상기 개구부(150h)는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다.
상기 패시베이션층(150)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 필러 및 수지를 포함하되 글라스 클로스를 포함하지 않는 절연물질, 예를 들면, ABF 등을 사용할 수도 있다.
상기 UBM 층(160)은 UBM 패드(162) 및 UBM 비아(163)를 포함할 수 있다. 예를 들어, 상기 UBM 비아(163)는 상기 패시베이션층(150)의 상기 개구부(150h)의 내벽을 따라 컨포멀(Conformal)하게 형성될 수 있고, 상기 UBM 패드(162)는 상기 UBM 비아(163)으로부터 연장되어 상기 패시베이션층(150)의 표면(150s)을 따라서 형성될 수 있다. 상기 UBM 층(160)은 상기 전기연결금속(170)의 접속 신뢰성을 향상시켜준다. 상기 UBM 층(160)은 오픈된 재배선층(145)과 연결되도록 절연 부재(141) 또는 패시베이션층(150)의 개구부(150h)에 형성된다. 상기 UBM 층(160)은 시드층(미도시), 및 시드층 상에 형성된 도체층(미도시)을 포함할 수 있다. 시드층 및 도체층은 공지의 도전성 물질을 포함할 수 있으나, 바람직하게는 각각 무전해구리 및 전해구리를 포함할 수 있다. 시드층은 도체층 보다 두께가 얇을 수 있다.
상기 전기 연결 구조체(170)는 도전성 물질, 예를 들면, Sn-Ag-Cu와 같은 저융점 합금으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 전기 연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 상기 전기 연결 구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 저융점 합금을 포함할 수 있다. 상기 전기 연결 구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들어, 상기 전기 연결 구조체(170)는 솔더 볼을 포함할 수 있다.
상기 전기 연결 구조체(170) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치될 수 있다. 팬-아웃(fan-out) 영역이란 반도체 소자(120)가 배치된 영역을 벗어나는 영역을 의미한다. 일 실시예에 반도체 패키지(100)는 팬-아웃(fan-out) 패키지일 수 있다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지(100)에서의 크랙 전파를 방지하는 원리를 설명하는 개략도이다.
도 4를 참조하면, 패키지(100)가 인쇄회로기판(PCB)에 실장된 상태에서 열 충격 실험에 의해 전기 연결 구조체(170)에 발생한 크랙(C)이 개략적으로 도시되었다. 전기 연결 구조체(170)는 리플로우 공정에 의해서 인쇄회로기판(PCB)의 연결 단자(T)를 덮도록 형성될 수 있다. 전기 연결 구조체(170)의 일측에서는 이종 재료 간의 열팽창 계수의 차이로 의해 열응력이 발생할 수 있다. 이러한 열응력은 이종 재료 간의 계면 박리(delamination) 또는 크랙(crack)과 같은 불량 원인이 될 수 있다. UBM 층(160)의 주위를 감싸는 전기 연결 구조체(170)에서 이러한 열응력 문제가 두드러질 수 있다.
상기 UBM 층(160)은 그 측면이 전기 연결 구조체(170)와 접촉하는 이른바 사이드 Ÿ‡팅(side wetting) 구조를 가질 수 있다. 온도의 변화로 인해 발생되는 열응력은 UBM 층(160)의 측면과 인접하여 상대적으로 내구성이 취약한 전기 연결 구조체(170)의 상부(패시베이션층(150)에 가까운 부분)에 집중되고 그 결과 상기 열응력이 집중된 부위에 크랙(C)이 발생되기 쉽다. 상기 전기 연결 구조체(170)의 일측에서 발생된 크랙(C)은 상기 전기 연결 구조체(170)를 가로질러 전기 연결 구조체(170)의 내부로 전파될 수 있고, 나아가 UBM 층(160)과 전기 연결 구조체(170)의 박리를 유발하거나 UBM 패드(162)를 손상시킬 수 있으며, 그 결과 치명적인 불량을 유발할 수 있다.
이에, 일 실시예에 따른 패키지(100)에서는 상기 전기 연결 구조체(170)를 가로질러 전기 연결 구조체(170)의 내부로 전파되는 크랙(C)의 전파 경로를 차단하기 위해서, 상기 UBM 패드(162)의 표면으로부터 상기 패시베이션층(150)과 멀어지는 방향으로 연장되는 제1 돌출 구조(162P)를 도입하였다. 또한, UBM 패드(162)의 외측면(162s)과 제1 돌출 구조(162P)의 외측면(162Ps)이 단차(H2)를 갖도록 함으로써 상기 크랙(C)의 발생 지점이 상기 제1 돌출 구조(162P)의 높이를 넘어서 발생하는 것을 방지할 수 있고(크랙의 수직적 발생 지점을 제어함), 상기 크랙(C)이 UBM 층(160)의 내부를 향해서 전파하는 것을 방지할 수 있다(크랙의 수평적 전파를 제어함).
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 패키지 120: 반도체 칩
130: 봉합재 140: 연결 부재
150: 패시베이션층 160: UBM 층
162: UBM 패드 163: UBM 비아
162P: 제1 돌출 구조 163P: 제2 돌출 구조
170: 전기 연결 구조체

Claims (10)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 재배선층을 포함하는 연결 부재;
    상기 연결 부재의 상기 제2 면에 배치되는 패시베이션층;
    상기 패시베이션층 상에 배치되며 상기 재배선층과 연결되는 UBM 패드를 갖는 UBM(Under Bump Metallurgy) 층; 및
    상기 UBM 층 상에 배치되는 전기 연결 구조체를 포함하며,
    상기 UBM 층은 상기 UBM 패드의 표면으로부터 상기 패시베이션층과 멀어지는 방향으로 연장되는 제1 돌출 구조를 포함하고,
    상기 전기 연결 구조체는 상기 UBM 패드 및 상기 제1 돌출 구조 각각의 적어도 일부의 측면을 덮는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 UBM 패드의 외측면과 상기 제1 돌출 구조의 외측면은 단차를 갖는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 전기 연결 구조체는 상기 UBM 패드의 상기 외측면과 상기 제1 돌출 구조의 상기 외측면 각각의 적어도 일부를 덮는 반도체 패키지.
  4. 제1 항에 있어서,
    평면상에서, 상기 제1 돌출 구조는 상기 UBM 패드의 외측 테두리와 이격되며 상기 UBM 층의 중심 영역을 연속적으로 둘러싸도록 배치된 반도체 패키지.
  5. 제1 항에 있어서,
    상기 패시베이션층은 상기 재배선층의 적어도 일부를 오픈시키는 개구부를 가지며,
    상기 UBM 층은 상기 패시베이션층의 상기 개구부 내에 배치되며 상기 UBM 패드와 상기 재배선층을 연결하는 UBM 비아를 더 포함하며,
    상기 UBM 비아의 표면으로부터 상기 제1 돌출 구조와 동일한 방향으로 연장되는 제2 돌출 구조를 더 포함하는 반도체 패키지.
  6. 제5 항에 있어서,
    평면상에서, 상기 UBM 패드 및 상기 UBM 비아는 원 형태를 가지며, 상기 제1 돌출 구조는 상기 UBM 비아를 연속적으로 둘러싸는 링 형태를 갖는 반도체 패키지.
  7. 제6 항에 있어서,
    평면상에서, 상기 UBM 비아의 중심으로부터 상기 UBM 패드의 끝단까지의 거리는 상기 UBM 비아의 상기 중심으로부터 상기 제1 돌출 구조의 끝단까지의 거리 보다 큰 반도체 패키지.
  8. 제5 항에 있어서,
    상기 UBM 비아는 상기 패시베이션층의 상기 개구부의 내벽을 따라 컨포멀(Conformal)하게 형성된 반도체 패키지.
  9. 제1 항에 있어서,
    상기 전기 연결 구조체는 솔더 볼(solder ball)을 포함하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 연결 부재의 상기 제1 면에 배치되며 상기 재배선층과 연결되는 접속 패드를 갖는 반도체 칩; 및
    상기 연결 부재의 상기 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재를 더 포함하는 반도체 패키지.
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