KR20020095690A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 프로그래밍 및 소거 특성을 향상시키면서 동작 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 개시하며, 개시된 본 발명의 플래쉬 메모리 소자의 제조방법은 내부 적소에 액티브 영역을 한정하는 소자분리막들이 라인 형태로 형성되고, 상기 소자분리막들을 포함한 전면 상에 터널 산화막과 플로팅 게이트용 제1폴리실리콘막이 차례로 형성된 실리콘 기판을 제공하는 단계; 각 액티브 영역 및 이에 인접하는 소자분리막 부분 상에 라인 형태로 잔류되도록, 상기 제1폴리실리콘막 및 터널 산화막을 패터닝하는 단계; 상기 패터닝된 제1폴리실리콘막들 사이 영역을 매립하도록, 상기 제1폴리실리콘막을 포함한 실리콘 기판 상에 산화막을 형성하는 단계; 상기 제1폴리실리콘막의 표면이 노출되도록 상기 산화막을 연마하는 단계; 상기 제1폴리실리콘막의 표면으로부터 일부 두께가 노출되도록 상기 산화막을 리세스(recess)하는 단계; 상기 노출된 제1폴리실리콘막의 측벽에 폴리 스페이서를 형성하는 단계; 상기 단계까지의 결과물 상에 ONO막을 형성하는 단계; 상기 ONO막 상에 콘트롤 게이트용 제2폴리실리콘막 및 텅스텐 실리사이드막, 반사방지막을 차례로 형성하는 단계; 상기 반사방지막과 텅스텐 실리사이드막 및 제2폴리실리콘막을 패터닝하여 콘트롤 게이트를 형성하는 단계; 및 상기 ONO막과 제1폴리실리콘막 및 터널 산화막을 식각하여 플로팅 게이트를 형성하는 단계를 포함한다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는, 프로그래밍 및 소거 특성을 향상시키면서 동작 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자(Flash Memory Device)는 프로그래밍(programing) 및 지우기(erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 지우기 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래쉬 메모리 소자는 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍과 지우기를 할 수 있다. 여기서, 상기 플래쉬 메모리 소자의 프로그래밍 및 지우기는 12V/5V 겸용 전원을 사용하며, 프로그래밍 동작은 외부의 고전압에 의한 열전자(hot electron)를 이용하고, 지우기 동작은 F-N(Fowler-Nordheim) 터널링을 이용한다.
이와 같은 특성을 갖는 플래쉬 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막과, 절연막의 개재하에 적층된 플로팅 게이트 및 컨트롤 게이트를 포함하여 이루어진다. 이와 같은 플래쉬 메모리 소자에 있어서, 플로팅 게이트의 재료로서는 POCl3도핑이 이루어진 도핑된 또는 비도핑된 폴리실리콘막이 사용되고 있으며, 상기 콘트롤 게이트, 즉, 워드 라인의 재료로서는 POCl3도핑이 이루어진 도핑된 또는 비도핑된 폴리실리콘막과 전기저항이 낮은 텅스텐 실리사이드(WSix)의 적층막이 사용되고 있다.
이와 같은 구조의 플래쉬 메모리 소자를 제조하기 위해, 종래에는 소자분리막이 구비된 실리콘 기판 상에 터널 산화막 및 플로팅 게이트용 제1폴리실리콘막(이하, 폴리-1이라 칭함)을 증착한 후, 이들을 라인 형태로 패터닝하고, 그런다음, ONO막, 콘트롤 게이트용 제2폴리실리콘막(이하, 폴리-2라 칭함) 및 텅스텐 실리사이드막(WSiX)과 반사방지막(이하, ARC막)을 증착한 후, 게이트 식각을 수행하여 상기 ONO막까지 식각하고, 이어서, 상기 ARC막을 하드 마스크로 이용한 자기정렬식각을 수행하여 플로팅 게이트용 폴리-1 및 터널 산화막을 식각함으로써, 최종적인 플래쉬 메모리 셀 구조를 형성하고 있다.
그러나, 전술한 바와 같은 종래의 플래쉬 메모리 소자의 제조방법은 다음과 같은 문제점을 갖는다.
먼저, 플로팅 게이트는 POCl3도핑이 이루어진 도핑된 폴리실리콘 또는 비도핑된 폴리실리콘 재질이며, 단순한 직육면체 모양을 갖는다. 이 때문에, 종래의 플래쉬 메모리 소자는 5V 정도의 공급전압 보다 더 높은 9V 정도의 동작전압을 주어야만 프로그래밍 및 지우기 동작이 가능하며, 특히, 일정한 값 이상의 게이트 커플링 비율(Coupling Ratio)를 위해서 요구되는 CONO값을 확보하기 위한 ONO막의 두께 감소에 한계를 갖는 문제점이 있다.
그 다음, 콘트롤 게이트를 형성함에 있어서, 종래에는 패터닝된 터널 산화막 및 폴리-1을 포함한 갖는 실리콘 기판 상에 폴리-2, 텅스텐 실리사이드막 및 ARC막을 차례로 증착하게 되는데, 상기 텅스텐 실리사이드막의 증착시에는 하층의 모폴로지(mophology), 즉, 폴리-2의 평탄도가 불량한 것으로 인해 텅스텐 실리사이드막의 증착 방향, 즉, 결정 성장 방향의 차이가 발생되며, 이때, 서로 다른 결정 성장 방향이 만나게 되는 부위가 결정학적으로 매우 취약해지게 되어, 이 부위에서 균열(seam)이 발생되고, 결국, 이러한 균열로 인해 상기 텅스텐 실리사이드막의 면저항 증가 및 단선이 발생된다.
자세하게, 디자인 룰(design rule)의 감소로 인해 플로팅 게이트간의 CD(Critical Demesion)가 작아짐에 따라, 도 1에 도시된 바와 같이, 폴리-2(6)의 표면 평탄도는 폴리-1(4)으로 인해 불량하다. 그런데, 도 2에 도시된 바와 같이, 평탄도가 불량한 폴리-2(6) 상에 텅스텐 실리사이드막(7)이 증착될 경우, 도 1a의 A 부분 상에 증착되는 텅스텐 실리사이드막 부분에서 서로 다른 결정 성장 방향이 만나게 되며, 이로 인해, 도 3 및 도 4에서 보여지는 바와 같이, 이 부위에서 균열(seam)이 발생된다. 이때, 상기 균열 부위는 불완전한 결합 상태를 갖기 때문에 후속하는 반사방지막 증착에서의 스트레스에 의해 더욱 더욱 확대되며, 이에 따라, 플래쉬 메모리 셀의 디파인(define) 후에 셀 보강을 위해 수행하는 건식 산화 공정 동안에 상기 균열 분위에서의 산화가 급속하게 진행되는 현상이 발생됨은 물론, 심한 경우, 텅스텐 실리사이드막의 단선이 유발된다. 특히, 텅스텐 실리사이드막이 산화되면, 콘트롤 게이트의 면저항 증가가 유발되므로, 그 자신의 속도는 물론 소자의 동작 속도가 줄어들게 된다.
도 1 및 도 2에서, A는 서로 다른 결정 성장 방향이 만나는 부위를, 그리고,B는 균열 발생 영역을 나타내며, 도면부호 1은 실리콘 기판, 2는 소자분리막, 3은 터널 산화막, 4는 제1폴리실리콘막, 5는 ONO막을 각각 나타낸다. 아울러, 도 3 및 도 4는 텅스텐 실리사이드막에서 균열이 발생된 상태를 보여주는 TEM 사진들이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, ONO막의 두께 감소없이도 일정한 값 이상의 게이트 커플링 비율(Coupling Ratio)을 얻기 위한 CONO값을 확보할 수 있는 플래쉬 메모리 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 텅스텐 실리사이드막에서의 균열 발생에 기인하는 동작 속도의 저하를 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공함에 그 다른 목적이 있다.
도 1 및 도 2는 종래 기술에 따른 플래쉬 메모리 소자의 제조방법에서의 문제점을 설명하기 위한 단면도.
도 3 및 도 4는 텅스텐 실리사이드막에서 균열이 발생된 상태를 보여주는 TEM 사진.
도 5a 내지 도 5e는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 6은 도 5a에 대응하는 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 실리콘 기판 12 : 소자분리막
13 : 터널 산화막 14 : 제1폴리실리콘막
15 : 산화막 16 : 폴리 스페이서
17 : ONO막 18 : 제2폴리실리콘막
19 : 텅스텐 실리사이드막 20 : 콘트롤 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자의 제조방법은 내부 적소에 액티브 영역을 한정하는 소자분리막들이 라인 형태로 형성되고, 상기 소자분리막들을 포함한 전면 상에 터널 산화막과 플로팅 게이트용 제1폴리실리콘막이 차례로 형성된 실리콘 기판을 제공하는 단계; 각 액티브 영역 및 이에 인접하는 소자분리막 부분 상에 라인 형태로 잔류되도록, 상기 제1폴리실리콘막 및 터널 산화막을 패터닝하는 단계; 상기 패터닝된 제1폴리실리콘막들 사이 영역을 매립하도록, 상기 제1폴리실리콘막을 포함한 실리콘 기판 상에 산화막을 형성하는 단계; 상기 제1폴리실리콘막의 표면이 노출되도록 상기 산화막을 연마하는 단계; 상기 제1폴리실리콘막의 표면으로부터 일부 두께가 노출되도록, 상기 산화막을 리세스(recess)하는 단계; 상기 노출된 제1폴리실리콘막의 측벽에 폴리 스페이서를 형성하는 단계; 상기 단계까지의 결과물 상에 ONO막을 형성하는 단계; 상기 ONO막 상에 콘트롤 게이트용 제2폴리실리콘막 및 텅스텐 실리사이드막, 반사방지막을 차례로 형성하는 단계; 상기 반사방지막과 텅스텐 실리사이드막 및 제2폴리실리콘막을 패터닝하여 콘트롤 게이트를 형성하는 단계; 및 상기 ONO막과 제1폴리실리콘막 및 터널 산화막을 식각하여 플로팅 게이트를 형성하는 단계를 포함한다.
여기서, 본 발명의 방법은 플로팅 게이트용 제1폴리실리콘막을 SiH4또는 Si2H6와 같은 Si 소오스 가스와 PH3가스를 이용한 LP-CVD 공정을 통해 500∼550℃의 온도 및 0.1∼3torr의 압력 조건에서 인(P)의 도핑 농도를 1×1020∼1.5×1020원자/cc 정도로 하여 700∼1,500Å 두께로 형성한다.
또한, 본 발명의 방법은 패턴닝된 제1폴리실리콘막 사이 영역을 매립하기 위한 산화막으로서, HDP(High Density Plasma) 산화막, HTO(High Temperature Oxide) 및 TEOS(Tetra Ethyl Ortho Silicate) 계열의 CVD 산화막 중에서 선택되는 어느 하나를 2,000∼3,000Å 두께로 형성한다.
게다가, 본 발명의 방법은 상기 산화막을 제1폴리실리콘막이 500∼1,200Å 두께가 잔류되도록 연마하며, 아울러, 희석된 HF(HF:H2O = 50:1), 또는, BOE(100:1 또는 300:1) 용액을 이용한 습식 세정을 통해 상기 제1폴리실리콘막 두께의 1/2 이하의 산화막이 남도록 산화막에 대한 리세스를 수행한다.
아울러, 본 발명의 방법은 노출된 제1폴리실리콘막 및 리세스된 산화막 상에 500∼1,000Å 두께로 도핑된 비정질 실리콘막을 증착한 후, 상기 도핑된 비정질 실리콘막을 블랭킷 식각하는 것에 의해 폴리 스페이서를 형성하며, 이때, 상기 블랭킷 식각은 라인 형태로 패터닝된 제1폴리실리콘막들간의 브릿지(bridge) 발생을 방지하기 위해 10% 이상의 오버 식각(over etch)으로 수행한다.
부가해서, 본 발명의 방법은 상기 ONO막을 증착하는 단계 전에 희석된 HF(HF:H2O = 50:1 또는 100:1)와 SC-1(NH4OH+H2O2+H2O)의 혼합 용액을 이용한 세정을 수행하며, 이때, 상기 세정은 플로팅 게이트의 표면적 증가를 위해서, 상기 폴리 스페이서 하부가 노출되도록 과도하게 수행한다.
본 발명에 따르면, 플로팅 게이트의 표면적을 증가시킨 것으로 인해 ONO막의 두께 감소없이도 일정한 값 이상의 게이트 커플링 비율(Coupling Ratio)을 얻기 위한 CONO값을 확보할 수 있으며, 아울러, 하층의 평탄화를 달성하는 것으로 인해 텅스텐 실리사이드막에서의 균열 발생을 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 5a를 참조하면, STI(Shallow Trench Isolation) 공정을 수행하여 실리콘기판(11)의 적소에 라인 형태로 액티브 영역을 한정하는 소자분리막들(12)을 형성하고, 이어서, 이온주입 공정을 통해 웰(도시안됨)을 형성한다. 그런다음, 희석된 HF(HF:H2O=50:1)과 SC-1(NH4OH+H2O2+H2O)의 혼합 용액 또는 BOE(100:1 또는 300:1)와 SC-1의 혼합 용액을 이용해서 상기 소자분리막(12)이 형성된 실리콘 기판(11)에 대한 전처리 세정을 수행하고, 이어서, 750∼800℃의 온도에서 습식 산화를 진행한 후, 900∼910℃의 온도에서 N2어닐링을 20∼30분간 실시하여 상기 소자분리막(12)이 형성된 실리콘 기판(11) 상에 박막의 터널 산화막(13)을 형성한다.
그리고나서, 상기 박막의 터널 산화막(13) 상에, 후속에서 형성되는 폴리 스페이서와의 접착력을 양호하게 하고, ONO막의 스마일링(smiling)을 최소화시키기 위해, SiH4또는 Si2H6와 PH3가스를 이용한 LP-CVD 공정을 통해서 도핑된 비정질 실리콘막으로 이루어지는 플로팅 게이트용 제1폴리실리콘막(14)을 증착한다. 여기서, 상기 제1폴리실리콘막(14)은 500∼550℃의 온도 범위와 0.1∼3torr의 낮은 압력에서 700∼1,500Å 두께로 형성하며, 또한, 인(P)의 도핑 농도를 1×1020∼1.5×1020원자/cc 정도의 저농도 레벨을 조절함으로써, 후속 열공정에 의한 ONO막중의 산화막의 추가 성장이 억제되도록 하면서 인(P)의 확산 및 활성화를 통해 전도성을 부여하기에 충분한 도펀트를 공급되도록 한다.
다음으로, 상기 제1폴리실리콘막(14)과 터널 산화막(13)을 실리콘 기판(11)의 액티브 영역과 이에 인접하는 소자분리막 부분 상에만 잔류되도록 패터닝한다.
도 6은 도 5a에 대응하는 평면도로서, 도시된 바와 같이, 실리콘 기판(11)의적소에 라인 형태로 소자분리막들(12)이 형성되어 있으며, 상기 소자분리막들(12)에 의해 한정된 액티브 영역 상에는 그 양측의 소자분리막(12)의 일부와 중첩하여 패터닝된 플로팅 게이트용 제1폴리실리콘막(14)이 형성되어 있다. 여기서, 도시되지는 않았으나, 상기 패터닝된 제1폴리실리콘막(14)의 하부에는 터널 산화막이 형성된다.
도 5b를 참조하면, 패터닝된 제1폴리실리콘막(14)을 포함한 실리콘 기판(11)의 전면 상에 산화막(15)을 형성한다. 이때, 상기 산화막(15)은 HDP(High Density Plasma) 산화막, HTO(High Temperature Oxide) 및 TEOS(Tetra Ethyl Ortho Silicate) 계열의 CVD 산화막 중에서 선택되는 어느 하나로 형성하며, 특히, 상기 패터닝된 제1폴리실리콘막들(14) 사이 영역을 완전히 매립할 수 있는 두께, 예컨데, 2,000∼3,000Å 두께로 산화막(15)을 형성한다.
도 5c를 참조하면, 패터닝된 제1폴리실리콘막(14)이 노출되도록, 상기 산화막(15)을 화학적기계연마(Chemical Mechanical Polishing)으로 연마하고, 연이어, 상기 제1폴리실리콘막의 표면으로부터 일부 두께가 노출되도록 상기 산화막(15)을 리세스(recess)한다. 이때, 상기 산화막(15)을 연마하는 단계는 상기 제1폴리실리콘막(14)의 잔류 두께가 500∼1,200Å 정도가 되는 수준으로 행한다. 또한, 상기 산화막(15)을 리세스하는 단계는 희석된 HF(HF:H2O = 50:1), 또는, BOE(100:1 또는 300:1) 용액을 이용한 습식 세정으로 수행하되, 상기 제1폴리실리콘막(14) 두께의 1/2 이하의 산화막이 남도록 하는 수준으로 행한다.
도 5d를 참조하면, 상기 결과물 상에 플로팅 게이트용 제1폴리실리콘막(14)과 동일한 공정 조건으로 도핑된 비정질 실리콘막을 500∼1,000Å 두께로 증착하고, 그런다음, 상기 도핑된 비정질 실리콘막을 블랭킷 식각하여 노출된 제1폴리실리콘막 부분의 측벽에 폴리 스페이서(16)를 형성한다. 이때, 폴리 스페이서(16)를 형성하기 위해 상기 도핑된 비정질 실리콘막을 블랭킷 식각함에 있어서는 라인 형태로 패터닝된 제1폴리실리콘막들(15)간에 브릿지(bridge)가 발생되지 않도록 10% 이상의 오버 식각(over etch)을 행한다.
도 5e를 참조하면, 상기 단계까지의 결과물 상에 ONO막(17)을 형성하고, 그런다음, 콘트롤 게이트용 제2폴리실리콘막(18)과 텅스텐 실리사이드막(19)을 차례로 형성한다.
여기서, 상기 ONO막(17)을 형성하기 전, 폴리 스페이서(16)을 포함한 제1폴리실리콘막(14)의 표면에 발생된 자연산화막과 파티클 제거하기 위해서 희석된 HF(HF:H2O = 50:1 또는 100:1)와 SC-1(NH4OH+H2O2+H2O)의 혼합 용액을 이용한 세정 공정을 수행하며, 특히, 상기 세정 공정은 플로팅 게이트의 표면적 증가를 위해, 도시하지는 않았으나, 폴리 스페이서(16) 하부가 노출되도록 과도하게 수행하는 것이 바람직하다.
또한, 상기 ONO막(17)을 형성함에 있어서, 1층 및 3층의 산화막은 부분적인 내압이 우수하고, TDDB(Time Dependent Dielectric Breakdown) 특성이 좋은 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO(High Temperature Oxide)로 형성하며, 특히, 1층 산화막의 경우에는 600∼700℃의 온도분위기에서 로딩하여 1∼3torr 이하의 낮은 압력 및 810∼850℃의 온도에서 LP-CVD 방식으로 증착하고, 2층의 질화막은 반응 기체로서 NH3와 DCS 가스를 이용하여 1∼3torr 이하의 낮은 압력하에서 650∼800℃의 온도분위기에 LP-CVD 방식으로 증착한다. 이때, 1층 및 3층의 산화막은 35∼60Å의 두께로, 2층의 질화막은 50∼65Å의 두께로 증착한다. 아울러, 상기 ONO막(15)의 형성 후에는 그 막특성을 향상시키고, 각 층들간이 경계를 강화하기 위해, 750∼800℃의 온도 범위에서 습식 산화 방식의 스팀(steam) 어닐링을 수행하며, 상기 스팀 어닐링은 자연산화막 또는 불순물에 의한 오염이 발생되지 않도록, ONO막(15)의 증착 후에 시간 지연없이, 그리고, 베어(bare) 실리콘 웨이퍼를 기준으로 150∼300Å 정도가 산화되는 조건으로 수행한다.
게다가, 상기 제2폴리실리콘막(18)은 텅스텐 실리사이드막(19)의 증착시에 ONO막(17)에 치환고용되어 산화막 두께를 유발할 수 있는 플루오린(F)의 확산을 방지하기 위해 510∼550℃의 온도 및 0.1∼3torr의 압력 조건에서 도핑된 비정질 실리콘과 비도핑된 비정질 실리콘의 2중 구조로 형성하며, 전체 두께가 500∼1,000Å 정도가 되도록 형성하되, 도핑된 비정질 실리콘 대 비도핑된 비정질 실리콘의 두께 비가 1:2 ∼ 6:1 정도가 되도록 형성한다. 이때, 2중 구조로 형성함에 있어서는 챔버 내에 SiH4또는 Si2H6와 같은 Si 소오스 가스와 PH3가스를 플루우시켜 도핑된 비정질 실리콘을 형성하고, 연이어, 상기 PH3가스의 플로우를 차단한 상태로 Si 소오스 가스만을 플로우시켜 비도핑된 비정질 실리콘을 형성한다.
그리고, 상기 텅스텐 실리사이드막(19)은 플루오린(F)의 함량과 포스트 어닐링에 의한 낮은 스트레스, 및 양호한 접착 강도를 갖는 MS(SiH4) 또는 DCS와 WF6의 반응을 이용하여 300∼500℃의 온도에서 적절한 스텝 커버리지를 구현하면서 면저항(Rs)을 최소화시킬 수는 2.0∼2.8 정도의 화학양론비(WSiX에서의 X 값)를 갖도록 증착한다.
계속해서, 상기 텅스텐 실리사이드막(19) 상에 반사방지막(도시안됨)을 형성하고, 이어, 상기 반사방지막과 텅스텐 실리사이드막(19) 및 제2폴리실리콘막(18)을 패터닝하여 라인 형태로 패터닝된 제2폴리실리콘막(14)과 직교하게 콘트롤 게이트(20), 즉, 워드 라인을 형성한다.
이후, 도시하지는 않았으나, 반사방지막을 이용한 자기정렬식각을 통해 노출된 ONO막과 제1폴리실리콘막과 터널 산화막을 식각하여 플로팅 게이트를 형성하고, 이어서, 노출된 실리콘 기판(11)의 액티브 영역 내에 소정 도전형의 불순물을 이온주입하여 소오스/드레인 영역을 형성함으로써, 플래쉬 메모리 소자의 셀 구조를 형성한다.
상기와 같은 공정 단계를 통해 제조되는 본 발명의 플래쉬 메모리 소자에 있어서는, 먼저, 플로팅 게이트의 측벽에 폴리 스페이서가 형성되는 것으로 인해 전체적인 플로팅 게이트의 표면적이 증가되기 때문에 ONO막의 두께 감소없이도 일정한 값 이상의 게이트 커플링 비율(Coupling Ratio)을 얻기 위한 CONO값을 확보할 수 있다. 특히, 과도한 습식 세정을 통해 폴리 스페이서 하부의 산화막 부분을 제거할경우에는 커플링 비율의 추가 증가도 가능하게 된다.
또한, 폴리 스페이서의 형성을 통해 플로팅 게이트들간의 간격을 최소화시킴에 따라, 콘트롤 게이트용 제2폴리실리콘막의 형성시에 그 표면 평탄도를 높일 수 있기 때문에 실질적인 콘트롤 게이트 물질인 텅스텐 실리사이드막에서 균열이 발생되는 것을 방지할 수 있음은 물론, 상기 균열에 기인하는 결함의 발생을 방지할 수 있게 된다.
그러므로, 본 발명에 따라 형성되는 플래쉬 메모리 소자의 경우에는 종래 기술에 따라 형성되는 그것과 비교해서 향상된 소자 특성 및 동작 특성을 얻을 수 있게 된다.
이상에서와 같이, 본 발명은 플로팅 게이트 측벽에서의 폴리 스페이서 형성을 통해 ONO 캐패시터에서의 표면을 증가에 의한 커플링 비율을 증가시킬 수 있으며, 이에 따라, 셀 프로그래밍 및 지우기 특성을 향상시킬 수 있다.
또한, 본 발명은 플로팅 게이트 측벽에서의 폴리 스페이서 형성을 통한 플로팅 게이트들간의 간격 최소화에 의해 콘트롤 게이트용 폴리실리콘막의 표면 평탄도 향상을 도모할 수 있기 때문에 하층 모폴로지에 기인하는 텅스텐 실리사이드막에서의 균열 발생을 방지할 수 있고, 그래서, 워드 라인의 동작 속도 저하를 방지할 수 있음은 물론, 소자의 동작 특성을 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (14)
- 내부 적소에 액티브 영역을 한정하는 소자분리막들이 라인 형태로 형성되고, 상기 소자분리막들을 포함한 전면 상에 터널 산화막과 플로팅 게이트용 제1폴리실리콘막이 차례로 형성된 실리콘 기판을 제공하는 단계;각 액티브 영역 및 이에 인접하는 소자분리막 부분 상에 라인 형태로 잔류되도록, 상기 제1폴리실리콘막 및 터널 산화막을 패터닝하는 단계;상기 패터닝된 제1폴리실리콘막들 사이 영역을 매립하도록, 상기 제1폴리실리콘막을 포함한 실리콘 기판 상에 산화막을 형성하는 단계;상기 제1폴리실리콘막의 표면이 노출되도록 상기 산화막을 연마하는 단계;상기 제1폴리실리콘막의 표면으로부터 일부 두께가 노출되도록, 상기 산화막을 리세스(recess)하는 단계;상기 노출된 제1폴리실리콘막의 측벽에 폴리 스페이서를 형성하는 단계;상기 단계까지의 결과물 상에 ONO막을 형성하는 단계;상기 ONO막 상에 콘트롤 게이트용 제2폴리실리콘막 및 텅스텐 실리사이드막, 반사방지막을 차례로 형성하는 단계;상기 반사방지막과 텅스텐 실리사이드막 및 제2폴리실리콘막을 패터닝하여 콘트롤 게이트를 형성하는 단계; 및상기 ONO막과 제1폴리실리콘막 및 터널 산화막을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1폴리실리콘막은 SiH4또는 Si2H6와 같은 Si 소오스 가스와 PH3가스를 이용한 LP-CVD 공정을 통해 도핑된 비정질 실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 제1폴리실리콘막은500∼550℃의 온도 및 0.1∼3torr의 압력 조건에서 인(P)의 도핑 농도를 1×1020∼1.5×1020원자/cc 정도로 하여 700∼1,500Å 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 패턴닝된 제1폴리실리콘막 사이 영역을 매립하기 위한 산화막은, HDP(High Density Plasma) 산화막, HTO(High Temperature Oxide) 및 TEOS(Tetra Ethyl Ortho Silicate) 계열의 CVD 산화막 중에서 선택되는 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 4 항에 있어서, 상기 산화막은 2,000∼3,000Å 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막을 연마하는 단계는,제1폴리실리콘막이 500∼1,200Å 두께가 잔류되도록 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막을 리세스하는 단계는, 습식 세정으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 7 항에 있어서, 상기 습식 세정은희석된 HF(HF:H2O = 50:1), 또는, BOE(100:1 또는 300:1) 용액으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 산화막 형성방법.
- 제 8 항에 있어서, 상기 습식 세정은 상기 제1폴리실리콘막 두께의 1/2 이하의 산화막이 남도록 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리 스페이서를 형성하는 단계는,상기 노출된 제1폴리실리콘막 및 리세스된 산화막 상에 500∼1,000Å 두께로 도핑된 비정질 실리콘막을 증착하는 단계; 및상기 도핑된 비정질 실리콘막을 블랭킷 식각하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 10 항에 있어서, 상기 도핑된 비정질 실리콘막을 블랭킷 식각하는 단계는라인 형태로 패터닝된 제1폴리실리콘막들간의 브릿지(bridge) 발생을 방지하기 위해, 10% 이상의 오버 식각(over etch)으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리 스페이서를 형성하는 단계 후, 상기 ONO막을 증착하는 단계 전,세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 12 항에 있어서, 상기 세정 공정은희석된 HF(HF:H2O = 50:1 또는 100:1)와 SC-1(NH4OH+H2O2+H2O)의 혼합 용액으로 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 산화막 형성방법.
- 제 13 항에 있어서, 상기 세정 공정은플로팅 게이트의 표면적 증가를 위해, 상기 폴리 스페이서 하부가 노출되도록 과도하게 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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