KR100623588B1 - 안정적으로 동작하는 입출력센스앰프 제어신호 생성장치 - Google Patents
안정적으로 동작하는 입출력센스앰프 제어신호 생성장치 Download PDFInfo
- Publication number
- KR100623588B1 KR100623588B1 KR1020000051314A KR20000051314A KR100623588B1 KR 100623588 B1 KR100623588 B1 KR 100623588B1 KR 1020000051314 A KR1020000051314 A KR 1020000051314A KR 20000051314 A KR20000051314 A KR 20000051314A KR 100623588 B1 KR100623588 B1 KR 100623588B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- input
- output
- sense amplifier
- output node
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 발명은 온도나 공정 변화에 관계없이 안정적으로 동작하는 입출력센스앰프인에이블신호 생성장치를 구현하기 위한 것으로서, 이를 위한 위한 본 발명은 입출력센스앰프 제어신호 생성장치에 있어서, 제1입출력센스앰프인에이블신호와 어드레스플래그신호 및 하기의 출력부에서 생성되는 궤환신호를 입력으로 받아들여 제2출력노드신호를 생성하여 상기 어드레스플래그신호의 입력을 제어하는 제어부; 및 상기 제2출력노드신호와 상기 제1입출력센스앰프인에이블신호에 응답하여 제2입출력센스앰프인에이블신호를 생성하는 출력부를 구비하여 이루어진다.
입출력센스앰프, 궤환신호, 어드레스플래그, 입출력센스앰프인에이블신호, 글리치
Description
도 1은 종래 기술에 따른 입출력센스앰프 제어신호 생성 회로도.
도 2는 종래 기술에 따른 저주파에서의 동작 타이밍다이아그램.
도 3은 종래 기술에 따른 고주파에서의 동작 타이밍다이아그램.
도 4는 본 발명의 일실시예에 따른 입출력센스앰프 제어신호 생성 회로도.
도 5는 본 발명의 일실시예에 따른 동작 타이밍다이아그램.
* 도면의 주요 부분에 대한 부호의 설명
41 : 제어부
42 : 래치부
43 : 출력부
iosa0 : 제1입출력센스앰프인에이블신호
iosa1 : 제2입출력센스앰프인에이블신호
a_flag : 어드레스플래그
본 발명은 반도체집적회로에 관한 것으로서, 특히 고속 다이나믹램(DynamicRAM)에서 안정적으로 동작하는 입출력센스앰프(sense amplifier) 제어신호 생성장치에 관한 것이다.
일반적으로, 고속으로 동작하는 메모리 소자에 있어서 클럭(clock)과 데이터(data) 또는 외부 클럭과 내부 클럭간의 스큐(skew)를 인버터 지연시간을 통해서만 동기를 맞추는 것은 동작 주파수가 높아질수록 약간의 온도 및 공정변화에도 영향을 받는다.
도 1은 종래 기술에 따른 입출력센스앰프 제어신호 생성 회로도이다.
도 1을 참조하면, 상기 입출력센스앰프 제어신호 생성 회로는 어드레스플러그신호(a_flag)를 반전하여 제1출력노드(N11) 신호를 생성하는 제1인버터(INV11)와, 제1입출력센스앰프인에이블신호(iosa0)와 상기 제1출력노드(N11) 신호에 응답하여 제2출력노드신호(N12)를 생성하는 NAND게이트 ND11과, 상기 제2출력노드신호(N12)를 반전하여 제2입출력센스앰프인에이블신호(iosa1)를 생성하는 제2인버터(INV12)로 이루어진다.
상기 어드레스플레그신호(a_flag)는 다수의 어드레스 입력신호를 조합하여 비트위스(bit-width)를 선택하는 플래그신호로서 입출력센스앰프를 온-오프(on-off)시킴으로서 비트위스를 선택한다.
도 2는 종래 기술에 따른 저주파에서의 동작 타이밍다이아그램이다.
도 3은 종래 기술에 따른 고주파에서의 동작 타이밍다이아그램이다.
도 2의 타이밍다이아그램을 참조하여 입출력센스앰프인에이블신호 생성에 대해서 살펴본다.
도 2의 타이밍다이아그램에서와 같이 상기 어드레스플래그신호(a_flag)가 로직 "로우"로 인가된 경우에만 상기 제1입출력센스앰프인에이블신호(iosa0)의 로직 "하이"가 상기 제2입출력센스앰프인에이블신호(iosa1)로 전달된다.
저주파에서는 상술한 바와 같이 상기 제1입출력센스앰프인에이블신호(iosa0)를 상기 어드레스플래그신호(a_flag)와 동기를 맞추어 상기 제2입출력센스앰프인에이블신호(iosa1)를 생성하는 것이 가능하다.
그러나, 도 3의 고주파에서의 종래기술에 따른 타이밍다이아그램을 살펴보면, 주파수가 높아지면서 상기 제1입출력센스앰프인에이블신호(iosa0)를 상기 어드레스플래그신호(a_flag)에 동기시키기가 어려워 오류를 일으키기가 쉽다.
입출력센스앰플를 인에이블시키기 위해서는 상기 제2입출력센스앰프인에이블신호(iosa1)의 펄스폭기 최소 1.5ns는 유지를 해 주어야 하는데 고주파에서는 펄스폭이 줄어들고 이전 상태에 의한 글리치(glitch)까지 발생한다.
본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 상기와 같이 이루어지는 본 발명은, 온도나 공정 변화에 관계없이 안정적으로 동작 하는 입출력센스앰프인에이블신호 생성장치를 구현하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 입출력센스앰프 제어신호 생성장치에 있어서, 제1입출력센스앰프인에이블신호와 어드레스플래그신호 및 하기의 출력부에서 생성되는 궤환신호를 입력으로 받아들여 제2출력노드신호를 생성하여 상기 어드레스플래그신호의 입력을 제어하는 제어부; 및 상기 제2출력노드신호와 상기 제1입출력센스앰프인에이블신호에 응답하여 제2입출력센스앰프인에이블신호를 생성하는 출력부를 구비하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 입출력센스앰프 제어신호 생성 회로도이다.
도 4를 참조하면, 상기 입출력센스앰프 제어신호 생성 회로는 제1입출력센스앰프인에이블신호(iosa0)와 어드레스플래그신호(a_flag) 및 하기의 출력부에서 생성되는 궤환신호(N44)를 입력으로 받아들여 제2출력노드신호(N42)를 생성하여 상기 어드레스플래그신호(a_flag)의 입력을 제어하는 제어부(41)와, 상기 제2출력노드신호(N42)와 상기 제1입출력센스앰프인에이블신호(iosa0)에 응답하여 제2입출력센스앰프인에이블신호(iosa1)를 생성하는 출력부(43)로 이루어진다.
상기 제어부(41)는 상기 제1입출력센스앰프인에이블신호(iosa0)와 상기 어드레스플래그신호(a_flag)를 각각 게이트로 입력받아 소스-드레인 경로를 통해 공급전원과 제1출력노드(N41)사이의 경로를 열어주는 PMOS트랜지스터 PM41과 PM42와, 상기 어드레스플래그신호(a_flag)와 상기 궤환신호(N44)를 각각 게이트로 입력받아 소스-드레인 경로를 통해 접지전원과 상기 제1출력노드(N41)사이의 경로를 열어주는 NMOS트랜지스터 NM41과 NM42와, 상기 제1출력노드(N41) 신호를 반전 및 저장하는 래치부(42)로 이루어진다.
상기 래치부(42)는 상기 제1출력노드(N41)신호를 반전하여 상기 제2출력노드(N42)신호를 생성하는 제1인버터(INV41)와, 상기 제2출력노드(N42)신호를 반전하여 상기 제1출력노드(N41)신호를 생성하는 제2인버터(INV42)로 이루어진다.
상기 출력부(43)는 상기 제2출력노드(N42)신호를 반전하여 제3출력노드신호(N43)를 생성하는 제3인버터(INV43)와, 상기 제1입출력센스앰프인에이블신호(iosa0)와 상기 제3출력노드(N43)신호에 응답하여 상기 궤환신호(N44)를 생성하는 NAND게이트 ND41과, 상기 궤환신호(N44)를 반전하여 상기 제2입출력센스앰프인에이블신호(iosa1)를 생성하는 제4인버터(INV44)로 이루어진다.
도 5의 본 발명의 일실시예에 따른 입출력센스앰프 제어신호 생성 타이밍다이아그램과, 상술한 바와 같은 본 발명의 일실시예에 따른 그 구성을 참조하여 자세한 동작에 대하여 살펴본다.
먼저, 상기 제어부(41)에서 상기 어드레스플래그신호(a_flag)와 상기 입출력 센스앰프인에이블신호(iosa0)의 타이밍을 맞추는 동작에 대해서 살펴본다.
상기 어드레스플래그신호(a_flag)가 로직 "로우" 레벨로 떨어지고 상기 제1입출력센스앰프인에이블신호(iosa0)가 로직 "로우" 레벨로 되면 상기 제3출력노드신호(N43)가 로직 "하이" 레벨로 액티브되어, 상기 제1입출력센스앰프인에이블신호(iosa0)가 로직 "하이" 레벨로 액티브되면 상기 제2입출력센스앰프인에이블신호가 로직 "하이"레벨로 액티브된다.
한편, 상기 제1입출력센스앰프인에이블신호(iosa0)가 로직 "로우" 레벨로 떨어지면 상기 궤환노드(N44) 신호가 로직 "하이" 레벨로 올라가고, 상기 궤환노드(N44)신호가 상기 NMOS트랜지스터 NM42로 궤환되어 상기 어드레스플래그신호(a_flag)가 로직 "하이" 레벨로 올라가면 상기 제3출력노드신호가 로직 "로우" 레벨로 떨어진다.
상술한 바와 같이, 이전 단계의 제1입출력센스앰프인에이블신호(iosa0)에 의한 영향은 상기 래치부(42)를 통하여 그 오류 양상을 없앴을 있으며, 실제로 액티브된 펄스 폭은 궤환에 의해서 유지할 수 있다.
따라서, 인버터의 지연을 써서 타이밍을 맞추는 것이 아니라 온도나 공정 변화에 관계없이 일정하게 동작할 수 있는 회로이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명의 입출력센스앰프 제어신호 생성장치는 온도나 공정변화에 관계없이 동작의 안정성을 확보할 수 있으며, 고주파/저주파 모두에서 사용 가능하며 종래에 비해 제어의 용이성을 확보할 수 있는 효과가 있다.
Claims (4)
- 입출력센스앰프 제어신호 생성장치에 있어서,제1입출력센스앰프인에이블신호와 어드레스플래그신호 및 하기의 출력부에서 생성되는 궤환신호를 입력으로 받아들여 제2출력노드신호를 생성하여 상기 어드레스플래그신호의 입력을 제어하는 제어부; 및상기 제2출력노드신호와 상기 제1입출력센스앰프인에이블신호에 응답하여 제2입출력센스앰프인에이블신호를 생성하는 출력부를 구비하는 것을 특징으로 하는 입출력센스앰프 제어신호 생성장치.
- 제1항에 있어서,상기 제어부는,상기 제1입출력센스앰프인에이블신호와 상기 어드레스플래그신호를 각각 게이트로 입력받아 소스-드레인 경로를 통해 공급전원과 제1출력노드사이의 경로를 열어주는 제1 및 제2PMOS트랜지스터;상기 어드레스플래그신호와 상기 궤환신호를 각각 게이트로 입력받아 소스-드레인 경로를 통해 접지전원과 상기 제1출력노드사이의 경로를 열어주는 제1 및 제2NMOS트랜지스터; 및상기 제1출력노드신호를 반전 및 저장하는 래치부를 구비하는 것을 특징으로 하는 입출력센스앰프 제어신호 생성장치.
- 제2항에 있어서,상기 래치부는,상기 제1출력노드신호를 반전하여 상기 제2출력노드신호를 생성하는 제1인버터; 및상기 제2출력노드신호를 반전하여 상기 제1출력노드신호를 생성하는 제2인버터를 구비하는 것을 특징으로 하는 입출력센스앰프 제어신호 생성장치.
- 제3항에 있어서,상기 출력부는,상기 제2출력노드신호를 반전하여 제3출력노드신호를 생성하는 제3인버터;상기 제1입출력센스앰프인에이블신호와 상기 제3출력노드신호에 응답하여 상기 궤환신호를 생성하는 NAND게이트; 및상기 궤환신호를 반전하여 상기 제2입출력센스앰프인에이블신호를 생성하는 제4인버터를 구비하는 것을 특징으로 하는 입출력센스앰프 제어신호 생성장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000051314A KR100623588B1 (ko) | 2000-08-31 | 2000-08-31 | 안정적으로 동작하는 입출력센스앰프 제어신호 생성장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000051314A KR100623588B1 (ko) | 2000-08-31 | 2000-08-31 | 안정적으로 동작하는 입출력센스앰프 제어신호 생성장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020017800A KR20020017800A (ko) | 2002-03-07 |
| KR100623588B1 true KR100623588B1 (ko) | 2006-09-12 |
Family
ID=19686551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000051314A KR100623588B1 (ko) | 2000-08-31 | 2000-08-31 | 안정적으로 동작하는 입출력센스앰프 제어신호 생성장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100623588B1 (ko) |
-
2000
- 2000-08-31 KR KR1020000051314A patent/KR100623588B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020017800A (ko) | 2002-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100590855B1 (ko) | 전류 소모의 감소를 위한 반도체 메모리 소자 | |
| KR100272167B1 (ko) | 동기식 반도체 메모리 장치의 기준 신호 발생 회로 | |
| KR100670682B1 (ko) | 반도체 기억 소자에서의 데이터 출력 회로 및 방법 | |
| JP3814381B2 (ja) | 半導体メモリ装置 | |
| KR100623588B1 (ko) | 안정적으로 동작하는 입출력센스앰프 제어신호 생성장치 | |
| KR20010004957A (ko) | 동기식 디램의 데이터 스트로브 버퍼 | |
| KR100575860B1 (ko) | 동기식 메모리소자의 데이터 입력제어회로 | |
| KR20020032081A (ko) | 글로벌 입·출력라인 선택장치 | |
| KR100670694B1 (ko) | 고속메모리장치의 출력인에블신호 생성장치 | |
| KR960004566B1 (ko) | 스태틱 램(sram)의 어드레스 입력회로 | |
| KR100605578B1 (ko) | 지연고정루프의 지터 제어 장치 | |
| KR100653972B1 (ko) | 반도체메모리장치의 데이터 출력 제어 방법 및 장치 | |
| KR100378686B1 (ko) | 플립플롭 회로 | |
| KR100630770B1 (ko) | 반도체 장치의 제어 선택 회로 및 그 제어 선택 방법 | |
| KR100321182B1 (ko) | 데이터 프리패치를 위한 카운터회로 | |
| KR100900772B1 (ko) | 동기식 메모리 장치 | |
| KR100452642B1 (ko) | 클럭 발생 장치 | |
| KR100307499B1 (ko) | 데이터 프리패치를 위한 카운터회로 | |
| KR100318434B1 (ko) | 디디알 에스디램의 데이터 스트로브 버퍼 제어 신호 발생회로 | |
| KR100340071B1 (ko) | 고속의 라이트 동작을 수행하는 디디알 동기식 메모리 장치 | |
| KR100937812B1 (ko) | 어드레스 전달 회로 | |
| KR100583101B1 (ko) | 반도체 메모리 장치의 출력 제어 회로 | |
| KR100240877B1 (ko) | 반도체 장치의 디코더 회로 | |
| KR100600049B1 (ko) | 반도체메모리소자 | |
| KR100608383B1 (ko) | 신호 검출 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |