KR100609239B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역 상에 게이트 절연막과 게이트 전극의 패턴을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 게이트 전극과 스페이서를 이온주입 마스크층으로 이용하여 상기 반도체 기판의 액티브 영역에 소스/드레인 형성을 위한 불순물을 이온주입하고, 상기 게이트 전극을 포함하여 상기 반도체 기판의 전역 상에 층간 절연막을 형성하고, 상기 층간 절연막에 상기 게이트 전극과 소스/드레인의 콘택홀을 각각 형성하고, 상기 콘택홀 내의 게이트 전극과 소스/드레인에 열처리 공정에 의해 실리사이드층을 형성시킴과 아울러 상기 소스/드레인의 접합을 완성한다.
따라서, 본 발명은 상기 소스/드레인 형성 불순물이 이온주입된, 비정질 상태의 액티브 영역에 상기 실리사이드층을 형성하므로 상기 실리사이드층의 입계 사이즈를 감소시키고 상기 실리사이드층의 저항을 저감시킨다. 따라서, 반도체 소자의 콘택 저항이 저감되고 동작 속도가 향상된다.
콘택홀, 콘택 저항, 실리사이드층, 소스/드레인, 열처리 공정
Description
도 1은 종래 기술에 의한 반도체 소자의 구조를 나타낸 단면도.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 소스/드레인 상의 실리사이드층의 입계 사이즈를 감소시킴으로써 소스/드레인의 콘택 저항을 저감시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 상기 반도체 소자의 미세화가 심화되므로 상기 반도체 소자를 위한 모스 트랜지스터도 미세화된다. 즉, 상기 모스 트랜지스터의 소스/드레인, 게이트 전극, 배선 등의 사이즈가 축소된다. 또한, 상기 소스/드레인과 배선 사이의 전기적인 연결을 위한 콘택홀 또는 상기 게이트 전극과 배선 사이의 전기적인 연결을 위한 콘택홀의 사이즈도 축소된다. 따라 서, 상기 콘택홀의 콘택 저항이 증가하므로 상기 모스 트랜지스터의 전기적인 신호 전달이 지연되고 나아가 상기 반도체 소자의 동작 속도가 저하된다.
그럼에도 불구하고, 상기 반도체 소자의 고속화에 대한 요구가 점차 증가하므로 이러한 요구를 충족시키기 위해 상기 콘택 저항을 저감시키기 위한 방안들이 제안되어왔다. 이러한 방안들 중에는 상기 콘택홀의 소스/드레인 상에 비저항이 낮은 실리사이드(Silicide)층을 형성시키는 방법이 널리 사용되고 있다. 초기의 실리사이드 공정은 상기 게이트 전극과 상기 소스/드레인에 실리사이드층 형성시키는 공정을 각각 별개의 단계로 진행하기 때문에 제조 공정이 복잡하고 제조 비용이 많이 소요되는 문제점을 갖고 있다.
최근에는 상기 실리사이드 공정의 단순화 및 제조 비용의 절감을 위하여 살리사이드(Salicide: Self Aligned Silicide) 공정이 도입되고 있다. 상기 살리사이드 공정은 상기 게이트 전극과 소스/드레인 상에 상기 실리사이드층을 하나의 동일 공정에 의해 동시에 형성시킨다. 즉, 상기 살리사이드 공정은 단결정 실리콘과 다결정 실리콘 및 절연막 상에 동시에 고융점 금속층을 적층하고 나서 상기 고융점 금속층을 열처리하면, 상기 단결정 실리콘 및 다결정 실리콘 상의 고융점 금속층은 실리사이드층으로 실리사이드화되지만, 상기 절연막 상의 고융점 금속은 실리사이드화되지 않고 그대로 유지된다. 이후, 상기 실리사이드화되지 않은 고융점 금속을 식각공정에 의해 제거시킴으로써 상기 실리사이드층을 상기 단결정 실리콘 및 다결정 실리콘 상에만 남겨둘 수가 있다.
이러한 살리사이드 공정은 금속의 전기적 저항 및 실리사이드층의 전기적 저 항이 양호한 티타늄 살리사이드 공정 또는 코발트 살리사이드 공정 등이 반도체 소자의 제조 공정에 널리 사용되고 있다.
도 1은 종래 기술에 의한 반도체 소자를 나타낸 단면 구조도이다. 도 1에 도시된 바와 같이, 종래의 반도체 소자는 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(11)이 형성되고, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)을 개재하며 게이트 전극(15)의 패턴이 형성되고, 상기 게이트 전극(15)의 측벽에 스페이서(17)가 형성되고, 상기 반도체 기판(10)의 액티브 영역에 상기 게이트 전극(15)을 사이에 두고 이격하며 엘디디(LDD: lightly doped drain) 구조를 갖는 소스/드레인(S/D)이 형성되고, 층간 절연막(20)의 콘택홀을 거쳐 상기 소스/드레인(S/D)과 게이트 전극(15)에 실리사이드층(25),(27)이 각각 형성된다. 상기 층간 절연막(20)은 BPSG(borophospho silicate glass)막(21)과 TEOS(tetra ethyl ortho silicate)막(23)으로 구성되고, 상기 실리사이드층(25),(27)은 Ti 실리사이드층으로 구성된다.
그런데, 종래에는 상기 소스/드레인(S/D)의 형성을 위한 불순물을 상기 반도체 기판(10)의 액티브 영역에 이온주입한 후에 상기 불순물을 900~1000℃의 온도에서 10~20초의 시간 동안 급속 열처리 공정에 의해 확산시킴으로써 상기 소스/드레인(S/D)의 접합을 완성시킨다. 그 다음에 상기 반도체 기판(10) 상에 상기 층간 절연막(20)을 적층하고, 상기 층간 절연막(20)의 콘택홀을 형성하고, 상기 콘택홀의 내부와 함께 층간 절연막(20)의 표면 상에 예를 들어 Ti/TiN층을 적층하고, 상기 Ti/TiN층을 700~800℃의 온도에서 10~20초의 시간 동안 급속 열처리 공정에 의 해 살리사이드화시킴으로써 상기 소스/드레인(S/D)에 상기 실리사이드층(25)을 형성한다.
그러나, 상기 소스/드레인(S/D)이 비정질 상태가 아닌 상태에서 상기 소스/드레인(S/D) 상에 상기 실리사이드층(25)을 형성하므로 상기 실리사이드층(25)의 입계(grain boundary) 사이즈가 크고, 또한 상기 실리사이드층(25)의 저항도 클 수 밖에 없다. 따라서, 상기 소스/드레인(S/D)과 배선(미도시)의 콘택 저항이 크므로 상기 반도체 소자의 동작 속도가 저하된다. 또한, 상기 소스/드레인(S/D)의 접합을 형성하기 위한 열처리 공정과 상기 실리사이드층(25)을 형성하기 위한 열처리 공정을 각각 별개의 단계에서 진행하므로 상기 반도체 소자의 제조 공정이 복잡하고 생산 원가가 높다.
따라서, 본 발명의 목적은 반도체 소자의 소스/드레인의 콘택 저항을 저감시킴으로써 반도체 소자의 전기적인 특성을 향상시키는데 있다.
본 발명의 다른 목적은 제조 공정을 단순화시킴으로써 생산 원가를 절감시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 액티브 영역에 게이트 절연막과 게이트 전극의 패턴을 형성하는 단계; 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 게이트 전극과 스페이서를 이온주입 마스크층으로 이용하여 상기 반도체 기판의 액티브 영역에 소스/드레인 형성을 위한 불순물을 고농도로 이온주입시키는 단계; 상기 게이트 전극과 스페이서를 포함하여 상기 반도체 기판의 모든 영역 상에 층간 절연막을 형성하는 단계; 상기 게이트 전극과 상기 반도체 기판의 액티브 영역에 각각 콘택홀을 형성하는 단계; 상기 콘택홀의 내부 및 상기 층간 절연막 상에 실리사이드 형성을 위한 장벽 금속층을 적층하는 단계; 및 상기 장벽 금속층을 급속 열처리 공정에 의해 처리함으로써, 비정질 상태의 액티브 영역에 소스/드레인의 접합을 형성시킴과 함께 상기 소스/드레인과 게이트 전극에 실리사이드층을 형성하는 단계를 포함한다.
반도체 기판의 액티브 영역에 게이트 절연막과 게이트 전극의 패턴을 형성하는 단계; 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 게이트 전극과 스페이서를 이온주입 마스크층으로 이용하여 상기 반도체 기판의 액티브 영역에 소스/드레인 형성을 위한 불순물을 고농도로 이온주입시키는 단계; 상기 게이트 전극과 스페이서를 포함하여 상기 반도체 기판의 모든 영역 상에 층간 절연막을 형성하는 단계; 상기 게이트 전극과 상기 반도체 기판의 액티브 영역에 각각 콘택홀을 형성하는 단계; 상기 콘택홀의 내부 및 상기 층간 절연막 상에 실리사이드 형성을 위한 장벽 금속층을 적층하는 단계; 및 상기 장벽 금속층을 급속 열처리 공정에 의해 처리함으로써, 비정질 상태의 액티브 영역에 소스/드레인의 접합을 형성시킴과 함께 상기 소스/드레인과 게이트 전극에 실리사이드층을 형성하는 단계를 포함한다.
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바람직하게는, 상기 열처리 공정으로서 급속 열처리 공정을 진행할 수 있다.
바람직하게는, 상기 급속 열처리 공정을 800~1050℃의 온도와 불활성 가스의 분위기에서 10~30초의 시간동안 진행할 수 있다. 더욱 바람직하게는, 상기 급속 열처리 공정을 질소 가스의 분위기에서 진행할 수 있다.
바람직하게는, 상기 장벽 금속층으로서 Ti/TiN층을 적층할 수 있다.
따라서, 본 발명은 상기 소스/드레인의 접합을 형성함과 아울러 상기 소스/드레인 상에 실리사이드층을 형성시키므로 상기 소스/드레인의 콘택 저항을 저감시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 제 1 도전형 단결정 실리콘 기판 등을 준비한다. 여기서, 상기 제 1 도전형으로는 p형 또는 n형이 사용 가능하지만, 설명의 편의상 상기 반도체 기판(10)이 p형인 경우를 기준으로 하고 또한 NMOS 트랜지스터를 위한 영역을 기준으로 설명하기로 한다.
이어서, 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(11)을 형성시킨다. 이때, 상기 소자 분리막(11)을 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 형성한다. 물론, 도면에 도시하지 않았지만, 상기 반도체 기판(10)의 소자 분리막을 로코스(LOCOS: local oxidation of silicon) 공정 등에 의해 형성하는 것도 가능하다.
이후, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)을 원하는 두께로 형성하고, 상기 게이트 절연막(13) 상에 도전층, 예를 들어 다결정 실리콘층을 원하는 두께로 적층한다. 이어서, 사진 식각 공정을 이용하여 상기 반도체 기판(10)의 액티브 영역의 게이트 전극 형성 영역 상에 다결정 실리콘층과 게이트 절연막(13)을 남김과 아울러 나머지 불필요한 부분의 다결정 실리콘층과 게이트 절연막(13)을 제거한다. 따라서, 상기 반도체 기판(10)의 액티브 영역의 게이트 전극 형성 영역 상에 상기 다결정 실리콘층으로 이루어진 게이트 전극(15)과 게이트 절연막(13)의 패턴을 형성한다.
도 2b를 참조하면, 그런 다음, 상기 게이트 전극(15)을 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 엘디디 형성 불순물, 예를 들어 n형 불순물(31)을 저농도로 이온주입한다. 이때, 도면에 도시되지 않았지만, PMOS 트랜지스터를 위한 영역의 반도체 기판(10)은 이온주입 마스크층, 예를 들어 감광막의 패턴에 의해 마스킹되어 있어야 함은 자명한 사실이다.
도 2c를 참조하면, 이후, 예를 들어 화학 기상 증착 공정을 이용하여 상기 게이트 전극(15)을 포함하여 상기 반도체 기판(10)의 전역 상에 절연막, 예를 들어 질화막을 적층한다. 이어서, 예를 들어 에치백(etch back) 공정을 이용하여 상기 절연막을 처리함으로써 상기 게이트 전극(15)의 좌, 우 양측벽에 스페이서(33)를 형성한다. 이때, 상기 게이트 전극(15)의 상부면과, 상기 게이트 전극(15) 외측의 액티브 영역의 표면은 상기 절연막이 잔존하지 않으며 노출된다.
도 2d를 참조하면, 그 다음에, 상기 게이트 전극(15)과 스페이서(33)를 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 소스/드레인 형성 불순물, 예를 들어 n형 불순물을 고농도로 이온주입한다. 이때, 상기 이온주입된 액티브 영역의 반도체 기판(10)은 단결정 상태에서 비정질 상태로 변형된다.
한편, 도면에 도시되지 않았지만, PMOS 트랜지스터를 위한 영역의 반도체 기판(10)은 이온주입 마스크층, 예를 들어 감광막의 패턴에 의해 마스킹되어 있어야 함은 자명한 사실이다.
도 2e를 참조하면, 이후, 상기 반도체 기판(10)의 모든 영역 상에 층간 절연막(40), 예를 들어 산화막을 형성한다. 즉, 상기 반도체 기판(10)의 모든 영역 상에 제 1 절연막, 예를 들어 BPSG막(41)을 적층하고, 상기 BPSG막(41) 상에 제 2절연막, 예를 들어 TEOS막(43)을 적층하고, 상기 TEOS막(43)을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정에 의해 평탄화한다.
여기서, 상기 소스/드레인 형성을 위한 불순물을 확산시키는 열처리 공정을 생략하고 상기 층간 절연막(40)의 적층 공정을 진행하는 것은 상기 불순물이 이온주입된 비정질 상태의 액티브 영역에 도 2g의 실리사이드층(47)을 형성하였을 때, 상기 실리사이드층(47)의 입계 사이즈를 도 1에 도시된 종래의 실리사이드층(25)보다 감소시키고 나아가 상기 실리사이드층(47)의 저항을 저감시키기 위함이다.
한편, 설명의 편의상 상기 층간 절연막(40)은 상기 BPSG막(41)과 TEOS막(43)의 적층 구조로 형성되어 있지만, 실제로는 상기 층간 절연막(40)은 사용 가능한 다양한 절연막의 단일층으로 형성되거나, 사용 가능한 다양한 절연막의 적층 구조로 사용될 수 있음은 자명한 사실이다.
그런 다음, 사진 식각 공정을 이용하여 상기 소스/드레인과 게이트 전극(15)의 콘택 영역 상의 층간 절연막(40)을 제거시킴으로써 상기 소스/드레인과 게이트 전극(15)의 콘택홀을 각각 형성한다.
도 2f를 참조하면, 이후, 예를 들어 스퍼터링 공정 등을 이용하여 상기 콘택홀의 내부와 함께 상기 층간 절연막(40)의 표면 상에 실리사이드층 형성을 위한 금속층, 예를 들어 Ti/TiN층(45)과 같은 장벽 금속층을 원하는 두께로 적층한다. 이 때, 상기 Ti/TiN층(45)의 Ti층과 TiN층은 예를 들어 50~300Å의 두께로 순차적으로 적층될 수 있다. 한편, 상기 장벽 금속층으로서 상기 Ti/TiN층(45) 대신에 Ti층을 사용하는 것도 가능하다.
이후, 상기 Ti/TiN층(45)을 800~1050℃의 고온에서 10~30초의 시간 동안 열처리 공정, 예를 들어 급속 열처리 공정에 의해 살리사이드화시킴과 아울러 상기 이온주입된 불순물을 활성화시킨다. 이때, 상기 급속 열처리 공정을 불활성 가스, 예를 들어 질소 가스 등의 분위기에서 진행한다. 그 다음에, 예를 들어, 습식 식각 공정을 이용하여 상기 층간 절연막(20)의 표면 상에 남은, 살리사이드화되지 않은 Ti/TiN층(45)을 제거시킨다.
따라서, 도 2g에 도시된 바와 같이, 상기 비정질 상태의 액티브 영역 상에 실리사이드층(47)이 형성되며 상기 게이트 전극(15) 상에 실리사이드층(49)이 형성된다. 또한, 상기 비정질 상태의 액티브 영역에 엘디디 구조를 갖는 소스/드레인(S/D)의 접합이 완성된다.
따라서, 본 발명은 상기 소스/드레인(S/D) 상의 실리사이드층(47)의 입계를 도 1에 도시된 바와 같이 단결정 상태의 소스/드레인(S/D) 상에 형성된 실리사이드층(25)의 입계보다 작게 형성할 수 있으므로 상기 실리사이드층(47)의 저항을 상기 실리사이드층(25)의 저항보다 저감시킬 수가 있다. 이는 상기 소스/드레인(S/D)과 배선(미도시) 사이의 콘택 저항을 저감시키므로 반도체 소자의 전기적인 신호의 전달 지연을 억제하고 나아가 동작 속도를 향상시킨다.
또한, 본 발명은 상기 실리사이드층(47)과 함께 상기 소스/드레인(S/D)의 접 합을 하나의 열처리 공정에 의해 형성하므로 실리사이드층과 소스/드레인의 접합을 각각의 열처리 공정에 의해 형성하는 종래에 비하여 반도체 소자의 제조 공정을 단순화시킬 수가 있다. 따라서, 반도체 소자의 제조 원가를 절감할 수가 있다.
이후, 도면에 도시하지 않았지만, 통상적인 공정을 이용하여 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층하고, 상기 콘택홀을 매립하도록 상기 장벽 금속층 상에 예를 들어 텅스텐층을 적층하고, 상기 텅스텐층을 평탄화 공정에 의해 상기 콘택홀에만 남기고, 상기 콘택홀의 텅스텐층에 전기적으로 연결되도록 상기 층간 절연막 상에 배선의 패턴을 형성함으로써 본 발명의 반도체 소자의 제조 공정을 완료한다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역 상에 게이트 절연막과 게이트 전극의 패턴을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 게이트 전극과 스페이서를 이온주입 마스크층으로 이용하여 상기 반도체 기판의 액티브 영역에 소스/드레인 형성을 위한 불순물을 이온주입하고, 상기 게이트 전극을 포함하여 상기 반도체 기판의 전역 상에 층간 절연막을 형성하고, 상기 층간 절연막에 상기 게이트 전극과 소스/드레인의 콘택홀을 각각 형성하고, 상기 콘택홀 내의 게이트 전극과 소스/드레인에 열처리 공정에 의해 실리사이드층을 형성시킴과 아울러 상기 소스/드레인의 접합을 완성한다.
따라서, 본 발명은 상기 소스/드레인 형성 불순물이 이온주입된, 비정질 상태의 액티브 영역에 상기 실리사이드층을 형성하므로 상기 실리사이드층의 입계 사이즈를 감소시키고 상기 실리사이드층의 저항을 저감시킨다. 따라서, 반도체 소자의 콘택 저항이 저감되고 동작 속도가 향상된다.
또한, 본 발명은 상기 소스/드레인의 접합과 실리사이드층을 동일한 하나의 열처리 공정에 의해 형성하므로 반도체 소자의 제조 공정을 단순화시키고 생산 원가를 절감한다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (5)
- 반도체 기판의 액티브 영역에 게이트 절연막과 게이트 전극의 패턴을 형성하는 단계;상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;상기 게이트 전극과 스페이서를 이온주입 마스크층으로 이용하여 상기 반도체 기판의 액티브 영역에 소스/드레인 형성을 위한 불순물을 고농도로 이온주입시키는 단계;상기 게이트 전극과 스페이서를 포함하여 상기 반도체 기판의 모든 영역 상에 층간 절연막을 형성하는 단계;상기 게이트 전극과 상기 반도체 기판의 액티브 영역에 각각 콘택홀을 형성하는 단계;상기 콘택홀의 내부 및 상기 층간 절연막 상에 실리사이드 형성을 위한 장벽 금속층을 적층하는 단계; 및상기 장벽 금속층을 급속 열처리 공정에 의해 처리함으로써, 비정질 상태의 액티브 영역에 소스/드레인의 접합을 형성시킴과 함께 상기 소스/드레인과 게이트 전극에 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서, 상기 급속 열처리 공정을 800~1050℃의 온도와 불활성 가스의 분위기에서 10~30초의 시간동안 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 급속 열처리 공정을 질소 가스의 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 장벽 금속층으로서 Ti/TiN층을 적층하는 것을 특징으로 하는 반도체 소자 제조 방법.
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003542A (ko) * | 1995-06-24 | 1997-01-28 | 김주용 | 반도체 소자의 제조방법 |
| KR20000013433A (ko) * | 1998-08-08 | 2000-03-06 | 윤종용 | 선택적 금속 실리사이드막 형성방법 |
| KR20020054902A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 게이트 제조방법 |
| KR100338106B1 (ko) * | 1995-12-20 | 2002-11-07 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| KR20030053365A (ko) * | 2001-12-22 | 2003-06-28 | 동부전자 주식회사 | 반도체소자의 제조방법 |
| KR20030089563A (ko) * | 2002-05-16 | 2003-11-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003542A (ko) * | 1995-06-24 | 1997-01-28 | 김주용 | 반도체 소자의 제조방법 |
| KR100338106B1 (ko) * | 1995-12-20 | 2002-11-07 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| KR20000013433A (ko) * | 1998-08-08 | 2000-03-06 | 윤종용 | 선택적 금속 실리사이드막 형성방법 |
| KR20020054902A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 게이트 제조방법 |
| KR20030053365A (ko) * | 2001-12-22 | 2003-06-28 | 동부전자 주식회사 | 반도체소자의 제조방법 |
| KR20030089563A (ko) * | 2002-05-16 | 2003-11-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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