KR100611061B1 - 에피택시얼막 형성 방법과 이를 이용한 박막 형성 방법 및반도체 장치 제조 방법 - Google Patents

에피택시얼막 형성 방법과 이를 이용한 박막 형성 방법 및반도체 장치 제조 방법 Download PDF

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Abstract

에피택시얼막 형성 방법과 이를 이용한 박막 형성 방법 및 반도체 장치의 제조 방법에 있어서, 제1 단결정 실리콘막 상에 상기 제1 단결정 실리콘막의 표면을 부분적으로 노출시키는 개구부를 갖는 제1 절연막 패턴을 형성한 후, 상기 개구부에 의해 노출된 제1 단결정 실리콘막 상에 단결정 실리콘으로 이루어진 제1 시드막을 형성한다. 그리고, 상기 제1 시드막이 형성된 결과물 상부로 실리콘 소스 가스를 제공하여 상기 제1 시드막 상에 에피택시얼막을 성장시키면서 상기 제1 절연막 패턴 상에 비정질 실리콘막을 형성한다. 이어서, 상기 비정질 실리콘막의 결정 구조를 단결정으로 전환시켜 상기 에피택시얼막과 비정질 실리콘막으로부터 제2 단결정 실리콘막을 획득한다.

Description

에피택시얼막 형성 방법과 이를 이용한 박막 형성 방법 및 반도체 장치 제조 방법{Method of manufacturing an epitaxial layer and method of manufacturing a thin layer and a semiconductor device using the same}
도 1a 및 도 1b는 본 발명의 실시예 1에 따른 에피택시얼막 형성 방법을 개략적으로 나타내는 단면도들이다.
도 2a 내지 도 2e는 본 발명의 실시예 2에 따른 박막 형성 방법을 개략적으로 나타내는 단면도들이다.
도 3a 내지 도 3f 및 도 6은 본 발명의 실시예 3에 따른 박막 형성 방법을 개략적으로 나타내는 단면도들이다.
도 4는 본 발명의 실시예 3에 따른 박막 형성 방법을 개략적으로 나타내는 구성도이다.
도 5는 도 3b를 구체적으로 설명하기 위한 단면도이다.
도 7a 내지 도 7d는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 8a 내지 도 8c는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 9는 본 발명의 방법에 따라 제조한 박막의 결정 구조를 주사 전자 현미경 으로 확대한 사진이다.
도 10은 종래의 방법에 따라 제조한 박막의 결정 구조를 주사 전자 현미경으로 확대한 사진이다.
본 발명은 에피택시얼막 형성 방법과 이를 이용한 박막 형성 방법 및 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 실리콘 소스 가스를 사용하는 에피택시얼막 형성 방법과 이를 이용한 박막 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, 결정 구조에 따라 물질은 단결정(single crystal), 다결정(poly crystal) 및 비정질(amorphous)로 분류할 수 있다. 상기 단결정은 하나의 결정 구조로 이루어지고, 상기 다결정은 다수개의 결정 구조로 이루어지고, 상기 비정질은 물질 내부가 결정이 아닌 불규칙한 원자 배열로 이루어진다.
상기 다결정은 다수개의 결정 구조로 이루어지기 때문에 많은 결정 입계(grain boundary)를 갖는다. 그리고, 상기 결정 입계가 많을 경우 전자 또는 정공(hole)과 같은 캐리어의 이동과 제어 등을 방해한다. 따라서, 스택 구조의 박막 트랜지스터(thin film transistor : TFT) 등을 포함하는 반도체 장치 또는 에스오씨(SOC : system on chip) 등의 제조에서는 액티브 영역으로 형성하기 위한 채널막(channel layer)으로서 단결정 실리콘막을 주로 선택한다.
상기 단결정 실리콘막은 주로 단결정 실리콘으로 이루어지는 박막 상에 비정질 실리콘막을 형성한 후, 상기 박막의 단결정 실리콘을 시드로 사용하는 에피택시를 수행하여 상기 비정질 실리콘막의 결정 구조를 단결정으로 전환시킴으로서 획득한다.
상기 단결정 실리콘막을 형성하는 방법에 대한 예는 미합중국 특허 5,494,823호(issued to Kobayashi)에 개시되어 있다. 특히, 상기 미합중국 특허 5,494,823호에는 단결정 실리콘 기판 상에 비정질 실리콘막을 형성하는 방법이 개시되어 있다. 그리고, 상기 미합중국 특허 5,494,823호에 개시된 바에 의하면, 상기 비정질 실리콘막을 형성하는 과정에서 질소 가스를 부분적으로 사용한다. 이때, 상기 질소 가스는 실리콘 소스 가스보다 많이 사용한다. 아울러, 상기 비정질 실리콘막을 단결정 실리콘막으로 전환할 때 열처리를 약 600 내지 620℃의 온도 조건에서 수행한다.
이와 같이, 상기 비정질 실리콘막을 형성하는 과정에서 질소 가스를 많이 사용할 경우에는 상기 단결정 실리콘으로 이루어지는 박막의 표면 상에 자연 산화막이 얇게 형성되는 상황이 종종 발생한다. 그리고, 상기 박막의 표면 상에 자연 산화막이 얇게 형성된 상태에서 상기 비정질 실리콘막의 결정 구조를 단결정으로 전환시키기 위한 에피택시를 수행할 경우에는 상기 비정질 실리콘막에 무작위로 핵결정 형성(nucleation)이 발생하고, 그 결과 상기 비정질 실리콘막은 단결정 실리콘막으로 형성되는 것이 아니라 다결정 실리콘막으로 형성된다. 이는, 상기 박막 상에 형성된 자연 산화막이 상기 박막의 단결정 실리콘이 시드로 작용하는 것을 방해 하기 때문이다.
그러므로, 상기 단결정 실리콘막을 형성하기 위한 공정에서는 상기 자연 산화막의 형성을 억제하거나 제거하는 방법들이 개발되고 있다. 예를 들면, 상기 비정질 실리콘막을 형성하기 위한 챔버 내에 진공도를 높여서 수증기(H2O) 또는 산소가스(O2)등의 잔류량을 줄어거나, 이온 투사를 수행하여 상기 자연 산화막을 제거하는 방법 등이 있다. 하지만, 상기 방법들은 진공도를 높이기 위한 장치 또는 이온 투사를 수행하기 위한 장치 등을 별도로 마련해야 한다.
이와 같이, 종래에는 단결정 실리콘막을 형성하는 과정에서 시드로 사용하기 위한 박막의 표면 상에 형성되는 자연 산화막으로 인한 불량이 발생하는 문제점이 있다.
또한, 상기 온도 조건인 약 600 내지 620℃에서 열처리를 수행할 경우에는 열적 버짓(thermal budget)이 빈번하게 발생한다. 이와 같이, 상기 단결정 실리콘막을 형성하는 과정에서 발생하는 열적 버짓은 전기적 신뢰성에 심각한 영향을 끼치기도 한다.
본 발명의 제1 목적은 에피택시를 실시할 때 시드로 사용하기 위한 에피택시얼막을 용이하게 형성하기 위한 방법을 제공하는데 있다.
본 발명의 제2 목적은 비정질 실리콘막의 결정 구조를 단결정으로 용이하게 전환시키기 위한 박막 형성 방법을 제공하는데 있다.
본 발명의 제3 목적은 에피택시얼막을 성장시키는 표면 처리로서 전기적 특성을 향상시키기 위한 반도체 장치의 제조 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 에피택시얼막 형성 방법은 산소를 함유하지 않으면서 실리콘을 함유하는 물질로 이루어진 박막을 마련한 후, 상기 박막의 상부로 실리콘 소스 가스를 제공한다. 그 결과, 상기 박막 상에는 자연 산화막의 형성이 이루어지지 않은 상태에서 에피택시얼막을 성장이 이루어진다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 박막 형성 방법은 제1 단결정 실리콘막을 부분적으로 노출시키는 절연막 패턴을 형성한 후, 상기 절연막 패턴을 갖는 결과물 상부로 실리콘 소스 가스를 제공한다. 그 결과, 상기 단결정 실리콘막 상에는 자연 산화막이 형성이 이루어지지 않은 상태에서 에피택시얼막이 성장되고, 상기 절연막 패턴 상에는 비정질 실리콘막이 형성된다.
상기 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 박막 형성 방법은 제1 단결정 실리콘막 상에 상기 제1 단결정 실리콘막의 표면을 부분적으로 노출시키는 개구부를 갖는 제1 절연막 패턴을 형성한 후, 상기 개구부에 의해 노출된 제1 단결정 실리콘막 상에 단결정 실리콘으로 이루어진 제1 시드막을 형성한다. 그리고, 상기 제1 시드막이 형성된 결과물 상부로 실리콘 소스 가스를 제공하여 상기 제1 시드막 상에 에피택시얼막을 성장시키면서 상기 제1 절연막 패턴 상에 비정질 실리콘막을 형성한다. 이어서, 상기 비정질 실리콘막의 결정 구조를 단결정으로 전 환시켜 상기 에피택시얼막과 비정질 실리콘막으로부터 제2 단결정 실리콘막을 획득한다.
상기 제3 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 하부막 상에 상기 하부막을 부분적으로 노출시키는 개구부를 갖는 절연막 패턴을 형성한 후, 상기 절연막 패턴이 형성된 결과물 상부로 실리콘 소스 가스를 제공한다. 그 결과, 상기 부분적으로 노출된 하부막의 표면 상에 에피택시얼막이 성장된다. 그러므로, 상기 에피택시얼막이 상기 하부막의 표면 상에 자연 산화막이 형성되는 것을 충분하게 저지함으로서 상기 부분적으로 노출된 하부막의 표면 처리가 이루어지는 것이다.
이와 같이, 본 발명에서는 비정질 실리콘막을 형성할 때 실리콘 소스 가스만을 사용한다. 그 결과, 에피택시를 수행할 때 시드로 사용하기 위한 단결정 실리콘으로 이루어지는 박막 상에 자연 산화막이 형성되는 것을 충분하게 저지할 수 있다. 그러므로, 본 발명에서는 시드의 역할이 충실하게 이루어짐으로서 비정질 실리콘막을 단결정 실리콘막으로 용이하게 전환시킬 수 있다.
이하, 본 발명의 바람직한 실시예들을 도면을 참조하여 상세히 설명한다.
실시예 1
도 1a 및 도 1b는 본 발명의 실시예 1에 따른 에피택시얼막 형성 방법을 개략적으로 나타내는 단면도들이다.
도 1a를 참조하면, 에피택시얼막을 형성하기 위한 대상물로서 산소를 함유하 지 않으면서 실리콘을 함유하는 물질로 이루어진 박막(10)을 마련한다. 상기 박막(10)의 예로서는 단결정 실리콘막을 들 수 있다. 특히, 상기 단결정 실리콘막의 예로서는 실리콘 기판 또는 실리콘-온-인슐레이터(silicon-on-insulator : SOI) 기판 등을 들 수 있다. 또한, 상기 단결정 실리콘막의 다른 예로서는 단결정 실리콘을 시드로 사용하는 선택적 에피택시얼 성장을 수행하여 획득하는 에피택시얼막을 들 수 있다.
본 실시예에서는 상기 박막(10)을 마련한 후, 상기 박막(10)의 표면을 평탄화시키는 공정을 더 수행할 수도 있다. 이때, 상기 평탄화는 주로 화학기계적 연마를 수행하는 것이 바람직하다. 또한, 본 실시예에서는 HF 용액 등을 사용하여 상기 박막(10)의 표면 처리를 더 수행할 수도 있다. 이와 같이, 상기 박막(10)의 표면 처리를 수행하는 것은 선행 공정의 수행으로 인하여 상기 박막(10)의 표면에 얇게 형성되어 있는 자연 산화막을 제거하면서 상기 박막(10)의 표면에 수소 페시베이션(hydrogen passivation) 처리를 하기 위함이다.
도 1b를 참조하면, 상기 박막(10)의 상부로 실리콘 소스 가스를 제공한다. 상기 실리콘 소스 가스의 예로서는 SixHy, SixHyClz, SixCly 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 본 실시예에서는 상기 실리콘 소스 가스로서 SiH4를 주로 사용한다.
아울러, 본 실시예에서는 상기 실리콘 소스 가스와 함께 캐리어 가스를 제공하는 것이 바람직하다. 그리고, 상기 캐리어 가스의 예로서는 N2 가스를 들 수 있 다. 특히, 상기 캐리어 가스는 상기 실리콘 소스 가스로부터 분리된 실리콘 원자가 상기 박막의 표면에서 확산되는 것을 방해하는 범위 내에서 제공되어야 한다. 따라서, 상기 캐리어 가스가 제공되는 유량은 상기 실리콘 소스 가스가 제공되는 유량을 초과하지 않는 것이 바람직하다. 구체적으로, 상기 실리콘 소스 가스와 캐리어 가스가 제공되는 공정 챔버의 크기 등을 고려할 때, 상기 실리콘 소스 가스는 약 20 내지 200sccm으로 제공하고, 상기 캐리어 가스는 약 0.01 내지 200sccm으로 제공하는 것이 바람직하다. 특히, 상기 실리콘 소스 가스를 약 100sccm으로 제공할 때, 상기 캐리어 가스를 약 0.01 내지 100sccm으로 제공하는 것이 더욱 바람직하다.
그리고, 상기 실리콘 소스 가스를 제공할 때 온도가 약 350℃ 미만이면 에피택시얼막(12)의 성장이 거의 이루어지지 않기 때문에 바람직하지 않고, 약 530℃를 초과하면 에피택시얼막(12)의 성장이 계속적으로 이루어져서 상기 에피택시얼막(12)의 두께 제어가 용이하지 않기 때문에 바람직하지 않다. 따라서, 상기 실리콘 소스 가스를 제공할 때 온도는 약 350 내지 530℃인 것이 바람직하다. 아울러, 본 실시예에서는 상기 온도를 약 350℃에서 약 530℃로 상승시키면서 상기 실리콘 소스 가스를 제공할 수도 있다. 상기 온도의 상승은 분당 약 5 내지 10℃로 이루어지는 것이 바람직하고, 분당 약 7 내지 8℃로 이루어지는 것이 더욱 바람직하고, 분당 약 7.5℃로 이루어지는 것이 가장 바람직하다. 또한, 상기 온도 범위 내에서 상기 실리콘 소스 가스를 제공할 때 압력은 약 0.2 내지 0.6Torr을 유지하는 것이 바람직하다. 아울러, 상기 압력은 약 0.3 내지 0.5Torr를 유지하는 것이 더욱 바람직 하고, 약 0.4Torr을 유지하는 것이 가장 바람직하다.
이와 같이, 상기 온도 및 압력을 갖는 조건에서 상기 실리콘 소스 가스를 제공함으로서 상기 박막(10)의 표면에 자연 산화막이 형성되는 것을 충분하게 저지하면서 에피택시얼막(12)의 성장이 이루어진다. 또한, 상기 실리콘 소스 가스와 함께 상기 박막(10) 상에 실리콘 원자들의 확산을 억제하는 캐리어 가스를 제공함으로서 비정질 실리콘막의 형성을 충분하게 억제한 상태에서 에피택시얼막을 성장시킬 수 있다. 그러므로, 상기 비정질 실리콘막의 형성에 의한 적층 결함(stacking fault)이나 결정 방위가 다소 틀어지는 트윈 경계 등과 같은 불량을 용이하게 제어할 수 있다. 따라서, 본 실시예에서는 결정성이 보다 향상된 에피택시얼막을 제공함으로서 누설 전류가 보다 감소되고, 전자 및 홀의 이동도가 보다 향상되는 트랜지스터를 제조할 수 있다.
상기 자연 산화막이 형성되는 것을 충분하게 저지할 수 있는 것은 상기 실리콘 소스 가스가 상기 박막(10)의 주변에 존재하는 H2O 또는 O2 등이 상기 박막(10)의 표면에 결합되는 것을 방해하기 때문이다. 즉, 상기 온도가 약 400℃ 이상인 경우 상기 박막(10)의 표면에 처리되어 있는 수소 페시베이션이 파괴되지만 상기 실리콘 소스 가스의 제공에 의해 상기 박막(10)의 표면에 실리콘-실리콘 결합을 형성함으로서 상기 H2O 또는 O2 등이 결합되는 것을 저지하는 것이다. 만약, 상기 H2 O 또는 O2 등이 결합되는 것을 저지하지 못할 경우에는 상기 박막의 표면 상에 얇은 두께를 갖는 자연 산화막이 다시 형성된다.
따라서, 본 실시예에서는 상기 실리콘 소스 가스를 제공하면서 상기 에피택시얼막(12)의 성장을 수행하기 때문에 상기 박막(10) 상에는 자연 산화막의 형성을 충분하게 저지한 상태에서 상기 에피택시얼막(12)의 성장이 이루어진다. 이때, 상기 에피택시얼막(12)은 상기 박막(10)을 시드로 사용한 성장이 이루어지기 때문에 상기 에피택시얼막(12)은 단결정 실리콘으로 이루어진다.
본 실시예에서는 상기 산소를 함유하지 않으면서 실리콘을 함유하는 물질로 이루어진 단결정 실리콘막과 같은 박막(10) 상에 에피택시얼막(12)을 성장시킬 때 실리콘 소스 가스를 제공한다. 그 결과, 상기 박막(10) 상에 자연 산화막이 얇게 형성되는 것을 충분하게 저지하면서 에피택시얼막(12)의 성장을 수행할 수 있다. 그러므로, 상기 박막(10)과 에피택시얼막(12)의 계면에 불순물이 존재하기 않기 때문에 상기 에피택시얼막(12)을 고상 에피택시와 같은 후속 공정을 수행할 때 시드로 충분하게 사용할 수 있다.
실시예 2
도 2a 내지 도 2e는 본 발명의 실시예 2에 따른 박막 형성 방법을 개략적으로 나타내는 단면도들이다.
도 2a를 참조하면, 제1 단결정 실리콘막(22)을 부분적으로 노출시키는 절연막 패턴(20)을 형성한다. 상기 절연막 패턴(20)은 산화물로 이루어지는 것이 바람직하다. 따라서, 상기 절연막 패턴(20)은 산화막 패턴인 것이 바람직하다. 그리고, 상기 제1 단결정 실리콘막(22)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터 기 판 등을 들 수 있다. 또한, 상기 제1 단결정 실리콘막(22)의 예로서는 단결정 실리콘을 시드로 사용하는 선택적 에피택시얼 성장을 수행하여 획득하는 에피택시얼막을 들 수 있다. 특히, 상기 제1 단결정 실리콘막(22)이 에피택시얼막인 경우, 상기 제1 단결정 실리콘막(22)은 실리콘 기판, 실리콘-온-인슐레이터 기판 상에 형성될 수 있다.
본 실시예에서는 상기 제1 단결정 실리콘막(22)을 부분적으로 노출시키는 절연막 패턴(20)을 형성한 후, 실시예 1과 동일한 평탄화 공정 및 HF 용액을 사용한 표면 처리를 더 수행할 수도 있다. 따라서, 상기 절연막 패턴(20)을 갖는 결과물의 표면에 얇게 형성되어 있는 자연 산화막을 제거하면서 상기 결과물의 표면에 수소 페시베이션 처리가 이루어진다.
도 2b 및 도 2c를 참조하면, 상기 절연막 패턴(20)을 갖는 결과물의 상부로 실리콘 소스 가스를 제공한다. 상기 실리콘 소스 가스의 예로서는 SixHy, Six HyClz, SixCly 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 본 실시예에서는 상기 실리콘 소스 가스로서 SiH4를 주로 사용한다.
이와 같이, 상기 절연막 패턴(20)의 상부로 실리콘 소스 가스를 제공함으로서 상기 제1 단결정 실리콘막(22)의 표면 상에 자연 산화막이 형성되는 것을 충분하게 저지한 상태에서 상기 제1 단결정 실리콘막(22) 상에는 에피택시얼막(24)의 성장이 이루어지고, 상기 절연막 패턴(20) 상에는 비정질 실리콘막(26)이 형성된 다.
구체적으로, 도 2b에 도시된 바와 같이, 상기 제1 단결정 실리콘막(22) 상에 제1 에피택시얼막(24a)을 성장시킨다.
상기 제1 에피택시얼막(24a)의 성장에서는 제1 온도에서 제2 온도로 상승시키면서 상기 실리콘 소스 가스를 제1 유량으로 제공한다. 상기 제1 온도가 약 350℃ 미만이면 상기 제1 에피택시얼막(24a)의 성장이 용이하게 이루어지지 않기 때문에 바람직하지 않다. 따라서, 상기 제1 온도는 약 350℃ 이상인 것이 바람직하고, 530℃를 초과하지 않는 것이 더욱 바람직하다.
그리고, 상기 제1 온도에서 제2 온도로의 상승은 분당 약 5 내지 10℃로 이루어지는 것이 바람직하고, 분당 약 7 내지 8℃로 이루어지는 것이 더욱 바람직하고, 분당 약 7.5℃로 이루어지는 것이 가장 바람직하다. 그리고, 상기 제2 온도가 약 500℃ 미만이면, 도 2c에 도시된 바와 같이, 상기 절연막 패턴(20) 상에 비정질 실리콘막(26)이 용이하게 형성되지 않기 때문에 바람직하지 않다. 아울러, 상기 제2 온도가 550℃를 초과하면 상기 비정질 실리콘막(26)의 형성에 지장을 끼치기 때문에 바람직하지 않다. 특히, 상기 고상 에피택시 성장에서 상기 제2 온도가 550℃를 초과하면 상기 절연막 패턴(20) 상에 다결정 실리콘막이 형성될 수 있기 때문이다. 따라서, 상기 제2 온도는 약 500 내지 550℃인 것이 바람직하고, 약 500 내지 540℃인 것이 더욱 바람직하다. 특히, 상기 제2 온도는 약 520 내지 540℃인 것이 더욱 바람직하고, 약 530℃인 것이 가장 바람직하다.
아울러, 상기 제1 온도에서 제2 온도로 상승시킬 때 압력은 약 0.2 내지 0.6Torr을 유지하는 것이 바람직하다. 아울러, 상기 압력은 약 0.3 내지 0.5Torr를 유지하는 것이 더욱 바람직하고, 약 0.4Torr을 유지하는 것이 가장 바람직하다. 특히, 상기 온도 및 압력 조건을 만족하지 않을 경우, 상기 절연막 패턴(20) 상에 비정질 실리콘막(26)이 아닌 다결정 실리콘막이 형성될 수 있고, 그 결과 후속의 고상 에피택시 공정을 방해하여 만족하는 결정성을 갖는 단결정 실리콘막을 획득하지 못한다.
이와 같이, 본 실시예에서는 상기 제1 온도에서 제2 온도로 상승시키면서 상기 제1 유량으로 실리콘 소스 가스를 제공함으로서 상기 제1 단결정 실리콘막(22) 상에 자연 산화막이 형성되는 것을 충분하게 저지하면서 상기 제1 에피택시얼막(24a)을 성장시킬 수 있다. 그리고, 본 실시예에서 제공되는 실리콘 소스 가스의 반응 메카니즘은 실시예 1과 동일하기 때문에 생략하기로 한다.
이어서, 도 2c에 도시된 바와 같이, 상기 제1 에피택시얼막(24a) 상에는 제2 에피택시얼막(24b)을 성장시키면서 상기 절연막 패턴(20) 상에는 비정질 실리콘막(26)을 형성한다.
상기 제2 에피택시얼막(24b)의 성장과 비정질 실리콘막(26)의 형성에서는 상기 제2 온도를 유지하면서 상기 실리콘 소스 가스를 제2 유량으로 제공한다. 따라서, 약 500 내지 550℃를 유지한 상태에서 상기 실리콘 소스 가스를 제공하는 것이 바람직하다. 특히, 약 530℃를 유지한 상태에서 상기 실리콘 소스 가스를 제공하는 것이 가장 바람직하다. 아울러, 상기 제2 온도를 유지한 상태에서 압력 또한 약 0.2 내지 0.6Torr을 유지하는 것이 바람직하고, 0.3 내지 0.5Torr을 유지하는 것이 더욱 바람직하고, 약 0.4Torr을 유지하는 것이 가장 바람직하다.
특히, 상기 제2 유량은 상기 제1 유량보다 약 2 내지 4배인 것이 바람직하고, 약 2.5 내지 4배인 것이 더욱 바람직하고, 약 3배인 것이 가장 바람직하다. 따라서, 본 실시예에서는 상기 제1 에피택시얼막(24a)을 성장시킬 때 약 50cc의 유량으로 실리콘 소스 가스를 제공하고, 상기 제2 에피택시얼막(24b)의 성장과 비정질 실리콘막(26)을 형성할 때 약 150cc의 유량으로 실리콘 소스 가스를 제공한다.
이와 같이, 본 실시예에서는 상기 제2 온도를 유지하면서 상기 제2 유량으로 실리콘 소스 가스를 제공함으로서 상기 제1 에피택시얼막(24a) 상에는 제2 에피택시얼막(24b)이 성장되고, 상기 절연막 패턴(20) 상에는 비정질 실리콘막(26)이 형성된다.
그리고, 상기 제1 에피택시얼막(24a)과 제2 에피택시얼막(24b)으로 이루어지는 에피택시얼막(24) 및 상기 비정질 실리콘막(26)을 형성한 후, 상기 제2 온도에서 제1 온도로 하강을 수행한다. 상기 제2 온도에서 제1 온도로의 하강은 분당 약 5 내지 10℃로 이루어지는 것이 바람직하고, 분당 약 5 내지 8℃로 이루어지는 것이 더욱 바람직하고, 분당 약 5.5℃로 이루어지는 것이 가장 바람직하다. 상기 제1 온도에서 제1 온도로의 하강은 공정의 안정화를 꾀하기 위하여 수행한다. 특히, 상기 제2 온도에서 제1 온도로 하강시키기 직전에 질소 가스를 상기 에피택시얼막(24)과 비정질 실리콘막(26)이 형성된 결과물의 상부로 제공할 수도 있다. 상기 질소 가스는 단지 퍼지 역할을 한다.
도 2d를 참조하면, 상기 비정질 실리콘막(26)의 결정 구조를 단결정으로 전 환시킨다. 그 결과, 상기 에피택시얼막(24)과 비정질 실리콘막(26)으로부터 제2 단결정 실리콘막(28a)을 획득한다.
본 실시예에서는 열처리에 의한 고상 에피택시를 수행하여 상기 비정질 실리콘막(26)의 결정 구조를 단결정으로 전환시킨다. 이때, 상기 제1 단결정 실리콘막(22) 상에 형성된 에피택시얼막(24)이 시드로 작용하기 때문에 상기 비정질 실리콘막(26)의 결정 구조는 단결정으로 전환되는 것이다. 특히, 상기 열처리를 수행하는 온도가 약 570℃ 미만이면 원활한 공정이 이루어지지 않기 때문에 바람직하지 않고, 약 650℃를 초과하면 단결정으로 전환되는 결정 구조에 영향을 끼치기 때문에 바람직하지 않다. 따라서, 상기 열처리는 약 570 내지 650℃의 온도에서 수행하는 것이 바람직하고, 약 580 내지 620℃의 온도에서 수행하는 것이 더욱 바람직하고, 약 600℃의 온도에서 수행하는 것이 가장 바람직하다. 아울러, 상기 열처리는 통상의 퍼니스에서 수행한다.
또한, 상기 도 2c에서 설명한 상기 제2 온도에서 제1 온도로 하강시키지 않고, 상기 제2 온도로부터 상기 열처리를 위한 온도로 상승시켜 상기 고상 에피택시얼 공정을 연속적으로 수행할 수도 있다. 즉, 상기 제2 온도로부터 제 1온도로의 하강시키지 않고, 연속되는 열처리에 의해 약 570 내지 650℃로 상승시켜 상기 고상 에피택시 공정을 수행할 수도 있다.
도 2e를 참조하면, 상기 제2 단결정 실리콘막(28a)을 획득한 후, 상기 제2 단결정 실리콘막(28a)의 표면을 평탄화시킨다. 이때, 상기 평탄화는 화학기계적 연마를 수행하는 것이 바람직하다. 상기 평탄화는 상기 제2 단결정 실리콘막(28a)이 상기 에피택시얼막(24)에 의해 다소 돌출되는 형태를 갖기 때문에 주로 수행하는 것으로서, 돌출된 형태를 가질 경우 그것의 상부에 게이트 패턴과 같은 반도체 구조물을 용이하게 적층할 수 없기 때문이다. 따라서, 상기 평탄화를 수행하여 평탄한 표면을 갖는 제2 단결정 실리콘막(28)을 형성한다.
이와 같이, 상기 공정들을 수행할 결과 상기 제1 단결정 실리콘막(22)을 부분적으로 노출시키는 절연막 패턴(20)을 갖는 결과물 상에 평탄한 표면을 갖는 제2 단결정 실리콘막(28)이 형성된다. 특히, 상기 실리콘 소스 가스를 제공하면서 상기 제1 단결정 실리콘막(22) 상에 상기 에피택시얼막(24)을 성장시키기 때문에 상기 제1 단결정 실리콘막(22) 상에 자연 산화막이 형성되는 것을 충분하게 저지할 수 있다.
따라서, 본 실시예의 단결정 실리콘막은 트랜지스터의 누설 전류의 감소와 더불어 전자 및 홀의 이동도를 향상시킬 수 있기 때문에 전기적 특성이 향상된 스택 구조를 갖는 반도체 장치의 제조에 적극적으로 활용할 수 있다.
실시예 3
도 3a 내지 도 3f 및 도 6은 본 발명의 실시예 3에 따른 박막 형성 방법을 개략적으로 나타내는 단면도들이고, 도 4는 본 발명의 실시예 3에 따른 박막 형성 방법을 개략적으로 나타내는 구성도이다.
도 3a를 참조하면, 제1 단결정 실리콘막(30) 상에 상기 제1 단결정 실리콘막(30)의 표면을 부분적으로 노출시키는 개구부(34)를 갖는 절연막 패턴(32)을 형성 한다. 상기 절연막 패턴(32)은 주로 절연막을 형성한 후, 패터닝을 수행함으로서 형성한다.
여기서, 상기 제1 단결정 실리콘막(30)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터 기판 등을 들 수 있다. 또한, 상기 제1 단결정 실리콘막(30)의 예로서는 단결정 실리콘을 시드로 사용하는 선택적 에피택시얼 성장을 수행하여 획득하는 에피택시얼막 등을 들 수도 있다. 본 실시예에서는 상기 제1 단결정 실리콘막(30)으로서 실리콘 기판을 선택한다. 그리고, 상기 절연막 패턴(32)은 실시예 2와 동일하게 산화물로 이루어지는 것이 바람직하다.
특히, 상기 제1 단결정 실리콘막(30)으로서 실리콘 기판을 선택함으로서 상기 실리콘 기판 상에는 반도체 구조물로서 게이트 전극, 금속 배선, 로직 소자 등이 형성되어 있는 것이 바람직하다. 아울러, 상기 실리콘 기판 상에는 반도체 장치의 설계에 근거한 구조물들을 다양하게 형성할 수도 있다.
도 3b를 참조하면, 선택적 에피택시얼 성장을 수행한다. 이때, 상기 선택적 에피택시얼 성장은 약 700 내지 900℃의 온도에서 수행하는 것이 바람직하고, 약 750 내지 850℃의 온도에서 수행하는 것이 더욱 바람직하고, 약 800℃의 온도에서 수행하는 것이 가장 바람직하다. 이와 같이, 상기 선택적 에피택시얼 성장을 수행한 결과, 상기 개구부(34)에 의해 노출된 제1 단결정 실리콘막(30)의 표면으로부터 상기 제1 단결정 실리콘막(30)과 결정 구조가 동일한 단결정 실리콘으로 이루어지는 제1 시드막(36)이 성장된다. 특히, 상기 제1 시드막(36)을 형성하기 위한 선택적 에피택시얼 성장은 상기 개구부(34)의 입구까지 수행하는 것이 바람직하다.
만약, 도 5에 도시된 바와 같이, 제1 시드막(36a)이 상기 개구부(34)의 입구보다 높은 부위까지 성장할 경우에는 상기 개구부(34)의 입구 부위가 노출될 때까지 상기 제1 시드막(36a)의 제거를 수행한다. 이때, 상기 제1 시드막(36a)의 제거는 화학기계적 연마를 수행하는 것이 바람직하다.
본 실시예에서는 상기 제1 시드막(36)을 형성한 후, 실시예 1과 동일한 HF 용액을 사용한 표면 처리를 더 수행할 수도 있다. 따라서, 상기 제1 시드막(36)을 갖는 결과물의 표면에 얇게 형성되어 있는 자연 산화막을 제거하면서 상기 결과물의 표면에 수소 페시베이션 처리가 이루어진다.
도 3c 및 도 3d를 참조하면, 상기 제1 시드막(36)이 형성된 결과물의 상부로 실리콘 소스 가스를 제공한다. 상기 실리콘 소스 가스의 예로서는 SixHy, Six HyClz, SixCly 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 본 실시예에서는 상기 실리콘 소스 가스로서 SiH4를 주로 사용한다.
이와 같이, 상기 제1 시드막(36)이 형성된 결과물의 상부로 실리콘 소스 가스를 제공함으로서 상기 제1 시드막(36)의 표면 상에 자연 산화막이 형성되는 것을 충분하게 저지한 상태에서 상기 제1 시드막(36) 상에는 에피택시얼막(38)의 성장이 이루어지고, 상기 절연막 패턴(32) 상에는 비정질 실리콘막(40)이 형성된다.
구체적으로, 도 3c에 도시된 바와 같이, 상기 제1 시드막(36) 상에 제1 에피택시얼막(38a)을 성장시킨다. 이때, 상기 제1 에피택시얼막(38a)의 성장에서는 제1 온도에서 제2 온도로 상승시키면서 상기 실리콘 소스 가스를 제1 유량으로 제공한다. 특히, 본 실시예에서의 상기 제1 온도에서 제2 온도로의 상승은 실시예 2의 그것과 동일하다. 아울러, 상기 제1 유량과 압력도 실시예 2의 그것들과 동일하다. 따라서, 도 4에 도시된 바와 같이, 본 실시예에서는 약 400℃의 온도에서 분당 약 7.5℃로 약 530℃까지 상승시키면서 약 50cc의 유량으로 상기 실리콘 소스 가스를 제공한다. 또한, 압력은 약 0.4torr를 유지하도록 조절한다. 그리고, 본 실시예에 있어서, 상기 제1 온도에서 제2 온도로의 상승에 소요되는 시간(t1)은 약 20분이다.
이와 같이, 본 실시예에서는 상기 제1 온도에서 제2 온도로 상승시키면서 상기 제1 유량으로 실리콘 소스 가스를 제공함으로서 상기 제1 시드막(36) 상에 자연 산화막이 형성되는 것을 충분하게 저지하면서 상기 제1 에피택시얼막(38a)을 성장시킬 수 있다. 그리고, 본 실시예에서 제공되는 실리콘 소스 가스의 반응 메카니즘은 실시예 1이 그것과 동일하기 때문에 생략하기로 한다.
이어서, 도 3d에 도시된 바와 같이, 상기 제1 에피택시얼막(38a) 상에는 제2 에피택시얼막(38b)을 성장시키면서 상기 절연막 패턴(32) 상에는 비정질 실리콘막(40)을 형성한다. 이때, 상기 제2 에피택시얼막(38a)의 성장과 비정질 실리콘막(40)의 형성에서는 제2 온도를 유지하면서 상기 실리콘 소스 가스를 제2 유량으로 제공한다. 특히, 본 실시예에서의 상기 제2 온도는 실시예 2의 그것과 동일하다. 아울러, 상기 제2 유량과 압력도 실시예 2의 그것들과 동일하다. 따라서, 도 4에 도시된 바와 같이, 본 실시예에서는 약 530℃의 온도를 유지하면서 약 150cc의 유 량으로 상기 실리콘 소스 가스를 제공한다. 또한, 압력은 약 0.4torr를 유지하도록 조절한다. 그리고, 본 실시예에 있어서, 상기 제2 에피택시얼막(38b)의 성장과 비정질 실리콘막(40)을 형성하기 위한 제2 온도를 유지하는 시간(t2)은 약 25분 내지 60분이다.
이와 같이, 본 실시예에서는 상기 제2 온도를 유지하면서 상기 제2 유량으로 실리콘 소스 가스를 제공함으로서 상기 제1 에피택시얼막(38a) 상에는 제2 에피택시얼막(38b)이 성장되고, 상기 절연막 패턴(32) 상에는 비정질 실리콘막(40)이 형성된다.
그리고, 상기 제1 에피택시얼막(38a)과 제2 에피택시얼막(38b)으로 이루어지는 에피택시얼막(38) 및 상기 비정질 실리콘막(40)을 형성한 후, 상기 제2 온도에서 제1 온도로 하강을 수행한다. 특히, 본 실시예에서의 상기 제1 온도에서 제2 온도로의 하강은 실시예 2의 그것과 동일하다. 따라서, 도 4에 도시된 바와 같이, 본 실시예에서는 약 530℃의 온도에서 분당 약 5.5℃로 약 400℃까지 하강시킨다. 그리고, 본 실시예에 있어서, 상기 제2 온도에서 제1 온도로의 하강에 소요되는 시간(t3)은 약 25분이다. 아울러, 본 실시예에서는 상기 제2 온도에서 제1 온도로 하강시키기 직전에 질소(N2) 가스를 상기 에피택시얼막(38)과 비정질 실리콘막(40)을 결과물의 상부로 제공할 수도 있다.
도 3e를 참조하면, 상기 비정질 실리콘막(40)의 결정 구조를 단결정으로 전환시킨다. 그 결과, 상기 에피택시얼막(38)과 비정질 실리콘막(40)으로부터 제2 단 결정 실리콘막(42a)을 획득한다. 본 실시예에서의 비정질 실리콘막(40)의 결정 구조를 단결정으로 전환시키는 공정은 실시예 2의 그것과 동일하다. 따라서, 본 실시예에서는 약 570 내지 650℃의 온도를 갖는 열처리에 의한 고상 에피택시를 수행하여 상기 비정질 실리콘막(40)의 결정 구조를 단결정으로 전환시킨다.
또한, 상기 도 3c 및 도 3d에서 설명한 상기 제2 온도에서 제1 온도로 하강시키지 않고, 상기 제2 온도로부터 상기 열처리를 위한 온도로 상승시켜 상기 고상 에피택시얼 공정을 연속적으로 수행할 수도 있다.
도 3f를 참조하면, 상기 제2 단결정 실리콘막(42a)을 획득한 후, 상기 제2 단결정 실리콘막(42a)의 표면을 평탄화시킨다. 이때, 상기 평탄화는 실시예 2와 동일한 화학기계적 연마를 수행하는 것이 바람직하다. 따라서, 상기 평탄화를 수행하여 평탄한 표면을 갖는 제2 단결정 실리콘막(42)을 형성한다.
이와 같이, 본 실시예에서는 상기 실리콘 소스 가스를 제공하면서 상기 제1 시드막(36) 상에 상기 에피택시얼막(38)을 성장시키기 때문에 상기 제1 시드막(36) 상에 자연 산화막이 형성되는 것을 충분하게 저지할 수 있다.
도 6을 참조하면, 상기 제2 단결정 실리콘막(42)을 액티브 영역인 채널막으로 활용한다. 따라서, 상기 제2 단결정 실리콘막(42) 상에도 게이트 전극, 금속 배선, 로직 소자 등과 같은 반도체 구조물을 형성할 수 있다.
이어서, 본 실시예에서와 동일한 방법으로 상기 제2 단결정 실리콘막(42) 상에 상기 제1 절연막 패턴(32)과 동일한 제2 절연막 패턴(62)을 형성하고, 상기 제1 시드막(36)과 동일한 제2 시드막(66)을 형성하고, 제2 단결정 실리콘(42)과 동일한 제3 단결정 실리콘막(68)을 형성한다. 계속해서, 상기 제3 단결정 실리콘막(68) 상에 제n 절연막 패턴, 제n 시드막, 제n+1(n은 3이상의 자연수) 단결정 실리콘막을 서로 반복하여 적층할 수 있다.
따라서, 본 실시예에 의하면 결정성이 보다 향상된 단결정 실리콘막을 용이하게 형성할 수 있기 때문에 스택 구조를 갖는 반도체 장치의 제조에 적극적으로 활용할 수 있다. 이는, 상기 비정질 실리콘막의 결정 구조를 단결정으로 전환시킬 때 시드로 사용하는 박막의 표면에 자연 산화막과 같은 불순물이 형성되지 않기 때문이다. 또한, 적층 결함(stacking fault)이나 결정 방위가 다소 틀어지는 트윈 경계 등과 같은 불량을 용이하게 제어할 수 있다. 따라서, 본 실시예에서는 결정성이 보다 향상된 에피택시얼막을 제공함으로서 누설 전류가 보다 감소되고, 전자 및 홀의 이동도가 보다 향상되는 트랜지스터를 제조할 수 있다.
실시예 4
도 7a 내지 도 7d는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 7a를 참조하면, 하부막(70) 상에 상기 하부막(70)을 부분적으로 노출시키는 개구부(75)를 갖는 절연막 패턴(74)을 형성한다. 여기서, 상기 하부막(70)은 실리콘을 함유하는 물질로 이루어지는 것이 바람직하고, 실리콘 기판인 것이 더욱 바람직하다. 그리고, 상기 절연막 패턴(74)은 층간 절연막 패턴으로서 산화물로 이루어지는 것이 바람직하다.
따라서, 본 실시예에서는 게이트 패턴(72)이 형성된 하부막(70)인 실리콘 기판 상에 상기 게이트 패턴(72) 사이의 표면을 노출시키는 개구부(75)를 갖는 절연막 패턴(74)을 형성한다. 여기서, 상기 절연막 패턴(74)은 주로 상기 실리콘 기판 상에 절연막을 형성한 후, 사진 식각 공정과 같은 패터닝을 수행하여 형성한다.
도 7b를 참조하면, 상기 절연막 패턴(74)이 형성된 결과물의 상부로 실리콘 소스 가스를 제공한다. 상기 실리콘 소스 가스의 예로서는 SixHy, SixH yClz, SixCly 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 본 실시예에서는 상기 실리콘 소스 가스로서 SiH4를 주로 사용한다. 그 결과, 상기 부분적으로 노출된 하부막(70)인 실리콘 기판의 표면 상에 얇은 두께를 갖는 제1 에피택시얼막(76)이 성장한다.
이와 같이, 상기 제1 에피택시얼막(76)이 형성됨으로서 상기 노출된 하부막(70)인 실리콘 기판의 표면 상에 자연 산화막이 형성되는 것을 충분하게 저지할 수 있다.
도 7c를 참조하면, 상기 제1 에피택시얼막(76)이 형성된 결과물 상부로 실시예 2와 유사한 조건으로 실리콘 소스 가스를 제공한다. 그 결과, 상기 제1 에피택시얼막(76) 상에는 제2 에피택시얼막(78)의 성장이 이루어지고, 상기 개구부(75)에 의해 노출된 절연막 패턴(74)의 측벽에서는 비정질 실리콘막(80)이 형성된다. 특히, 상기 비정질 실리콘막(80)을 형성할 때 온도가 약 400℃ 미만이면 상기 비정질 실리콘막(80)의 적층 속도가 너무 느리게 때문에 바람직하지 않고, 약 550℃를 초 과하면 상기 비정질 실리콘막 대신에 다결정 실리콘막이 형성되기 때문에 바람직하지 않다. 따라서, 상기 비정질 실리콘막(80)의 형성은 약 400 내지 550℃의 온도에서 수행하는 것이 바람직하고, 약 450 내지 540℃의 온도에서 수행하는 것이 보다 바람직하고, 약 530℃의 온도에서 수행하는 것이 가장 바람직하다. 특히, 상기 온도 범위 내에서 공정을 실시할 경우, 약 25 내지 150Pa의 압력에서 양호한 적층 속도를 나타낸다.
도 7d를 참조하면, 실시예 2의 도 2d와 동일한 공정을 수행하여 상기 비정질 실리콘막(80)의 결정 구조를 단결정으로 전환시킨다. 그 결과, 상기 제1 및 2 에피택시얼막(76, 78)과 비정질 실리콘막(80)으로부터 단결정 실리콘막(82)을 획득한다.
이와 같이, 본 실시예는 다양한 패턴을 갖는 반도체 장치에도 적극적으로 활용할 수 있다.
실시예 5
도 8a 내지 도 8c는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도들이다.
도 8a를 참조하면, 실시예 4의 도 7a와 동일한 공정을 수행하여 하부막(85) 상에 상기 하부막(85)을 부분적으로 노출시키는 개구부(91)를 갖는 절연막 패턴(89)을 형성한다. 따라서, 본 실시예에서는 게이트 패턴(87)이 형성된 하부막(85)인 실리콘 기판 상에 상기 게이트 패턴(87) 사이의 표면을 노출시키는 개구부(91) 를 갖는 절연막 패턴(89)을 형성한다.
도 8b를 참조하면, 실시예 4의 도 7b와 동일한 공정을 수행하여 상기 부분적으로 노출된 하부막(85)인 실리콘 기판의 표면 상에 얇은 두께를 갖는 제1 에피택시얼막(93)을 성장시킨다. 이와 같이, 상기 노출된 하부막(85)인 실리콘 기판의 표면 상에 상기 제1 에피택시얼막(93)을 형성함으로서 상기 표면에 자연 산화막이 형성되는 것을 충분하게 저지할 수 있다.
도 8c를 참조하면, 상기 제1 에피택시얼막(93)이 형성된 개구부(91)에 상기 실리콘 소스 가스의 열분해를 통하여 제2 에피택시얼막(94) 및 폴리 실리콘막(95)을 동시에 형성한다. 상기 폴리 실리콘막(95)을 형성할 때 온도가 약 500℃ 미만이면 상기 폴리 실리콘막(95)이 적층되는 속도가 너무 느리기 때문에 바람직하지 않고, 약 650℃를 초과하면 상기 실리콘 소스 가스의 고갈이 발생하고, 상기 폴리 실리콘막(95)의 적층 균일도가 나빠지기 때문에 바람직하지 않다. 따라서, 상기 열분해를 통한 폴리 실리콘막(95)의 형성은 약 500 내지 650℃의 온도에서 수행하는 것이 바람직하고, 약 550 내지 620℃의 온도에서 수행하는 것이 더욱 바람직하고, 약 600℃의 온도에서 수행하는 것이 가장 바람직하다. 특히, 상기 온도 범위 내에서 공정을 실시할 경우, 약 25 내지 150Pa의 압력에서 양호한 적층 속도를 나타낸다.
이어서, 상기 제2 에피택시얼막(94)과 폴리 실리콘막(95)을 형성한 후, 상기 개구부(91)의 입구 부위가 노출될 때까지 상기 폴리 실리콘막(95)을 제거하여 상기 개구부(91)에만 상기 폴리 실리콘막(95)을 매립시킨다. 이에 따라, 상기 폴리 실리콘막(95)은 이후에 형성하는 비트 라인 또는 커패시터의 하부 전극과 연결되는 플 러그로 형성된다. 따라서, 상기 개구부(91)는 전기적으로 연결되는 플러그를 형성하기 위한 부위로 정의할 수 있다.
본 실시예에서는 상기 플러그로 사용하기 위한 폴리 실리콘막(95)을 형성하기 이전에 상기 실리콘 소스 가스를 제공하여 상기 폴리 실리콘막(95)을 형성하기 위한 부분에 제1 에피택시얼막(93)을 얇게 성장시킨다. 아울러, 상기 폴리 실리콘막(95)을 형성할 때에는 제2 에피택시얼막(94)이 성장된다. 그 결과, 상기 제1 에피택시얼막(93)과 제2 에피택시얼막(94)이 자연 산화막이 형성되는 것을 방해한다.
그러므로, 본 실시예를 반도체 장치의 제조에 적용할 경우 상기 자연 산화막의 형성으로 인한 콘택 저항을 충분하게 줄일 수 있다. 따라서, 반도체 장치의 전기적 특성이 향상된다.
결정 구조에 대한 평가
실시예 3과 동일한 방법으로 공정을 수행하여 단결정 실리콘막을 획득하였다. 특히, 800℃의 온도에서 선택적 에피택시얼 성장을 수행하여 시드막을 형성하였다. 그리고, 제1 에피택시얼막의 성장에서는 약 400℃의 온도에서 분당 약 7.5℃로 약 530℃까지의 온도로 상승시키면서 약 50cc의 SiH4를 제공하였고, 제2 에피택시얼막의 성장 및 비정질 실리콘의 형성에서는 약 530℃의 온도를 유지하면서 약 150cc의 SiH4를 제공하였다. 아울러, 상기 비정질 실리콘막의 결정 구조의 전환은 약 600℃의 온도에서 수행하였다.
그리고, 상기 비정질 실리콘막의 결정 구조를 전환시켜 획득한 단결정 실리콘막의 결정 구조를 주사 전자 현미경으로 확대하였다. 그 결과, 도 9에서와 같이 상기 단결정 실리콘막의 결정 구조는 조밀하면서 동시에 규칙적인 배열을 갖는 것을 확인할 수 있었다.
또한, 종래에서와 같이 질소 가스를 제공하면서 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막의 결정 구조를 전환시켜 획득한 박막의 결정 구조를 주사 전자 현미경으로 확대하였다. 그 결과, 도 10에서와 같이, 불규칙적인 배열을 갖는 것을 확인할 수 있다.
따라서, SiH4와 같은 실리콘 소스 가스를 제공하면서 형성한 비정질 실리콘막으로부터는 조밀하면서 동시에 규칙적인 배열의 결정 구조를 갖는 단결정 실리콘막을 용이하게 획득할 수 있다.
본 발명은 실리콘 소스 가스를 제공하면서 시드로 사용하는 단결정의 박막 상에는 에피택시얼막을 성장시키고, 절연막 패턴 상에는 비정질 실리콘막을 형성한다. 그리고, 상기 에피택시얼막을 시드로 사용하는 고상 에피택시를 수행하여 상기 에피택시얼막과 비정질 실리콘막으로부터 단결정 실리콘막을 획득한다.
따라서, 본 발명은 스택 구조를 갖는 단결정 실리콘막을 용이하게 형성할 수 있다. 그러므로, 스택 구조를 갖는 반도체 장치를 용이하게 형성할 수 있는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (59)

  1. 산소를 함유하지 않으면서 실리콘을 함유하는 물질로 이루어진 단결정 실리콘막을 마련하는 단계; 및
    상기 단결정 실리콘막의 상부로 SixHy, SixHyClz 및 SixCly로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 실리콘 소스 가스를 제공하면서 상기 단결정 실리콘막 상에 자연산화막이 존재하지 않는 에피택시얼막을 성장시키는 단계를 포함하는 에피택시얼막 형성 방법.
  2. 삭제
  3. 제1 항에 있어서, 상기 단결정 실리콘막은 실리콘 기판 또는 실리콘-온-인슐레이터(SOI) 기판인 것을 특징으로 하는 에피택시얼막 형성 방법.
  4. 제1 항에 있어서, 상기 단결정 실리콘막은 단결정 실리콘을 시드로 사용하는 선택적 에피택시얼 성장을 수행하여 획득하는 에피택시얼막인 것을 특징으로 하는 에피택시얼막 형성 방법.
  5. 삭제
  6. 제1 항에 있어서, 상기 에피택시얼막을 성장시키는 단계는 350 내지 530℃의 온도에서 수행하는 것을 특징으로 하는 에피택시얼막 형성 방법.
  7. 제1 항에 있어서, 상기 에피택시얼막을 성장시키는 단계는 0.2 내지 0.6Torr의 압력에서 수행하는 것을 특징으로 에피택시얼막 형성 방법.
  8. 제1 항에 있어서, 상기 실리콘 소스 가스와 함께 질소 가스를 더 제공하는 것을 특징으로 하는 에피택시얼막 형성 방법.
  9. 제8 항에 있어서, 상기 질소 가스가 제공되는 유량은 상기 실리콘 소스 가스가 제공되는 유량을 초과하지 않는 것을 특징으로 하는 에피택시얼막 형성 방법.
  10. a) 제1 단결정 실리콘막을 부분적으로 노출시키는 절연막 패턴을 형성하는 단계; 및
    b) 상기 절연막 패턴을 갖는 결과물 상부로 SixHy, SixHyClz 및 SixCly로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 실리콘 소스 가스를 제공하면서 상기 제1 단결정 실리콘막 상에 자연산화막이 존재하지 않는 에피택시얼막을 성장시키면서 상기 절연막 패턴 상에 비정질 실리콘막을 형성하는 단계를 포함하는 박막 형성 방법.
  11. 제10 항에 있어서, 상기 제1 단결정 실리콘막은 실리콘 기판 또는 실리콘-온-인슐레이터 기판인 것을 특징으로 하는 박막 형성 방법.
  12. 제10 항에 있어서, 상기 제1 단결정 실리콘막은 단결정 실리콘을 시드로 사용하는 선택적 에피택시얼 성장을 수행하여 획득하는 에피택시얼막인 것을 특징으로 하는 박막 형성 방법.
  13. 제10 항에 있어서, 상기 절연막 패턴은 산화물로 이루어진 것을 특징으로 하는 박막 형성 방법.
  14. 삭제
  15. 제10 항에 있어서, 상기 b) 단계는,
    b-1) 상기 제1 단결정 실리콘막 상에 제1 에피택시얼막을 성장시키는 단계; 및
    b-2) 상기 제1 에피택시얼막 상에 제2 에피택시얼막을 성장시키면서 상기 절연막 패턴 상에 비정질 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 형성 방법.
  16. 제15 항에 있어서, 상기 b-1) 단계는 제1 온도에서 제2 온도로 상승시키면서 상기 실리콘 소스 가스를 제1 유량으로 제공하고, 상기 b-2) 단계는 상기 제2 온도를 유지하면서 상기 실리콘 소스 가스를 제2 유량으로 제공하는 것을 특징으로 하는 박막 형성 방법.
  17. 제16 항에 있어서, 상기 제2 온도에서 제1 온도로 하강시키는 단계를 더 포함하는 것을 특징으로 하는 박막 형성 방법.
  18. 제17 항에 있어서, 상기 제2 온도에서 제1 온도로의 하강은 분당 5 내지 10℃로 이루어지는 것을 특징으로 하는 박막 형성 방법.
  19. 제16 항에 있어서, 상기 제1 온도는 350℃이상이고, 상기 제2 온도는 500 내지 550℃인 것을 특징으로 하는 박막 형성 방법.
  20. 제16 항에 있어서, 상기 제1 온도에서 제2 온도로의 상승은 분당 5 내지 10℃로 이루어지는 것을 특징으로 하는 박막 형성 방법.
  21. 제16 항에 있어서, 상기 제2 유량은 상기 제1 유량보다 2 내지 4배인 것을 특징으로 하는 박막 형성 방법.
  22. 제15 항에 있어서, 상기 b-1) 단계와 b-2) 단계는 0.2 내지 0.6Torr의 압력에서 수행하는 것을 특징으로 하는 박막 형성 방법.
  23. 제10 항에 있어서, 상기 비정질 실리콘막의 결정 구조를 단결정으로 전환시킴으로서 상기 에피택시얼막과 비정질 실리콘막으로부터 제2 단결정 실리콘막을 획득하는 단계를 더 포함하는 것을 특징으로 하는 박막 형성 방법.
  24. 제23 항에 있어서, 상기 제2 단결정 실리콘막을 획득하는 단계는 열처리에 의한 고상 에피택시를 수행하는 것을 특징으로 하는 박막 형성 방법.
  25. 제24 항에 있어서, 상기 열처리는 570 내지 650℃의 온도에서 수행하는 것을 특징으로 하는 박막 형성 방법.
  26. 제23 항에 있어서, 상기 제2 단결정 실리콘막의 표면을 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 박막 형성 방법.
  27. 제26 항에 있어서, 상기 평탄화는 화학기계적 연마인 것을 특징으로 하는 박막 형성 방법.
  28. 제10 항에 있어서, 상기 실리콘 소스 가스와 함께 질소 가스를 더 제공하는 것을 특징으로 하는 박막 형성 방법.
  29. 제28 항에 있어서, 상기 질소 가스가 제공되는 유량은 상기 실리콘 소스 가스가 제공되는 유량을 초과하지 않는 것을 특징으로 하는 에피택시얼막 형성 방법.
  30. a) 제1 단결정 실리콘막 상에 상기 제1 단결정 실리콘막의 표면을 부분적으로 노출시키는 개구부를 갖는 제1 절연막 패턴을 형성하는 단계;
    b) 상기 개구부에 의해 노출된 제1 단결정 실리콘막 상에 단결정 실리콘으로 이루어진 제1 시드막을 형성하는 단계;
    c) 상기 제1 시드막이 형성된 결과물 상부로 SixHy, SixHyClz 및 SixCly로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 실리콘 소스 가스를 제공하면서 상기 제1 시드막 상에 자연산화막이 존재하지 않는 에피택시얼막을 성장시키면서 상기 제1 절연막 패턴 상에 비정질 실리콘막을 형성하는 단계; 및
    d) 상기 비정질 실리콘막의 결정 구조를 단결정으로 전환시켜 상기 에피택시얼막과 비정질 실리콘막으로부터 제2 단결정 실리콘막을 획득하는 단계를 포함하는 박막 형성 방법.
  31. 제30 항에 있어서, 상기 제1 단결정 실리콘막은 실리콘 기판 또는 실리콘-온-인슐레이터 기판인 것을 특징으로 하는 박막 형성 방법.
  32. 제30 항에 있어서, 상기 제1 단결정 실리콘막은 단결정 실리콘을 시드로 사용하는 선택적 에피택시얼 성장을 수행하여 획득하는 에피택시얼막인 것을 특징으로 하는 박막 형성 방법.
  33. 제30 항에 있어서, 상기 제1 절연막 패턴은 산화물로 이루어진 것을 특징으로 하는 박막 형성 방법.
  34. 제30 항에 있어서, 상기 제1 시드막은 상기 제1 단결정 실리콘막을 시드로 사용하는 선택적 에피택시얼 성장을 수행하여 형성하는 것을 특징으로 하는 박막 형성 방법.
  35. 삭제
  36. 제30 항에 있어서, 상기 c) 단계는,
    c-1) 상기 제1 시드막 상에 제1 에피택시얼막을 성장시키는 단계; 및
    c-2) 상기 제1 에피택시얼막 상에 제2 에피택시얼막을 성장시키면서 상기 제 1 절연막 패턴 상에 비정질 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 형성 방법.
  37. 제36 항에 있어서, 상기 c-1) 단계는 제1 온도에서 제2 온도로 상승시키면서 상기 실리콘 소스 가스를 제1 유량으로 제공하고, 상기 c-2) 단계는 상기 제2 온도를 유지하면서 상기 실리콘 소스 가스를 제2 유량으로 제공하는 것을 특징으로 하는 박막 형성 방법.
  38. 제37 항에 있어서, 상기 제2 온도에서 제1 온도로 하강시키는 단계를 더 포함하는 것을 특징으로 하는 박막 형성 방법.
  39. 제38 항에 있어서, 상기 제2 온도에서 제1 온도로의 하강은 분당 5 내지 10℃로 이루어지는 것을 특징으로 하는 박막 형성 방법.
  40. 제37 항에 있어서, 상기 제1 온도는 350℃ 이상이고, 상기 제2 온도는 500 내지 550℃인 것을 특징으로 하는 박막 형성 방법.
  41. 제37 항에 있어서, 상기 제1 온도에서 제2 온도로의 상승은 분당 5 내지 10℃로 이루어지는 것을 특징으로 하는 박막 형성 방법.
  42. 제37 항에 있어서, 상기 제2 유량은 상기 제1 유량보다 2 내지 4배인 것을 특징으로 하는 박막 형성 방법.
  43. 제36 항에 있어서, 상기 c-1)와 c-2) 단계는 0.2 내지 0.6Torr의 압력에서 수행하는 것을 특징으로 하는 박막 형성 방법.
  44. 제30 항에 있어서, 상기 d) 단계는 열처리에 의한 고상 에피택시를 수행하는 것을 특징으로 하는 박막 형성 방법.
  45. 제44 항에 있어서, 상기 열처리는 570 내지 650℃의 온도에서 수행하는 것을 특징으로 하는 박막 형성 방법.
  46. 제30 항에 있어서, 상기 제1 시드막이 상기 개구부의 입구 부위보다 높게 형성될 경우, 상기 개구부의 입구 부위가 노출될 때까지 상기 제1 시드막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막 형성 방법.
  47. 제30 항에 있어서, 상기 제2 단결정 실리콘막의 표면을 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 박막 형성 방법.
  48. 제30 항에 있어서, 상기 제2 단결정 실리콘막 상에 상기 제1 절연막 패턴과 동일한 제2 내지 제n 절연막 패턴, 상기 제1 시드막과 동일한 제2 내지 제n 시드막, 상기 제2 단결정 실리콘막과 동일한 제3 내지 제n+1(n은 3이상의 자연수) 단결정 실리콘막을 서로 반복하여 적층하는 단계를 더 포함하는 것을 특징으로 하는 박막 형성 방법.
  49. 제30 항에 있어서, 상기 c) 단계는 상기 실리콘 소스 가스와 함께 질소 가스를 더 제공하는 것을 특징으로 하는 박막 형성 방법.
  50. 제49 항에 있어서, 상기 질소 가스가 제공되는 유량은 상기 실리콘 소스 가스가 제공되는 유량을 초과하지 않는 것을 특징으로 하는 박막 형성 방법.
  51. 하부막 상에 상기 하부막을 부분적으로 노출시키는 개구부를 갖는 절연막 패턴을 형성하는 단계; 및
    상기 절연막 패턴이 형성된 결과물 상부로 SixHy, SixHyClz 및 SixCly로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 실리콘 소스 가스를 제공하여 상기 부분적으로 노출된 하부막의 표면상에 자연산화막이 존재하지 않는 제1 에피택시얼막을 성장시키는 단계를 포함하는 반도체 장치의 제조 방법.
  52. 제51 항에 있어서, 상기 하부막은 실리콘을 함유하는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 제51 항에 있어서, 상기 개구부는 전기적으로 연결되는 플러그를 형성하기 위한 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 삭제
  55. 제51 항에 있어서, 상기 제1 에피택시얼막이 성장된 개구부에 실리콘 소스 가스의 열분해를 수행하여 폴리 실리콘막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  56. 제55 항에 있어서, 상기 열분해는 550 내지 650℃의 온도와 25 내지 150Pa의 압력에서 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  57. 제51 항에 있어서, 상기 제1 에피택시얼막 상에는 제2 에피택시얼막을 성장시키면서 상기 개구부의 측벽으로부터는 비정질 실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  58. 제51 항에 있어서, 상기 실리콘 소스 가스와 함께 질소 가스를 더 제공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  59. 제58 항에 있어서, 상기 질소 가스가 제공되는 유량은 상기 실리콘 소스 가스가 제공되는 유량을 초과하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
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