JPH11145306A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11145306A JPH11145306A JP9304591A JP30459197A JPH11145306A JP H11145306 A JPH11145306 A JP H11145306A JP 9304591 A JP9304591 A JP 9304591A JP 30459197 A JP30459197 A JP 30459197A JP H11145306 A JPH11145306 A JP H11145306A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】 ＢｉＣＭＯＳにおいて、ＣＭＯＳのゲート電
極を構成するポリシリコンを２回に分けて成長し、その
間に、エミッタ引き出し電極とコレクタトレンチを形成
する。 【解決手段】 ゲート酸化膜上に、２層ポリシリコンか
らなるゲート電極を形成する工程で、ゲート電極の下部
を構成するポリシリコンと、第１の絶縁膜を形成し、エ
ミッタコンタクトとコレクタコンタクトを開口し、次
に、エミッタ引き出し電極を構成するポリシリコンと第
２の絶縁膜を形成し、マスクを用いてエミッタ引き出し
電極を形成し、オーバーエッチングを行ってコレクタト
レンチを形成するが、この際に、従来技術のゲート酸化
膜に代わって、ゲート電極の下部を構成するポリシリコ
ン上に形成された第１の絶縁膜をマスクとする。
極を構成するポリシリコンを２回に分けて成長し、その
間に、エミッタ引き出し電極とコレクタトレンチを形成
する。 【解決手段】 ゲート酸化膜上に、２層ポリシリコンか
らなるゲート電極を形成する工程で、ゲート電極の下部
を構成するポリシリコンと、第１の絶縁膜を形成し、エ
ミッタコンタクトとコレクタコンタクトを開口し、次
に、エミッタ引き出し電極を構成するポリシリコンと第
２の絶縁膜を形成し、マスクを用いてエミッタ引き出し
電極を形成し、オーバーエッチングを行ってコレクタト
レンチを形成するが、この際に、従来技術のゲート酸化
膜に代わって、ゲート電極の下部を構成するポリシリコ
ン上に形成された第１の絶縁膜をマスクとする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体基板上に形成されたバイポー
ラトランジスタと、相補型電界効果型トランジスタ（以
下、ＣＭＯＳと記す）を合わせ持った半導体装置の製造
方法に関する。
方法に関し、特に、半導体基板上に形成されたバイポー
ラトランジスタと、相補型電界効果型トランジスタ（以
下、ＣＭＯＳと記す）を合わせ持った半導体装置の製造
方法に関する。
【０００２】
【従来の技術】従来、バイポーラトランジスタの持つ高
速動作・高駆動能力及びＣＭＯＳの低消費電力の両方の
性質を兼ね備え、これを同一チップ基板に形成した半導
体集積回路装置（以下、ＢｉＣＭＯＳと記す）技術は、
近年の低消費電力化及び高速化の要求を実現するための
最も有効な手法の一つであるとして期待されている。
速動作・高駆動能力及びＣＭＯＳの低消費電力の両方の
性質を兼ね備え、これを同一チップ基板に形成した半導
体集積回路装置（以下、ＢｉＣＭＯＳと記す）技術は、
近年の低消費電力化及び高速化の要求を実現するための
最も有効な手法の一つであるとして期待されている。
【０００３】
【発明が解決しようとする課題】しかしながら、ますま
す高速化の要求と低消費電力と小型化の要求を満足する
ものは未だ十分ではない。そこで、かかる要求を満足す
る一例を出願中の特願平０９−１７１６５７号について
説明する。該出願に記載の内容のＢｉＣＭＯＳ（Bipola
r Complementary Metal Oxide Semiconductor）の製造
方法について、図９と図１０，図１１を用いて説明す
る。
す高速化の要求と低消費電力と小型化の要求を満足する
ものは未だ十分ではない。そこで、かかる要求を満足す
る一例を出願中の特願平０９−１７１６５７号について
説明する。該出願に記載の内容のＢｉＣＭＯＳ（Bipola
r Complementary Metal Oxide Semiconductor）の製造
方法について、図９と図１０，図１１を用いて説明す
る。
【０００４】まず、図９（ａ）は、Ｐ型シリコン基板１
０１中に、公知のＬＯＣＯＳ（Local Oxidation of Sil
icon：Ｓｉの局所酸化）分離法、ＳＴＩ（Shallow Tren
ch Isolation：シリサイド化したソース及びドレインの
接合）法等を用いて素子分離酸化膜１０７、第１の酸化
膜１３３を形成したものである。
０１中に、公知のＬＯＣＯＳ（Local Oxidation of Sil
icon：Ｓｉの局所酸化）分離法、ＳＴＩ（Shallow Tren
ch Isolation：シリサイド化したソース及びドレインの
接合）法等を用いて素子分離酸化膜１０７、第１の酸化
膜１３３を形成したものである。
【０００５】次に、図９（ｂ）は、例えば、ボロンの３
５０ｋｅＶで５×１０13ｃｍ-2注入により、ＮＭＯＳ形
成領域に第１のＰ型ウエル領域１０２を、また、リンの
７００ｋｅＶで５×１０13ｃｍ-2注入により、ＰＭＯＳ
形成領域及びバイポーラトランジスタのコレクタ領域に
は、第１のＮ型ウエル領域１０６を形成したものであ
る。
５０ｋｅＶで５×１０13ｃｍ-2注入により、ＮＭＯＳ形
成領域に第１のＰ型ウエル領域１０２を、また、リンの
７００ｋｅＶで５×１０13ｃｍ-2注入により、ＰＭＯＳ
形成領域及びバイポーラトランジスタのコレクタ領域に
は、第１のＮ型ウエル領域１０６を形成したものであ
る。
【０００６】次に、図９（ｃ）は、Ｐ型シリコン基板表
面に５〜１０ｎｍのゲート酸化膜１０８を形成し、例え
ば、ボロンもしくはＢＦ2 を１０〜５０ｋｅＶのエネル
ギーで、１×１０13〜５×１０14ｃｍ-2の濃度で注入
し、Ｐ型ベース領域１０９を形成し、エミッタコンタク
ト１１０及びコレクタコンタクト１２６を開孔した後、
１５０〜４００ｎｍの導電体の第１のポリシリコン１１
２を成長したものである。
面に５〜１０ｎｍのゲート酸化膜１０８を形成し、例え
ば、ボロンもしくはＢＦ2 を１０〜５０ｋｅＶのエネル
ギーで、１×１０13〜５×１０14ｃｍ-2の濃度で注入
し、Ｐ型ベース領域１０９を形成し、エミッタコンタク
ト１１０及びコレクタコンタクト１２６を開孔した後、
１５０〜４００ｎｍの導電体の第１のポリシリコン１１
２を成長したものである。
【０００７】次に、図１０（ｄ）は、フォトレジスト等
のマスクを用いて、公知の異方性エッチングによりゲー
ト電極１１３、エミッタ引き出し電極１１４を形成した
後、さらに前記フォトレジスト等のマスクとゲート酸化
膜１０８をそれぞれコレクタトレンチ形成時のマスクと
してエッチングを行い、コレクタトレンチ１２４を形成
し、前記フォトレジスト等のマスクを除去したものであ
る。なお、これらのエッチングは、同一条件で連続的に
行っても良いし、複数のステップで他段階に分けて行っ
ても良い。
のマスクを用いて、公知の異方性エッチングによりゲー
ト電極１１３、エミッタ引き出し電極１１４を形成した
後、さらに前記フォトレジスト等のマスクとゲート酸化
膜１０８をそれぞれコレクタトレンチ形成時のマスクと
してエッチングを行い、コレクタトレンチ１２４を形成
し、前記フォトレジスト等のマスクを除去したものであ
る。なお、これらのエッチングは、同一条件で連続的に
行っても良いし、複数のステップで他段階に分けて行っ
ても良い。
【０００８】次に、図１０（ｅ）は、Ｎ型ＬＤＤ（Ligh
tly Doped Drain：ＭＯＳＦＥＴのドレイン形成法）層
１２０、Ｐ型ＬＤＤ層１２１を形成し、サイドウォール
用の酸化膜を成長後、公知の異方性エッチングにより、
ゲート電極１１３、エミッタ引き出し電極１１４、コレ
クタトレンチ１２４の各側壁にサイドウォール１１９を
形成したものである。
tly Doped Drain：ＭＯＳＦＥＴのドレイン形成法）層
１２０、Ｐ型ＬＤＤ層１２１を形成し、サイドウォール
用の酸化膜を成長後、公知の異方性エッチングにより、
ゲート電極１１３、エミッタ引き出し電極１１４、コレ
クタトレンチ１２４の各側壁にサイドウォール１１９を
形成したものである。
【０００９】次に、図１０（ｆ）は、５〜２０ｎｍ程度
の薄い酸化膜１３２を形成後、リン、ヒ素等の不純物を
イオン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン
１２２及びコレクタトレンチ１２４の底にＮ+ 型拡散層
１２８を形成し、続いてボロン、ＢＦ2 等の不純物をイ
オン注入により、ＰＭＯＳのＰ+ 型ソース・ドレイン１
２３及びＰ+ 型グラフトベース１１６を形成したもの
で、エミッタ引き出し電極１１４中への不純物の導入
は、ＮＭＯＳのＮ+ 型ソース・ドレイン１２２形成の際
のリン、ヒ素等の不純物をイオン注入により行うか、別
に工程を追加してリン、ヒ素等の不純物を導入する方法
がある。
の薄い酸化膜１３２を形成後、リン、ヒ素等の不純物を
イオン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン
１２２及びコレクタトレンチ１２４の底にＮ+ 型拡散層
１２８を形成し、続いてボロン、ＢＦ2 等の不純物をイ
オン注入により、ＰＭＯＳのＰ+ 型ソース・ドレイン１
２３及びＰ+ 型グラフトベース１１６を形成したもの
で、エミッタ引き出し電極１１４中への不純物の導入
は、ＮＭＯＳのＮ+ 型ソース・ドレイン１２２形成の際
のリン、ヒ素等の不純物をイオン注入により行うか、別
に工程を追加してリン、ヒ素等の不純物を導入する方法
がある。
【００１０】次に、図１１（ｇ）は、公知の方法によ
り、チタン、コバルト、ニッケル等の金属を用い、ゲー
ト電極１１３、エミッタ引き出し電極１１４、コレクタ
トレンチ１２４の底のＮ+ 型拡散層１２８、Ｎ+ 型ソー
ス・ドレイン１２２、Ｐ+ 型ソース・ドレイン１２３及
びＰ+ 型グラフトベース１１６の各表面をシリサイド化
し、シリサイド層１２５を形成したものである。
り、チタン、コバルト、ニッケル等の金属を用い、ゲー
ト電極１１３、エミッタ引き出し電極１１４、コレクタ
トレンチ１２４の底のＮ+ 型拡散層１２８、Ｎ+ 型ソー
ス・ドレイン１２２、Ｐ+ 型ソース・ドレイン１２３及
びＰ+ 型グラフトベース１１６の各表面をシリサイド化
し、シリサイド層１２５を形成したものである。
【００１１】次に、図１１（ｈ）は、例えば、５ｎｍの
酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と８００ｎｍのＢＰＳ
Ｇ（boron-phosphorus-silicate-glass）で構成された
層間絶縁膜１２７を成長し、例えば、１０５０℃で、５
〜１５秒のＲＴＡ（rapid thermal annealing）又は、
９００℃で２０〜３０分の炉アニールを施しエミッタ拡
散層１１７を形成後、コンタクトを開孔し、バリアメタ
ル（図中に示していない）を介して、コンタクトプラグ
１２９を形成し、次に金属配線１３０を形成したもので
ある。
酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と８００ｎｍのＢＰＳ
Ｇ（boron-phosphorus-silicate-glass）で構成された
層間絶縁膜１２７を成長し、例えば、１０５０℃で、５
〜１５秒のＲＴＡ（rapid thermal annealing）又は、
９００℃で２０〜３０分の炉アニールを施しエミッタ拡
散層１１７を形成後、コンタクトを開孔し、バリアメタ
ル（図中に示していない）を介して、コンタクトプラグ
１２９を形成し、次に金属配線１３０を形成したもので
ある。
【００１２】これにより、バイポーラトランジスタとＣ
ＭＯＳトランジスタを１チップの半導体基板上に形成で
きることが示されている。
ＭＯＳトランジスタを１チップの半導体基板上に形成で
きることが示されている。
【００１３】しかしながら、まず第１の問題点は、図１
０（ｄ）に示したようにフォトレジスト等のマスクとゲ
ート酸化膜をそれぞれコレクタトレンチ形成時のマスク
とエッチングを行うため、ＭＯＳトランジスタの微細化
が進み、ゲート酸化膜の膜厚が薄くなると、マスクとし
ての役割を果たすのが難しくなる点である。
０（ｄ）に示したようにフォトレジスト等のマスクとゲ
ート酸化膜をそれぞれコレクタトレンチ形成時のマスク
とエッチングを行うため、ＭＯＳトランジスタの微細化
が進み、ゲート酸化膜の膜厚が薄くなると、マスクとし
ての役割を果たすのが難しくなる点である。
【００１４】また、第２の問題点は、ＢｉＣＭＯＳの製
造方法において、ゲート電極とエミッタ引き出し電極の
配線層の共用化を行った場合、Ｐチャネル型ＭＯＳ及
び、Ｎチャネル型ＭＯＳが、両方ともＮ型に形成されて
いれば問題ないが、微細ＣＭＯＳの製造方法で用いられ
る、ＰＮゲートと呼ばれる、Ｐチャネル型ＭＯＳにはＰ
型ゲート電極を、Ｎチャネル型ＭＯＳにはＮ型ゲート電
極を形成する製造方法では、エミッタ電極と配線層の共
用を行った場合、ゲート電極及びエミッタ引き出し電極
を構成するポリシリコン中で、フォトレジスト等によ
り、Ｐ型及びＮ型不純物の打ち分けが必要となり、工程
数の増加や、製造工程での自由度の低減を招く。
造方法において、ゲート電極とエミッタ引き出し電極の
配線層の共用化を行った場合、Ｐチャネル型ＭＯＳ及
び、Ｎチャネル型ＭＯＳが、両方ともＮ型に形成されて
いれば問題ないが、微細ＣＭＯＳの製造方法で用いられ
る、ＰＮゲートと呼ばれる、Ｐチャネル型ＭＯＳにはＰ
型ゲート電極を、Ｎチャネル型ＭＯＳにはＮ型ゲート電
極を形成する製造方法では、エミッタ電極と配線層の共
用を行った場合、ゲート電極及びエミッタ引き出し電極
を構成するポリシリコン中で、フォトレジスト等によ
り、Ｐ型及びＮ型不純物の打ち分けが必要となり、工程
数の増加や、製造工程での自由度の低減を招く。
【００１５】［発明の目的］本発明の目的は、前述した
問題点を解決することであるが、特にバイポーラトラン
ジスタのエミッタ引き出し電極及びコレクタトレンチ形
成の際のプロセスマージンを増加させる点にある。
問題点を解決することであるが、特にバイポーラトラン
ジスタのエミッタ引き出し電極及びコレクタトレンチ形
成の際のプロセスマージンを増加させる点にある。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、コレクタ領域を形成する工
程と、ゲート酸化膜を形成する工程と、前記ゲート酸化
膜の上に第１の導電膜と第１の絶縁膜を形成する工程
と、バイポーラトランジスタのエミッタコンタクト部と
コレクタコンタクト部の前記第１の導電膜と第１の絶縁
膜を除去する工程と、エミッタ引き出し電極を構成する
第２の導電膜と第２の絶縁膜を形成する工程と、エミッ
タ引き出し電極を形成すると同時にコレクタコンタクト
部の前記コレクタ領域に溝を形成する工程と、第３の導
電膜を形成する工程と、前記第１の導電膜と前記第３の
導電膜の積層構造からなるゲート電極を形成する工程
と、を含むことを特徴とする。
造方法は、半導体基板上に、コレクタ領域を形成する工
程と、ゲート酸化膜を形成する工程と、前記ゲート酸化
膜の上に第１の導電膜と第１の絶縁膜を形成する工程
と、バイポーラトランジスタのエミッタコンタクト部と
コレクタコンタクト部の前記第１の導電膜と第１の絶縁
膜を除去する工程と、エミッタ引き出し電極を構成する
第２の導電膜と第２の絶縁膜を形成する工程と、エミッ
タ引き出し電極を形成すると同時にコレクタコンタクト
部の前記コレクタ領域に溝を形成する工程と、第３の導
電膜を形成する工程と、前記第１の導電膜と前記第３の
導電膜の積層構造からなるゲート電極を形成する工程
と、を含むことを特徴とする。
【００１７】もしくは、半導体基板上に、コレクタ領域
を形成する工程と、ゲート酸化膜を形成する工程と、前
記ゲート酸化膜の上に第１の導電膜と第１の絶縁膜を形
成する工程と、バイポーラトランジスタのエミッタコン
タクト部とコレクタコンタクト部の前記第１の導電膜と
第１の絶縁膜を除去する工程と、少なくとも前記エミッ
タコンタクトの内部が埋まるように第２の導電膜を形成
する工程と、少なくとも前記エミッタコンタクトの内部
にのみ前記第２の導電膜を残存させる工程と、前記コレ
クタコンタクト部の前記コレクタ領域に溝を形成する工
程と、第３の導電膜を形成する工程と、前記第１の導電
膜と前記第３の導電膜の積層構造からなるゲート電極及
びエミッタ引き出し電極の配線部を形成する工程と、を
含むことを特徴とする。
を形成する工程と、ゲート酸化膜を形成する工程と、前
記ゲート酸化膜の上に第１の導電膜と第１の絶縁膜を形
成する工程と、バイポーラトランジスタのエミッタコン
タクト部とコレクタコンタクト部の前記第１の導電膜と
第１の絶縁膜を除去する工程と、少なくとも前記エミッ
タコンタクトの内部が埋まるように第２の導電膜を形成
する工程と、少なくとも前記エミッタコンタクトの内部
にのみ前記第２の導電膜を残存させる工程と、前記コレ
クタコンタクト部の前記コレクタ領域に溝を形成する工
程と、第３の導電膜を形成する工程と、前記第１の導電
膜と前記第３の導電膜の積層構造からなるゲート電極及
びエミッタ引き出し電極の配線部を形成する工程と、を
含むことを特徴とする。
【００１８】また、上記半導体装置の製造方法におい
て、少なくともゲート電極の表面にシリサイド層を形成
する工程を含むことを特徴として構成される。
て、少なくともゲート電極の表面にシリサイド層を形成
する工程を含むことを特徴として構成される。
【００１９】［作用］ゲート酸化膜上に、２層ポリシリ
コンからなるゲート電極を形成する工程で、ゲート電極
の下部を構成するポリシリコンと、第１の絶縁膜を形成
し、エミッタコンタクトとコレクタコンタクトを開口
し、次に、エミッタ引き出し電極を構成するポリシリコ
ンと第２の絶縁膜を形成し、マスクを用いてエミッタ引
き出し電極を形成し、オーバーエッチングを行ってコレ
クタトレンチを形成するが、この際に、従来技術のゲー
ト酸化膜に代わって、ゲート電極の下部を構成するポリ
シリコン上に形成された第１の絶縁膜をマスクとする。
コンからなるゲート電極を形成する工程で、ゲート電極
の下部を構成するポリシリコンと、第１の絶縁膜を形成
し、エミッタコンタクトとコレクタコンタクトを開口
し、次に、エミッタ引き出し電極を構成するポリシリコ
ンと第２の絶縁膜を形成し、マスクを用いてエミッタ引
き出し電極を形成し、オーバーエッチングを行ってコレ
クタトレンチを形成するが、この際に、従来技術のゲー
ト酸化膜に代わって、ゲート電極の下部を構成するポリ
シリコン上に形成された第１の絶縁膜をマスクとする。
【００２０】
【発明の実施の形態】［第１の実施形態］まず、本発明
の第１の実施形態について図面を参照して説明する。図
１乃至図３の（ａ）〜（ｋ）は、本発明の第１の実施形
態の製造方法を説明するための半導体素子の断面図であ
る。
の第１の実施形態について図面を参照して説明する。図
１乃至図３の（ａ）〜（ｋ）は、本発明の第１の実施形
態の製造方法を説明するための半導体素子の断面図であ
る。
【００２１】まず、図１（ａ）は、Ｐ型シリコン基板１
０１中に、公知のＬＯＣＯＳ分離法、ＳＴＩ法等を用い
て素子分離酸化膜１０７、第１の酸化膜１３３を形成し
たものである。
０１中に、公知のＬＯＣＯＳ分離法、ＳＴＩ法等を用い
て素子分離酸化膜１０７、第１の酸化膜１３３を形成し
たものである。
【００２２】次に、図１（ｂ）は、例えば、ボロンを３
５０ｋｅＶで５×１０13ｃｍ-2注入により、ＮＭＯＳ形
成領域に第１のＰ型ウエル領域１０２を、また、リンを
７００ｋｅＶで５×１０13ｃｍ-2注入により、ＰＭＯＳ
形成領域及びバイポーラトランジスタのコレクタ領域に
は、第１のＮ型ウエル領域１０６を形成したものであ
る。
５０ｋｅＶで５×１０13ｃｍ-2注入により、ＮＭＯＳ形
成領域に第１のＰ型ウエル領域１０２を、また、リンを
７００ｋｅＶで５×１０13ｃｍ-2注入により、ＰＭＯＳ
形成領域及びバイポーラトランジスタのコレクタ領域に
は、第１のＮ型ウエル領域１０６を形成したものであ
る。
【００２３】次に、図１（ｃ）は、Ｐ型シリコン基板表
面に５〜１０ｎｍのゲート酸化膜１０８を形成し、例え
ば、ボロンもしくはＢＦ2 を１０〜５０ｋｅＶのエネル
ギーで、１×１０13〜５×１０14ｃｍ-2の濃度で注入
し、Ｐ型ベース領域１０９を形成し、５０〜２００ｎｍ
の第２のポリシリコン１０３を成長し、５〜１００ｎｍ
のシリコン酸化膜もしくはシリコン窒化膜からなる第１
の絶縁膜１０４を形成し、フォトレジスト等の第１のマ
スク１０５を用いて、公知の異方性エッチングにより第
１の絶縁膜１０４、第２のポリシリコン１０３及び、ゲ
ート酸化膜１０８を除去し、エミッタコンタクト１１０
及びコレクタコンタクト１２６を開孔したものである。
面に５〜１０ｎｍのゲート酸化膜１０８を形成し、例え
ば、ボロンもしくはＢＦ2 を１０〜５０ｋｅＶのエネル
ギーで、１×１０13〜５×１０14ｃｍ-2の濃度で注入
し、Ｐ型ベース領域１０９を形成し、５０〜２００ｎｍ
の第２のポリシリコン１０３を成長し、５〜１００ｎｍ
のシリコン酸化膜もしくはシリコン窒化膜からなる第１
の絶縁膜１０４を形成し、フォトレジスト等の第１のマ
スク１０５を用いて、公知の異方性エッチングにより第
１の絶縁膜１０４、第２のポリシリコン１０３及び、ゲ
ート酸化膜１０８を除去し、エミッタコンタクト１１０
及びコレクタコンタクト１２６を開孔したものである。
【００２４】次に、図２（ｄ）は、第１のマスク１０５
を除去し、５０〜２００ｎｍの第３のポリシリコン１１
１と、５〜１００ｎｍのシリコン酸化膜もしくはシリコ
ン窒化膜からなる第２の絶縁膜１１５を形成したもので
ある。
を除去し、５０〜２００ｎｍの第３のポリシリコン１１
１と、５〜１００ｎｍのシリコン酸化膜もしくはシリコ
ン窒化膜からなる第２の絶縁膜１１５を形成したもので
ある。
【００２５】この際に、リンもしくはヒ素などのイオン
注入技術によって、第３のポリシリコン１１１中の不純
物のピーク濃度が、１×１０19〜１×１０21ｃｍ-3とな
るように形成する。
注入技術によって、第３のポリシリコン１１１中の不純
物のピーク濃度が、１×１０19〜１×１０21ｃｍ-3とな
るように形成する。
【００２６】次に、図２（ｅ）は、フォトレジスト等の
第２のマスク１１８を用いて、公知の異方性エッチング
によりエミッタ引き出し電極１１４を形成した後、さら
に前記フォトレジスト等のマスクと第１の絶縁膜１０４
をそれぞれコレクタトレンチ形成時のマスクとしてエッ
チングを行い、コレクタトレンチ１２４を形成し、前記
フォトレジスト等のマスクを除去したもので、これらの
エッチングは、同一条件で連続的に行っても良いし、複
数のステップで他段階に分けて行っても良い。
第２のマスク１１８を用いて、公知の異方性エッチング
によりエミッタ引き出し電極１１４を形成した後、さら
に前記フォトレジスト等のマスクと第１の絶縁膜１０４
をそれぞれコレクタトレンチ形成時のマスクとしてエッ
チングを行い、コレクタトレンチ１２４を形成し、前記
フォトレジスト等のマスクを除去したもので、これらの
エッチングは、同一条件で連続的に行っても良いし、複
数のステップで他段階に分けて行っても良い。
【００２７】次に、図２（ｆ）は、エミッタ引き出し電
極１１４上の第２のマスク１１８を除去し、５０〜３０
０ｎｍの第４のポリシリコン１３１を形成したものであ
る。
極１１４上の第２のマスク１１８を除去し、５０〜３０
０ｎｍの第４のポリシリコン１３１を形成したものであ
る。
【００２８】次に、図３（ｇ）は、フォトレジスト等の
マスクを用いて、公知の異方性エッチングにより第２の
ポリシリコン１０３と第４のポリシリコン１３１からな
るゲート電極１１３を形成したものである。こうして、
ＣＭＯＳのゲート電極１１３はウェル１０２，１０６上
にゲート酸化膜１０８、第２のポリシリコン１０３、第
４のポリシリコン１３１から順次構成される。
マスクを用いて、公知の異方性エッチングにより第２の
ポリシリコン１０３と第４のポリシリコン１３１からな
るゲート電極１１３を形成したものである。こうして、
ＣＭＯＳのゲート電極１１３はウェル１０２，１０６上
にゲート酸化膜１０８、第２のポリシリコン１０３、第
４のポリシリコン１３１から順次構成される。
【００２９】この際に、エミッタ引き出し電極１１４の
下部と、コレクタトレンチ１２４の側壁に第２のポリシ
リコン１０３が残る。
下部と、コレクタトレンチ１２４の側壁に第２のポリシ
リコン１０３が残る。
【００３０】次に、図３（ｈ）は、Ｎ型ＬＤＤ層１２
０、Ｐ型ＬＤＤ層１２１を形成し、サイドウォール用の
酸化膜を成長後、公知の異方性エッチングにより、ゲー
ト電極１１３、エミッタ引き出し電極１１４の各側壁
と、コレクタトレンチ１２４の側壁にある第２のポリシ
リコン１０３上にサイドウォール１１９を形成したもの
である。
０、Ｐ型ＬＤＤ層１２１を形成し、サイドウォール用の
酸化膜を成長後、公知の異方性エッチングにより、ゲー
ト電極１１３、エミッタ引き出し電極１１４の各側壁
と、コレクタトレンチ１２４の側壁にある第２のポリシ
リコン１０３上にサイドウォール１１９を形成したもの
である。
【００３１】次に、図３（ｉ）は、５〜２０ｎｍ程度の
薄い酸化膜１３２を形成後、リン、ヒ素等の不純物をイ
オン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン１
２２及びコレクタトレンチ１２４の底にＮ+ 型拡散層１
２８を形成し、続いてボロン、ＢＦ2 等の不純物をイオ
ン注入により、ＰＭＯＳのＰ+ 型ソース・ドレイン１２
３及びＰ+ 型グラフトベース１１６を形成したもので、
エミッタ引き出し電極１１４中への不純物の導入は、Ｎ
ＭＯＳのＮ+ 型ソース・ドレイン１２２形成の際のリ
ン、ヒ素等の不純物をイオン注入により行うか、別に工
程を追加してリン、ヒ素等の不純物を導入する方法があ
る。
薄い酸化膜１３２を形成後、リン、ヒ素等の不純物をイ
オン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン１
２２及びコレクタトレンチ１２４の底にＮ+ 型拡散層１
２８を形成し、続いてボロン、ＢＦ2 等の不純物をイオ
ン注入により、ＰＭＯＳのＰ+ 型ソース・ドレイン１２
３及びＰ+ 型グラフトベース１１６を形成したもので、
エミッタ引き出し電極１１４中への不純物の導入は、Ｎ
ＭＯＳのＮ+ 型ソース・ドレイン１２２形成の際のリ
ン、ヒ素等の不純物をイオン注入により行うか、別に工
程を追加してリン、ヒ素等の不純物を導入する方法があ
る。
【００３２】次に、図４（ｊ）は、公知の方法により、
チタン、コバルト、ニッケル等の金属を用い、ゲート電
極１１３、コレクタトレンチ１２４の底のＮ+ 型拡散層
１２８、Ｎ+ 型ソース・ドレイン１２２、Ｐ+ 型ソース
・ドレイン１２３及びＰ+ 型グラフトベース１１６の各
表面をシリサイド化し、シリサイド層１２５を形成した
ものである。
チタン、コバルト、ニッケル等の金属を用い、ゲート電
極１１３、コレクタトレンチ１２４の底のＮ+ 型拡散層
１２８、Ｎ+ 型ソース・ドレイン１２２、Ｐ+ 型ソース
・ドレイン１２３及びＰ+ 型グラフトベース１１６の各
表面をシリサイド化し、シリサイド層１２５を形成した
ものである。
【００３３】次に、図４（ｋ）は、例えば、５ｎｍの酸
化膜（ＴＥＯＳ−ＳｉＯ2 膜）と８００ｎｍのＢＰＳＧ
（boron-phosphorus-silicate-glass）で構成された層
間絶縁膜１２７を成長し、例えば、１０５０℃で５〜１
５秒のＲＴＡ（rapid thermal annealing）又は、９０
０℃で２０〜３０分の炉アニールを施しエミッタ拡散層
１１７を形成後、コンタクトを開孔し、バリアメタル
（図中に示していない）を介して、コンタクトプラグ１
２９を形成し、次に金属配線１３０を形成したものであ
る。
化膜（ＴＥＯＳ−ＳｉＯ2 膜）と８００ｎｍのＢＰＳＧ
（boron-phosphorus-silicate-glass）で構成された層
間絶縁膜１２７を成長し、例えば、１０５０℃で５〜１
５秒のＲＴＡ（rapid thermal annealing）又は、９０
０℃で２０〜３０分の炉アニールを施しエミッタ拡散層
１１７を形成後、コンタクトを開孔し、バリアメタル
（図中に示していない）を介して、コンタクトプラグ１
２９を形成し、次に金属配線１３０を形成したものであ
る。
【００３４】上記実施形態中、バイポーラトランジスタ
は、そのエミッタ引き出し電極１１４のエミッタ領域
と、該エミッタ領域の下部のＰ型ベース領域１０９と接
続したシリサイド層１２５のベース領域と、コレクタト
レンチ１２４の底のＮ+ 型拡散層１２８のコレクタ領域
とで形成されている。
は、そのエミッタ引き出し電極１１４のエミッタ領域
と、該エミッタ領域の下部のＰ型ベース領域１０９と接
続したシリサイド層１２５のベース領域と、コレクタト
レンチ１２４の底のＮ+ 型拡散層１２８のコレクタ領域
とで形成されている。
【００３５】本発明の第１の実施形態では、エミッタ引
き出し電極１１４となる図２（ｄ）に示す第３のポリシ
リコン１１１に、リンもしくは、ヒ素などのイオン注入
技術によって、第３のポリシリコン１１１中の不純物の
ピーク濃度が、１×１０19〜１×１０21ｃｍ-3となるよ
うに形成している。しかし、バイポーラトランジスタが
微細化され、特にエミッタコンタクト１１０の幅が狭く
なった場合、イオン注入技術による第３のポリシリコン
１１１中への不純物の導入では、プラグ効果によって、
エミッタコンタクト１１０内の、第３のポリシリコン１
１１中の不純物の濃度を均一に保つのが難しくなり、エ
ミッタ抵抗の増加や、電流増幅率ばらつきが生じてしま
う。
き出し電極１１４となる図２（ｄ）に示す第３のポリシ
リコン１１１に、リンもしくは、ヒ素などのイオン注入
技術によって、第３のポリシリコン１１１中の不純物の
ピーク濃度が、１×１０19〜１×１０21ｃｍ-3となるよ
うに形成している。しかし、バイポーラトランジスタが
微細化され、特にエミッタコンタクト１１０の幅が狭く
なった場合、イオン注入技術による第３のポリシリコン
１１１中への不純物の導入では、プラグ効果によって、
エミッタコンタクト１１０内の、第３のポリシリコン１
１１中の不純物の濃度を均一に保つのが難しくなり、エ
ミッタ抵抗の増加や、電流増幅率ばらつきが生じてしま
う。
【００３６】さらに、本発明の第１の実施形態では、エ
ミッタ引き出し電極１１４上が、第２の絶縁膜１１５で
覆われているため、シリサイド層１２５を形成すること
ができず、バイポーラトランジスタが微細化された時
に、従来技術に比べ、エミッタ引き出し電極の引き出し
部の抵抗が高くなる可能性がある。
ミッタ引き出し電極１１４上が、第２の絶縁膜１１５で
覆われているため、シリサイド層１２５を形成すること
ができず、バイポーラトランジスタが微細化された時
に、従来技術に比べ、エミッタ引き出し電極の引き出し
部の抵抗が高くなる可能性がある。
【００３７】［第２の実施形態］これらの問題を解決す
る方法が本発明の第２の実施形態で、図面を参照して本
発明の第２の実施形態について説明する。
る方法が本発明の第２の実施形態で、図面を参照して本
発明の第２の実施形態について説明する。
【００３８】図５乃至図８の（ａ）〜（ｋ）は、本発明
の第２の実施形態の製造方法を説明するための半導体素
子の断面図である。
の第２の実施形態の製造方法を説明するための半導体素
子の断面図である。
【００３９】まず、図５（ａ）は、Ｐ型シリコン基板１
０１中に、公知のＬＯＣＯＳ分離法、ＳＴＩ等を用いて
素子分離酸化膜１０７、第１の酸化膜１３３を形成した
ものである。
０１中に、公知のＬＯＣＯＳ分離法、ＳＴＩ等を用いて
素子分離酸化膜１０７、第１の酸化膜１３３を形成した
ものである。
【００４０】次に、図５（ｂ）は、例えば、ボロンの３
５０ｋｅＶで５×１０13ｃｍ-2注入により、ＮＭＯＳ形
成領域に第１のＰ型ウエル領域１０２を、また、リンの
７００ｋｅＶで５×１０13ｃｍ-2注入により、ＰＭＯＳ
形成領域及びバイポーラトランジスタのコレクタ領域に
は第１のＮ型ウエル領域１０６を形成したものである。
５０ｋｅＶで５×１０13ｃｍ-2注入により、ＮＭＯＳ形
成領域に第１のＰ型ウエル領域１０２を、また、リンの
７００ｋｅＶで５×１０13ｃｍ-2注入により、ＰＭＯＳ
形成領域及びバイポーラトランジスタのコレクタ領域に
は第１のＮ型ウエル領域１０６を形成したものである。
【００４１】次に、図５（ｃ）は、Ｐ型シリコン基板表
面に５〜１０ｎｍのゲート酸化膜１０８を形成し、例え
ば、ボロンもしくはＢＦ2 を１０〜５０ｋｅＶのエネル
ギーで、１×１０13〜５×１０14ｃｍ-2の濃度で注入
し、Ｐ型ベース領域１０９を形成し、５０〜２００ｎｍ
の第２のポリシリコン１０３を成長し、５〜１００ｎｍ
のシリコン酸化膜もしくはシリコン窒化膜からなる第１
の絶縁膜１０４を形成し、フォトレジスト等の第１のマ
スク１０５を用いて、公知の異方性エッチングにより第
１の絶縁膜１０４、第２のポリシリコン１０３及び、ゲ
ート酸化膜１０８を除去し、エミッタコンタクト１１０
及びコレクタコンタクト１２６を開孔したものである。
面に５〜１０ｎｍのゲート酸化膜１０８を形成し、例え
ば、ボロンもしくはＢＦ2 を１０〜５０ｋｅＶのエネル
ギーで、１×１０13〜５×１０14ｃｍ-2の濃度で注入
し、Ｐ型ベース領域１０９を形成し、５０〜２００ｎｍ
の第２のポリシリコン１０３を成長し、５〜１００ｎｍ
のシリコン酸化膜もしくはシリコン窒化膜からなる第１
の絶縁膜１０４を形成し、フォトレジスト等の第１のマ
スク１０５を用いて、公知の異方性エッチングにより第
１の絶縁膜１０４、第２のポリシリコン１０３及び、ゲ
ート酸化膜１０８を除去し、エミッタコンタクト１１０
及びコレクタコンタクト１２６を開孔したものである。
【００４２】次に、図６（ｄ）は、第１のマスク１０５
を除去し、ヒ素、リン等のＮ型の不純物を１×１０19〜
１×１０21ｃｍ-3含んだ５０〜２００ｎｍの第５のポリ
シリコン１３４を形成し、少なくともエミッタコンタク
ト１１０内に第５のポリシリコン１３４を完全に埋め込
んだものである。
を除去し、ヒ素、リン等のＮ型の不純物を１×１０19〜
１×１０21ｃｍ-3含んだ５０〜２００ｎｍの第５のポリ
シリコン１３４を形成し、少なくともエミッタコンタク
ト１１０内に第５のポリシリコン１３４を完全に埋め込
んだものである。
【００４３】次に、図６（ｅ）は、フォトレジスト等の
第３のマスク１３５を用いて、公知の異方性エッチング
によりコレクタトレンチ１２４を形成したものである。
第３のマスク１３５を用いて、公知の異方性エッチング
によりコレクタトレンチ１２４を形成したものである。
【００４４】次に、図６（ｆ）は、第３のマスク１３５
を除去し、５０〜３００ｎｍの第４のポリシリコン１３
１を形成したものである。
を除去し、５０〜３００ｎｍの第４のポリシリコン１３
１を形成したものである。
【００４５】次に、図７（ｇ）は、フォトレジスト等の
マスクを用いて、公知の異方性エッチングによりゲート
電極１１３及びエミッタ引き出し電極の引き出し部１３
６を形成したものである。
マスクを用いて、公知の異方性エッチングによりゲート
電極１１３及びエミッタ引き出し電極の引き出し部１３
６を形成したものである。
【００４６】次に、図７（ｈ）は、Ｎ型ＬＤＤ層１２
０、Ｐ型ＬＤＤ層１２１を形成し、サイドウォール用の
酸化膜を成長後、公知の異方性エッチングにより、ゲー
ト電極１１３、エミッタ引き出し電極１１４、コレクタ
トレンチ１２４の各側壁にサイドウォール１１９を形成
したものである。
０、Ｐ型ＬＤＤ層１２１を形成し、サイドウォール用の
酸化膜を成長後、公知の異方性エッチングにより、ゲー
ト電極１１３、エミッタ引き出し電極１１４、コレクタ
トレンチ１２４の各側壁にサイドウォール１１９を形成
したものである。
【００４７】次に、図７（ｉ）は、５〜２０ｎｍ程度の
薄い酸化膜１３２を形成後、リン、ヒ素等の不純物をイ
オン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン１
２２及びコレクタトレンチ１２４の底にＮ+ 型拡散層１
２８を形成し、続いてボロン、ＢＦ2 等の不純物をイオ
ン注入により、ＰＭＯＳのＮ+ 型ソース・ドレイン１２
３及びＰ+ 型グラフトベース１１６を形成したもので、
エミッタ引き出し電極１１４中への不純物の導入は、Ｎ
ＭＯＳのＮ+ 型ソース・ドレイン１２２形成の際のリ
ン、ヒ素等の不純物をイオン注入により行うか、別に工
程を追加してリン、ヒ素等の不純物を導入する方法があ
る。
薄い酸化膜１３２を形成後、リン、ヒ素等の不純物をイ
オン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン１
２２及びコレクタトレンチ１２４の底にＮ+ 型拡散層１
２８を形成し、続いてボロン、ＢＦ2 等の不純物をイオ
ン注入により、ＰＭＯＳのＮ+ 型ソース・ドレイン１２
３及びＰ+ 型グラフトベース１１６を形成したもので、
エミッタ引き出し電極１１４中への不純物の導入は、Ｎ
ＭＯＳのＮ+ 型ソース・ドレイン１２２形成の際のリ
ン、ヒ素等の不純物をイオン注入により行うか、別に工
程を追加してリン、ヒ素等の不純物を導入する方法があ
る。
【００４８】次に、図８（ｊ）は、公知の方法により、
チタン、コバルト、ニッケル等の金属を用い、ゲート電
極１１３、エミッタ引き出し電極１１４、コレクタトレ
ンチ１２４の底のＮ+ 型拡散層１２８、Ｎ+ 型ソース・
ドレイン１２２、Ｐ+ 型ソース・ドレイン１２３及びＰ
+ 型グラフトベース１１６の各表面をシリサイド化しシ
リサイド層１２５を形成したものである。
チタン、コバルト、ニッケル等の金属を用い、ゲート電
極１１３、エミッタ引き出し電極１１４、コレクタトレ
ンチ１２４の底のＮ+ 型拡散層１２８、Ｎ+ 型ソース・
ドレイン１２２、Ｐ+ 型ソース・ドレイン１２３及びＰ
+ 型グラフトベース１１６の各表面をシリサイド化しシ
リサイド層１２５を形成したものである。
【００４９】次に、図８（ｋ）は、例えば、５ｎｍの酸
化膜（ＴＥＯＳ−ＳｉＯ2 膜）と８００ｎｍのＢＰＳＧ
（boron-phosphorus-silicate-glass）で構成された層
間絶縁膜１２７を成長し、例えば、１０５０℃で５〜１
５秒のＲＴＡ（rapid thermal annealing）又は、９０
０℃で２０〜３０分の炉アニールを施しエミッタ拡散層
１１７を形成後、コンタクトを開孔し、バリアメタル
（図中に示していない）を介して、コンタクトプラグ１
２９を形成し、次に金属配線１３０を形成したものであ
る。
化膜（ＴＥＯＳ−ＳｉＯ2 膜）と８００ｎｍのＢＰＳＧ
（boron-phosphorus-silicate-glass）で構成された層
間絶縁膜１２７を成長し、例えば、１０５０℃で５〜１
５秒のＲＴＡ（rapid thermal annealing）又は、９０
０℃で２０〜３０分の炉アニールを施しエミッタ拡散層
１１７を形成後、コンタクトを開孔し、バリアメタル
（図中に示していない）を介して、コンタクトプラグ１
２９を形成し、次に金属配線１３０を形成したものであ
る。
【００５０】尚、図７（ｇ）では、エミッタ引き出し電
極の引き出し部１３６の下部の第５のポリシリコンによ
るエミッタ引き出し電極１３４及びその配線部としてポ
リシリコンを用いているが、引き出し部１３６には、タ
ングステン等の高融点金属や、タングステンシリサイド
等の高融点金属のシリサイドを用いると、エミッタ引き
出し電極の配線部１３６の配線抵抗や、ゲート電極１１
３の配線抵抗を低減できることは言うまでもない。
極の引き出し部１３６の下部の第５のポリシリコンによ
るエミッタ引き出し電極１３４及びその配線部としてポ
リシリコンを用いているが、引き出し部１３６には、タ
ングステン等の高融点金属や、タングステンシリサイド
等の高融点金属のシリサイドを用いると、エミッタ引き
出し電極の配線部１３６の配線抵抗や、ゲート電極１１
３の配線抵抗を低減できることは言うまでもない。
【００５１】
【発明の効果】本発明によれば、微細化が要求されてい
るＢｉＣＭＯＳの製造方法において、エミッタ引き出し
電極を形成し、オーバーエッチングを行ってコレクタト
レンチを形成する際に、従来技術のゲート酸化膜に代わ
って、ゲート電極の下部を構成するポリシリコン上に形
成された第１の絶縁膜をマスクとすることにより、従来
技術に示したようにゲート酸化膜がエッチングされるこ
とを防ぐことができ、ＭＯＳトランジスタの微細化によ
るゲート酸化膜の薄膜化が可能となる。
るＢｉＣＭＯＳの製造方法において、エミッタ引き出し
電極を形成し、オーバーエッチングを行ってコレクタト
レンチを形成する際に、従来技術のゲート酸化膜に代わ
って、ゲート電極の下部を構成するポリシリコン上に形
成された第１の絶縁膜をマスクとすることにより、従来
技術に示したようにゲート酸化膜がエッチングされるこ
とを防ぐことができ、ＭＯＳトランジスタの微細化によ
るゲート酸化膜の薄膜化が可能となる。
【００５２】また、本発明によれば、ゲート酸化膜上
に、２層ポリシリコンからなるゲート電極を形成する工
程で、ゲート電極の下部を構成するポリシリコンと、第
１の絶縁膜を形成し、エミッタコンタクトとコレクタコ
ンタクトを開口し、次に、エミッタ引き出し電極を構成
するポリシリコンと第２の絶縁膜を形成し、マスクを用
いてエミッタ引き出し電極を形成し、オーバーエッチン
グを行ってコレクタトレンチを形成し、次に、ゲート電
極の下部を構成するポリシリコンを形成し、２層ポリシ
リコンからなるゲート電極をマスクを用いて形成するこ
とにより、エミッタ引き出し電極とゲート電極を構成す
るポリシリコンを別々の配線層として形成することが可
能となり、バイポーラトランジスタが微細化され、例え
ば、プラグ効果を防ぐためにエミッタ引き出し電極とし
て、ヒ素、リン等のＮ型の高濃度の不純物を含んだポリ
シリコンを用いる場合に、ＣＭＯＳのゲート電極に影響
を及ぼさずに適用することができる。
に、２層ポリシリコンからなるゲート電極を形成する工
程で、ゲート電極の下部を構成するポリシリコンと、第
１の絶縁膜を形成し、エミッタコンタクトとコレクタコ
ンタクトを開口し、次に、エミッタ引き出し電極を構成
するポリシリコンと第２の絶縁膜を形成し、マスクを用
いてエミッタ引き出し電極を形成し、オーバーエッチン
グを行ってコレクタトレンチを形成し、次に、ゲート電
極の下部を構成するポリシリコンを形成し、２層ポリシ
リコンからなるゲート電極をマスクを用いて形成するこ
とにより、エミッタ引き出し電極とゲート電極を構成す
るポリシリコンを別々の配線層として形成することが可
能となり、バイポーラトランジスタが微細化され、例え
ば、プラグ効果を防ぐためにエミッタ引き出し電極とし
て、ヒ素、リン等のＮ型の高濃度の不純物を含んだポリ
シリコンを用いる場合に、ＣＭＯＳのゲート電極に影響
を及ぼさずに適用することができる。
【図１】本発明の第１の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図２】本発明の第１の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図３】本発明の第１の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図４】本発明の第１の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図５】本発明の第２の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図６】本発明の第２の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図７】本発明の第２の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図８】本発明の第２の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図９】本発明の背景技術を説明するための工程断面図
である。
である。
【図１０】本発明の背景技術を説明するための工程断面
図である。
図である。
【図１１】本発明の背景技術を説明するための工程断面
図である。
図である。
１０１ Ｐ型シリコン基板 １０２ 第１のＰ型ウエル領域 １０３ 第２のポリシリコン １０４ 第１の絶縁膜 １０５ 第１のマスク １０６ 第１のＮ型ウエル領域 １０７ 素子分離酸化膜 １０８ ゲート酸化膜 １０９ Ｐ型ベース領域 １１０ エミッタコンタクト １１１ 第３のポリシリコン １１２ 第１のポリシリコン １１３ ゲート電極 １１４ エミッタ引き出し電極 １１５ 第２の絶縁膜 １１６ Ｐ+ 型グラフトベース １１７ エミッタ拡散層 １１８ 第２のマスク １１９ サイドウォール １２０ Ｎ型ＬＤＤ層 １２１ Ｐ型ＬＤＤ層 １２２ Ｎ+ 型ソース・ドレイン １２３ Ｐ+ 型ソース・ドレイン １２４ コレクタトレンチ １２５ シリサイド層 １２６ コレクタコンタクト １２７ 層間絶縁膜 １２８ Ｎ+ 型拡散層 １２９ コンタクトプラグ １３０ 金属配線 １３１ 第４のポリシリコン １３２ 薄い酸化膜 １３３ 第１の酸化膜 １３４ 第５のポリシリコン １３５ 第３のマスク １３６ エミッタ引き出し電極の配線部
Claims (6)
- 【請求項１】 半導体基板上に、コレクタ領域を形成す
る工程と、ゲート酸化膜を形成する工程と、前記ゲート
酸化膜の上に第１の導電膜と第１の絶縁膜を形成する工
程と、バイポーラトランジスタのエミッタコンタクト部
とコレクタコンタクト部の前記第１の導電膜と前記第１
の絶縁膜を除去する工程と、エミッタ引き出し電極を構
成する第２の導電膜と第２の絶縁膜を形成する工程と、
前記エミッタ引き出し電極を形成すると同時に前記コレ
クタコンタクト部の前記コレクタ領域に溝を形成する工
程と、第３の導電膜を形成する工程と、前記第１の導電
膜と前記第３の導電膜の積層構造からなるゲート電極を
形成する工程と、を含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体基板上に、コレクタ領域を形成す
る工程と、ゲート酸化膜を形成する工程と、前記ゲート
酸化膜の上に第１の導電膜と第１の絶縁膜を形成する工
程と、バイポーラトランジスタのエミッタコンタクト部
とコレクタコンタクト部の前記第１の導電膜と前記第１
の絶縁膜を除去する工程と、少なくとも前記エミッタコ
ンタクトの内部が埋まるように第２の導電膜を形成する
工程と、少なくとも前記エミッタコンタクトの内部にの
み前記第２の導電膜を残存させる工程と、前記コレクタ
コンタクト部の前記コレクタ領域に溝を形成する工程
と、第３の導電膜を形成する工程と、前記第１の導電膜
と前記第３の導電膜の積層構造からなるゲート電極及び
エミッタ引き出し電極の配線部を形成する工程と、を含
むことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２に記載の半導体装置の製
造方法において、少なくとも前記ゲート電極の表面にシ
リサイド層を形成する工程を含むことを特徴とする半導
体装置の製造方法。 - 【請求項４】 請求項２に記載の半導体装置の製造方法
において、前記第３の導電膜が高融点金属もしくは、高
融点金属のシリサイドであることを特徴とする半導体装
置の製造方法。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置の製造方法において、前記半導体装置はバイ
ポーラＣＭＯＳであることを特徴とする半導体装置の製
造方法。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体装置の製造方法において、前記第１乃至第３の導
電膜がポリシリコンであることを特徴とする半導体装置
の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP9304591A JP3070674B2 (ja) | 1997-11-06 | 1997-11-06 | 半導体装置の製造方法 |
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| KR1019980047350A KR100279390B1 (ko) | 1997-11-06 | 1998-11-05 | Bicmos 반도체소자의 제조방법 |
| CN98124452A CN1115727C (zh) | 1997-11-06 | 1998-11-05 | 制作BiCMOS半导体器件的方法 |
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|---|---|---|---|
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| JP3070674B2 JP3070674B2 (ja) | 2000-07-31 |
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ID=17934852
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9304591A Expired - Fee Related JP3070674B2 (ja) | 1997-11-06 | 1997-11-06 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP3070674B2 (ja) |
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| CN (1) | CN1115727C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011129815A (ja) * | 2009-12-21 | 2011-06-30 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2002033397A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置 |
| US6441462B1 (en) | 2001-07-10 | 2002-08-27 | International Business Machines Corporation | Self-aligned SiGe NPN with improved ESD robustness using wide emitter polysilicon extension |
| US6806159B2 (en) * | 2001-10-01 | 2004-10-19 | Texas Instruments Incorporated | Method for manufacturing a semiconductor device with sinker contact region |
| JP4262433B2 (ja) * | 2002-02-20 | 2009-05-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US7164186B2 (en) * | 2002-09-30 | 2007-01-16 | Texas Instruments Incorporated | Structure of semiconductor device with sinker contact region |
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| CN100349284C (zh) * | 2004-08-13 | 2007-11-14 | 上海先进半导体制造有限公司 | 0.8微米硅双极互补金属氧化物半导体集成电路制造工艺 |
| US7566605B2 (en) * | 2006-03-31 | 2009-07-28 | Intel Corporation | Epitaxial silicon germanium for reduced contact resistance in field-effect transistors |
| US8049282B2 (en) | 2006-09-21 | 2011-11-01 | Agere Systems Inc. | Bipolar device having buried contacts |
| JP2012019095A (ja) * | 2010-07-08 | 2012-01-26 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法および基板処理装置 |
| CN103035689B (zh) * | 2012-05-23 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 锗硅hbt的集电区引出结构及其制造方法 |
| US9048284B2 (en) | 2012-06-28 | 2015-06-02 | Skyworks Solutions, Inc. | Integrated RF front end system |
| US9761700B2 (en) | 2012-06-28 | 2017-09-12 | Skyworks Solutions, Inc. | Bipolar transistor on high-resistivity substrate |
| US20140001602A1 (en) * | 2012-06-28 | 2014-01-02 | Skyworks Solutions, Inc. | Device manufacturing using high-resistivity bulk silicon wafer |
| CN108878367B (zh) * | 2017-05-09 | 2021-02-05 | 上海珏芯光电科技有限公司 | BiCMOS集成电路器件的制造方法及器件 |
| US11640975B2 (en) * | 2021-06-17 | 2023-05-02 | Nxp Usa, Inc. | Silicided collector structure |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5547893A (en) * | 1995-12-27 | 1996-08-20 | Vanguard International Semiconductor Corp. | method for fabricating an embedded vertical bipolar transistor and a memory cell |
| FR2758004B1 (fr) * | 1996-12-27 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire a isolement dielectrique |
| JPH11171657A (ja) * | 1997-12-12 | 1999-06-29 | Hazuru Dolomite Kogyo Kk | キャスタブル耐火物 |
-
1997
- 1997-11-06 JP JP9304591A patent/JP3070674B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-02 US US09/184,235 patent/US6066520A/en not_active Expired - Fee Related
- 1998-11-05 KR KR1019980047350A patent/KR100279390B1/ko not_active IP Right Cessation
- 1998-11-05 CN CN98124452A patent/CN1115727C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011129815A (ja) * | 2009-12-21 | 2011-06-30 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6066520A (en) | 2000-05-23 |
| CN1217575A (zh) | 1999-05-26 |
| KR100279390B1 (ko) | 2001-02-01 |
| KR19990045046A (ko) | 1999-06-25 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |