JP2006186073A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】特性劣化の抑制およびカップリング比の増大を図れる、浮遊ゲート電極および制御ゲート電極を含む不揮発性メモリセルを提供すること。
【解決手段】 不揮発性メモリセルは、アクティブエリア１AA上に設けられたトンネル絶縁膜２と、トンネル絶縁膜２上に設けられた浮遊ゲート電極３と、浮遊ゲート電極３の上方に設けられた制御ゲート電極１０と、浮遊ゲート電極３と制御ゲート電極１０との間に設けられた電極間絶縁膜９とを含み、チャネル幅方向の断面において、アクティブエリア１AAの上面のチャネル幅方向の寸法は、トンネル絶縁膜２の下面のチャネル幅方向の寸法よりも短く、かつ、アクティブエリア１AAと対向する部分のトンネル絶縁膜２の面積は、浮遊ゲート電極３の上面と対向する部分の電極間絶縁膜９の面積より小さい。
【選択図】図３

Description

本発明は、浮遊ゲート電極および制御ゲート電極を含む不揮発性メモリセルを備えた半導体装置およびその製造方法に関する。
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が高くなってきている。浮遊ゲート電極を用いた代表的な電気的に書き換え可能な不揮発性メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られている。
図１８に従来のＮＡＮＤ型フラッシュメモリのメモリセルの断面図を示す。図１８はワード線方向（チャネル幅方向）の断面図を示している（特許文献１）。図１８において、８１はシリコン基板、８１AAはアクティブエリア、８２は素子分離絶縁膜、８３はトンネル絶縁膜（熱酸化膜）、８４は浮遊ゲート電極（多結晶シリコン層）、８５は電極間絶縁膜（inter-poly dielectric層）、８６は制御ゲート電極を示している。
アクティブエリア８１AA、トンネル絶縁膜８３および浮遊ゲート電極８４は、以下のようにして形成される。まず、シリコン基板８１上に上記熱酸化膜、上記多結晶シリコン層が順次形成される。次に、上記多結晶シリコン層上にレジストパターンが形成される。その後、上記レジストパターンをマスクにして、上記多結晶シリコン層、上記熱酸化膜およびシリコン基板８１が順次ドライプロセスによりエッチングされる。その結果、アクティブエリア８１AA、トンネル絶縁膜８３および浮遊ゲート電極８４は、自己整合的に形成される。そのため、トンネル絶縁膜８３の上面の面積と浮遊ゲート電極８４の下面の面積は同じとなる。
ＮＡＮＤ型フラッシュメモリの記憶容量を増大させるために、素子の微細化が進行している。その結果、微細化による、制御ゲート電極−浮遊ゲート電極間の容量（Ｃ２）と浮遊ゲート電極−基板間の結合容量（Ｃ１）とのカップリング比（Ｃ２／（Ｃ１＋Ｃ２））の確保の困難さなどの問題が、顕著になってきている。
図１８に示したメモリセルは、結合容量Ｃ１およびＣ２に寄与するトンネル絶縁膜８３および電極間絶縁膜８５の面積が等しい。したがって、カップリング比は、トンネル絶縁膜８３および電極間絶縁膜８５のそれぞれの誘電率および厚さで決まる。
しかし、微細化が進んだ素子において、カップリング比を増大させるために、電極間絶縁膜８５を薄くすることは困難である。一方、カップリング比を増大させるために、電極間絶縁膜８５の材料として高誘電体を用いた場合、データの書き込み時に、電極間絶縁膜８５内には大きな電界が発生する。電極間絶縁膜８５内に大きな電界が発生すると、電極間絶縁膜８５の電流密度が高くなる。その結果、書き込み可能な最大電界が低下したり、あるいは浮遊ゲート電極８４に蓄えられた電荷が電極間絶縁膜８５を介して漏れやすくなる。これらは不揮発性メモリセルの特性の劣化の原因となる。
特開平８−３１６３４８号公報
本発明は、上記事情を考慮してなされたもので、その目的とするところは、特性劣化の抑制およびカップリング比の増大を図れる、浮遊ゲート電極および制御ゲート電極を含む不揮発性メモリセルを備えた半導体装置およびその製造方法を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、上記目的を達成するために、本発明に係る半導体装置は、周囲が素子分離絶縁膜で囲まれたアクティブエリアを含む半導体基板と、前記アクティブエリア上に設けられた不揮発性メモリセルとを具備してなる半導体装置であって、前記不揮発性メモリセルは、前記アクティブエリア上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた電極間絶縁膜とを含み、前記不揮発性メモリセルのチャネル幅方向の断面において、前記アクティブエリアの上面の前記チャネル幅方向の寸法は、前記トンネル絶縁膜の下面の前記チャネル幅方向の寸法よりも短く、かつ、前記アクティブエリアと対向する部分の前記トンネル絶縁膜の面積は、前記浮遊ゲート電極の上面と対向する部分の前記電極間絶縁膜の面積より小さいことを特徴とする。
本発明に係る半導体装置の製造方法は、周囲が素子分離絶縁膜で囲まれたアクティブエリアを含む半導体基板と、前記アクティブエリア上に設けられた不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、前記半導体基板上に、トンネル絶縁膜としての第１の絶縁膜、浮遊ゲート電極としての第１の導電膜を順次形成する工程と、前記第１の導電膜、前記第１の絶縁膜および前記半導体基板をエッチングすることにより、前記半導体基板の表面に、前記アクティブエリアを規定し、かつ、前記浮遊ゲート電極および前記トンネル絶縁膜の前記不揮発性メモリセルのチャネル幅方向の形状を規定する素子分離溝を形成する工程であって、前記チャネル幅方向において、前記アクティブエリアの上面の前記チャネル幅方向の寸法が、前記トンネル絶縁膜の下面の前記チャネル幅方向の寸法よりも短くなるように前記素子分離溝を形成する工程と、前記素子分離溝内に前記素子分離絶縁膜を形成する工程と、前記第１の導電膜上に、電極間絶縁膜としての第２の絶縁膜、制御ゲート電極としての第２の導電膜を順次形成する工程と、前記第２の導電膜、前記第２の絶縁膜、前記第１の導電膜、前記第１の絶縁膜を順次エッチングすることにより、前記制御ゲート電極、前記電極間絶縁膜、前記浮遊ゲート電極および前記トンネル絶縁膜の形状を決定する工程とを有することを特徴とする。
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
本発明によれば、特性劣化の抑制およびカップリング比の増大を図れる、浮遊ゲート電極および制御ゲート電極を含む不揮発性メモリセルを備えた半導体装置およびその製造方法を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルの平面図である。図２は上記メモリセルの等価回路図である。図１、図２において、Ｍ１−Ｍ８は不揮発性メモリセル部、Ｓ１およびＳ２は選択トランジスタ部、ＣＧ１−ＣＧ８は浮遊ゲート（ワード線）、ＳＧ１およびＳＧ２は選択ゲート、ＢＬ１およびＢＬ２はビット線、ＳＬはソース線、Ｖssは電源電圧（グランド）を示している。
図３（ａ）は図１のＡ−Ａ’断面図、つまり、ビット線方向（チャネル長方向）の断面図を示している。図３（ｂ）はＢ−Ｂ’断面図、つまり、ワード線方向（チャネル幅方向）の断面図を示している。
図中、１はシリコン基板、１AAはアクティブエリア、２はトンネル絶縁膜、３は浮遊ゲート電極、６は第一の側壁絶縁膜、７は素子分離溝、８は素子分離絶縁膜、９は電極間絶縁膜、１０は制御ゲート電極、１１はエクステンション、１２は第二の側壁絶縁膜、１３はソース／ドレイン領域、１４は層間絶縁膜、１５はコバルトシリサイド膜を示している。
本実施形態のＮＡＮＤ型フラッシュメモリは、周囲が素子分離絶縁膜８で囲まれたアクティブエリア１AAを含むシリコン基板１と、アクティブエリア１AA上に設けられたメモリセルとを備えている。
上記メモリセルは、アクティブエリア１AA上に設けられたトンネル絶縁膜２と、トンネル絶縁膜２上に設けられた浮遊ゲート電極３と、浮遊ゲート電極３の上方に設けられた制御ゲート電極１０と、浮遊ゲート電極３と制御ゲート電極１０との間に設けられた電極間絶縁膜９とを含んでいる。
メモリセルのワード線方向（チャネル幅方向）の断面において、アクティブエリア１AAの上面のチャネル幅方向の寸法Ｌ１は、トンネル絶縁膜２の下面のチャネル幅方向の寸法Ｌ２よりも短く、かつ、アクティブエリア１AAと対向する部分のトンネル絶縁膜２の面積（Ｓ１）は、浮遊ゲート電極３の上面と対向する部分の電極間絶縁膜９の面積（Ｓ２）より小さくなっている。また、浮遊ゲート電極３の上面および下面のチャネル幅方向の寸法はほぼ同じである。
本実施形態では、トンネル絶縁膜２の面積Ｓ１は電極間絶縁膜９の面積Ｓ２よりも小さくなっている。したがって、トンネル絶縁膜２の誘電率および厚さ、電極間絶縁膜９の誘電率および厚さに加えて、トンネル絶縁膜２の面積Ｓ１および電極間絶縁膜９の面積Ｓ２もカップリング比に影響するパラメータとなる。
トンネル絶縁膜２の誘電率および厚さ、電極間絶縁膜９の誘電率および厚さを従来のメモリのそれらと同じにする場合、Ｓ１＜Ｓ２であるため、カップリング比は大きくなる。
一方、カップリング比を従来のメモリのそれと同じにする場合、電極間絶縁膜９の厚さを増加させることができる。電極間絶縁膜９の厚さが増加すると、電極間絶縁膜９に発生する電界（電流密度）は小さくなる。例えば、トンネル絶縁膜２の厚さが電極間絶縁膜９の厚さの１／３倍の場合、電極間絶縁膜９の厚さを３倍にできる。これにより、電極間絶縁膜９に生じる電界の大きさを１／３倍になる。このように電極間絶縁膜９を厚くすることにより、電極間絶縁膜９として高誘電体材料を含む絶縁層を用いた場合でも、電極間絶縁膜９を通るリーク電流の発生（特性劣化）は抑制される。リーク電流の発生が抑制されることにより、その分、書込み／消去の動作電圧は低減される。
以上のことから、本実施形態によれば、Ｓ１＜Ｓ２が実現されるので、トンネル絶縁膜２の厚さ、電極間絶縁膜９の厚さを適切に選ぶことにより、電極間絶縁膜９として高誘電体材料を含む絶縁層を用いた場合でも、特性劣化の抑制およびカップリング比の増加を図れるＮＡＮＤ型フラッシュメモリを実現できるようになる。
次に、本実施形態のＮＡＮＤフラッシュメモリの製造方法について、図４（ａ）および４（ｂ）−図１２（ａ）および１２（ｂ）を参照して説明する。各図（ａ）は図１（ａ）のＡ−Ａ’断面図、各図（ｂ）は図１（ａ）のＢ−Ｂ’断面図である。
まず、図４（ａ）および図４（ｂ）に示すように、所望の不純物がドーピされたシリコン基板１の表面に、トンネル絶縁膜２が熱酸化法により形成される。トンネル絶縁膜２の厚さは例えば１０ｎｍである。
次に、トンネル絶縁膜２上に、浮遊ゲート電極となる多結晶シリコン層３、ＣＭＰ（Chemical Mechanical Polish）のストッパ膜４、ＲＩＥ（Reactive Ion Etching）のマスク膜５が、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）プロセスにより、順次堆積される。多結晶シリコン層４の厚さは例えば１５０ｎｍである。
次に、レジストマスク（図示せず）を用いたＲＩＥプロセスにより、マスク膜５、ストッパ膜４、多結晶シリコン層３、トンネル絶縁膜２が順次エッチングされる。その結果、トンネル絶縁膜２および浮遊ゲート電極（多結晶シリコン層３）のビット線方向の形状が決まる。
次に、図５（ａ）および図５（ｂ）に示すように、熱酸化法により、多結晶シリコン層３の側壁上に、第一の側壁絶縁膜６が形成される。
次に、図６（ａ）および図６（ｂ）に示すように、ＲＩＥプロセスにより、トンネル絶縁膜２のうち表面が露出した領域が選択的にエッチングされ、その後、ＣＦ4 と酸素を含む混合ガスを用いた、ラジカルを用いた気相でのエッチング方法の一つである、公知のダウンフロープロセスにより、シリコン基板１が等方的にエッチングされる。このようなエッチングにおいては、例えば、０〜７００℃の所定の温度にシリコン基板１を加熱または冷却し、次いでＣＦ4 ガスを１〜５００ｃｃ/ｍｉｎ．を流すことにより、シリコン基板１が等方的にエッチングされ、図６（ｂ）に示すような良好な溝が形成される。ガスは、ＣＦ4 ガスには限定されず、ＣＦ4 ガスとＯ2 ガスとを含む混合ガス、あるいは他種のハロゲンを含むガスを用いることができる。
次に、図７（ａ）および図７（ｂ）に示すように、ＲＩＥプロセスにより、シリコン基板１の露出領域が異方的にエッチングされることにより、素子分離溝７が形成される。素子分離溝７の深さは例えば１５０ｎｍである。また、アクティブエリア１AAの形状も決定される。すなわち、トンネル絶縁膜２と対向する部分のチャネル幅方向の寸法が下に向かって大きくなる構造を含む、アクティブエリア１AAが得られる。上記下に向かってチャネル幅方向の寸法が大きくなる部分の側面は、下に凸の面１７を含む。
次に、図８（ａ）および図８（ｂ）に示すように、熱酸化法により、シリコン基板１の露出表面（素子分離溝７の底面および側面）の上にシリコン酸化膜（図示せず）が形成され、その後、プラズマＣＶＤプロセスにより、素子分離溝７内が埋め込まれるように、全面上に素子分離絶縁膜８が堆積される。ここでは、素子分離絶縁膜８としてシリコン酸化膜が使用される。上記図示しないシリコン酸化膜の厚さは例えば５ｎｍ、素子分離絶縁膜８の厚さは例えば４００ｎｍである。
ここで、素子分離溝７のうち、図６（ａ）および図６（ｂ）の工程で、ダウンフロープロセスにより横方向からのエッチングに形成された溝領域内を、素子分離絶縁膜で効果的に埋め込むためには、以下の方法を採用すると良い。
すなわち、素子分離溝７内を、プラズマＣＶＤプロセスにより形成されたシリコン酸化膜と、塗布法により形成されたシリコン酸化膜（塗布膜）（あるいは熱ＣＶＤプロセスにより形成されたシリコン酸化膜）とを含む絶縁膜により埋め込む。
具体的には、素子分離溝７のうち、図７（ａ）および図７（ｂ）の工程で、ＲＩＥプロセスにより形成された溝領域内を素子分離絶縁膜８で埋め込み、その後、残りの溝領域内を塗布法により形成されたシリコン酸化膜（塗布膜）、あるいは、熱ＣＶＤプロセスにより形成されたシリコン酸化膜により埋め込む。
次に、ＣＭＰプロセスにより、ストッパ膜４が露出し、表面が平坦になるように、素子分離絶縁膜８の上部およびマスク膜５が除去される。
次に、ストッパ膜４の厚さに相当する分だけ、弗酸溶液により素子分離絶縁膜８がエッチングされ、さらに、図９（ａ）および図９（ｂ）に示すように、リン酸溶液により露出したストッパ膜４が除去される。
その結果、素子分離絶縁膜８の上面と多結晶シリコン層３の上面の高さがほぼ同程度となる。また、アクティブエリア１AAの周囲を囲む素子分離絶縁膜８は、トンネル絶縁膜２および浮遊ゲート電極３の周囲も囲むことになる。
次に、図１０（ａ）および図１０（ｂ）に示すように、ＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）プロセスにより、全面上に電極間絶縁膜９となる高誘電体絶縁膜が堆積され、その後、上記高誘電体絶縁膜上に、制御ゲート電極１０となる燐がドープされた多結晶シリコン層が堆積される。
上記高誘電体絶縁膜は、誘電率が６．０以上の絶縁膜である。具体的には、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化チタンおよびシリケートの少なくとも１つを含む単層または多層の絶縁膜があげられる。ここでは、上記高誘電体絶縁膜として、厚さ１５ｎｍのアルミナ膜が使用される。
次に、図１１（ａ）および図１１（ｂ）に示すように、上記多結晶シリコン層上にマスク膜（図示せず）、レジストパターン（図示せず）が順次形成され、その後、上記レジストパターンをマスクにして上記マスク膜がＲＩＥプロセスによりエッチングされ、さらに、上記レジストパターンおよび上記マスク膜をマスクにして、ＲＩＥプロセスにより、上記多結晶シリコン層、上記高誘電体絶縁膜、多結晶シリコン層３、トンネル絶縁膜２が順次エッチングされる。
その結果、制御ゲート電極の一部およびビット線方向に隣接するメモリセル間にはスリット部１６が形成される。スリット部１６により、制御ゲート電極１０、電極間絶縁膜９、浮遊ゲート電極３およびトンネル絶縁膜２の形状が決まる。
次に、図１２（ａ）および図１２（ｂ）に示すように、イオン注入プロセスおよびアニールプロセスを用いて、シリコン基板１の表面にエクステンション１１が形成される。
次に、熱酸化法およびＬＰＣＶＤプロセスを用いて、ゲート部（トンネル絶縁膜２、浮遊ゲート電極３、電極間絶縁膜９、制御ゲート電極１０）の表面（上面、側面）およびシリコン基板１の露出表面上に、シリコン酸化膜１２が形成される。シリコン酸化膜１２の厚さは例えば１０ｎｍである。シリコン酸化膜１２のような絶縁膜は電極側壁絶縁膜（スペーサ）と呼ばれている。
次に、イオン注入プロセスおよびアニールプロセスを再び用いて、シリコン基板１の表面にソース／ドレイン領域１３が形成される。
次に、ＬＰＣＶＤプロセスにより、全面上に層間絶縁膜１４となるＢＰＳＧ（Borophosphosilicate Glass）膜が堆積され、その後、ＣＭＰプロセスにより、制御ゲート電極１０の上面が露出されるまで、上記ＢＰＳＧ膜およびシリコン酸化膜１２が研磨される。
次に、スパッタプロセスにより、全面上にＣｏ膜およびＴｉＮ膜が順次堆積され、その後、ＲＴＡプロセスにより、制御ゲート電極（多結晶シリコン膜）１０の上面において、ＳｉとＣｏとのコバルトシリサイド（ＣｏＳｉ2 ）への反応を生じさせ、続いて、薬液処理により、上記ＴｉＮ膜および未反応のＣｏ膜が除去される。その結果、制御ゲート電極１０の上面上にコバルトシリサイド膜１５が形成される。コバルトシリサイド膜１５以外の金属シリサイド膜を形成しても構わない。このようにして図３（ａ）および３（ｂ）に示したメモリセルが得られる。
その後、配線層の形成工程等の周知の工程が行われ、ＮＡＮＤフラッシュメモリが得られる。
以上述べたように、本実施形態によれば、新規なセル構造を導入することにより、特性劣化を抑制しながら、セルのカップリング比を増大させることができるようになる。カップリング比が増大することにより、電極間絶縁膜９中に発生する電界を小さくでき、その結果として動作電圧は低減される。
（第２の実施形態）
図１３は、本発明の第２の実施形態に係るメモリセルを示す断面図である。図１３は、図３（ｂ）に対応するチャネル幅方向の断面図である。なお、図３（ｂ）と対応する部分には図３（ｂ）と同一符号を付してあり、詳細な説明は省略する。
本実施形態が第１の実施形態と異なる点は、トンネル絶縁膜２と対向する部分のアクティブエリア１AAの側面がほぼフラットな面１８を含むことである。
このような構造は、第１の実施形態の図６の工程において、ダウンフロープロセスの代わりに、ＳｉＯ2 に対してＳｉのエッチングレートが大きくなるエッチャント、例えばＫＯＨを用いたウエットプロセス（ウエットエッチング）により、シリコン基板１を等方的にエッチングすることにより得られる。
これは、ＫＯＨを用いたウエットプロセスの場合、エッチング面が例えば（１１１）面や（１１０）面などの結晶面に依存した傾きを持つからである。シリコン基板１の主面が（１００）面、その方位が＜０１０＞の場合、上記フラットな面の方位は＜１０１＞となる。
上記構造の場合でも、第１の実施形態と同様に、カップリング比が増大するので、電極間絶縁膜９中に発生する電界が低減し、第１の実施形態と同様の効果が得られる。
（第３の実施形態）
図１４は、本発明の第３の実施形態に係るメモリセルを示す断面図である。図１４は、図３（ｂ）に対応するチャネル幅方向の断面図である。なお、図３（ｂ）と対応する部分には図３（ｂ）と同一符号を付してあり、詳細な説明は省略する。
本実施形態が第１の実施形態と異なる点は、チャネル幅方向において、電極間絶縁膜９が、さらに浮遊ゲート電極３の上部側面上にも設けられていることにある。
このような構造は、第１の実施形態の図９の工程において、弗酸溶液による素子分離絶縁膜８のエッチング量を増やし、浮遊ゲート電極３の上部側面を露出させることにより得られる。
上記構造によれば、浮遊ゲート電極３と電極間絶縁膜９との対向面積が第１の実施形態よりも大きくなるので、カップリング比のさらなる増加が図れるようになる。
なお、上記構造を実現するためには、浮遊ゲート電極３の厚さを厚くする必要がある。そのため、露出される浮遊ゲート電極３の上部側面の大きさは、メモリセルの電気特性（セル間の電気的干渉）および図１１のＲＩＥプロセスを考慮して決める必要がある。
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、半導体基板としてシリコン基板を用いた場合について説明したが、他の半導体基板を用いても構わない。例えば、ＳＯＩ基板や、アクティブエリア中にＳｉＧｅ領域を含む半導体基板を用いても構わない。
また、本発明はフラッシュメモリおよびロジック回路を含む半導体装置（混載ＬＳＩ）にも適用できる。
また、上記実施形態では、チャネル幅方向において、アクティブエリア１AAの上面側だけがトンネル絶縁膜よりも寸法が短くなっているが、図１５に示すように、アクティブエリア１AAの全体がトンネル絶縁膜よりも寸法が短くなっていても構わない。
また、図１６に示すように、電極間絶縁膜９は平坦でなくても構わない。また、図１６のように、第１の側壁絶縁膜６がなくても構わない。
また、図１７に示された（特開平０８−３１６３４８号公報、図１４）のような構造において、アクティブエリア１AAと対向する部分のトンネル絶縁膜８３の面積は浮遊ゲート電極８４の上面と対向する部分の電極間絶縁膜８５の面積よりも小さいという特徴を有するが、本発明は以下の点で素子特性上の利点を有する。
一点は、トンネル絶縁膜の耐圧が高いということである。これは、図１７の構造において、アクティブエリア１AAと浮遊ゲート電極８４のエッジはトンネル絶縁膜８３のエッジと同じ位置にあるため、この箇所でリーク電流が生じやすい。
これに対して本発明では、アクティブエリア１AAの端部は浮遊ゲート電極電極３の端部よりも内側に入っているため、この箇所での耐圧が良好なものとなる。もう一点は、本発明により、エッジチャネルの形成が抑制されることである。本発明の構造の場合、チャネルエッジの両側を覆うように浮遊ゲート電極３は存在する。そのため、チャネルエッジ領域に対する浮遊ゲート電極からの電界支配力が強くなる。これにより、エッジチャネルの形成は抑制されることになる。
実施形態をまとめると以下の通りである。
（１）半導体装置は、周囲が素子分離絶縁膜で囲まれたアクティブエリアを含む半導体基板と、前記アクティブエリア上に設けられた不揮発性メモリセルとを具備してなる半導体装置であって、前記不揮発性メモリセルは、前記アクティブエリア上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた電極間絶縁膜とを含み、前記不揮発性メモリセルのチャネル幅方向の断面において、前記アクティブエリアの上面の前記チャネル幅方向の寸法は、前記トンネル絶縁膜の下面の前記チャネル幅方向の寸法よりも短く、かつ、前記アクティブエリアと対向する部分の前記トンネル絶縁膜の面積は、前記浮遊ゲート電極の上面と対向する部分の前記電極間絶縁膜の面積より小さい。
（２） 上記（１）において、前記電極間絶縁膜は、誘電率が６．０以上の絶縁膜である
（３） 上記（２）において、記電極間絶縁膜は、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化チタンおよびシリケートの少なくとも１つを含む単層または多層の絶縁膜である。
（４） 上記（１）〜（３）のいずれか一つにおいて、前記浮遊ゲート電極および前記制御ゲート電極は、多結晶シリコンを含む半導体層である。
（５） 上記（１）〜（４）のいずれか一つにおいて、前記トンネル絶縁膜と対向する部分の前記アクティブエリアは、前記チャネル幅方向の寸法が下に向かって大きくなっている。
（６） 上記（１）〜（５）のいずれか一つにおいて、前記トンネル絶縁膜と対向する部分の前記アクティブエリアの側面は、下に凸の面を含む。
（７） 上記（１）〜（５）のいずれか一つにおいて、前記トンネル絶縁膜と対向する部分の前記アクティブエリアの側面は、ほぼフラットな面を含む。
（８） 上記（１）〜（７）のいずれか一つにおいて、前記アクティブエリアの周囲を囲む前記素子分離絶縁膜は、さらに前記トンネル絶縁膜および前記浮遊ゲート電極の周囲を囲む。
（９） 上記（１）〜（８）のいずれか一つにおいて、前記電極間絶縁膜は、さらに前記浮遊ゲート電極の上部側面上に設けられている。
（10） 上記（１）〜（９）のいずれか一つにおいて、前記浮遊ゲート電極上に設けられた金属シリサイド膜をさらに具備している。
（11） 周囲が素子分離絶縁膜で囲まれたアクティブエリアを含む半導体基板と、前記アクティブエリア上に設けられた不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、前記半導体基板上に、トンネル絶縁膜としての第１の絶縁膜、浮遊ゲート電極としての第１の導電膜を順次形成する工程と、前記第１の導電膜、前記第１の絶縁膜および前記半導体基板をエッチングすることにより、前記半導体基板の表面に、前記アクティブエリアを規定し、かつ、前記浮遊ゲート電極および前記トンネル絶縁膜の前記不揮発性メモリセルのチャネル幅方向の形状を規定する素子分離溝を形成する工程であって、前記チャネル幅方向において、前記アクティブエリアの上面の前記チャネル幅方向の寸法が、前記トンネル絶縁膜の下面の前記チャネル幅方向の寸法よりも短くなるように前記素子分離溝を形成する工程と、前記素子分離溝内に前記素子分離絶縁膜を形成する工程と、前記第１の導電膜上に、電極間絶縁膜としての第２の絶縁膜、制御ゲート電極としての第２の導電膜を順次形成する工程と、前記第２の導電膜、前記第２の絶縁膜、前記第１の導電膜、前記第１の絶縁膜を順次エッチングすることにより、前記制御ゲート電極、前記電極間絶縁膜、前記浮遊ゲート電極および前記トンネル絶縁膜の形状を決定する工程とを有する。
（12） 上記（11）において、前記素子分離溝を形成する工程は、前記第１の導電膜、前記第１の絶縁膜および前記半導体基板を等方的にエッチングする工程と、前記半導体基板を異方的にエッチングする工程とを含む。
（13） 上記（12）において、前記半導体基板を等方的にエッチングする工程は、気相でのエッチングを用いた工程である。
（14） 上記（12）において、前記半導体基板を等方的にエッチングする工程は、溶液によるエッチングを用いた工程である。
（15） 上記（11）〜（14）のいずれか一つにおいて、前記素子分離溝内に前記素子分離絶縁膜を形成する工程は、ＣＶＤプロセスにより第１の素子分離絶縁膜を形成する工程と、塗布法により前記第１の素子分離絶縁膜上に第２の素子分離絶縁膜を形成する工程とを含む。
（16） 上記（15）において、前記第１の素子分離絶縁膜と前記第２の素子分離絶縁膜は同種の絶縁膜である。
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
本発明の第１の実施形態に係るメモリセルを示す平面図。 図１のメモリセルの等価回路図。 図１のＡ−Ａ’断面図およびＢ−Ｂ’断面図。 本発明の第１の実施形態に係るメモリセルの製造方法の工程を示す断面図。 図４に続く本発明の第１の実施形態に係るメモリセルの製造方法の工程を示す断面図。 図５に続く本発明の第１の実施形態に係るメモリセルの製造方法の工程を示す断面図。 図６に続く本発明の第１の実施形態に係るメモリセルの製造方法の工程を示す断面図。 図７に続く本発明の第１の実施形態に係るメモリセルの製造方法の工程を示す断面図。 図８に続く本発明の第１の実施形態に係るメモリセルの製造方法の工程を示す断面図。 図９に続く本発明の第１の実施形態に係るメモリセルの製造方法の工程を示す断面図。 図１０に続く本発明の第１の実施形態に係るメモリセルの製造方法の工程を示す断面図。 図１２に続く本発明の第１の実施形態に係るメモリセルの製造方法の工程を示す断面図。 本発明の第２の実施形態に係るメモリセルを示す断面図。 本発明の第３の実施形態に係るメモリセルを示す断面図。 本発明の他の実施形態に係るメモリセルを示す断面図。 本発明の他の実施形態に係るメモリセルを示す断面図。 従来のメモリセルを示す断面図。 従来のメモリセルを示す断面図。
符号の説明
１…シリコン基板、１AA…アクティブエリア、２…トンネル絶縁膜、３…浮遊ゲート電極、４…ストッパ膜、５…マスク膜、６…熱酸化膜、７…素子分離溝、８…素子分離絶縁膜、９…電極間絶縁膜（電極間絶縁膜）、１０…制御ゲート電極、１１…エクステンション、１２…シリコン酸化膜（電極側壁絶縁膜）、１３…ソース／ドレイン領域、１４…層間絶縁膜、１５…コバルトシリサイド膜、１６…スリット部、１７…下に凸の面、１８…フラットな面。

Claims (5)

  1. 周囲が素子分離絶縁膜で囲まれたアクティブエリアを含む半導体基板と、前記アクティブエリア上に設けられた不揮発性メモリセルとを具備してなる半導体装置であって、
    前記不揮発性メモリセルは、
    前記アクティブエリア上に設けられたトンネル絶縁膜と、
    前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
    前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、
    前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた電極間絶縁膜とを含み、
    前記不揮発性メモリセルのチャネル幅方向の断面において、前記アクティブエリアの上面の前記チャネル幅方向の寸法は、前記トンネル絶縁膜の下面の前記チャネル幅方向の寸法よりも短く、かつ、前記アクティブエリアと対向する部分の前記トンネル絶縁膜の面積は、前記浮遊ゲート電極の上面と対向する部分の前記電極間絶縁膜の面積より小さいことを特徴とする半導体装置。
  2. 前記電極間絶縁膜は、誘電率が６．０以上の絶縁膜であることを特徴とする請求項１に記載の半導体装置。
  3. 前記アクティブエリアの周囲を囲む前記素子分離絶縁膜は、さらに前記トンネル絶縁膜および前記浮遊ゲート電極の周囲を囲むことを特徴とする請求項１または２に記載の半導体装置。
  4. 周囲が素子分離絶縁膜で囲まれたアクティブエリアを含む半導体基板と、前記アクティブエリア上に設けられた不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、
    前記半導体基板上に、トンネル絶縁膜としての第１の絶縁膜、浮遊ゲート電極としての第１の導電膜を順次形成する工程と、
    前記第１の導電膜、前記第１の絶縁膜および前記半導体基板をエッチングすることにより、前記半導体基板の表面に、前記アクティブエリアを規定し、かつ、前記浮遊ゲート電極および前記トンネル絶縁膜の前記不揮発性メモリセルのチャネル幅方向の形状を規定する素子分離溝を形成する工程であって、前記チャネル幅方向において、前記アクティブエリアの上面の前記チャネル幅方向の寸法が、前記トンネル絶縁膜の下面の前記チャネル幅方向の寸法よりも短くなるように前記素子分離溝を形成する工程と、
    前記素子分離溝内に前記素子分離絶縁膜を形成する工程と、
    前記第１の導電膜上に、電極間絶縁膜としての第２の絶縁膜、制御ゲート電極としての第２の導電膜を順次形成する工程と、
    前記第２の導電膜、前記第２の絶縁膜、前記第１の導電膜、前記第１の絶縁膜を順次エッチングすることにより、前記制御ゲート電極、前記電極間絶縁膜、前記浮遊ゲート電極および前記トンネル絶縁膜の形状を決定する工程と
    を有することを特徴とする半導体装置の製造方法。
  5. 前記素子分離溝を形成する工程は、前記第１の導電膜、前記第１の絶縁膜および前記半導体基板を等方的にエッチングする工程と、前記半導体基板を異方的にエッチングする工程とを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
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