WO2006134706A1 - アクティブマトリクス型表示装置 - Google Patents

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WO2006134706A1
WO2006134706A1 PCT/JP2006/307066 JP2006307066W WO2006134706A1 WO 2006134706 A1 WO2006134706 A1 WO 2006134706A1 JP 2006307066 W JP2006307066 W JP 2006307066W WO 2006134706 A1 WO2006134706 A1 WO 2006134706A1
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circuit
signal
display device
setup
control signal
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PCT/JP2006/307066
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French (fr)
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Masakazu Satoh
Tomoyuki Nagai
Kazuhiro Maeda
Tamotsu Sakai
Shuji Nishi
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Sharp Kabushiki Kaisha
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Publication date
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    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Definitions

  • the present invention relates to a display device, and more particularly, to an active matrix display device such as a liquid crystal display device or an electoluminescence display device.
  • An active matrix display device is known as a display device having display elements arranged two-dimensionally.
  • scanning signal lines and data signal lines are provided in a grid pattern on a transparent insulating substrate, switching elements are located near the intersections of the two types of signal lines, and pixels are located in the grid area It is configured by providing electrodes.
  • the switching element for example, a TFT (Thin Film Transistor) element or a MIM (MetaHnsulator-Metal) element is used.
  • the pixel electrode and the switching element are connected one-to-one, and both are associated with a single display element.
  • a display element driving circuit In order to display a screen on a display panel, a display element driving circuit, a timing signal generation circuit, a potential generation circuit, and the like are required as peripheral circuits of the display panel.
  • a peripheral circuit In a display device incorporated in a large electronic device (for example, a large screen television), a peripheral circuit is mainly provided on a printed circuit board different from the display panel.
  • COG Chip On Glass
  • COG Chip On Glass
  • the display device may be provided with a function for setting an operation condition of the display panel (hereinafter referred to as a panel setup function).
  • the display device is provided with a function of adjusting the potential applied to the display element, for example. If a display device having such a panel setup function is used, the image quality of the display screen and the power consumption of the display device can be suitably controlled.
  • a display panel of an active matrix display device includes a display element including a switching element Is manufactured using a process technology capable of forming Therefore, when manufacturing a display panel, a circuit that supports the panel setup function (hereinafter referred to as a setup circuit) can be formed on the display panel together with the display element.
  • a setup circuit a circuit that supports the panel setup function
  • the setup circuit can also be formed on the display panel with the TFT element.
  • FIG. 7 is a block diagram showing a configuration of a conventional liquid crystal display device having a setup function.
  • the liquid crystal display device 90 shown in FIG. 7 includes b set-up circuits 96.
  • the setup circuit 96 is formed with TFT elements on the liquid crystal panel 91 together with the display elements in the pixel array 12.
  • a display data signal or the like is supplied from the outside of the liquid crystal display device 90 to the scanning signal line driving circuit 13 and the data signal line driving circuit 14.
  • m setup control signals 97 are supplied to the setup circuit 96 via the setup terminal 95.
  • Patent Document 1 a thin film transistor is used on an insulating substrate, and a first level conversion unit that boosts a low-voltage display data signal that is serially input, a serial / parallel conversion unit, and a normal data signal. It is disclosed to form a second level conversion means for stepping down the voltage.
  • Patent Document 2 discloses that a pixel portion is formed by using a thin film transistor on an insulating substrate and a frame memory is integrally formed on the substrate.
  • Patent Document 3 discloses that in a driving device of a liquid crystal display device, information indicating designated on-timing or off-timing is retained, and the switching element is turned on / off in accordance with the retained information.
  • Patent Document 4 discloses that when a waveform of a drive signal applied to a liquid crystal panel is set or changed based on a waveform information signal, the waveform information signal is transferred in a serialized state! Speak.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2004-4242
  • Patent Document 2 Japanese Unexamined Patent Publication No. 2004-138918
  • Patent Document 3 Japanese Patent Laid-Open No. 8-95000
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2000-28998
  • the conventional display device has a problem that when a large number of setup circuits are formed on the display panel, the mounting becomes difficult and the cost increases.
  • the liquid crystal display device 90 shown in FIG. 7 in order to supply the setup control signal 97 to the setup circuit 96, it is necessary to provide a dedicated semiconductor chip outside the liquid crystal display device 90. Therefore, it is necessary to add a chip mounting process to the manufacturing process of the liquid crystal display device 90, and the manufacturing cost of the liquid crystal display device 90 is increased by the cost of the semiconductor chip itself and the cost of the chip mounting process. Further, in the liquid crystal panel 91, the places where the terminals can be installed are limited. For this reason, when the number of terminals increases, it becomes necessary to reduce the pitch between the terminals, which makes mounting difficult.
  • an object of the present invention is to provide an active matrix display device having a panel setup function, easy to mount and low cost.
  • a first aspect of the present invention is an active matrix display device having a setup function
  • a setup circuit which is formed on the display panel together with the display element and which changes the state of a signal flowing through the display panel according to the second control signal.
  • a second aspect of the present invention is the first aspect of the present invention
  • a peripheral circuit formed on the display panel together with the display element, wherein the setup circuit changes a state of an input signal or an output signal of the peripheral circuit according to the second control signal.
  • a third aspect of the present invention provides, in the first aspect of the present invention,
  • the set-up circuit indicates the state of the input signal or output signal of the peripheral circuit. It is characterized in that it is changed according to the second control signal.
  • a fourth aspect of the present invention is the first aspect of the present invention.
  • a timing signal generation circuit for generating a predetermined timing signal
  • a drive circuit for driving the display element based on the timing signal wherein the setup circuit changes an output timing of the timing signal in accordance with the second control signal.
  • the set-up circuit changes the offset operation potential in accordance with the second control signal.
  • a sixth aspect of the present invention provides, in the first aspect of the present invention,
  • a gradation potential generating circuit for generating a gradation potential based on a given reference potential; and a drive circuit for driving the display element based on the gradation potential; and the setup circuit includes the reference potential as the first potential. It is characterized by changing according to the control signal of 2.
  • a seventh aspect of the present invention is the first aspect of the present invention.
  • a reference potential generation circuit for generating a predetermined reference potential
  • a level shifter for converting a potential of a signal input from the outside of the device based on the reference potential
  • the set-up circuit changes the reference potential according to the second control signal.
  • An eighth aspect of the present invention is the first aspect of the present invention.
  • the set-up circuit changes an operation condition of the sensor unit according to the second control signal.
  • the first control signal is sent from the outside of the device by one clock signal line and one data signal. It is characterized by being input using a line and one enable signal line.
  • a tenth aspect of the present invention is the first aspect of the present invention.
  • the switching element is formed of a thin film transistor.
  • the serial-parallel conversion circuit and the setup circuit are provided on the panel, a dedicated semiconductor chip is provided outside the panel in order to supply the setup control signal. There is no need to provide. Therefore, it is possible to keep the manufacturing cost of the display device low without adding a chip mounting process to the display device manufacturing process.
  • the first control signal can be input using a small number of terminals, it is possible to easily perform mounting without having to narrow the pitch between the terminals in order to input the first control signal.
  • the second aspect of the present invention it is possible to change the state of the input signal or output signal of the peripheral circuit formed on the display panel together with the display element.
  • the state of the input signal or output signal of the peripheral circuit incorporated in the semiconductor chip mounted on the surface of the display panel can be changed.
  • the display element can be driven at a suitable timing.
  • the image quality of the display screen can be suitably controlled.
  • the value of the output signal of the level shifter can be suitably controlled.
  • the sensing function of the sensor section can be suitably controlled.
  • the first control signal can be input using a small number of signal lines.
  • FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to an embodiment of the present invention.
  • 2 is a block diagram showing a detailed configuration of a serial interface circuit of the liquid crystal display device shown in FIG.
  • FIG. 3 is a timing chart of the serial interface circuit of the liquid crystal display device shown in FIG.
  • FIG. 4 is a block diagram showing a detailed configuration of the liquid crystal display device shown in FIG.
  • FIG. 5 is a block diagram showing a detailed configuration of a setup circuit provided in the gradation potential generation circuit of the liquid crystal display device shown in FIG.
  • FIG. 6 is a circuit diagram of a high-side reference potential adjustment circuit of the liquid crystal display device shown in FIG.
  • FIG. 7 is a block diagram showing a configuration of a conventional liquid crystal display device.
  • FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to an embodiment of the present invention.
  • a liquid crystal display device 10 shown in FIG. 1 is an active matrix display device in which an active matrix liquid crystal panel and a drive circuit thereof are integrally formed.
  • the liquid crystal display device 10 includes a liquid crystal panel 11, a pixel array 12, a scanning signal line drive circuit 13, a data signal line drive circuit 14, a setup terminal 15, a setup circuit 16, and a serial interface circuit 20.
  • a plurality of display elements are formed in a matrix.
  • the display element includes a switching element formed of a TFT element, and constitutes the pixel array 12 as a whole.
  • the scanning signal line driving circuit 13 selects one row of display elements from the pixel array 12.
  • the data signal line driving circuit 14 writes data to the display elements for one row selected by the scanning signal line driving circuit 13.
  • the scanning signal line driving circuit 13 and the data signal line driving circuit 14 are built in a semiconductor chip mounted on the surface of the liquid crystal panel 11 by the COG method. Alternatively, all or part of the scanning signal line driving circuit 13 and the data signal line driving circuit 14 may be formed on the liquid crystal panel 11 with TFT elements.
  • the liquid crystal display device 10 includes a set-up circuits 16.
  • the setup circuit 16 is formed with TFT elements on the liquid crystal panel 11 together with the display elements in the pixel array 12.
  • the setup circuit 16 sets the operating conditions of the liquid crystal panel 11 according to the given control signal. Specifically, the setup circuit 16 changes the state (potential, timing, etc.) of the signal flowing through the liquid crystal panel 11 in accordance with the supplied control signal.
  • n control signals are given to a set-up circuits 16.
  • the setup terminal 15 includes three terminals (a clock signal terminal, a data signal terminal, and an enable signal terminal).
  • the external power of the LCD 10 is also the clock signal terminal.
  • the clock signal CLK is input via the data signal
  • the data signal DATA is input via the data signal terminal
  • the enable signal ENB is input via the enable signal terminal.
  • the serial interface circuit 20 is provided between the setup terminal 15 and the setup circuit 16.
  • the serial interface circuit 20 performs serial / parallel conversion (serial / parallel conversion) on the setup control signal 17 input in series from the outside of the liquid crystal display device 10, and outputs the n signals after conversion to the setup circuit 16. Output in parallel.
  • the setup circuit 16 changes the state of the signal flowing through the liquid crystal panel 11 in accordance with the setup control signal output in parallel from the serial interface circuit 20.
  • FIG. 2 is a block diagram showing a detailed configuration of the serial interface circuit 20.
  • FIG. 3 is a timing chart of the serial interface circuit 20. Details of the serial interface circuit 20 will be described with reference to FIG. 2 and FIG.
  • the serial interface circuit 20 includes one input buffer 21, n flip-flops 22, n level shifters 23, n latches 24, and n output buffers. Coverage 25 is included.
  • the n flip-flops 22 are connected in cascade and constitute an n-stage shift register.
  • the level shifter 23, the latch 24, and the output buffer 25 are provided corresponding to each stage of the shift register.
  • Three signals (clock signal CLK, data signal DATA, and enable signal ENB) are input to serial interface circuit 20 via setup terminal 15.
  • the data signal DATA is a setup control signal supplied to the setup circuit 16.
  • the clock signal CLK is a signal indicating the timing at which the data signal DATA changes
  • the enable signal ENB is a signal indicating the input start timing of the data signal DATA.
  • These three signals change with the first voltage amplitude (low voltage amplitude; eg, 3V amplitude).
  • the input buffer 21 is a signal that changes the clock signal CLK and the enable signal ENB with a second voltage amplitude (high voltage amplitude; eg, 8V amplitude), respectively (hereinafter, the clock signal C LKh and the enable signal).
  • the enable signal ENBh is input to the data input terminal of flip-flop 22 in the first stage.
  • the output signal of the previous flip-flop 22 is input to the data input terminal of the flip-flop 22 in the second and subsequent stages.
  • the clock signal CLKh is input to the clock terminals of the first stage power and the nth stage flip-flop 22.
  • First stage force The nth stage flip-flop 22 internally stores the output signal (or enable signal ENBh) of the previous stage flip-flop 22 when the clock signal CLKh changes.
  • the output signal of the flip-flop 22 is referred to as sampling signals SMPl to SMPn.
  • the n flip-flops 22 shift the sampling signals SMPl to SMPn bit by bit when the clock signal CLK changes. Therefore, as shown in FIG. 3, the sampling signals SMPl to SMPn are activated in the order of SMP1, SMP2,..., SMPn (high level in FIG. 3) each time the clock signal changes.
  • the level shifter 23 corresponding to the flip-flop 22 in the i-th stage (i is an integer between 1 and n) has a data signal DATA that changes with the first voltage amplitude and a support that changes with the second voltage amplitude. Sampling signal SMPi is input. The level shifter 23 shifts the level of the data signal DATA that changes with the first voltage amplitude to a signal that changes with the second voltage amplitude while the sampling signal SM Pi is in the active state.
  • a latch 24 is provided at the next stage of the level shifter 23, and an output buffer 25 is provided at the next stage of the latch 24.
  • the latch 24 holds the signal level-shifted by the level shifter 23.
  • the output buffer 25 outputs the signal held in the latch 24 to the setup circuit 16.
  • the data signal DATA has a value D1 when the sampling signal SMP1 is in an active state, and thereafter has a value D2, a value D3,..., A value Dn each time the clock signal CLK changes.
  • the latch 24 corresponding to the i-th flip-flop 22 holds the data signal DATA level-shifted while the sampling signal SMPi is in the active state. Therefore, after the sampling signal SMPi changes to the inactive state, the value Di is output from the output buffer 25 corresponding to the i-th flip-flop 22 (see FIG. 3).
  • FIG. 4 is a block diagram showing a detailed configuration of the liquid crystal display device 10.
  • an n-bit RAM 30 is provided in the next stage of the serial interface circuit 20.
  • the RAM 30 is formed of TFT elements on the liquid crystal panel 11 together with the display elements in the pixel array 12.
  • the RAM 30 stores n signals output in parallel from the serial interface circuit 20 at a predetermined timing (for example, when all n signals are gathered).
  • the liquid crystal panel 11 includes a reference potential generation circuit 31, a timing signal generation circuit 32, as peripheral circuits.
  • a level shifter 33, a common electrode drive circuit 34, a DCZDC conversion circuit 35, a light sensor unit 36, and a gradation potential generation circuit 37 are provided.
  • These peripheral circuits are formed on the liquid crystal panel 11 with TFT elements. Alternatively, all or part of these peripheral circuits may be built in a semiconductor chip mounted on the surface of the liquid crystal panel 11.
  • the data signal line drive circuit 14 the reference potential generation circuit 31, the timing signal generation circuit 32, the photosensor unit 36, and the gradation potential generation circuit 37 are shown in FIG. Is provided (not shown in FIG. 4).
  • the peripheral circuit having the setup circuit 16 receives as many RAM30 output signals as necessary.
  • the reference potential generation circuit 31 generates a reference potential Vbias referred to by the level shifter 33.
  • the level shifter 33 Based on the reference potential Vbias generated by the reference potential generation circuit 31, the level shifter 33 converts the potential of a signal (such as a display data signal) to which the external force of the liquid crystal display device 10 is input into the potential used on the liquid crystal panel 11. shift. More specifically, the level shifter 33 outputs a high level (e.g., 8V) signal when the potential of the input signal is equal to or higher than the reference potential Vbias, and a low level (e.g., OV) otherwise. Output a signal.
  • a high level e.g. 8V
  • the setup circuit provided in the reference potential generation circuit 31 changes the reference potential Vbias according to the output signal of the RAM 30 (that is, according to the setup control signal output in parallel from the serial interface circuit 20). Let Thereby, the value of the output signal of the level shifter 33 can be suitably controlled.
  • the timing signal generation circuit 32 generates timing signals (start pulse, clock signal, etc.) supplied to the scanning signal line drive circuit 13 and the data signal line drive circuit 14.
  • the scanning signal line drive circuit 13 and the data signal line drive circuit 14 Based on the timing signal generated in the path 32, the display elements in the pixel array 12 are driven.
  • the setup circuit provided in the timing signal generation circuit 32 changes the output timing of the timing signal according to the output signal of the RAM 30. For example, this setup circuit moves the output timing of the timing signal back and forth several clock cycles before and after the standard timing in units of 1Z4 clock cycles according to the output signal of RAM30. As a result, the display elements in the pixel array 12 can be driven at a suitable timing.
  • a common electrode is provided so as to face the pixel electrode constituting the display element.
  • the common electrode drive circuit 34 applies a predetermined potential to the common electrode.
  • the DCZDC conversion circuit 35 converts the potential supplied with the external force of the liquid crystal display device 10 into a potential required for the liquid crystal display device 10.
  • the common electrode drive circuit 34 and the DCZDC conversion circuit 35 are not provided with a setup circuit, but these two peripheral circuits may be provided with a setup circuit.
  • the optical sensor unit 36 outputs a signal that changes in multiple steps according to the illuminance of the incident light.
  • a setup circuit provided in the optical sensor unit 36 changes the operating conditions of the optical sensor unit 36 in accordance with the output signal of the RAM 30.
  • this setup circuit is an inverter provided at the output stage of a comparator that can select one bias potential from a plurality of bias potentials supplied with external force in accordance with the output signal of RAM30.
  • the threshold value may be changed, or the range of illuminance to be determined may be changed. Thereby, the sensing function by the optical sensor unit 36 can be suitably controlled.
  • the gradation potential generation circuit 37 generates a gradation potential supplied to the data signal line drive circuit 14 based on the supplied reference potential.
  • the data signal line driving circuit 14 drives the display elements in the pixel array 12 based on the gradation potential generated by the gradation potential generation circuit 37.
  • the setup circuit provided in the gradation potential generation circuit 37 changes the reference potential according to the output signal of the RAM 30. Thereby, the gradation potential can be suitably controlled, and the image quality of the display screen can be suitably controlled.
  • the setup circuit provided in the data signal line drive circuit 14 is an output signal of the RAM 30. In response to this, the offset potential of the video buffer is changed. As a result, the image quality of the display screen can be suitably controlled.
  • FIG. 5 is a block diagram showing a detailed configuration of a setup circuit provided in the gradation potential generation circuit 37.
  • the setup circuit 40 shown in FIG. 5 includes decoders 41 and 43, a high-side reference potential adjustment circuit 42, and a low-side reference potential adjustment circuit 44.
  • the setup circuit 40 changes the high-side reference potential Vref—H and the low-side reference potential Vref—L supplied to the gradation potential generation circuit 37 in 16 ways.
  • the decoder 41 decodes the four signals output from the RAM 30, and outputs 16 decoded signals SHO to SHF. Any one of the decode signals SHO to SHF is activated (here, low level), and the others are deactivated (here, high level).
  • FIG. 6 is a circuit diagram of the high-side reference potential adjustment circuit 42.
  • the high-side reference potential adjustment circuit 42 receives the first potential VH1, the second potential VH2 higher than the first potential VH1, and the decode signals SHO to SHF output from the decoder 41.
  • the high-side reference potential adjustment circuit 42 includes 15 resistors connected in series between the first potential VH1 and the second potential VH2. These resistors form a resistance divider circuit. This resistor divider circuit generates 16 potentials VO to VF that are equal to or higher than the first potential VH1 and equal to or lower than the second potential VH2.
  • the high-side reference potential adjustment circuit 42 includes 16 switches that are turned on and off by decode signals SHO to SHF. One end of each switch is connected to a contact having potentials VO to VF, and the other end is connected to a common output terminal. As described above, since any one of the decoding signals SHO to SHF is activated, the potential Vref ⁇ H of the output terminal of the high-side reference potential adjustment circuit 42 is any of the potentials VO to VF. .
  • the potential Vref—H generated by the high-side reference potential adjustment circuit 42 is used as the high-side reference potential in the gradation potential generation circuit 37.
  • the decoder 43 and the low-side reference potential adjustment circuit 44 have the same configurations as the decoder 41 and the high-side reference potential adjustment circuit 42, respectively. However, potentials VL1 and VL2 different from those of the high-side reference potential adjustment circuit 42 are input to the low-side reference potential adjustment circuit 44 as the first and second potentials. Potential Vref generated by the low-side reference potential adjustment circuit 44 —L is used as a low-side reference potential in the gradation potential generation circuit 37.
  • the decoder 41 and the node-side reference potential adjustment circuit 42 change the node-side reference potential Vref ⁇ H of the gradation potential generation circuit 37 into 16 patterns according to the output signal of the RAM 30.
  • the decoder 43 and the low-side reference potential adjustment circuit 44 change the low-side reference potential Vref ⁇ L of the gradation potential generation circuit 37 in 16 ways according to the output signal of the RAM 30.
  • the force S described for the setup circuit provided in the gradation potential generation circuit 37 and other setup circuits can be configured in the same manner.
  • the liquid crystal panel 11 may be provided with a RAM 30.
  • a circuit for holding an output signal may be added to the serial interface circuit 20.
  • the liquid crystal display device 10 includes a sensor unit (for example, a touch panel, a fingerprint sensor, or a temperature sensor) other than the optical sensor unit 36, and the setup circuit 16 determines the operation condition of the sensor unit according to the output signal of the RAM 30. May be changed.
  • the setup circuit 16 is an arbitrary peripheral circuit formed on the liquid crystal panel 11 together with the display elements in the pixel array 12, or an arbitrary peripheral circuit built in a semiconductor chip mounted on the surface of the liquid crystal panel 11. Regarding the circuit, the state of the input signal or the output signal may be changed.
  • the liquid crystal display device 10 includes the serial interface circuit 20 and the setup circuit 16 that are formed of TFT elements on the liquid crystal panel 11.
  • the serial interface circuit 20 performs serial-parallel conversion of the setup control signal 17 input in series via the setup terminal 15.
  • the setup circuit 16 changes the state of the signal flowing through the liquid crystal panel 11 according to the signal output in parallel from the serial interface circuit 20. As a result, the potential or timing of the input signal or the output signal is changed for the peripheral circuit formed on the liquid crystal panel 11 or the peripheral circuit built in the semiconductor chip mounted on the surface of the liquid crystal panel 11.
  • the serial interface circuit 20 and the setup circuit 16 are provided on the liquid crystal panel 11. There is no need to provide a dedicated semiconductor chip outside the device for supplying the battery. Therefore, the manufacturing cost of the liquid crystal display device 10 can be kept low without the need for adding a chip mounting process to the manufacturing process of the liquid crystal display device 10. .
  • the setup control signal 17 can be input using the three setup terminals 15, there is no need to reduce the pitch between the terminals in order to input the setup control signal. It can be done easily. Thus, an active matrix display device having a panel setup function, easy to mount and low cost can be obtained.
  • an active matrix display device has been described so far as a liquid crystal display device
  • an electoluminescence display device having a panel setup function can be configured in a similar manner.
  • the active matrix display device of the present invention has a series-parallel conversion circuit and a setup circuit formed on a display panel. Therefore, the active matrix display device has a setup function and is easy to mount and inexpensive. Have For this reason, it can be used for a liquid crystal display device, an electoluminous luminescence display device, and the like.

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Abstract

　セットアップ機能を有し、実装が容易で低コストのアクティブマトリクス型表示装置を提供する。液晶パネル１１上にＴＦＴ素子でシリアルインターフェイス回路２０とセットアップ回路１６を形成する。シリアルインターフェイス回路２０は、セットアップ用端子１５を経由して直列に入力されたセットアップ用制御信号１７をシリアル－パラレル変換する。セットアップ回路１６は、シリアルインターフェイス回路２０から並列に出力された信号に応じて、液晶パネル１１を流れる信号の状態を変化させる。これにより、液晶パネル１１上に形成された周辺回路や、液晶パネル１１の表面に実装された半導体チップに内蔵された周辺回路の入力信号または出力信号の電位やタイミングなどを変化させる。                                                                                 

Description

明 細 書
アクティブマトリクス型表示装置
技術分野
[0001] 本発明は、表示装置に関し、特に、液晶表示装置やエレクト口ルミネッセンス表示 装置などのアクティブマトリクス型表示装置に関する。
背景技術
[0002] 2次元状に配置された表示素子を有する表示装置として、アクティブマトリクス型表 示装置が知られている。アクティブマトリクス型表示装置の表示パネルは、透明絶縁 基板上に走査信号線とデータ信号線とを格子状に設け、 2種類の信号線の交点近 傍にスイッチング素子を、格子の目の部分に画素電極を設けることにより構成される。 スイッチング素子には、例えば、 TFT (Thin Film Transistor :薄膜トランジスタ）素子 や、 MIM (MetaHnsulator-Metal：金属 絶縁体 金属）素子などが使用される。 画素電極とスイッチング素子とは 1対 1に接続され、両者は合わせて 1個の表示素子 に対応づけられる。
[0003] 一般に、表示パネルに画面を表示させるためには、表示パネルの周辺回路として、 表示素子の駆動回路や、タイミング信号生成回路や、電位生成回路などが必要とさ れる。大型の電子機器 (例えば、大画面テレビ）に内蔵される表示装置では、周辺回 路は、主として、表示パネルとは別のプリント基板上に設けられる。一方、中小型の電 子機器 (例えば、携帯電話）に内蔵される表示装置では、機器の小型化のために、 周辺回路を内蔵した半導体チップを表示パネルの表面に実装する COG (Chip On Glass )方式などが用いられることがある。
[0004] また、表示装置には、表示パネルの動作条件を設定する機能（以下、パネルセット アップ機能という）が設けられることがある。表示装置には、例えば、表示素子に印加 する電位を調整する機能が設けられる。このようなパネルセットアップ機能を有する表 示装置を用いれば、表示画面の画質や表示装置の消費電力などを好適に制御する ことができる。
[0005] アクティブマトリクス型表示装置の表示パネルは、スイッチング素子を含む表示素子 を形成できるプロセス技術を用いて製造される。したがって、表示パネルを製造する ときに、パネルセットアップ機能をサポートする回路（以下、セットアップ回路という）を 表示素子と共に表示パネル上に形成することができる。例えば、表示素子を TFT素 子で形成する場合には、セットアップ回路も表示パネル上に TFT素子で形成するこ とがでさる。
[0006] 図 7は、セットアップ機能を有する従来の液晶表示装置の構成を示すブロック図で ある。図 7に示す液晶表示装置 90は、 b個のセットアップ回路 96を備えている。セット アップ回路 96は、画素アレイ 12内の表示素子と共に、液晶パネル 91上に TFT素子 で形成される。液晶表示装置 90の外部からは、走査信号線駆動回路 13およびデー タ信号線駆動回路 14に対して、表示データ信号などが供給される。これに加えて、 セットアップ用端子 95を経由して、セットアップ回路 96に対して、 m個のセットアップ 用制御信号 97が供給される。
[0007] なお、本願発明に関連する発明は、以下の文献に開示されている。特許文献 1に は、絶縁基板上に薄膜トランジスタを用いて、シリアル入力される低電圧の表示デー タ信号を昇圧する第 1のレベル変換手段と、シリアル パラレル変換手段と、ノ ラレ ルのデータ信号を降圧する第 2のレベル変換手段とを形成することが開示されている 。特許文献 2には、絶縁基板上に薄膜トランジスタを用いて画素部を形成し、その基 板上にフレームメモリを一体形成することが開示されている。特許文献 3には、液晶 表示装置の駆動装置にお 、て、指定されたオンタイミングあるいはオフタイミングを表 す情報を保持し、保持した情報に従ってスイッチング素子をオンおよびオフさせること が開示されている。特許文献 4には、液晶パネルに印加する駆動信号の波形を波形 情報信号に基づき設定、変更する場合に、波形情報信号をシリアル化した状態で転 送することが開示されて！ヽる。
特許文献 1 :日本国特開 2004— 4242号公報
特許文献 2 :日本国特開 2004— 138918号公報
特許文献 3 :日本国特開平 8— 95000号公報
特許文献 4:日本国特開 2000— 28998号公報
発明の開示 発明が解決しょうとする課題
[0008] 従来の表示装置には、表示パネル上に多数のセットアップ回路を形成する場合に 、実装が困難になり、コストが高くなるという問題がある。例えば、図 7に示す液晶表示 装置 90では、セットアップ回路 96にセットアップ用制御信号 97を供給するために、 液晶表示装置 90の外部に専用の半導体チップを設ける必要がある。このため、液晶 表示装置 90の製造工程にチップ実装工程を追加する必要が生じ、半導体チップ自 身のコストとチップ実装工程のコストの分だけ、液晶表示装置 90の製造コストが高く なる。また、液晶パネル 91では、端子を設置可能な場所も限られている。このため、 端子の数が増えると、端子間のピッチを狭める必要が生じ、実装が困難になる。
[0009] それ故に、本発明は、パネルセットアップ機能を有し、実装が容易で低コストのァク ティブマトリクス型表示装置を提供することを目的とする。
課題を解決するための手段
[0010] 本発明の第 1の局面は、セットアップ機能を有するアクティブマトリクス型表示装置 であって、
個別にスイッチング素子を有する複数の表示素子が形成された表示パネルと、 前記表示素子と共に前記表示パネル上に形成され、装置の外部から直列に入力さ れた第 1の制御信号を直並列変換し、第 2の制御信号として出力する直並列変換回 路と、
前記表示素子と共に前記表示パネル上に形成され、前記表示パネルを流れる信 号の状態を前記第 2の制御信号に応じて変化させるセットアップ回路とを備える。
[0011] 本発明の第 2の局面は、本発明の第 1の局面において、
前記表示素子と共に前記表示パネル上に形成された周辺回路をさらに備え、 前記セットアップ回路は、前記周辺回路の入力信号または出力信号の状態を前記 第 2の制御信号に応じて変化させることを特徴とする。
[0012] 本発明の第 3の局面は、本発明の第 1の局面において、
前記表示パネルの表面に実装された半導体チップに内蔵された周辺回路をさらに 備え、
前記セットアップ回路は、前記周辺回路の入力信号または出力信号の状態を前記 第 2の制御信号に応じて変化させることを特徴とする。
[0013] 本発明の第 4の局面は、本発明の第 1の局面において、
所定のタイミング信号を生成するタイミング信号生成回路と、
前記タイミング信号に基づき前記表示素子を駆動する駆動回路とをさらに備え、 前記セットアップ回路は、前記タイミング信号の出力タイミングを前記第 2の制御信 号に応じて変化させることを特徴とする。
[0014] 本発明の第 5の局面は、本発明の第 1の局面において、
与えられたオフセット動作用電位に基づき前記表示素子を駆動する駆動回路をさ らに備え、
前記セットアップ回路は、前記オフセット動作用電位を前記第 2の制御信号に応じ て変化させることを特徴とする。
[0015] 本発明の第 6の局面は、本発明の第 1の局面において、
与えられた基準電位に基づき階調電位を生成する階調電位生成回路と、 前記階調電位に基づき前記表示素子を駆動する駆動回路とをさらに備え、 前記セットアップ回路は、前記基準電位を前記第 2の制御信号に応じて変化させる ことを特徴とする。
[0016] 本発明の第 7の局面は、本発明の第 1の局面において、
所定の基準電位を生成する基準電位生成回路と、
前記基準電位に基づき、装置の外部から入力された信号の電位を変換するレベル シフタとをさらに備え、
前記セットアップ回路は、前記基準電位を前記第 2の制御信号に応じて変化させる ことを特徴とする。
[0017] 本発明の第 8の局面は、本発明の第 1の局面において、
所定の物理量を測定するセンサ部をさらに備え、
前記セットアップ回路は、前記センサ部の動作条件を前記第 2の制御信号に応じて 変化させることを特徴とする。
[0018] 本発明の第 9の局面は、本発明の第 1の局面において、
前記第 1の制御信号は、装置の外部から、 1本のクロック信号線と 1本のデータ信号 線と 1本のイネ一ブル信号線とを用いて入力されることを特徴とする。
[0019] 本発明の第 10の局面は、本発明の第 1の局面において、
前記スイッチング素子が薄膜トランジスタで形成されていることを特徴とする。
発明の効果
[0020] 本発明の第 1の局面によれば、パネル上に直並列変換回路およびセットアップ回 路を備えているため、セットアップ用制御信号を供給するために、パネルの外部に専 用の半導体チップを設ける必要がない。したがって、表示装置の製造工程にチップ 実装工程を追加する必要がなぐ表示装置の製造コストを低く抑えることができる。ま た、少数の端子を用いて第 1の制御信号を入力できるので、第 1の制御信号を入力 するために端子間のピッチを狭める必要がなぐ実装を容易に行うことができる。
[0021] 本発明の第 2の局面によれば、表示素子と共に表示パネル上に形成された周辺回 路の入力信号または出力信号の状態を変化させることができる。
[0022] 本発明の第 3の局面によれば、表示パネルの表面に実装された半導体チップに内 蔵された周辺回路の入力信号または出力信号の状態を変化させることができる。
[0023] 本発明の第 4の局面によれば、表示素子を好適なタイミングで駆動することができる
[0024] 本発明の第 5または第 6の局面によれば、表示画面の画質を好適に制御することが できる。
[0025] 本発明の第 7の局面によれば、レベルシフタの出力信号の値を好適に制御すること ができる。
[0026] 本発明の第 8の局面によれば、センサ部によるセンシング機能を好適に制御するこ とがでさる。
[0027] 本発明の第 9の局面によれば、少数の信号線を用いて、第 1の制御信号を入力す ることがでさる。
[0028] 本発明の第 10の局面によれば、実装が容易で低コストの液晶表示装置を得ること ができる。
図面の簡単な説明
[0029] [図 1]本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。 [図 2]図 1に示す液晶表示装置のシリアルインターフェイス回路の詳細な構成を示す ブロック図である。
[図 3]図 1に示す液晶表示装置のシリアルインターフェイス回路のタイミングチャートで ある。
[図 4]図 1に示す液晶表示装置の詳細な構成を示すブロック図である。
圆 5]図 1に示す液晶表示装置の階調電位生成回路に設けられるセットアップ回路の 詳細な構成を示すブロック図である。
圆 6]図 1に示す液晶表示装置のハイ側基準電位調整回路の回路図である。
[図 7]従来の液晶表示装置の構成を示すブロック図である。
符号の説明
lO- 揿 ta表示装置
l l- ··液晶パネル
12· ··画素アレイ
13· ··走査信号線駆動回路
14· ··データ信号線駆動回路
15· ··セットアップ用端子
16、 40· ··セットアップ回路
17· · ·セットアップ用制御信号
20· · ·シリアルインターフェイス回路
21· ··入力バッファ
22· "フリップフロップ
23· · ·レベルシフタ
24· · ·ラッチ
25· ··出力バッファ
30· ••RAM
31· ··基準電位生成回路
32· ··タイミング信号生成回路
33· · ·レベルシフタ 34· ··共通電極駆動回路
35- DCZDC変換回路
36· ··光センサ部
37· ··階調電位生成回路
発明を実施するための最良の形態
[0031] 図 1は、本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。
図 1に示す液晶表示装置 10は、アクティブマトリクス型の液晶パネルとその駆動回路 とが一体に形成された、アクティブマトリクス型表示装置である。液晶表示装置 10は、 液晶パネル 11、画素アレイ 12、走査信号線駆動回路 13、データ信号線駆動回路 1 4、セットアップ用端子 15、セットアップ回路 16、および、シリアルインターフェイス回 路 20を備えている。
[0032] 液晶パネル 11には、複数の表示素子 (文字 Pを付した矩形で示す）がマトリクス状 に形成されている。表示素子は、 TFT素子で形成されたスイッチング素子を有し、全 体で画素アレイ 12を構成する。走査信号線駆動回路 13は、画素アレイ 12の中から 1 行分の表示素子を選択する。データ信号線駆動回路 14は、走査信号線駆動回路 1 3によって選択された 1行分の表示素子にデータを書き込む。走査信号線駆動回路 13およびデータ信号線駆動回路 14は、 COG方式によって、液晶パネル 11の表面 に実装された半導体チップに内蔵される。あるいは、走査信号線駆動回路 13および データ信号線駆動回路 14の全部または一部を、液晶パネル 11上に TFT素子で形 成してちょい。
[0033] 液晶表示装置 10は、 a個のセットアップ回路 16を備えている。セットアップ回路 16 は、画素アレイ 12内の表示素子と共に、液晶パネル 11上に TFT素子で形成される 。セットアップ回路 16は、与えられた制御信号に従い、液晶パネル 11の動作条件を 設定する。具体的には、セットアップ回路 16は、与えられた制御信号に従い、液晶パ ネル 11を流れる信号の状態 (電位やタイミングなど)を変化させる。液晶表示装置 10 では、 a個のセットアップ回路 16に対して、 n個の制御信号が与えられる。
[0034] セットアップ用端子 15は、 3個の端子 (クロック信号端子、データ信号端子、および 、ィネーブル信号端子)からなる。液晶表示装置 10の外部力もは、クロック信号端子 を経由してクロック信号 CLKが入力され、データ信号端子を経由してデータ信号 DA TAが入力され、イネ一ブル信号端子を経由してイネ一ブル信号 ENBが入力される
[0035] シリアルインターフェイス回路 20は、セットアップ用端子 15とセットアップ回路 16と の間に設けられる。シリアルインターフェイス回路 20は、液晶表示装置 10の外部から 直列に入力されたセットアップ用制御信号 17に対してシリアル パラレル変換 (直並 列変換)を施し、変換後の n個の信号をセットアップ回路 16に対して並列に出力する 。セットアップ回路 16は、シリアルインターフェイス回路 20から並列に出力されたセッ トアップ用制御信号に従 、、液晶パネル 11を流れる信号の状態を変化させる。
[0036] 図 2は、シリアルインターフェイス回路 20の詳細な構成を示すブロック図である。図 3は、シリアルインターフェイス回路 20のタイミングチャートである。図 2および図 3を参 照して、シリアルインターフェイス回路 20の詳細を説明する。
[0037] シリアルインターフェイス回路 20は、図 2に示すように、 1個の入力バッファ 21と、 n 個のフリップフロップ 22と、 n個のレベルシフタ 23と、 n個のラッチ 24と、 n個の出カバ ッファ 25とを含んでいる。 n個のフリップフロップ 22は、カスケードに接続され、 n段の シフトレジスタを構成する。レベルシフタ 23、ラッチ 24、および、出力バッファ 25は、 シフトレジスタの各段に対応して設けられる。
[0038] シリアルインターフェイス回路 20には、セットアップ用端子 15を経由して、 3個の信 号 (クロック信号 CLK、データ信号 DATA、および、ィネーブル信号 ENB)が入力さ れる。これら 3個の信号のうち、データ信号 DATAが、セットアップ回路 16に供給され るセットアップ用制御信号である。クロック信号 CLKは、データ信号 DATAが変化す るタイミングを示す信号であり、ィネーブル信号 ENBは、データ信号 DATAの入力 開始タイミングを示す信号である。これら 3個の信号は、第 1の電圧振幅 (低電圧振幅 ；例えば、 3V振幅)で変化する。
[0039] 入力バッファ 21は、クロック信号 CLKおよびィネーブル信号 ENBを、それぞれ、第 2の電圧振幅 (高電圧振幅;例えば、 8V振幅)で変化する信号 (以下、クロック信号 C LKhおよびイネ一ブル信号 ENBhと!、う）にレベルシフトする。
[0040] 1段目のフリップフロップ 22のデータ入力端子には、ィネーブル信号 ENBhが入力 され、 2段目以降のフリップフロップ 22のデータ入力端子には、前段のフリップフロッ プ 22の出力信号が入力される。また、 1段目力も n段目のフリップフロップ 22のクロッ ク端子には、いずれも、クロック信号 CLKhが入力される。 1段目力 n段目のフリップ フロップ 22は、クロック信号 CLKhが変化したときに、前段のフリップフロップ 22の出 力信号 (あるいは、ィネーブル信号 ENBh)を内部に記憶する。
[0041] フリップフロップ 22の出力信号を、サンプリング信号 SMPl〜SMPnと呼ぶ。 n個の フリップフロップ 22は、全体として見れば、クロック信号 CLKが変化したときにサンプ リング信号 SMPl〜SMPnを 1ビットずつシフトする。したがって、図 3に示すように、 サンプリング信号 SMPl〜SMPnは、クロック信号が変化するたびに、 SMP1、 SM P2、 · ··、 SMPnの順に活性状態（図 3ではハイレベル）となる。
[0042] i段目（iは 1以上 n以下の整数）のフリップフロップ 22に対応したレベルシフタ 23に は、第 1の電圧振幅で変化するデータ信号 DATAと、第 2の電圧振幅で変化するサ ンプリング信号 SMPiとが入力される。このレベルシフタ 23は、サンプリング信号 SM Piが活性状態である間、第 1の電圧振幅で変化するデータ信号 DATAを第 2の電圧 振幅で変化する信号にレベルシフトする。
[0043] レベルシフタ 23の次段にはラッチ 24が設けられ、ラッチ 24の次段には出力バッフ ァ 25が設けられる。ラッチ 24は、レベルシフタ 23でレベルシフトされた信号を保持す る。出力バッファ 25は、ラッチ 24に保持された信号をセットアップ回路 16に対して出 力する。
[0044] データ信号 DATAは、サンプリング信号 SMP1が活性状態であるときに値 D1とな り、その後はクロック信号 CLKが変化するたびに、値 D2、値 D3、 · ··、値 Dnとなる。ま た、 i段目のフリップフロップ 22に対応したラッチ 24は、サンプリング信号 SMPiが活 性状態である間にレベルシフトされたデータ信号 DATAを保持する。したがって、サ ンプリング信号 SMPiが活性状態力も非活性状態に変化した後は、 i段目のフリップフ ロップ 22に対応した出力バッファ 25からは、値 Diが出力される（図 3を参照)。
[0045] このように、シリアルインターフェイス回路 20は、液晶表示装置 10の外部から直列 に入力されたセットアップ用制御信号 17をシリアル—パラレル変換し、変換後の n個 の信号をセットアップ回路 16に対して並列に出力する。 [0046] 図 4は、液晶表示装置 10の詳細な構成を示すブロック図である。図 4に示すように、 シリアルインターフェイス回路 20の次段には、 nビットの RAM30が設けられる。 RAM 30は、画素アレイ 12内の表示素子と共に、液晶パネル 11上に TFT素子で形成され る。 RAM30は、シリアルインターフェイス回路 20から並列に出力された n個の信号を 、所定のタイミングで (例えば、 n個の信号がすべて揃ったときに)記憶する。
[0047] 図 4に示すように、液晶パネル 11には、走査信号線駆動回路 13およびデータ信号 線駆動回路 14以外にも、周辺回路として、基準電位生成回路 31、タイミング信号生 成回路 32、レベルシフタ 33、共通電極駆動回路 34、 DCZDC変換回路 35、光セン サ部 36、および、階調電位生成回路 37が設けられている。これらの周辺回路は、液 晶パネル 11上に TFT素子で形成される。あるいは、これらの周辺回路の全部または 一部を、液晶パネル 11の表面に実装された半導体チップに内蔵してもよい。
[0048] 図 4に示す周辺回路のうち、データ信号線駆動回路 14、基準電位生成回路 31、タ イミング信号生成回路 32、光センサ部 36、および、階調電位生成回路 37には、図 1 に示すセットアップ回路 16が設けられている（図 4では、図示を省略)。セットアップ回 路 16を有する周辺回路には、 RAM30の出力信号が必要な分だけ入力される。
[0049] 基準電位生成回路 31は、レベルシフタ 33で参照される基準電位 Vbiasを生成する 。レベルシフタ 33は、基準電位生成回路 31で生成された基準電位 Vbiasに基づき、 液晶表示装置 10の外部力も入力された信号 (表示データ信号など)の電位を、液晶 パネル 11上で用いられる電位にレベルシフトする。より詳細には、レベルシフタ 33は 、入力された信号の電位が基準電位 Vbias以上である場合にはハイレベル (例えば 、 8V)の信号を、それ以外の場合にはローレベル (例えば、 OV)の信号を出力する。
[0050] 基準電位生成回路 31に設けられるセットアップ回路は、 RAM30の出力信号に応 じて（すなわち、シリアルインターフェイス回路 20から並列に出力されたセットアップ 用制御信号に応じて）、基準電位 Vbiasを変化させる。これにより、レベルシフタ 33の 出力信号の値を好適に制御することができる。
[0051] タイミング信号生成回路 32は、走査信号線駆動回路 13およびデータ信号線駆動 回路 14に供給されるタイミング信号 (スタートパルス、クロック信号など）を生成する。 走査信号線駆動回路 13およびデータ信号線駆動回路 14は、タイミング信号生成回 路 32で生成されたタイミング信号に基づき、画素アレイ 12内の表示素子を駆動する
[0052] タイミング信号生成回路 32に設けられるセットアップ回路は、 RAM30の出力信号 に応じて、タイミング信号の出力タイミングを変化させる。例えば、このセットアップ回 路は、 RAM30の出力信号に応じて、タイミング信号の出力タイミングを、標準的なタ イミングから 1Z4クロックサイクルを単位として前後に数クロックサイクル前または後に 移動させる。これにより、画素アレイ 12内の表示素子を好適なタイミングで駆動するこ とがでさる。
[0053] 画素アレイ 12では、表示素子を構成する画素電極に対向して、共通電極が設けら れる。共通電極駆動回路 34は、共通電極に所定の電位を印加する。 DCZDC変換 回路 35は、液晶表示装置 10の外部力も供給された電位を、液晶表示装置 10で必 要な電位に変換する。なお、図 4に示す液晶表示装置 10では、共通電極駆動回路 3 4および DCZDC変換回路 35にはセットアップ回路は設けられていないが、これら 2 個の周辺回路にセットアップ回路を設けてもよい。
[0054] 光センサ部 36は、入射した光の照度に応じて多段階に変化する信号を出力する。
光センサ部 36に設けられるセットアップ回路は、 RAM30の出力信号に応じて、光セ ンサ部 36の動作条件を変化させる。例えば、このセットアップ回路は、 RAM30の出 力信号に応じて、外部力も供給された複数のバイアス電位の中から 1個のバイアス電 位を選択してもよぐ比較器の出力段に設けられるインバータのしきい値を変化させ てもよく、あるいは、判定対象となる照度の範囲を変化させてもよい。これにより、光セ ンサ部 36によるセンシング機能を好適に制御することができる。
[0055] 階調電位生成回路 37は、与えられた基準電位に基づき、データ信号線駆動回路 1 4に供給される階調電位を生成する。データ信号線駆動回路 14は、階調電位生成 回路 37で生成された階調電位に基づき、画素アレイ 12内の表示素子を駆動する。
[0056] 階調電位生成回路 37に設けられるセットアップ回路は、 RAM30の出力信号に応 じて、基準電位を変化させる。これにより、階調電位を好適に制御し、表示画面の画 質を好適に制御することができる。
[0057] データ信号線駆動回路 14に設けられるセットアップ回路は、 RAM30の出力信号 に応じて、ビデオバッファのオフセット用電位を変化させる。これにより、表示画面の 画質を好適に制御することができる。
[0058] 図 5は、階調電位生成回路 37に設けられるセットアップ回路の詳細な構成を示す ブロック図である。図 5に示すセットアップ回路 40は、デコーダ 41、 43、ハイ側基準 電位調整回路 42、および、ロー側基準電位調整回路 44を含んでいる。セットアップ 回路 40は、階調電位生成回路 37に供給されるハイ側基準電位 Vref—Hおよびロー 側基準電位 Vref— Lを、それぞれ、 16とおりに変化させる。
[0059] デコーダ 41は、 RAM30から出力された 4個の信号をデコードし、 16個のデコード 信号 SHO〜SHFを出力する。デコード信号 SHO〜SHFのうちいずれ力 1個が活性 状態 (ここでは、ローレベル)となり、それ以外は非活性状態 (ここでは、ハイレベル)と なる。
[0060] 図 6は、ハイ側基準電位調整回路 42の回路図である。ハイ側基準電位調整回路 4 2には、第 1の電位 VH1と、それよりも高い第 2の電位 VH2と、デコーダ 41から出力 されたデコード信号 SHO〜SHFとが入力される。ハイ側基準電位調整回路 42は、 第 1の電位 VH 1と第 2の電位 VH2との間に、直列に接続された 15個の抵抗を含ん でいる。これらの抵抗は、抵抗分割回路を形成する。この抵抗分割回路により、第 1 の電位 VH1以上で第 2の電位 VH2以下の 16個の電位 VO〜VFが生成される。
[0061] ハイ側基準電位調整回路 42は、デコード信号 SHO〜SHFによってオン Zオフ制 御される 16個のスィッチを含んでいる。各スィッチの一端は、それぞれ電位 VO〜VF を有する接点に接続され、他端は共通の出力端子に接続される。上述したように、デ コード信号 SHO〜SHFのうちいずれか 1個が活性状態となるので、ハイ側基準電位 調整回路 42の出力端子の電位 Vref— Hは、電位 VO〜VFのいずれかになる。ハイ 側基準電位調整回路 42で生成された電位 Vref— Hは、階調電位生成回路 37にお けるハイ側基準電位として使用される。
[0062] デコーダ 43およびロー側基準電位調整回路 44は、それぞれ、デコーダ 41および ハイ側基準電位調整回路 42と同じ構成を有する。ただし、ロー側基準電位調整回路 44には、第 1および第 2の電位として、ハイ側基準電位調整回路 42とは異なる電位 VL1および VL2が入力される。ロー側基準電位調整回路 44で生成された電位 Vref — Lは、階調電位生成回路 37におけるロー側基準電位として使用される。
[0063] このように、デコーダ 41およびノ、ィ側基準電位調整回路 42は、 RAM30の出力信 号に応じて、階調電位生成回路 37のノ、ィ側基準電位 Vref—Hを 16とおりに変化さ せ、デコーダ 43およびロー側基準電位調整回路 44は、 RAM30の出力信号に応じ て、階調電位生成回路 37のロー側基準電位 Vref—Lを 16とおりに変化させる。
[0064] なお、ここではセットアップ回路の一例として、階調電位生成回路 37に設けられる セットアップ回路について説明した力 S、他のセットアップ回路も同様に構成することが できる。また、液晶パネル 11には RAM30を設けることとした力 これに代えて、シリア ルインターフェイス回路 20に出力信号を保持する回路を追加してもよ 、。
[0065] また、液晶表示装置 10は、光センサ部 36以外のセンサ部（例えば、タツチパネル や指紋センサや温度センサ）を備え、セットアップ回路 16は、センサ部の動作条件を RAM30の出力信号に応じて変化させてもよい。また、セットアップ回路 16は、画素 アレイ 12内の表示素子と共に液晶パネル 11上に形成された任意の周辺回路、ある いは、液晶パネル 11の表面に実装された半導体チップに内蔵された任意の周辺回 路について、入力信号または出力信号の状態を変化させてもよい。
[0066] 以上に示すように、本実施形態に係る液晶表示装置 10は、液晶パネル 11上に TF T素子で形成されたシリアルインターフェイス回路 20とセットアップ回路 16とを備えて いる。シリアルインターフェイス回路 20は、セットアップ用端子 15を経由して直列に入 力されたセットアップ用制御信号 17をシリアル—パラレル変換する。セットアップ回路 16は、シリアルインターフェイス回路 20から並列に出力された信号に応じて、液晶パ ネル 11を流れる信号の状態を変化させる。これにより、液晶パネル 11上に形成され た周辺回路や、液晶パネル 11の表面に実装された半導体チップに内蔵された周辺 回路について、入力信号または出力信号の電位やタイミングなどを変化させる。
[0067] したがって、液晶表示装置 10によれば、従来の液晶表示装置 90 (図 7)とは異なり 、液晶パネル 11上にシリアルインターフェイス回路 20およびセットアップ回路 16を備 えているため、セットアップ用制御信号を供給するための、専用の半導体チップを装 置の外部に設ける必要がない。よって、液晶表示装置 10の製造工程にチップ実装 工程を追加する必要がなぐ液晶表示装置 10の製造コストを低く抑えることができる 。また、液晶表示装置 10によれば、 3個のセットアップ用端子 15を用いてセットアップ 用制御信号 17を入力できるので、セットアップ用制御信号を入力するために端子間 のピッチを狭める必要がなぐ実装を容易に行うことができる。このように、パネルセッ トアップ機能を有し、実装が容易で低コストのアクティブマトリクス型表示装置を得るこ とがでさる。
[0068] なお、ここまでアクティブマトリクス型表示装置の一例として、液晶表示装置につい て説明してきたが、同様の方法で、パネルセットアップ機能を有するエレクト口ルミネッ センス表示装置を構成することもできる。
産業上の利用可能性
[0069] 本発明のアクティブマトリクス型表示装置は、表示パネル上に直並列変換回路とセ ットアップ回路が形成されて 、るので、セットアップ機能を有しながらも実装が容易で 低コストであるという特徴を有する。このため、液晶表示装置やエレクト口ルミネッセン ス表示装置などに利用することができる。

Claims

請求の範囲
[1] セットアップ機能を有するアクティブマトリクス型表示装置であって、
個別にスイッチング素子を有する複数の表示素子が形成された表示パネルと、 前記表示素子と共に前記表示パネル上に形成され、装置の外部から直列に入力さ れた第 1の制御信号を直並列変換し、第 2の制御信号として出力する直並列変換回 路と、
前記表示素子と共に前記表示パネル上に形成され、前記表示パネルを流れる信 号の状態を前記第 2の制御信号に応じて変化させるセットアップ回路とを備えた、表 示装置。
[2] 前記表示素子と共に前記表示パネル上に形成された周辺回路をさらに備え、 前記セットアップ回路は、前記周辺回路の入力信号または出力信号の状態を前記 第 2の制御信号に応じて変化させることを特徴とする、請求項 1に記載の表示装置。
[3] 前記表示パネルの表面に実装された半導体チップに内蔵された周辺回路をさらに 備え、
前記セットアップ回路は、前記周辺回路の入力信号または出力信号の状態を前記 第 2の制御信号に応じて変化させることを特徴とする、請求項 1に記載の表示装置。
[4] 所定のタイミング信号を生成するタイミング信号生成回路と、
前記タイミング信号に基づき前記表示素子を駆動する駆動回路とをさらに備え、 前記セットアップ回路は、前記タイミング信号の出力タイミングを前記第 2の制御信 号に応じて変化させることを特徴とする、請求項 1に記載の表示装置。
[5] 与えられたオフセット動作用電位に基づき前記表示素子を駆動する駆動回路をさ らに備え、
前記セットアップ回路は、前記オフセット動作用電位を前記第 2の制御信号に応じ て変化させることを特徴とする、請求項 1に記載の表示装置。
[6] 与えられた基準電位に基づき階調電位を生成する階調電位生成回路と、
前記階調電位に基づき前記表示素子を駆動する駆動回路とをさらに備え、 前記セットアップ回路は、前記基準電位を前記第 2の制御信号に応じて変化させる ことを特徴とする、請求項 1に記載の表示装置。
[7] 所定の基準電位を生成する基準電位生成回路と、
前記基準電位に基づき、装置の外部から入力された信号の電位を変換するレベル シフタとをさらに備え、
前記セットアップ回路は、前記基準電位を前記第 2の制御信号に応じて変化させる ことを特徴とする、請求項 1に記載の表示装置。
[8] 所定の物理量を測定するセンサ部をさらに備え、
前記セットアップ回路は、前記センサ部の動作条件を前記第 2の制御信号に応じて 変化させることを特徴とする、請求項 1に記載の表示装置。
[9] 前記第 1の制御信号は、装置の外部から、 1本のクロック信号線と 1本のデータ信号 線と 1本のイネ一ブル信号線とを用いて入力されることを特徴とする、請求項 1に記載 の表示装置。
[10] 前記スイッチング素子が薄膜トランジスタで形成されて 、ることを特徴とする、請求 項 1に記載の表示装置。
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