KR100601193B1 - 컬러패턴 온 어레이형 액티브 메트릭스 기판 및 이의 제조방법 - Google Patents

컬러패턴 온 어레이형 액티브 메트릭스 기판 및 이의 제조방법 Download PDF

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Abstract

본 발명은 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법에 관한 것으로, 본 발명에서는 먼저, 베이스판상에 게이트 전극층, 게이트 절연층 및 액티브 패턴을 형성시킨 후, 예컨대, 스퍼터링 등의 증착공정을 이용하여, 게이트 절연층상에 전착판을 형성하고, 예컨대, 스퍼터링 등의 증착공정을 이용하여 상술한 전착판과 전기적으로 접촉되도록 소오스·드레인 전극층을 형성한다. 이어서, 소오스·드레인 전극층이 커버되도록 전착판상에 유기막을 형성한다. 이 유기막은 박막트랜지스터의 패시베이션막으로 작용한다. 계속해서, 일련의 전착공정을 진행하여, 상술한 전착판의 일정 영역에, 원하는 색조의 컬러패턴을 형성한다.
이후, 드레인 전극층의 일부가 콘택홀을 통해 노출되도록 상술한 유기막을 이차 패터닝한 후, 드레인 전극과 전기적으로 접촉되도록 유기막의 상부에 화소전극층, 예컨대, ITO 전극층을 형성시킴으로써, 본 발명에 따른 컬러패턴 온 어레이형 액티브 메트릭스 기판을 제조 완료한다.
이러한 본 발명이 달성되는 경우, 생산라인에서는 종래의 여러 가지 문제점, 예컨대, "최종 출력되는 화상의 불균일", "화소전극층의 콘택불량", "불필요한 컬러필터 원료의 낭비" 등을 미리 차단시킬 수 있다.

Description

컬러패턴 온 어레이형 액티브 메트릭스 기판 및 이의 제조방법{Color filter on array type active matrix substrate and method for fabricating the same}
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법을 순차적으로 도시한 단면 공정도.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법을 순차적으로 도시한 단면 공정도.
도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법을 순차적으로 도시한 단면 공정도.
본 발명은 컬러필터 온 어레이형 티에프티 기판 및 이의 제조방법에 관한 것으로, 좀더 상세하게는 컬러패턴의 형성을 전착공정을 통해 달성시킴으로써, 전체적인 공정효율을 대폭 향상시킬 수 있도록 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판(Color filter on array type active matrix substrate)의 제조방법에 관한 것이다.
근래에 고품위 TV(High definition TV) 등의 새로운 첨단 영상기기가 개발됨 에 따라 평판 표시기에 대한 요구가 급속히 확대되고 있다.
액정표시장치는 이러한 평판 표시기의 대표적인 장치 중의 하나로써, 이를 이용하면, 예컨대, ELD(Electro luminescence display), VFD(Vacuum fluorescence display), PDP(Plasma display panel) 등이 해결하지 못한 저전력화, 고속화 등의 문제를 해결할 수 있기 때문에, 최근 들어 그 사용 영역이 크게 확산되고 있다.
이러한 종래의 액정표시장치는 예컨대, 액티브 메트릭스 기판과, 컬러필터 기판의 조합으로 이루어지는 것이 일반적이며, 이 경우, 액티브 메트릭스 기판과 컬러필터 기판은 서로 마주 본 상태에서, 이른바, "샌드위치 구조"를 이룬다. 이때, 액티브 메트릭스 기판상에는 액정표시장치의 능동소자로 사용되는 다수개의 박막트랜지스터들이 어레이를 이루어 형성되며, 컬러필터 기판상에는 예컨대, R,G,B 컬러를 보유한 컬러패턴들이 어레이를 이루어 형성되고, 이 액티브 메트릭스 기판과 컬러필터 기판 사이에는 액정이 개재된다.
이러한 종래의 액정표시장치를 이루는 액티브 메트릭스 기판, 컬러필터 기판의 구체적인 구조, 기능 등은 예컨대, 미국특허공보 제 5478611 호 "액정용 유리기판, 티에프 액정용 컬러필터, 주사용 티에프티 액정 디스플레이 및 컬러 티에프티 액정 디스플레이(Glass substrate for liquid crystals, color filter for TFT liquid crystals, TFT liquid-crystal display for projection, and color TFT liquid-crystal display)", 미극특허공보 제 5626995 호 "액정 디스플레이 제조방법(Method for manufacturing liquid crystal displays)", 미국특허공보 제 5754261 호 "멀티플 블랙 마스크를 갖는 컬러 엘씨디 디바이스(Color LCD device having multiple black masks)", 미국특허공보 제 5777594 호 "액정 디스플레이 장치(Liquid crystal display device)" 등에 좀더 상세하게 제시되어 있다.
최근, 박막 공정기술이 급격히 발전하면서, 컬러패턴들을 컬러필터 기판에서 제거하는 대신, 이 컬러패턴들을 액티브 메트릭스 기판으로 옮겨 배치하는 새로운 개념의 액정표시장치가 개발되어, 양산에 널리 적용되고 있다.
종래의 생산라인에서는 이와 같이, 컬러패턴들을 컬러필터 기판으로부터 옮겨 배치하고 있는 액티브 메트릭스 기판을 통상, "컬러패턴 온 어레이형 액티브 메트릭스 기판" 이라 일컫고 있다.
이러한 종래의 "컬러패턴 온 어레이형 액티브 메트릭스 기판"의 유사한 구조는 예컨대, 미국특허공보 제 5258608 호 "아모르포스 실리콘 및 절연 실리콘으로 이루어진 안티 리플렉티브층을 갖는 솔리드 스테이트 이메이징 디바이스(Solid-state imaging device with anti-reflective layers of amorphous silicon and insulating silicon)" 등에 좀더 상세하게 제시되어 있다.
통상, 이러한 종래의 컬러패턴 온 어레이형 액티브 메트릭스 기판은 베이스판, 예컨대, 글래스판상에 박막트랜지스터가 형성되고, 이 박막트랜지스터상에 컬러패턴, 예컨대, R(Red),G(Green),B(Blue) 컬러패턴이 형성되며, 이 컬러패턴상에 유기막이 형성되고, 이 유기막상에 화소전극층이 형성된 구조를 이룬다.
종래의 생산라인에서는 이러한 구조를 이루기 위하여, 먼저, 베이스판상에 박막트랜지스터를 형성시킨 후, 이 박막트랜지스터상에 예컨대, 스핀코팅(Spin coating) 공정을 진행하여, 일정 두께의 컬러패턴막을 형성시킨다. 이때, 컬러패턴 막은 박막트랜지스터의 패시베이션막으로 작용한다. 계속해서, 생산라인에서는 컬러패턴막을 패터닝하여, 특정 색조의 컬러패턴을 형성시킴과 아울러, 오픈홀을 형성시켜, 예컨대, 박막트랜지스터의 소오스/드레인 전극층, 예컨대, 드레인 전극층을 오픈시킨다.
이어서, 생산라인에서는 오픈홀이 채워지도록 컬러패턴상에 유기막을 형성시킨 후, 오픈홀에 대응되는 유기막 영역을 에칭하여, 박막트랜지스터의 드레인 전극층을 오픈시킨 콘택홀을 형성한다. 이때, 컬러패턴의 오픈홀과 유기막의 콘택홀은 서로 대응된 위치에서 얼라인됨으로써, 박막트랜지스터의 드레인 전극이 유기막의 표면으로 오픈될 수 있도록 하는 일련의 관통라인을 형성한다.
이후, 생산라인에서는 오픈홀 및 콘택홀이 채워지도록 유기막상에 화소전극층, 예컨대, ITO 전극층을 형성시켜, 박막트랜지스터의 소오스/드레인 전극층이 화소전극층과 일련의 통전로를 형성시키도록 함으로써, 소정의 컬러패턴 온 어레이형 액티브 메트릭스 기판을 제조 완료한다.
이와 같은 컬러패턴 온 어레이형 액티브 메트릭스 기판을 양산에 적용하는 경우, 생산라인에서는 컬러패턴들의 형성공정을 박막트랜지스터들의 형성공정과 함께 일괄적으로 진행시킬 수 있음으로써, 전체적인 공정을 대폭 단순화시킬 수 있으며, 컬러패턴들을 박막화시킬 수 있음으로써, 전체적인 장치의 두께를 경박단소화시킬 수 있다.
그러나, 이러한 종래의 컬러패턴 온 어레이형 액티브 메트릭스 기판을 운용 하는데에는 몇 가지 중대한 문제점이 있다.
상술한 바와 같이, 종래의 생산라인에서는 컬러패턴들을 박막트랜지스터의 패시베이션막으로 사용하는데, 이때, 각 컬러패턴들은 자신의 컬러를 구성하는 컬러 조성물에 따라, 그 물성이 크게 달라지기 때문에, 이 컬러패턴들에 의해 패시베이션된 박막트랜지스터 또한 컬러패턴들의 컬러 종류에 따라 그 특성이 달라진다.
일례로, R 컬러패턴에 의해 패시베이션된 박막트랜지스터는 G 컬러패턴에 의해 패시베이션된 박막트랜지스터와 그 특성이 달라지는 것이다. 이 경우, 베이스판의 각 영역 별로, 박막트랜지스터의 특성이 서로 달라지기 때문에, 최종 디스플레이되는 화상은 박막트랜지스터의 자체적인 특성과 무관하게, 정상적인 화상 균일도를 유지할 수 없게 된다.
한편, 종래의 생산라인에서는 상술한 바와 같이, 박막트랜지스터상에 컬러패턴 및 유기막을 형성시킴과 아울러, 이 컬러패턴 및 유기막의 서로 대응된 위치에서 오픈홀 및 콘택홀을 형성시킨 후, 이 오픈홀 및 콘택홀을 통해, 화소전극층이 박막트랜지스터의 드레인 전극층과 일련의 통전로를 형성시킬 수 있도록 한다.
그런데, 공정을 진행하다 보면, 컬러패턴의 오픈홀 및 유기막의 콘택홀을 서로 대응된 위치에서 얼라인시키기가 매우 어려운 문제점이 빈번히 발생한다. 이는 상술한 컬러패턴들의 오픈홀을 형성시키는 공정과 유기막의 콘택홀을 형성시키는 공정이, 별개의 마스킹 공정에 의해 진행되기 때문이다.
이 경우, 컬러패턴의 오픈홀과 유기막의 콘택홀은 서로 대응된 영역에 배치되지 못하고, 미스 얼라인됨으로써, 최종 완성되는 화소전극층 및 박막트랜지스터 의 드레인 전극층이 원활한 통전로를 확보할 수 없게 되는 문제점을 유발하게 된다. 이러한 경우, 소오스/드레인 전극층을 흐르는 데이터 신호는 화소전극층에까지 정확하게 도달하지 못하게 되며, 결국, 액정표시장치의 전체적인 기능이 현저히 저하되는 문제점이 야기된다.
다른 한편, 상술한 바와 같이, 종래의 컬러패턴막은 예컨대, 스핀코팅 방식에 의해 형성되고, 한 번 코팅된 컬러패턴막은 패턴 형성공정에 의해 특정 크기의 컬러패턴으로 패터닝된다. 이 경우, 생산라인에서는 기왕에 코팅되어 있던 컬러패턴막 중, 최종 완성되는 컬러패턴을 제외한 나머지 컬러패턴막을 액티브 메트릭스 기판의 구조내에서 제거하게 된다. 이러한 컬러패턴막의 제거결과, 생산라인에서는 불가피하게, 컬러패턴 원료의 불필요한 낭비가 초래되는 문제점을 감수하여야 하며, 결국, 전체적인 공정효율이 현저히 저하되는 문제점을 감수할 수밖에 없다.
따라서, 본 발명의 목적은 박막트랜지스터의 패시베이션막을 종래의 컬러패턴막과 전혀 다른 재질로 변경함으로써, 베이스판에 배열된 각 박막트랜지스터들이 베이스판의 각 점유영역별로 균일한 특성도를 유지할 수 있도록 하는데 있다.
본 발명의 다른 목적은 기판내에 배치된 각 박막트랜지스터들의 특성도를 고르게 유지시킴으로써, 최종 출력되는 화상의 "화상 균일도"를 정상적으로 유지시키는데 있다.
본 발명의 또 다른 목적은 드레인 전극층과 화소전극층의 통전로를 단지, 하나의 콘택홀로 단일화시키고, 이 하나의 콘택홀을 통해, 드레인 전극층과 화소전극층이 안정적인 콘택관계를 이룰 수 있도록 함으로써, 오픈홀과 콘택홀의 미스얼라 인에 의한, 드레인 전극층과 화소전극층 사이의 콘택불량을 미리 방지하는데 있다.
본 발명의 또 다른 목적은 컬러패턴의 형성방식을 종래의 "스핀코팅 방식"에서 다른 방식, 예컨대, "전착 방식"으로 변경함으로써, 컬러패턴 원료의 불필요한 낭비를 미리 방지하는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 먼저, 베이스판상에 게이트 전극층, 게이트 절연층 및 액티브 패턴을 형성시킨 후, 예컨대, 스퍼터링 등의 증착공정을 이용하여, 게이트 절연층상에 게이트 전극층 및 액티브 패턴과 일정 간격 이격된 구조의 전착판을 형성하고, 예컨대, 스퍼터링 등의 증착공정을 이용하여 상술한 전착판과 전기적으로 접촉되도록 소오스·드레인 전극층을 형성한다.
이어서, 예컨대, PECVD 공정을 진행하여, 소오스·드레인 전극층이 커버되도록 전착판상에 유기막을 형성한다. 이 유기막은 박막트랜지스터의 패시베이션막으로 작용한다.
계속해서, 소오스·드레인 전극층을 제외한 전착판이 노출되도록 상술한 유기막을 일차 패터닝한 후, 일련의 전착공정을 이용하여, 상술한 전착판의 일정 영역에, 원하는 색조의 컬러패턴을 형성한다.
이후, 드레인 전극층의 일부가 콘택홀을 통해 노출되도록 상술한 유기막을 이차 패터닝한 후, 드레인 전극과 전기적으로 접촉되도록 유기막의 상부에 화소전 극층, 예컨대, ITO 전극층을 형성시킴으로써, 본 발명에 따른 컬러패턴 온 어레이형 액티브 메트릭스 기판을 제조 완료한다.
이러한 본 발명이 달성되는 경우, 생산라인에서는 박막트랜지스터를 패시베이션하는 패시베이션막을 종래의 컬러패턴막에서 유기막으로 변경시킴으로써, 기판에 배열된 각 박막트랜지스터들이 기판의 각 점유영역별로 균일한 특성도를 유지할 수 있도록 유도할 수 있고, 결국, 최종 출력되는 화상의 균일도를 정상적으로 유지시킬 수 있다.
또한, 본 발명이 달성되는 경우, 생산라인에서는 드레인 전극층과 화소전극층과의 통전로를 유기막에 형성된 콘택홀로 단일화시킬 수 있음으로써, 종래와 같은 "오픈홀 및 콘택홀의 미스얼라인" 현상을 미리 차단할 수 있고, 결국, 드레인 전극층과 화소전극층 사이의 전기적인 콘택불량을 미리 방지할 수 있다.
더욱이, 본 발명이 달성되는 경우, 생산라인에서는 컬러패턴의 형성방식을 "소망하는 특정 영역에만 컬러패턴을 형성할 수 있는 방식"인 "전착방식"으로 변경함으로써, 컬러패턴 원료의 불필요한 낭비를 미리 방지할 수 있다.
한편, 본 발명에서는 다른 실시예로써, 상술한 전착판을 별도의 증착공정을 통해 형성하지 않고, 게이트 전극층, 소오스·드레인 전극층이 형성될 때, 이와 동시에, 형성시킬 수도 있다.
이러한 본 발명의 다른 실시예가 달성되는 경우, 생산라인에서는 전착판을 게이트 전극층 또는 소오스·드레인 전극층과 동시에 형성시킬 수 있음으로써, 전체적인 공정 단차 수가 대폭 저감되는 효과를 획득할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 1a에 도시된 바와 같이, 먼저, 생산라인에서는 예컨대, 스퍼터링 공정을 진행하여, 글래스재질을 갖는 베이스판(1)의 상부에 예컨대, Al-Nd, Mo 등의 금속층을 순차적으로 증착한 후, 마스크를 이용한 사진공정을 진행하여, 형성된 Al-Nd, Mo 금속층을 정교하게 식각함으로써, 예컨대, "Al-Nd/Mo"의 적층구조를 갖는 게이트 전극층(2)을 형성한다. 물론, 게이트 전극층(2)은 Al, Al alloy, Ta, W, Cr, MoW, Mo 등과 같은 금속을 이용하여 단일층 구조로 형성될 수도 있다.
계속해서, 생산라인에서는 게이트 전극층(2)을 포함하는 베이스판(1)상에, 예컨대, SiNX를 증착하여 게이트 절연층(3)을 형성한다. 이러한 게이트 절연층(3)은 예컨대, PECVD법에 의해 형성된다.
이어서, 게이트 전극층(2)에 대응하는 게이트 절연층(3)상에, 예컨대, 아모르포스 실리콘으로 이루어진 반도체층(4a)과, N+-아모르포스 실리콘으로 이루어진 불순물층(4b)을 순차적으로 증착한다. 이러한 반도체층(4a), 불순물층(4b) 등은 예컨대, PECVD 증착법에 의해 형성된다.
이어서, 마스크를 이용한 사진공정을 진행하여, 게이트 절연층(3)의 일부가 노출되도록 반도체층(4a), 불순물층(4b)의 양 측부를 정교하게 패터닝함으로써, 반도체층(4a)과 불순물층(4b)이 순차적으로 적층된 구조의 액티브 패턴(4)을 형성한다.
계속해서, 도 1b에 도시된 바와 같이, 생산라인에서는 예컨대, 스퍼터링 공정을 진행하여, 액티브 패턴(4)을 포함하는 게이트 절연층(3)상에 예컨대, 300Å~600Å의 두께를 갖는 ITO층을 형성시킨 후, 마스크를 이용한 사진공정을 진행하여, 액티브 패턴(4)쪽에 대응되는 ITO층의 일부를 패터닝함으로써, 게이트 전극층(2) 및 액티브 패턴(4)과 일정 간격 이격된 구조의 전착판(8)을 형성시킨다. 이 경우, 전착판(8)은 투명성의 ITO 재질을 보유하여, 투과형 액정표시장치에 탄력적으로 채용될 수 있다.
이때, 전착판(8)은 후술하는 전착 공정에 의해 컬러패턴이 형성될 때, 이 컬러패턴들이 안정적으로 전착될 수 있도록 하는 기반을 제공한다.
한편, 이러한 전착판(8)은 상술한 ITO 재질이 아닌, 예컨대, Al, Cr 등의 고반사율 금속으로 형성될 수도 있다. 이 경우, 전착판(8)은 반사형 액정표시장치에 탄력적으로 채용될 수 있다.
이와 같이, 전착판(8)을 ITO가 아닌, 고반사율의 금속으로 형성하기 위해서, 생산라인에서는 예컨대, 스퍼터링 공정을 진행하여, 액티브 패턴(4)을 포함하는 게이트 절연층(3)상에 예컨대, 300Å~600Å의 두께를 갖는 "Al 또는 Cr"으로 이루어진 금속막을 형성시킨 후, 마스크를 이용한 사진공정을 진행하여, 액티브 패턴(4)쪽에 대응되는 금속막의 일부를 패터닝함으로써, 게이트 전극층(2) 및 액티브 패턴(4)과 일정 간격 이격된 구조의 전착판(8)을 형성시킨다. 이와 같이 형성된 전착판(8) 역시, 후술하는 전착공정에 의해 컬러패턴이 형성될 때, 이 컬러패턴들이 안정적으로 전착될 수 있도록 하는 기반을 제공한다.
한편, 상술한 전착판(8) 형성공정이 모두 완료되면, 생산라인에서는 도 1c에 도시된 바와 같이, 액티브 패턴(4)이 커버되도록, 게이트 절연층(3)상에, 예컨대, 소오스·드레인 전극층(5,6)을 증착한 후, 마스크를 이용한 사진공정을 진행하여, 소오스·드레인 전극층(5,6)의 일부를 패터닝함으로써, 액티브 패턴(4)을 구성하는 불순물층(4b)의 일부와, 게이트 절연층의 상부에 배치된 전착판(8)의 일부를 노출시킴과 아울러, 소오스·드레인 전극층(5,6)의 측부를 전착판(8)에 접촉시킴으로써, 소오스·드레인 전극층(5,6) 및 전착판(8)이 일련의 통전관계를 이룰 수 있도록 한다.
이어서, 패터닝된 소오스·드레인 전극층(5,6)을 에칭 마스크로하여, 반도체층 상부에 형성된 불순물층(4b)의 일부를 제거시켜 반도체층(4a)의 채널부분을 노출시킴으로써, 도면에 도시된 바와 같은 에치백 구조를 완성한다.
계속해서, 도 1d에 도시된 바와 같이, 생산라인에서는 소오스·드레인 전극층(5,6)이 커버되도록, 전착판(8)상에 예컨대, 2.5~3.5 정도의 유전율을 갖는 투명재질의 유기막(7)을 형성한다. 이러한 유기막(7)은 예컨대, 유기막 코팅법에 의해 1.2㎛~2.0㎛ 정도의 두께로 형성된다.
이어서, 마스크를 이용한 사진공정을 진행하여, 유기막(7)의 일부영역, 예컨대, 영역 A를 정교하게 패터닝함으로써, 이 영역 A의 저부에 배치된 전착판(8)을 노출시킨다.
이때, 유기막(7)은 자신의 저부에 형성된 소오스·드레인 전극층(5,6) 및 액티브 패턴(4)을 패시베이션하는 패시베이션막의 역할을 수행한다. 이는 종래의 소 오스·드레인 전극층(5,6) 및 액티브 패턴(4)이 컬러패턴막에 의해 패시베이션되었던 것과 비교하면, 매우 상이한 구조라 할 수 있다.
종래의 경우, 소오스·드레인 전극층, 액티브 패턴 등의 패시베이션막으로 사용되는 컬러패턴막은 자신의 컬러를 구성하는 컬러 조성물에 따라, 물성이 달라지는 특성을 보유하였기 때문에, 이에 의해 패시베이션된 소오스·드레인 전극층, 액티브 패턴 또한, 컬러패턴막의 컬러 종류에 따라 특성이 달라지는 문제점을 유발하였다. 이 경우, 베이스판의 각 영역 별로, 소오스·드레인 전극층, 액티브 패턴 등의 특성이 서로 달라지기 때문에, 최종 디스플레이되는 화상은 정상적인 "화상 균일도"를 유지할 수 없었다.
그러나, 본 발명의 경우, 소오스·드레인 전극층(5,6) 및 액티브 패턴(4) 등은 종래와 달리, 유기막(7)에 의해 패시베이션되어 있고, 이 유기막(7)은 베이스판(1)의 전 영역에 걸쳐 고른 물성을 보유하고 있기 때문에, 이에 의해 패시베이션된 소오스·드레인 전극층(5,6) 및 액티브 패턴(4) 또한 베이스판(1)의 각 영역 별로 고른 특성을 나타낼 수 있으며, 결국, 최종 디스플레이되는 화상은 정상적인 "화상 균일도"를 유지할 수 있다.
계속해서, 생산라인에서는 유기막(7)의 상부에 일정한 패턴형상을 갖는 포토레지스트막(100)을 형성한 후, "게이트 전극층(2)/게이트 절연층(3)/액티브 패턴(4) 및 전착판(8)/소오스·드레인 전극층(5,6)/유기막(7)"이 순차적으로 적층된 베이스판(1)을 전착장치로 이송시킴으로써, 전착판(8)이 일련의 전착공정을 수행받을 준비를 갖추도록 한다.
이때, 유기막(7)상에 형성된 포토레지스트막(100)은 액티브 패턴(4)쪽에 대응되는 유기막(7)의 전면을 커버하여, 이의 아래층에 매설된 액티브 패턴(4)을 차단시킴으로써, 이 액티브 패턴(4)이 추후에 진행되는 전착공정의 영향을 받지 않도록 보호한다.
계속해서, 생산라인에서는 상술한 각 레이어가 형성된 베이스판(1)을 전착 장치의 전착액조 내부에 침지시킴으로써, 상술한 전착판(8)의 상부로 일련의 전착반응을 진행시킨다. 이 경우, 전착액조를 채우고 있던, 고분자 수지, 안료 등은 중화제 또는 도핑제에 의해 신속하게 이온화됨으로써, 도 1e에 도시된 바와 같이, 전착판(8)의 표면에 일정 형상의 컬러패턴(9)을 석출시킨다.
여기서, 상술한 바와 같이, 본 발명의 전착판(8)은 ITO 또는 Al, Cr 등으로 이루어져 있고, 이러한 물질들은 전착 공정에 매우 적합한 저저항성을 보유하고 있는 것으로 알려져 있기 때문에, 생산라인에서는 상술한 전착공정을 별다른 문제점 없이 원활하게 진행시킬 수 있다.
이러한 전착공정은 예컨대, 대한민국특허 공개공보 제 95-019780 호 "컬러필터의 제조방법"에 좀더 상세하게 제시되어 있다.
이와 같이, 본 발명에서는 컬러패턴(9)을 "전착공정"을 통해 형성시킴으로써, 최종 완성되는 컬러패턴(9)의 점유 영역을 특정 범위로 원활하게 한정지을 수 있다.
종래의 경우, 컬러패턴막은 예컨대, 스피코팅 방식에 의해 형성되었고, 이 경우, 한번 형성된 컬러패턴막 중, 최종적으로 잔류하는 컬러패턴을 제외한 나머지 컬러패턴막은 패터닝 공정에 의해 제거되었으며, 그 결과, 생산라인에서는 컬러패턴의 원료가 불필요하게 낭비되는 문제점을 감수하여야 하였다.
그러나, 본 발명의 경우, 컬러패턴(10)은 "소망하는 특정 영역에만 컬러패턴을 형성할 수 있는 방식"인 "전착방식"에 의해 형성되기 때문에, 생산라인에서는 컬러패턴(10)의 원료가 불필요하게 낭비되는 문제점을 미리 차단시킬 수 있고, 결국, 전체적인 공정효율이 현저하게 상승하는 효과를 획득할 수 있다.
계속해서, 생산라인에서는 도 1f에 도시된 바와 같이, 마스크를 이용한 사진공정을 진행하여, 소오스·드레인 전극층(5,6)의 일부, 예컨대, 드레인 전극층(6)에 대응하는 유기막(7) 영역에 일정 크기의 콘택홀을 형성시킴으로써, 드레인 전극층(6)을 유기막의 외부로 오픈시킨다.
이어서, 상술한 콘택홀이 채워지도록 유기막(7)상에 예컨대, 예컨대, 스퍼터링 공정을 진행하여, 투명재질의 ITO층을 증착한 후, 마스크를 이용한 사진공정을 진행하여, 증착이 완료된 ITO층을 패터닝함으로써, 드레인 전극층(5)과 전기적으로 접촉됨과 아울러, 유기막(7)의 상부로 노출된 구조의 화소전극층(10)을 형성한다. 이 경우, 화소전극층(10)은 투명성의 ITO 재질을 보유하여, 투과형 액정표시장치에 탄력적으로 채용될 수 있다.
한편, 이러한 화소전극층(10)은 상술한 ITO 재질이 아닌, 예컨대, Al, Cr 등의 고반사율 금속으로 형성될 수도 있다. 이 경우, 전착판(8)은 반사형 액정표시장치에 탄력적으로 채용될 수 있다.
이와 같이, 화소전극층(10)을 ITO가 아닌, 고반사율의 금속으로 형성하기 위 해서, 생산라인에서는 상술한 콘택홀이 채워지도록 유기막(7)상에 예컨대, 스퍼터링 공정을 진행하여, "Al, Cr" 재질의 금속층을 증착한 후, 마스크를 이용한 사진공정을 진행하여, 증착이 완료된 금속층을 패터닝함으로써, 드레인 전극층(6)과 전기적으로 접촉됨과 아울러, 유기막(7)의 상부로 노출된 구조의 화소전극층(10)을 형성한다.
이러한 공정이 모두 완료되면, 본 발명에서 얻고자 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판이 제조 완료된다.
이때, 본 발명의 화소전극층(10)은 상술한 바와 같이, 단지, 하나의 콘택홀을 통해, 드레인 전극층(6)과 전기적으로 콘택된다.
종래의 경우, 화소전극층은 서로 다른 레이어에 형성되어 있는 오픈홀 및 콘택홀을 통해 드레인 전극층과 일련의 통전로를 형성하였는데, 이 경우, 오픈홀 및 콘택홀은 별개의 마스킹 공정에 의해 형성되었기 때문에, 정확한 얼라인을 이루지 못하였으며, 그 결과, 화소전극층은 드레인 전극층과 원활한 통전로를 형성시키지 못하는 문제점을 유발하였다.
그러나, 본 발명의 경우, 화소전극층(10)은 단지, 한번의 마스킹과정에 의해 형성되는 단일 콘택홀을 통해, 드레인 전극층(6)과 전기적인 통전로를 형성시키기 때문에, 드레인 전극층(6)과 좀더 안정적인 통전로를 형성할 수 있으며, 그 결과, "오픈홀 및 콘택홀의 미스얼라인"에 의한 드레인 전극층과의 콘택불량을 미리 방지받을 수 있다. 이 경우, 소오스/드레인 전극층을 흐르는 데이터 신호는 일정한 손실 없이, 화소전극층(10)에까지 이를 수 있고, 결국, 본 발명을 채용한 액정표시장 치는 일정 수준 이상의 기능을 유지할 수 있다.
한편, 도 2a~도 2e 및 도 3a~도 3e에는 본 발명의 다른 실시예에 따른 반사형 액티브 메트릭스 기판 셀의 제조방법이 도시된다. 이러한 본 발명의 다른 실시예에서는 상술한 전착판(8)을 게이트 전극층(2) 또는 소오스·드레인 전극층(5,6)과 동시에 형성시킴으로써, 전체적인 공정 단차수가 크게 저감되는 효과를 제공한다.
첫 번째로, 상술한 전착판(8)이 게이트 전극층(2)과 동시에 형성되는 경우를 설명한다.
먼저, 도 2a에 도시된 바와 같이, 생산라인에서는 예컨대, 스퍼터링 공정을 진행하여, 베이스판(1)의 상부에 예컨대, "ITO 또는 Al, Cr으로 이루어진 금속층"을 증착한 후, 마스크를 이용한 사진공정을 진행하여, 기 형성된 "ITO 또는 Al,Cr으로 이루어진 금속층"을 정교하게 식각함으로써, 베이스판(1)상에 서로 전기적으로 분리된 게이트 전극층(2) 및 전착판(8)을 형성한다.
여기서, 전착판(8)을 이루는 " ITO 또는 Al, Cr" 등은 상술한 바와 같이, 전착공정에 매우 적합한 저저항 물질이기 때문에, 후술하는 전착공정이 수행되는 경우, 전착판(8)은 좀더 원활한 "컬러패턴 형성"을 유도할 수 있다.
계속해서, 생산라인에서는 예컨대, PECVD 공정을 진행하여, 게이트 전극층(2) 및 반사막(8)을 포함하는 베이스판(1)상에 예컨대, SiNX층을 형성한 후, 마스크를 이용한 사진공정을 진행하여, SiNX층의 일부를 제거함으로써, 전착판(8)을 제외한 게이트 전극층(2)의 상부에 게이트 절연층(3)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 게이트 전극층(2)에 대응하는 게이트 절연층(3)상에, 반도체층(4a)과, 불순물층(4b)을 순차적으로 증착한 후, 마스크를 이용한 사진공정을 진행하여, 게이트 절연층(3)의 일부가 노출되도록 반도체층(4a), 불순물층(4b)의 양 측부를 정교하게 패터닝함으로써, 반도체층(4a)과 불순물층(4b)이 순차적으로 적층된 구조의 액티브 패턴(4)을 형성한다.
계속해서, 생산라인에서는 액티브 패턴(4)이 커버되도록, 게이트 절연층(3)상에, 예컨대, 소오스·드레인 전극층(5,6)을 증착한 후, 마스크를 이용한 사진공정을 진행하여, 소오스·드레인 전극층(5,6)의 일부를 패터닝함으로써, 액티브 패턴(4)을 구성하는 불순물층(4b)의 일부와, 게이트 절연층(3)의 측부에 배치된 전착판(8)의 일부를 노출시킴과 아울러, 소오스·드레인 전극층(5,6)의 측부를 전착판(8)에 접촉시킴으로써, 소오스·드레인 전극층(5,6) 및 전착판(8)이 일련의 통전관계를 이룰 수 있도록 한다.
이어서, 패터닝된 소오스·드레인 전극층(5,6)을 에칭 마스크로하여, 반도체층(4a) 상부에 형성된 불순물층(4b)의 일부를 제거시켜 반도체층(4a)의 채널부분을 노출시킴으로써, 도면에 도시된 바와 같은 에치백 구조를 완성한다.
계속해서, 도 2c에 도시된 바와 같이, 생산라인에서는 소오스·드레인 전극층(5,6)이 커버되도록, 전착판(8)상에 유기막(7)을 형성한다. 이러한 유기막(7)은 예컨대, 유기막 코팅법에 의해 형성된다.
이어서, 마스크를 이용한 사진공정을 진행하여, 유기막(7)의 일부영역, 예컨 대, 영역 B를 정교하게 패터닝함으로써, 이 영역 B의 저부에 배치된 전착판(8)을 노출시킨다.
계속해서, 생산라인에서는 유기막(7)의 상부에 일정한 패턴형상을 갖는 포토레지스트막(100)을 형성한 후, "게이트 전극층(2) 및 전착판(8)/게이트 절연층(3)/액티브 패턴(4)/소오스·드레인 전극층(5,6)/유기막(7)"이 순차적으로 적층된 베이스판(1)을 전착장치로 이송시킴으로써, 전착판(8)이 일련의 전착공정을 수행받을 준비를 갖출 수 있도록 한다.
이때, 상술한 실시예와 마찬가지로, 유기막(7)상에 형성된 포토레지스트막(100)은 액티브 패턴(4)쪽에 대응되는 유기막(7)의 전면을 커버하여, 이의 아래층에 매설된 액티브 패턴(4)을 차단시킴으로써, 이 액티브 패턴(4)이 추후에 진행되는 전착공정의 영향을 받지 않도록 보호한다.
계속해서, 생산라인에서는 상술한 각 레이어가 형성된 베이스판(1)을 전착 장치의 전착액조 내부에 침지시킴으로써, 상술한 전착판(8)의 상부로 일련의 전착반응을 진행시킨다. 이 경우, 전착액조를 채우고 있던, 고분자 수지, 안료 등은 중화제 또는 도핑제에 의해 신속하게 이온화됨으로써, 도 2d에 도시된 바와 같이, 전착판(8)의 표면에 일정 형상의 컬러패턴(9)을 형성시킨다.
계속해서, 생산라인에서는 도 2e에 도시된 바와 같이, 마스크를 이용한 사진공정을 진행하여, 소오스·드레인 전극층(5,6)의 일부, 예컨대, 드레인 전극층(6)에 대응하는 유기막(7) 영역에 일정 크기의 콘택홀을 형성시킴으로써, 드레인 전극층(6)을 유기막(7)의 외부로 오픈시킨다.
이어서, 상술한 콘택홀이 채워지도록 유기막(7)상에 예컨대, ITO층을 스퍼터링 증착법에 의해 증착한 후, 마스크를 이용한 사진식각 공정을 진행하여, 증착된 ITO층을 패터닝함으로써, 드레인 전극층(6)과 전기적으로 접촉됨과 아울러, 유기막(7)의 상부로 노출된 구조의 화소전극층(8)을 형성한다.
이러한 공정이 모두 완료되면, 본 발명에서 얻고자 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판이 제조 완료된다.
이러한 본 발명의 다른 실시예에서는 전착판(8)을 별도의 증착공정을 통해 형성하지 않고, 게이트 전극층(2)이 형성될 때 이와 동시에 형성시킴으로써, 전체적인 공정 단차 수가 대폭 저감되는 효과를 제공할 수 있다.
두 번째로, 상술한 전착판(8)이 소오스·드레인 전극층(5,6)과 동시에 형성되는 경우를 설명한다.
먼저, 도 3a에 도시된 바와 같이, 생산라인에서는 예컨대, 스퍼터링 공정을 진행하여, 베이스판(1)의 상부에 금속층을 순차적으로 증착한 후, 마스크를 이용한 사진공정을 진행하여, 이 금속층을 정교하게 식각함으로써, 게이트 전극층(2)을 형성한다.
계속해서, 생산라인에서는 게이트 전극층(2)을 포함하는 베이스판(1)상에, 예컨대, SiNX를 증착하여 게이트 절연층(3)을 형성한다. 이러한 게이트 절연층(3)은 예컨대, PECVD법에 의해 형성된다.
이어서, 게이트 전극층(2)에 대응하는 게이트 절연층(3)상에, 반도체층(4a) 과, 불순물층(4b)을 순차적으로 증착한 후, 마스크를 이용한 사진공정을 진행하여, 게이트 절연층(3)의 일부가 노출되도록 반도체층(4a), 불순물층(4b)의 양 측부를 정교하게 패터닝함으로써, 반도체층(4a)과 불순물층(4b)이 순차적으로 적층된 구조의 액티브 패턴(4)을 형성한다.
계속해서, 도 3b에 도시된 바와 같이, 예컨대, 스퍼터링 공정을 진행하여, 액티브 패턴(4)을 포함하는 게이트 절연층상에, 예컨대, "ITO 또는 Al, Cr" 재질로 이루어진 소오스·드레인 전극층(5,6) 및 이 소오스·드레인 전극층(5,6)과 전기적으로 연결된 전착판(8)을 일체로 형성시킨다.
여기서, 전착판(8)을 이루는 " ITO 또는 Al, Cr" 등은 상술한 바와 같이, 전착공정에 매우 적합한 저저항 물질이기 때문에, 후술하는 전착공정이 수행되는 경우, 전착판(8)은 좀더 원활한 "컬러패턴 형성"을 유도할 수 있다.
계속해서, 생산라인에서는 마스크를 이용한 사진공정을 진행하여, 소오스·드레인 전극층(5,6)의 일부를 패터닝함으로써, 액티브 패턴(4)을 구성하는 불순물층(4b)의 일부를 노출시키고, 패터닝된 소오스·드레인 전극층(5,6)을 에칭 마스크로하여, 반도체층(4a)의 채널부분을 노출시킴으로써, 도면에 도시된 바와 같은 에치백 구조를 완성한다.
계속해서, 도 3c에 도시된 바와 같이, 생산라인에서는 소오스·드레인 전극층(5,6)이 커버되도록, 전착판(8)상에 유기막(7)을 형성한다. 이러한 유기막(7)은 예컨대, 유기막 코팅법에 의해 형성된다.
이어서, 마스크를 이용한 사진공정을 진행하여, 유기막(7)의 일부영역, 예컨 대, 영역 C를 정교하게 패터닝함으로써, 이 영역 C의 저부에 배치된 전착판(8)을 노출시킨다.
계속해서, 생산라인에서는 유기막(7)의 상부에 일정한 패턴형상을 갖는 포토레지스트막(100)을 형성한 후, "게이트 전극층(2)/게이트 절연층(3)/액티브 패턴(4)/소오스·드레인 전극층(5,6) 및 전착판(8)/유기막(7)"이 순차적으로 적층된 베이스판(1)을 전착장치로 이송시킴으로써, 전착판(8)이 일련의 전착공정을 수행받을 준비를 갖출 수 있도록 한다.
이때, 상술한 각 실시예들과 마찬가지로, 유기막(7)상에 형성된 포토레지스트막(100)은 액티브 패턴(4)쪽에 대응되는 유기막의 전면을 커버하여, 이의 아래층에 매설된 액티브 패턴(4)을 차단시킴으로써, 이 액티브 패턴(4)이 추후에 진행되는 전착 공정의 영향을 받지 않도록 보호한다.
계속해서, 생산라인에서는 상술한 각 레이어가 형성된 베이스판(1)을 전착 장치의 전착액조 내부에 침지시킴으로써, 상술한 전착판(8)의 상부로 일련의 전착반응을 진행시킨다. 이 경우, 전착액조를 채우고 있던, 고분자 수지, 안료 등은 중화제 또는 도핑제에 의해 신속하게 이온화됨으로써, 도 3d에 도시된 바와 같이, 전착판(8)의 표면에 일정 형상의 컬러패턴(9)을 형성시킨다.
계속해서, 생산라인에서는 도 3e에 도시된 바와 같이, 마스크를 이용한 사진공정을 진행하여, 소오스·드레인 전극층(5,6)의 일부, 예컨대, 드레인 전극층(6)에 대응하는 유기막(7) 영역에 일정 크기의 콘택홀을 형성시킴으로써, 드레인 전극층(6)을 유기막(7)의 외부로 오픈시킨다.
이어서, 상술한 콘택홀이 채워지도록 유기막(7)상에 예컨대, ITO층을 스퍼터링 증착법에 의해 증착한 후, 마스크를 이용한 사진식각 공정을 진행하여, 증착된 ITO층을 패터닝함으로써, 드레인 전극층(6)과 전기적으로 접촉됨과 아울러, 유기막(7)의 상부로 노출된 구조의 화소전극층(10)을 형성한다.
이러한 공정이 모두 완료되면, 본 발명의 또 다른 실시예에서 얻고자 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판이 제조 완료된다.
이러한 본 발명의 또 다른 실시예에서는 전착판(8)을 별도의 증착공정을 통해 형성하지 않고, 소오스·드레인 전극층(5,6)이 형성될 때 이와 동시에 형성시킴으로써, 전체적인 공정의 단차 수가 대폭 저감되는 효과를 제공할 수 있다.
이상의 설명에서와 같이, 본 발명에서는 컬러패턴의 형성을 전착공정을 통해 달성시킴으로써, 전체적인 공정효율을 대폭 향상시킬 수 있다.
이러한 본 발명은 컬러패턴들의 배치를 필요로하는 전 품종의 액정표시장치에서 전반적으로 유용한 효과를 타나낸다.
그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법에서는 먼저, 베이스판상에 게이트 전극층, 게이트 절연층 및 액티브 패턴을 형성시킨 후, 예컨대, 스퍼터링 등의 증착공정을 이용하여, 게이트 절연층상에 전착판을 형성하고, 예컨대, 스퍼터링 등의 증착공정을 이용하여 상술한 전착판과 전기적으로 접촉되도록 소오스·드레인 전극층을 형성한다. 이어서, 소오스·드레인 전극층이 커버되도록 전착판상에 유기막을 형성한다. 이 유기막은 박막트랜지스터의 패시베이션막으로 작용한다. 계속해서, 일련의 전착공정을 진행하여, 상술한 전착판의 일정 영역에, 원하는 색조의 컬러패턴을 형성한다.
이후, 드레인 전극층의 일부가 콘택홀을 통해 노출되도록 상술한 유기막을 이차 패터닝한 후, 드레인 전극과 전기적으로 접촉되도록 유기막의 상부에 화소전극층, 예컨대, ITO 전극층을 형성시킴으로써, 본 발명에 따른 컬러패턴 온 어레이형 액티브 메트릭스 기판을 제조 완료한다.
이러한 본 발명이 달성되는 경우, 생산라인에서는 종래의 여러 가지 문제점, 예컨대, "최종 출력되는 화상의 불균일", "화소전극층의 콘택불량", "불필요한 컬러필터 원료의 낭비" 등을 미리 차단시킬 수 있다.

Claims (11)

  1. 베이스판 상에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층이 커버되도록 상기 베이스판 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 전극층에 대응하는 상기 게이트 절연층상에 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴과 이격되도록 상기 게이트 절연층 상에 전착판을 형성하는 단계;
    상기 전착판과 직접 접촉되는 드레인 전극층과 상기 드레인 전극층과 이격되어 상기 액티브 패턴의 채널부분을 노출시키는 소오스 전극층을 형성하는 단계;
    상기 소오스 및 드레인 전극층을 커버하도록 상기 전착판 상에 유기막을 형성하는 단계;
    상기 전착판이 노출되도록 상기 유기막을 일차 패터닝한 후, 전착공정을 이용하여 상기 전착판 상에 컬러패턴을 형성하는 단계; 및
    상기 드레인 전극층의 일부가 노출되도록 상기 유기막을 이차 패터닝한 후, 상기 드레인 전극과 전기적으로 접촉되도록 상기 유기막의 상부에 화소전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법.
  2. 제 1 항에 있어서, 상기 유기막은 2.5~3.5의 유전율을 갖는 투명재질로 이루어지는 것을 특징으로 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법.
  3. 제 2 항에 있어서, 상기 유기막의 두께는 1.2㎛~2.0㎛인 것을 특징으로 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법.
  4. 제 1 항에 있어서, 상기 전착판은 ITO(Indium Tin Oxide), Al, Cr으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지는 것을 특징으로 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법.
  5. 제 1 항에 있어서, 상기 화소전극층은 ITO, Al, Cr으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어지는 것을 특징으로 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법.
  6. 제 5 항에 있어서, 상기 전착판은 300Å~600Å의 두께로 이루어지는 것을 특징으로 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법.
  7. 베이스판 상에 금속층으로 게이트 전극층과, 상기 게이트 전극층과 전기적으로 분리된 전착판을 형성하는 단계;
    상기 게이트 전극층을 커버하도록 상기 베이스판 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 전극층에 대응하는 상기 게이트 절연층 상에 액티브 패턴을 형성하는 단계;
    상기 전착판과 직접 접촉되는 드레인 전극층과 상기 드레인 전극층과 이격되어 상기 액티브 패턴의 채널부분을 노출시키는 소오스 전극층을 형성하는 단계;
    상기 소오스 및 드레인 전극층이 커버되도록 상기 전착판 상에 유기막을 형성하는 단계;
    상기 전착판이 노출되도록 상기 유기막을 일차 패터닝한 후, 전착공정을 이용하여 상기 전착판 위에 컬러패턴을 형성하는 단계; 및
    상기 드레인 전극층의 일부가 노출되도록 상기 유기막을 이차 패터닝한 후, 상기 드레인 전극과 전기적으로 접촉되도록 상기 유기막의 상부에 화소전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법.
  8. 베이스판 상에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층이 형성된 베이스판 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 전극층에 대응하는 상기 게이트 절연층 상에 액티브 패턴을 형성하는 단계;
    금속층으로 상기 액티브 패턴의 채널부분을 노출시키는 소오스 및 드레인 전극층과, 상기 드레인 전극층으로부터 연장된 전착판을 형성하는 단계;
    상기 소오스, 드레인 전극층 및 전착판이 형성된 베이스판 상에 유기막을 형성하는 단계;
    상기 전착판이 노출되도록 상기 유기막을 일차 패터닝한 후, 전착공정을 이용하여 상기 전착판 위에 컬러패턴을 형성하는 단계; 및
    상기 드레인 전극층의 일부가 노출되도록 상기 유기막을 이차 패터닝한 후, 상기 드레인 전극과 전기적으로 접촉되도록 상기 유기막의 상부에 화소전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판의 제조방법.
  9. 베이스 기판 위에 형성된 게이트 전극과 상기 게이트 전극 위에 형성된 액티브 패턴 및 상기 액티브 패턴 위에 형성된 소오스 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 드레인 전극과 직접 접촉되어 컬러패턴이 형성되는 영역에 형성된 전착판;
    상기 전착판 위에 형성된 컬러패턴;
    상기 박막 트랜지스터 위에 형성되며, 상기 드레인 전극을 노출시키는 콘택홀이 형성된 유기막; 및
    상기 콘택홀을 통해 상기 드레인 전극과 접촉되어 상기 컬러패턴 위에 형성된 화소 전극층을 포함하는 컬러패턴 온 어레이형 액티브 메트릭스 기판.
  10. 제9항에 있어서, 상기 전착판은 상기 게이트 전극과 동일한 금속층으로 형성된 것을 특징으로 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판.
  11. 제9항에 있어서, 상기 전착판은 상기 소오스 및 드레인 전극과 동일한 금속층으로 형성된 것을 특징으로 하는 컬러패턴 온 어레이형 액티브 메트릭스 기판.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08179376A (ja) * 1994-12-22 1996-07-12 Sony Corp カラー表示装置
JPH08334755A (ja) * 1995-06-08 1996-12-17 Toppan Printing Co Ltd 液晶表示装置用電極基板の製造方法およびそれを用いた液晶表示装置
JPH1096913A (ja) * 1996-09-25 1998-04-14 Sharp Corp 液晶表示装置及びその製造方法
KR19990007472A (ko) * 1997-06-30 1999-01-25 이데이 노부유끼 컬러 표시 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08179376A (ja) * 1994-12-22 1996-07-12 Sony Corp カラー表示装置
JPH08334755A (ja) * 1995-06-08 1996-12-17 Toppan Printing Co Ltd 液晶表示装置用電極基板の製造方法およびそれを用いた液晶表示装置
JPH1096913A (ja) * 1996-09-25 1998-04-14 Sharp Corp 液晶表示装置及びその製造方法
KR19990007472A (ko) * 1997-06-30 1999-01-25 이데이 노부유끼 컬러 표시 장치

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