KR100813526B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는, 제 1 서브 뱅크와 제 2 서브 뱅크가 결합하여 한 개의 뱅크를 구성하는 반도체 메모리에 있어서, 상기 제 1 서브 뱅크와 상기 제 2 서브 뱅크가 결합되는 영역에 위치하는 센터 비트 라인 센스 앰프 어레이; 상기 제 1 서브 뱅크 상단에 위치하여 상기 제 1 서브 뱅크 및 상기 제 2 서브 뱅크의 로컬 입출력 라인을 프리차지 시키는 제 1 프리차지 수단; 및 상기 센터 비트 라인 센스 앰프 어레이에 위치하여 상기 로컬 입출력 라인을 프리차지 시키는 제 2 프리차지 수단을 포함한다.
프리차지 제어부, 로컬 입출력 라인

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치를 나타내는 구조도,
도 2는 일반적인 로컬 입출력 라인의 프리차지 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치를 나타내는 구조도,
도 4는 도 3에 도시된 반도체 메모리 장치에서 C영역의 확대도,
도 5a는 도 3에 도시된 프리차지 제어부의 일시시예에 따른 회로도,
도 5b는 도 3에 도시된 프리차지 제어부의 다른 실시예에 따른 회로도,
도 5c는 도 3에 도시된 프리차지 제어부의 또 다른 실시예에 따른 회로도,
도 6은 프리차지 신호의 전달 경로를 보여주는 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
110, 210 : 제 1 서브 뱅크 130, 230 : 제 2 서브 뱅크
150, 250 : 제 1 프리차지 수단 170, 270 : 제 2 프리차지 수단
190, 290 : 센터 비트 라인 센스 앰프 어레이
295 : 제 3 프리차지 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 두개의 서브 뱅크가 결합하여 한 개의 뱅크를 구성하는 반도체 메모리에서 로컬 입출력 라인(LIO Line)의 프리차지 시간(Precharge Time)을 감소 시킬 수 있는 반도체 메모리 장치에 관한 것이다.
최근 개발되고 있는 고속 동작 디램(DRAM, Dynamic Random Access Memory)은 그 용량(Density)이 매우 증가되고 있으며, 이와 더불어 여러 제품(모바일, 그래픽 등) 군에 대응하기 위한 패키지(Package) 사이즈에 자유롭지 못하다. 이를 극복하기 위해 디램(DRAM)의 구조는 다양한 형태를 띄게 되었으며, 최근 고속(High Speed), 고용량(High Density) 디램(DRAM)에 많이 채용되고 있는 구조 중 하나가 뱅크(Bank)를 로우 어드레스(Row Address) 증가 방향으로 쌓아 한 개의 뱅크로 형성되는 구조이다.
이하, 일반적인 반도체 메모리 장치를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리 장치를 나타내는 구조도이다.
일반적인 반도체 메모리 장치는 제 1 서브 뱅크(110); 제 2 서브 뱅크(130); 상기 제 1 서브 뱅크(110)와 상기 제 2 서브 뱅크(130)가 결합되는 영역에 위치하는 센터 비트 라인 센스 앰프 어레이(190); 상기 제 1 서브 뱅크(110) 상단에 위치하여 상기 제 1 서브 뱅크(110) 및 상기 제 2 서브 뱅크(130)의 로컬 입출력 라인 (LIO Line)을 프리차지(Precharge) 시키는 제 1 프리차지 수단(150); 및 상기 제 2 서브 뱅크(130) 하단에 위치하여 상기 로컬 입출력 라인(LIO Line)을 프리차지(precharge) 시키는 제 2 프리차지 수단(170)으로 구성된다.
상기 제 1 서브 뱅크(110)는 상기 센터 비트 라인 센스 앰프 어레이(190)의 상단에 위치하고, 상기 제 2 서브 뱅크(130)는 상기 센터 비트 라인 센스 앰프 어레이(190)의 하단에 위치한다.
상기 제 1 프리차지 수단(150)은 복수개의 프리차지 제어부(150-1 ~ 150-N)로 구성된다.
상기 제 2 프리차지 수단(170)은 복수개의 프리차지 제어부(170-1 ~ 170-N)로 구성된다.
일반적으로 외부에서 인가된 어드레스(Address)에 의해 선택된 셀 데이터(Cell Data)는 비트 라인 센스 앰프(BLSA, Bit Line Sense Amplifier)에 의해 증폭되며, 상기 증폭된 데이터(Data)는 컬럼 디코더(Column Decoder)를 통해 글로벌 입출력 라인(GIO Line)에 실려 입출력단(DQ)에 출력되는데, 상기 비트 라인 센스 앰프(BLSA)로부터 상기 컬럼 디코더(Column Decoder) 까지 연결된 라인을 로컬 입출력 라인(LIO Line) 이라고 한다.
일반적인 반도체 메모리는 워드 라인(Word Line: WL)이 동시에 활성화 되는 제 1 서브 뱅크(110) 및 제 2 서브 뱅크(130)를 로우 어드레스(Row Address) 증가 방향으로 길게 쌓아 만든 뱅크 구조이며, 상기 뱅크 구조로 인해 로우 어드레스 (Row Address) 증가 방향으로 늘어선 로컬 입출력 라인(LIO Line)의 길이(length)도 길어져, 상기 제 1 프리차지 수단(150)에 구비된 프리차지 제어부(150-1 ~ 150-N) 및 상기 제 2 프리차지 수단(170)에 구비된 프리차지 제어부(170-1 ~ 170-N)로 상기 로컬 입출력 라인(LIO Line)를 프리차지 시키는데 있어서 프리차지 시간(Precharge Time)이 늘어나는 문제점이 발생한다.
도 2는 일반적인 로컬 입출력 라인의 프리차지 타이밍도이다.
읽기(READ) 동작 명령 및 쓰기(WRITE) 동작 명령이 인가되면, 해당 컬럼 어드레스(Column Address)가 선택되고, 컬럼 어드레스 선택 신호(YI)가 인에이블 된 동안 비트라인 센스 앰프(BLSA)의 데이터가 상기 로컬 입출력 라인(LIO/LIOB Line)에 출력되거나 입력된다. 이때 상기 로컬 입출력 라인(LIO/LIOB Line)을 프리차지(Precharge) 시키는 프리차지 신호(LIO_PCG)는 상기 컬럼 어드레스 선택 신호(YI)가 인에이블 된 경우 디스에이블 되며, 상기 컬럼 어드레스 선택 신호(YI)가 디스에이블 되면 상기 프리차지 신호(LIO_PCG)는 인에이블 되어 상기 로컬 입출력 라인(LIO/LIOB Line)을 프리차지 시킨다. 즉, 상기 프리차지 신호(LIO_PCG)가 하이 레벨 상태일 동안 상기 로컬 입출력 라인(LIO/LIOB Line)은 프리차지 되는 것이다.
상기 로컬 입출력 라인(LIO/LIOB Line)이 길어지면, 상기 로컬 입출력 라인(LIO/LIOB Line)은 저항(Resistor) 및 캐패시턴스(Capacitance)에 의한 로딩(Loading)이 증가되어 프리차지를 빠르게 하지 못하게 되므로, 상기 로컬 입출력 라인(LIO/LIOB Line)이 프리차지 전압 레벨(Vpcg)로 프리차지 되는 전위 지역(A, A-1, B 및 B-1)이 시간적으로 지연되어 디램(DRAM) 특성인 tCCD(CAS to CAS command delay), tWTR(Internal WTITE to READ command delay) 등의 열화가 발생되어 고속 동작을 저하시키거나 스펙(specification)에 벗어난 동작 특성을 보일 수 있다.
또한, 상기 로컬 입출력 라인(LIO/LIOB Line)이 충분히 프리차지(Precharge) 되지 않은 상태에서 다음 읽기(READ) 동작이 발생될 경우, 잘못된 데이터를 입출력 센스 앰프(I/O Sense Amplifier)에서 증폭할 수 있으며, 이는 디램(DRAM)의 동작 실패(fail)로 연결되므로, 상기 로컬 입출력 라인(LIO/LIOB Line)은 읽기(READ) 동작 및 쓰기(WRITE) 동작 후 최대한 빨리 프리차지(Precharge) 되어야 안정된 디램(DRAM) 동작을 보장 할 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 두개의 서브 뱅크가 결합하여 만든 뱅크 구조에서 결합되는 부분에 프리차지 제어부를 추가하여 로컬 입출력 라인의 프리차지 시간을 감소 시킬 수 있는 반도체 메모리 장치를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 제 1 서브 뱅크와 제 2 서브 뱅크가 결합하여 한 개의 뱅크를 구성하는 반도체 메모리에 있어서, 상기 제 1 서브 뱅크와 상기 제 2 서브 뱅크가 결합되는 영역에 위치하는 센터 비트 라인 센스 앰프 어레이; 상기 제 1 서브 뱅크 상단에 위치하여 상기 제 1 서브 뱅크 및 상기 제 2 서브 뱅크의 로컬 입출력 라인을 프리차지 시키는 제 1 프리차지 수단; 및 상기 센터 비트 라인 센스 앰프 어레이에 위치하여 상기 로컬 입출력 라인을 프리차지 시키는 제 2 프리차지 수단을 포함한다.
다른 실시예에 따른 본 발명의 반도체 메모리 장치는, 제 1 서브 뱅크와 제 2 서브 뱅크가 결합하여 한 개의 뱅크를 구성하는 반도체 메모리에 있어서, 상기 제 1 서브 뱅크와 상기 제 2 서브 뱅크가 결합되는 영역에 위치하는 센터 비트 라인 센스 앰프 어레이; 상기 제 2 서브 뱅크 하단에 위치하여 상기 제 1 서브 뱅크 및 상기 제 2 서브 뱅크의 로컬 입출력 라인을 프리차지 시키는 제 1 프리차지 수단; 및 상기 센터 비트 라인 센스 앰프 어레이에 위치하여 상기 로컬 입출력 라인을 프리차지 시키는 제 2 프리차지 수단을 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치를 나타내는 구조도이다.
본 발명에 따른 반도체 메모리 장치는 제 1 서브 뱅크(210); 제 2 서브 뱅크(230); 상기 제 1 서브 뱅크(210)와 상기 제 2 서브 뱅크(230)가 결합되는 영역의 센터 비트 라인 센스 앰프 어레이(290); 상기 제 1 서브 뱅크(210) 상단에 위치하여 상기 제 1 서브 뱅크(210) 및 상기 제 2 서브 뱅크(230)의 로컬 입출력 라인(LIO Line)을 프리차지(Precharge) 시키는 제 1 프리차지 수단(250); 상기 제 2 서브 뱅크(230) 하단에 위치하여 상기 로컬 입출력 라인(LIO Line)을 프리차지 (Precharge) 시키는 제 2 프리차지 수단(270); 및 상기 센터 비트 라인 센스 앰프 어레이(290)에 위치하여 상기 로컬 입출력 라인(LIO line)을 프리차지(Precharge) 시키는 제 3 프리차지 수단(295)을 포함한다.
상기 제 1 서브 뱅크(210)는 상기 센터 비트 라인 센스 앰프 어레이(290)의 상단에 위치하고, 상기 제 2 서브 뱅크 영역(230)은 상기 센터 비트 라인 센스 앰프 어레이(290)의 하단에 위치한다.
상기 제 1 프리차지 수단(250)은 복수개의 프리차지 제어부(250-1 ~ 250-N)로 구성된다.
상기 제 2 프리차지 수단(270)은 복수개의 프리차지 제어부(270-1 ~ 270-N)로 구성된다.
상기 제 3 프리차지 수단(295)은 복수개의 프리차지 제어부(295-1 ~ 295-N)로 구성된다.
상기 제 1 서브 뱅크(210), 상기 제 2 서브 뱅크(230) 및 상기 센터 비트 라인 센스 앰프 어레이(290)를 구비하는 뱅크 구조에서, 상기 센터 비트 라인 센스 앰프 어레이(290) 영역은 상기 제 1 서브 뱅크(210) 및 상기 제 2 서브 뱅크(230)의 상기 로컬 입출력 라인(LIO line)을 공유해야 하기 때문에 상기 제 1 서브 뱅크(210)의 비트 라인 센스 앰프 어레이 영역 및 상기 제 2 서브 뱅크(230)의 비트 라인 센스 앰프 어레이 영역 보다 면적이 크므로, 상기 센터 비트 라인 센스 앰프 어 레이(290)에 상기 프리차지 제어부(295-1 ~ 295-N)를 삽입하여 상기 로컬 입출력 라인(LIO Line)의 프리차지 시간(LIO Precharge Time)을 감소 시킬 수 있다.
도 4는 도 3에 도시된 반도체 메모리 장치에서 C영역의 확대도이다.
상기 센터 비트 라인 센스 앰프 어레이(290)가 위치하는 영역은 복수개의 서브홀(Sub Hole) 영역과 복수개의 비트 라인 센스 앰프(Bit Line Sense Amplifier) 영역으로 구성된다.
본 발명에 따른 반도체 메모리 장치에서는 상기 제 1 프리차지 수단(250)을 상기 제 1 서브 뱅크(210)의 상단에 배치시키고, 상기 제 2 프리차지 수단(270)을 상기 제 2 서브 뱅크(230) 하단에 배치시키고, 상기 제 3 프리차지 수단(295)에 구비되는 상기 프리차지 제어부(295-1 ~ 295-N)를 상기 센터 비트 라인 센스 앰프 어레이(290)의 상기 서브홀(Sub Hole)에 배치시킨다.
상기 제 1 서브 뱅크(210) 및 상기 제 2 서브 뱅크(230)의 외부에 배치된 상기 제 1 프리차지 수단(250) 및 상기 제 2 프리차지 수단(270)은, 공간적 제약이 적으므로 채널 랭쓰(Channel Length) 및 채널 위드(Channel Width)가 큰 모스(MOS) 트랜지스터를 구비하여 상기 로컬 입출력 라인(LIO Line)을 프리차지(Precharge) 시킬 수 있다.
상기 센터 비트라인 센스 앰프 어레이(290)의 서브 홀(Sub Hole)에 배치된 상기 제 3 프리차지 제어부(295-1 ~ 295-N)는 레이아웃(layout) 공간이 매우 협소하여, 상기 제 1 프리차지 수단(250) 및 상기 제 2 프리차지 수단(270)에 구비되는 모스(MOS) 트랜지스터보다 작은 채널 랭쓰(Channel Length) 및 채널 위드(Channel Width)를 가진 모스(NMOS) 트랜지스터로 구비되며, 상기 센터 비트 라인 센스 앰프 어레이(290)의 서브 홀(Sub Hole) 각각에 상기 로컬 입출력 라인(LIO Line) 수만큼 상기 프리차지 제어부(295-1 ~ 295-N)가 배치된다.
상기 로컬 입출력 라인(LIO Line)이 공유되는 상기 센터 비트 라인 센스 앰프 어레이(290)는 상기 제 1 서브 뱅크(210) 및 상기 제 2 서브 뱅크(230)에 구비된 비트 라인 센스 앰프 어레이보다 면적이 크며, 서브홀(Sub Hole) 또한 크므로, 각 서브 홀(Sub Hole) 마다 상기 프리차지 제어부(295-1 ~ 295-N)를 배치하여 상기 로컬 입출력 라인(LIO Line)의 프리차지(Precharge)를 원활케 한다.
상기 설명에서, 서브 홀(Sub Hole)은 디램(DRAM, Dynamic Random Access Memory)의 셀 매트(Cell Mat)의 워드 라인 드라이버(Word Line Driver)가 들어가는 서브 워드 라인 드라이버 어레이 블록(SWD, Sub Word line Driver array block)과 비트 라인 데이터(Bit Line Data)를 증폭하는 비트 라인 센스 앰프 어레이(Bit Line Sense Amplifier array)가 엑스(X)축 와이(Y)축 방향으로 위치한 후 남는 공간을 말하며, 서브 워드 라인(SWD)을 구동하는 드라이버등이 이곳에 위치한다.
도 5a는 도 3에 도시된 프리차지 제어부의 일실시예에 따른 회로도이다.
상기 프리차지 제어부는 드레인 단이 로컬 입출력 라인(LIO Line)에 연결되고 소스 단이 공통 노드에 연결되며 프리차지 신호(LIO_PCG)를 게이트 단에서 입력 받는 제 1 엔모스(NMOS) 트랜지스터(N1), 드레인 단이 상기 공통 노드와 연결되어 프리차지 전압(Vpcg)을 인가 받고, 소스 단이 로컬 입출력 반전 라인(LIOB Line)에 연결되며 상기 프리차지 신호(LIO_PCG)를 게이트 단에서 입력 받는 제 2 엔모스(NMOS) 트랜지스터(N2) 및 드레인 단이 상기 로컬 입출력 라인(LIO Line)에 연결되고 소스 단이 상기 로컬 입출력 반전 라인(LIOB Line)에 연결되며 상기 프리차지 신호(LIO_PCG)를 게이트 단에서 입력받는 제 3 엔모스(NMOS) 트랜지스터(N3)로 구성된다.
상기 실시예는 상기 프리차지 전압(Vpcg) 레벨과 상기 프리차지 제어부(250-1 ~ 250-N, 270-1 ~ 270-N, 295-1 ~ 295-N)를 인에이블 또는 디스에이블 하는 상기 프리차지 신호(LIO_PCG)의 전위 차가 문턱 전압(Vt)보다 클 경우 사용된다.
도 5b는 도 3에 도시된 프리차지 제어부의 다른 실시예에 따른 회로도이다.
상기 프리차지 제어부는 소스 단이 로컬 입출력 라인(LIO Line)에 연결되고 드레인 단이 공통 노드에 연결되며 프리차지 신호(LIO_PCG)를 게이트 단에서 입력받는 제 1 피모스(PMOS) 트랜지스터(P1), 소스 단이 상기 공통 노드와 연결되어 프리차지 전압(Vpcg)을 인가 받고, 드레인 단이 로컬 입출력 반전 라인(LIOB Line)에 연결되며 상기 프리차지 신호(LIO_PCG)를 게이트 단에서 입력 받는 제 2 피모스(PMOS) 트랜지스터(P2) 및 소스 단이 상기 로컬 입출력 라인(LIO Line)에 연결되고 드레인 단이 상기 로컬 입출력 반전 라인(LIOB Line)에 연결되며 상기 프리차지 신호(LIO_PCG)를 게이트 단에서 입력받는 제 3 피모스(PMOS) 트랜지스터(P3)로 구성 된다.
상기 실시예는 상기 프리차지 전압(Vpcg) 레벨과 상기 프리차지 제어부(250-1 ~ 250-N, 270-1 ~ 270-N, 295-1 ~ 295-N)를 인에이블 또는 디스에이블 하는 상기 프리차지 신호(LIO_PCG)의 전위 차가 문턱 전압(Vt)보다 낮을 경우 사용된다.
도 5c는 도 3에 도시된 프리차지 제어부의 또 다른 실시예에 따른 회로도이다.
상기 프리차지 제어부는 드레인 단이 로컬 입출력 라인(LIO Line)에 연결되고 소스 단이 공통 노드에 연결되며 프리차지 신호(LIO_PCG)를 게이트 단에서 입력받는 제 4 엔모스(NMOS) 트랜지스터(N4), 드레인 단이 상기 공통 노드와 연결되어 프리차지 전압(Vpcg)을 인가 받고, 소스 단이 로컬 입출력 반전 라인(LIOB Line)에 연결되며 상기 프리차지 신호(LIO_PCG)를 게이트 단에서 입력 받는 제 5 엔모스(NMOS) 트랜지스터(N5), 드레인 단이 상기 로컬 입출력 라인(LIO Line)에 연결되고 소스 단이 상기 로컬 입출력 반전 라인(LIOB Line)에 연결되며 상기 프리차지 신호(LIO_PCG)를 게이트 단에서 입력받는 제 6 엔모스(NMOS) 트랜지스터(N6), 상기 프리차지 신호(LIO_PCG)를 반전 시키는 반전 수단(IV1), 소스 단이 로컬 입출력 라인(LIO Line)에 연결되고 드레인 단이 공통 노드에 연결되며 상기 반전 수단(IV1)에 의해 반전된 프리차지 신호(LIO_PCGb)를 게이트 단에서 입력받는 제 4 피모스(PMOS) 트랜지스터(P4), 소스 단이 상기 공통 노드와 연결되어 프리차지 전압(Vpcg)을 인가 받고, 드레인 단이 로컬 입출력 반전 라인(LIOB Line)에 연결되며 상기 반전된 프리차지 신호(LIO_PCGb)를 게이트 단에서 입력 받는 제 5 피모스(PMOS) 트랜지스터(P5) 및 소스 단이 상기 로컬 입출력 라인(LIO Line)에 연결되고 드레인 단이 상기 로컬 입출력 반전 라인(LIOB Line)에 연결되며 상기 반전된 프리차지 신호(LIO_PCGb)를 게이트 단에서 입력받는 제 6 피모스(PMOS) 트랜지스터(P6)로 구성된다.
상기 실시예는 상기 프리차지 전압(Vpcg) 레벨과 상기 프리차지 신호(LIO_PCG)의 전위 차가 문턱 전압(Vt) 보다 클 경우 사용되며, 엔모스(NMOS) 트랜지스터만 사용 할 경우 발생되는, 상기 프리차지 신호(LIO_PCG)와 상기 프리차지 전압(Vpcg) 레벨 간의 커플링(coupling) 효과를 감소 시키기 위한 방법이다.
도 6은 프리차지 신호의 전달 경로를 보여주는 블록도이다.
프리차지 신호(LIO_PCG)를 생성하는 신호 생성 장치의 위치에 따른 프리차지 신호(LIO_PCG)의 이동 경로(Path)의 차이로 인해 상기 프리차지 신호(LIO_PCG)가 상기 제 1 프리차지 수단(250), 상기 제 2 프리차지 수단(270) 및 상기 제 3 프리차지 수단(295)에 입력되는 타이밍이 다르게 된다. 상기 프리차지 수단(230, 270 및 295)을 구동하는 상기 프리차지 신호(LIO_PCG)의 입력 타이밍을 동일하게 하기 위해 이동 경로(Path)가 짧은 신호에 딜레이(Delay)를 주어 동일 시점에서 상기 제 1 프리차지 수단(250), 상기 제 2 프리차지 수단(270) 및 상기 제 3 프리차지 수단(295)이 인에이블 될 수 있도록 해야만 동작 안정성을 확보할 수 있다.
도 6에서는 상기 제 1 프리차지 수단(250)과 상기 제 2 프리차지 수단(270)에 입력되는 상기 프리차지 신호(LIO_PCG)의 이동 경로가 같고, 상기 제 3 프리차지 수단(295)에 입력되는 상기 프리차지 신호(LIO_PCG)의 이동 경로가 상기 제 1 프리차지 수단(250)과 상기 제 2 프리차지 수단(270)에 입력되는 상기 프리차지 신호(LIO_PCG)의 이동 경로보다 짧은 것을 실시예로 하였으며, 상기 프리차지 신호(LIO_PCG)의 이동 경로가 짧은 상기 센터 비트 라인 센스 앰프 어레이(290)에 위치한 제 3 프리차지 수단(295)에 지연부(300)를 두어 상기 제 1 프리차지 수단(250), 상기 제 2 프리차지 수단(270) 및 상기 제 3 프리차지 수단(295)의 상기 프리차지 신호(LIO_PCG)의 입력 타이밍을 동일 하게 한 경우를 보여준다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 두개의 서브 뱅크가 결합하여 만들어지는 뱅크 구조를 갖는 메모리의 로컬 입출력 라인(LIO Line)의 프리차지 시간(Precharge Time)을 단축시키기 위해 상기 센터 비트 라인 센스 앰프 어레이(290)에 프리차지 제어부(295-1 ~ 295-N)를 추가하여 상기 로컬 입출력 라인(LIO Line)의 프리차지 시간(Precharge Time)을 감소 시킬 수 있다.
본 발명에 따른 반도체 메모리 장치는 두개의 서브 뱅크가 결합하여 만들어지는 뱅크 구조를 갖는 고속 동작 메모리의 로컬 입출력 라인(LIO/LIOB Line)의 프리차지(Precharge) 시간을 감소 시킬 수 있으며, 상기 프리차지(Precharge) 시간을 감소 시킴으로써 메모리의 특성 저하를 방지 할 수 있는 효과를 수반한다.

Claims (13)

  1. 제 1 서브 뱅크와 제 2 서브 뱅크가 결합하여 한 개의 뱅크를 구성하는 반도체 메모리에 있어서,
    상기 제 1 서브 뱅크와 상기 제 2 서브 뱅크가 결합되는 영역에 위치하는 센터 비트 라인 센스 앰프 어레이;
    상기 제 1 서브 뱅크 상단에 위치하여 상기 제 1 서브 뱅크 및 상기 제 2 서브 뱅크의 로컬 입출력 라인을 프리차지 시키는 제 1 프리차지 수단; 및
    상기 센터 비트 라인 센스 앰프 어레이에 위치하여 상기 제 1 서브 뱅크 및 상기 제 2 서브 뱅크의 로컬 입출력 라인을 프리차지 시키는 제 2 프리차지 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 서브 뱅크 하단에 위치하여 상기 로컬 입출력 라인을 프리차지 시키는 제 3 프리차지 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 서브 뱅크는 상기 센터 비트 라인 센스 앰프 어레이의 상단에 위치함을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 서브 뱅크는 상기 센터 비트 라인 센스 앰프 어레이의 하단에 위치함을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 센터 비트 라인 센스 앰프 어레이가 위치하는 영역은 서브홀 영역과 비트 라인 센스 앰프 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 제 1 프리차지 수단, 상기 제 2 프리차지 수단 및 상기 제 3 프리차지 수단에 입력되는 프리차지 신호의 입력 타이밍을 동일하게 하기 위한 지연 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 2 프리차지 수단에 구비되는 프리차지 제어부가 상기 서브홀 영역에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
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