KR100590639B1

KR100590639B1 - 반도체 장치의 제조 방법

Info

Publication number: KR100590639B1
Application number: KR1020000018143A
Authority: KR
Inventors: 미야모또도시오; 다나까히데끼; 니시무라아사오
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 1999-04-08
Filing date: 2000-04-07
Publication date: 2006-06-19
Also published as: SG105578A1; CN1270416A; JP2000294607A; KR20010014700A; SG91266A1; CN1161832C; TW497189B

Abstract

반도체 장치의 제조 방법에 있어서, 반도체 웨이퍼의 표리면 중 표면에 회로를 구비하는 복수의 칩 형성 영역을 형성하는 공정 후에 있어서, 상기 각 칩 형성 영역 상에 범프 전극을 형성하는 공정 앞에, 상기 각 칩 형성 영역과 대응하는 상기 반도체 웨이퍼의 이면측의 영역에 각각 식별 마크를 형성하는 공정을 구비한다.

반도체 웨이퍼, 범프 전극, 전극 패드

Description

반도체 장치의 제조방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}

도 1은 본 발명의 일 실시예인 반도체 장치의 평면도.

도 2는 본 발명의 일 실시예인 반도체 장치의 저면도.

도 3은 본 발명의 일 실시예인 반도체 장치의 주요부 단면도.

도 4는 도 3의 일부를 확대한 단면도.

도 5는 본 발명의 일 실시예인 반도체 장치의 제조를 설명하기 위한 플로우 차트.

도 6은 본 발명의 일 실시예인 반도체 장치의 제조에 이용되는 반도체 웨이퍼의 평면도.

도 7은 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 웨이퍼 전 공정 처리를 설명하기 위한 반도체 웨이퍼의 평면도.

도 8은 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 웨이퍼 전 공정 처리를 설명하기 위한 반도체 웨이퍼의 주요부 단면도.

도 9는 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 패드 재배치층의 형성 공정을 설명하기 위한 반도체 웨이퍼의 주요부 단면도.

도 10은 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 패드 재배치 층의 형성 공정을 설명하기 위한 반도체 웨이퍼의 주요부 단면도.

도 11은 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 웨이퍼 이면 연삭 공정을 설명하기 위한 반도체 웨이퍼의 주요부 단면도.

도 12는 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 마크 형성층의 형성 공정을 설명하기 위한 반도체 웨이퍼의 주요부 단면도.

도 13은 본 발명의 일 실시예인 반도체 장치의 제조에 이용되는 반도체 제조 장치의 개략 구성도.

도 14는 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 프로브 검사 공정을 설명하기 위한 사시도.

도 15는 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 마킹 공정을 설명하기 위한 반도체 웨이퍼의 저면도.

도 16은 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 범프 전극의 형성 공정을 설명하기 위한 반도체 웨이퍼의 평면도.

도 17은 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 범프 전극의 형성 공정을 설명하기 위한 반도체 웨이퍼의 주요부 단면도.

도 18은 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 다이싱(dicing) 공정을 설명하기 위한 주요부 단면도.

도 19는 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 픽업 공정을 설명하기 위한 주요부 단면도.

도 20은 본 발명의 일 실시예인 반도체 장치의 제조에 있어서, 지그 메움(Jig packing) 공정을 설명하기 위한 주요부 단면도.

도 21은 본 발명의 일 실시예인 반도체 장치를 조립한 메모리 모듈의 제조를 설명하기 위한 플로우차트.

도 22는 본 발명의 일 실시예인 반도체 장치를 조립한 메모리 모듈의 단면도.

도 23은 본 발명의 일 실시예인 반도체 장치의 제조에 이용되는 다른 반도체 제조 장치의 개략 구성도.

<도면의 주요 부분에 대한 부호의 설명>

1: 반도체 웨이퍼

2: 다층배선층

2a: 전극 패드

3: 표면보호막

4: 칩 형성 영역

5: 다이싱 영역

6: 절연층

7: 배선

8: 절연층

9a: 검사용 전극 패드

9b: 전극 패드

10: 마크 형성층

11: 범프 전극

15: 반도체 칩

16: 패드 재배치층

20: 반도체 장치

30a,30b: 반도체 제조장치

31: 프로브 검사부

31a: 흡착 스테이지

31b: 지지대

32: 마킹부

32a: 흡착 스테이지

32b: 레이저 발진기

32c: 레이저광

32d: 밴딩 미러

33: 로더부

34: 버퍼부

35: 언로더부

36: 프로브 카드

36a: 프로브침

37: 웨이퍼 반전 기구부

40: 다이싱 시트

40a: 점착 시트

42: 밀어올림침

43: 콜릿

44: 트레이

50: 메모리 모듈

51: 실장 기판

52: 수지

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 웨이퍼의 상태에서 전극 패드를 재배치하고 재배치된 전극 패드 상에 범프 전극을 형성하는 반도체 장치의 제조 기술에 적용하여 유효한 기술에 관한 것이다.

휴대 전화, 휴대형 정보 처리 단말 기기, 휴대형 퍼스널 컴퓨터 등의 소형 전자 기기에 조립되는 반도체 장치에서는 박형화, 소형화 및 다핀화가 요구된다. 그래서, 이러한 요구에 적합한 반도체 장치로서 CSP(Chip Size Package)형이라고 호칭되는 반도체 장치가 개발되고 있다. 이 CSP형 반도체 장치에서는 여러가지의 구조가 제안되고 제품화되어 있지만, 최근 예를 들면 일경 BP사 발행의 일경 마이크로 디바이스〔1998년 8월호, 제44페이지 내지 제71페이지〕에 기재되어 있듯이 웨이퍼 프로세스(전 공정)와 패키지 프로세스(후 공정)를 일체화한 제조 기술에 의 해서 제조되는 새로운 CSP형 반도체 장치(이하, 웨이퍼 레벨 CSP형 반도체 장치라고 부른다)가 개발되고 있다. 이 웨이퍼 레벨 CSP형 반도체 장치는 패키지의 평면 사이즈가 반도체 칩의 평면 사이즈와 거의 동일해지기 때문에, 반도체 웨이퍼로부터 분할된 반도체 칩마다 패키지 프로세스를 실시하여 제조되는 CSP형 반도체 장치(이하, 칩 레벨 CSP형 반도체 장치라고 부른다)에 비하여 소형화 및 저비용화를 도모할 수 있다.

웨이퍼 레벨 CSP형 반도체 장치는 주로 회로가 형성된 반도체 칩과, 이 반도체 칩의 표리면(서로 대향하는 일주면 및 다른 주면) 중 표면(일주면)인 회로 형성면 상에 형성된 패드 재배치층과, 이 패드 재배치층 상에 외부 접속용 단자로서 배치된 범프 전극을 구비하는 구성으로 되어 있다. 반도체 칩은 주로 반도체 기판과, 이 반도체 기판의 표리면(서로 대향하는 일주면 및 다른 주면) 중 표면(일주면)인 회로 형성면 상에서 절연층, 배선층 각각을 복수단 중첩한 다층 배선층과, 이 다층 배선층을 덮도록 하여 형성된 표면 보호막을 구비하는 구성으로 되어 있다. 다층 배선층 중 최상층의 배선층에는 전극 패드가 형성되며 표면 보호막에는 전극 패드를 노출하는 본딩 개구가 형성되어 있다. 패드 재배치층은 반도체 칩의 전극 패드에 대하여 배열 피치가 넓은 전극 패드를 형성하기 위한 층이다. 패드 재배치층의 전극 패드는 대응하는 반도체 칩의 전극 패드와 전기적으로 접속되며, 반도체 장치가 실장되는 실장 기판의 전극 패드의 배열 피치와 동일한 배열 피치에서 배치된다. 범프 전극은 재배치층의 전극 패드 상에 형성되며 전기적으로 또한 기계적으로 접속되어 있다.

본 발명자는 웨이퍼 레벨 CSP형 반도체 장치의 개발에 앞서서 이하의 문제점을 발견하였다.

(1) 웨이퍼 레벨 CSP형 반도체 장치는 실장 기판의 실장면에 범프 전극을 마주 보게 한 상태에서 실장된다. 따라서, 웨이퍼 레벨 CSP형 반도체 장치에서는 반도체 칩의 이면측에 예를 들면 품명, 사명, 품종, 제조 로트 번호 등의 식별 마크를 형성할 필요가 있다. 식별 마크의 형성은 반도체 웨이퍼를 각 칩 형성 영역마다 분할하기 전, 즉 반도체 웨이퍼의 상태에서 행하는 것이 바람직하다. 그 이유는 반도체 웨이퍼를 각 칩 형성 영역마다 분할한 후에는 처리 단위가 웨이퍼 상태에 비하여 수백배로 팽창하므로 처리가 번잡하고 품질, 비용에 영향을 준다.

웨이퍼 상태에서의 식별 마크의 형성은 반도체 웨이퍼의 표리면(서로 대향하는 일주면 및 다른 주면) 중의 표면(일주면)인 회로 형성면에 형성된 복수의 칩 형성 영역 각각과 대응하는 반도체 웨이퍼의 이면측(다른 주면측)의 영역에 각각 식별 마크를 형성함으로써 행할 수 있다.

그러나, 웨이퍼 상태에서의 식별 마크의 형성은 마킹 장치의 흡착 스테이지에 반도체 웨이퍼를 흡착 고정하여 행하기 때문에, 범프 전극을 형성한 후에 식별 마크의 형성을 행한 경우, 범프 전극에 변형이 생기기 쉽고 웨이퍼 레벨 CSP형 반도체 장치의 수율이 저하하는 요인이 된다. 또한, 범프 전극의 요철에 의한 영향으로 반도체 웨이퍼의 이면이 요철이 되기 때문에, 다이렉트 인쇄식 마킹 장치 등의 접촉형이나 잉크제트식 마킹 장치 등의 비접촉형을 막론하고, 식별 마크에 불량 이 생겨서 웨이퍼 레벨 CSP형 반도체 장치의 수율이 저하한다.

(2) 반도체 웨이퍼는 칩 취득율을 높이기 위하여 대구경화의 경향에 있지만, 이에 따라 반도체 웨이퍼가 휘어지기 쉬워지기 때문에 대구경화와 함께 반도체 웨이퍼의 두께도 두꺼워진다. 한편, 휴대 전화, 휴대 정보 처리 단말 기기, 휴대형 퍼스널 컴퓨터 등의 소형 전자 기기에 조립되는 반도체 장치에서는 박형화가 요구된다. 따라서, 웨이퍼 전 공정 처리를 실시한 후, 반도체 웨이퍼의 이면을 연삭하여 두께를 얇게 하는 백 그라인드 처리가 필요하다.

그러나, 백 그라인드 처리는 연삭 장치의 흡착 스테이지에 반도체 웨이퍼를 흡착 고정하여 행하기 때문에, 범프 전극을 형성한 후에 백 그라인드 처리를 행한 경우, 범프 전극의 요철에 의한 영향으로 반도체 웨이퍼의 두께가 불균일해진다. 반도체 웨이퍼의 두께가 불균일해진 경우, 반도체 웨이퍼를 각 칩 형성 영역마다 분할하는 다이싱 공정에서 반도체 웨이퍼에 균열이 생기기 쉬워지기 때문에, 웨이퍼 레벨 CSP형 반도체 장치의 수율이 저하한다.

(3) 반도체 웨이퍼의 이면측에 식별 마크를 형성한 후, 백 그라인드 처리를 행한 경우, 식별 마크의 요철에 응력이 집중하고, 반도체 웨이퍼에 균열이 생기기 쉽기 때문에, 웨이퍼 레벨 CSP형 반도체 장치의 수율이 저하한다.

(4) 회로로서, 예를 들면 DRAM(Dynamic Random Access Memory), SRAM (Static Random Access Memory) 등의 기억 회로를 내장하는 반도체 장치에서는 파셜품(부분적으로 양품인 메모리)을 선별하여 활용하는 것을 예로 들 수 있지만, 활용하는 경우에는 기억 회로의 매트마다의 양부(양, 불량)의 정보(파셜의 상태 : 뱅 크 파셜, 어드레스 파셜, I/O 파셜)를 전달하기 위해서, 다량의 정보를 기록할 필요가 있다. 종래에서부터의 반도체 칩에 정보를 기록하는 방법으로는 정보량에 한도가 있기 때문에, 트레이에 나열한 순서나 종류마다 트레이를 나눔으로써 정보를 기록하는 방법이 생각된다.

그러나, 트레이에 나열한 순서로써 특성 정보를 관리하는 것은 트레이 상에서의 순서가 의도하지 않게 바뀐 경우에 잘못된 정보가 전해지게 되어 수율 저하 등의 제조 상의 문제로 연결된다. 트레이를 파셜의 종류분 준비하는 것은 품종수를 고려하면 현실적이지 않은데다가 트레이를 벗어나면 정보를 잃게 되는 것에는 변함이 없다. 또한, 칩 레벨 CSP형 반도체 장치에서 행해지고 있는 정보 기록은 반도체 칩의 제조 정보가 포함되고 있을 뿐이고, 파셜품을 활용하는데에서의 정보는 포함되지 않고 물리적으로 기록할 수 있는 정보도 한정된 것이다.

본 발명의 목적은 반도체 장치의 수율의 향상을 도모하는 것이 가능한 기술을 제공하는데 있다.

본 발명의 다른 목적은 파셜품 활용을 안정적이며 안전하게 행하는 것이 가능한 기술을 제공하는데 있다.

본 발명의 상기 및 그 외의 목적과 신규인 특징은 본 명세서의 기술 및 첨부 도면에 의해서 밝혀질 것이다.

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 하기 그대로이다.

(1) 반도체 장치의 제조 방법에 있어서, 반도체 웨이퍼의 표리면 중 표면에 회로 시스템을 구비하는 복수의 칩 형성 영역을 형성하는 공정 후에 있어서, 상기 각 칩 형성 영역 상에 범프 전극을 형성하는 공정 앞에 상기 각 칩 형성 영역과 대응하는 상기 반도체 웨이퍼의 이면측의 영역에 각각 식별 마크를 형성하는 공정을 구비한다.

(2) 반도체 장치의 제조 방법에 있어서, 반도체 웨이퍼의 표리면 중 표면에 회로 시스템을 구비하는 복수의 칩 형성 영역을 형성하는 공정 후에 있어서, 상기 각 칩 형성 영역 상에 범프 전극을 형성하는 공정 앞에 상기 반도체 웨이퍼의 이면을 연삭하는 공정을 구비한다.

(3) 상기 수단 (2)에 기재된 반도체 장치의 제조 방법에 있어서, 상기 반도체 웨이퍼의 이면을 연삭하는 공정 후에 상기 각 칩 형성 영역과 대응하는 상기 반도체 웨이퍼의 이면측의 영역에 각각 식별 마크를 형성하는 공정을 구비한다.

(4) 반도체 장치의 제조 방법에 있어서, 반도체 웨이퍼의 표리면 중 표면에 회로를 구비하는 복수의 칩 형성 영역을 형성하는 공정 후에 있어서, 상기 반도체 웨이퍼를 상기 각 칩 형성 영역마다 분할하는 공정 앞에 상기 각 칩 형성 영역의 회로의 전기 특성을 측정하는 공정과, 상기 각 칩 형성 영역과 대응하는 상기 반도체 웨이퍼의 이면측에 상기 측정 공정에서 얻어진 상기 각 회로의 전기 특성 결과에 기초하는 특성 정보를 포함하는 식별 마크를 형성하는 공정을 구비한다.

상기 수단(1)에 따르면, 반도체 웨이퍼의 이면측에 식별 마크를 형성할 때, 반도체 웨이퍼의 표면측에는 범프 전극이 형성되어 있지 않으므로 마킹 장치의 흡착 스테이지에 반도체 웨이퍼를 흡착 고정함으로써 생기는 범프 전극의 변형을 방 지할 수 있다. 또한, 범프 전극의 요철에 기인하는 반도체 웨이퍼의 이면의 요철에 의해서 생기는 식별 마크의 불량을 방지할 수 있다. 이 결과, 반도체 장치의 수율의 향상을 도모할 수 있다.

상기 수단 (2)에 따르면, 반도체 웨이퍼의 이면을 연삭할 때 반도체 웨이퍼의 표면측에는 범프 전극이 형성되어 있지 않으므로, 범프 전극의 요철에 기인하는 반도체 웨이퍼의 두께의 불균일을 방지할 수 있다. 이 결과, 반도체 웨이퍼를 각 칩 형성 영역마다 분할하는 다이싱 공정에서, 두께가 불균일함에 따라서 생기는 반도체 웨이퍼의 균열을 방지할 수 있으므로 반도체 장치의 수율의 향상을 도모할 수 있다.

상기 수단 (3)에 따르면, 반도체 웨이퍼의 이면을 연삭할 때 반도체 웨이퍼의 이면측에는 식별 마크가 형성되어 있지 않으므로, 식별 마크의 요철에 응력이 집중하여 생기는 반도체 웨이퍼의 균열을 방지할 수 있다. 이 결과, 반도체 장치의 수율의 향상을 도모할 수 있다.

상기 수단 (4)에 따르면, 파셜품 정보를 수반시켜 반도체 장치를 관리할 수 있게 되기 때문에, 트레이 내 위치 등이 불안정한 조건에 좌우되지 않고 안정적이고 안전한 반도체 장치의 관리를 행할 수 있다.

또한, 반도체 장치 단독에서의 핸드링을 자유롭게 할 수 있기 때문에 메모리 모듈로의 조립 부품으로서 사용할 때의 편리성이 향상한다.

이하, 본 발명의 구성에 대하여 웨이퍼 레벨 CSP(Chip Size Package)형 반도 체 장치에 본 발명을 적용한 실시예와 함께 설명한다. 또, 실시의 형태를 설명하기 위한 도면에서 동일 기능을 구비하는 것은 동일 부호를 붙이고, 그 반복의 설명은 생략한다.

도 1은 본 발명의 실시예인 반도체 장치의 평면도이며, 도 2는 상기 반도체 장치의 저면도이고, 도 3은 상기 반도체 장치의 주요부 단면도이고, 도 4는 도 3의 일부를 확대한 단면도이다.

도 1 및 도 2에 도시한 바와 같이, 본 실시예의 웨이퍼 레벨 CSP형 반도체 장치(20)는 평면이 사각형으로 형성되며, 본 실시예에서는 예를 들면 5[㎜]×8[㎜]의 장방형으로 형성되어 있다. 반도체 장치(20)는 도 3에 도시한 바와 같이, 주로, 반도체 칩(15)과, 이 반도체 칩(15)의 표리면(서로 대향하는 일주면 및 다른 주면) 중 표면(일주면)인 회로 형성면(15X) 상에 형성된 패드 재배치층(16)과, 이 패드 재배치층(16) 상에 외부 접속용 단자로서 배치된 복수의 범프 전극(11)을 구비하는 구성으로 되어 있다.

반도체 칩(15)은 반도체 장치(20)의 평면 사이즈와 동일한 평면 사이즈로 형성되어 있다. 반도체 칩(15)은 도 3 및 도 4에 도시한 바와 같이, 주로 반도체 기판(1A)과, 이 반도체 기판(1A)의 표리면(서로 대향하는 일주면 및 다른 주면) 중 표면인 회로 형성면 상에서 절연층, 배선층 각각을 복수단 중첩한 다층 배선층(2)과, 이 다층 배선층(2)을 덮도록 하여 형성된 표면 보호막(3)을 구비하는 구성으로 되어 있다. 반도체 기판(1A)은 예를 들면 단결정 실리콘으로 형성되며 다층 배선층(2)의 절연층은 예를 들면 산화 실리콘막으로 형성되며 다층 배선층(2)의 배선층 은 예를 들면 알루미늄(Al)막 또는 알루미늄 합금막으로 형성되며, 표면 보호막(3)은 예를 들면 질화 실리콘막으로 형성되어 있다.

반도체 칩(15)의 회로 형성면 중앙부에는 그 긴 변 방향을 따라 배열된 복수의 전극 패드(2A)가 형성되어 있다. 복수의 전극 패드(2A) 각각은 반도체 칩(15)의 다층 배선층(2) 중 최상층 배선층에 형성되어 있다. 최상층 배선층은 그 상층에 형성된 표면 보호막(3)으로 덮여지며, 이 표면 보호막(3)에는 전극 패드(2A)의 표면을 노출하는 개구(3A ; 도 4 참조)가 형성되어 있다. 복수의 전극 패드(2A) 각각의 평면 형상은 예를 들면 25[㎛]×25[㎛]의 사각 형상으로 형성되어 있다. 또한, 복수의 전극 패드(2A) 각각은 예를 들면 85[㎛] 정도의 배열 피치로 배치되어 있다.

반도체 칩(15)에는 기억 회로로서 예를 들면 64메가비트의 DRAM(Dynamic Random Access Memory)이 형성되어 있다. 이 DRAM의 메모리 어레이는 예를 들면 4뱅크 구성으로 되어 있다.

패드 재배치층(16)은 도 3 및 도 4에 도시한 바와 같이, 주로, 표면 보호막(3) 상에 형성된 절연층(6)과, 이 절연층(6) 상을 연장하는 복수의 배선(7)과, 복수의 배선(7)을 덮도록 하여 절연층(6) 상에 형성된 절연층(8)과, 절연층(8)의 상층에 형성된 복수의 검사용 전극 패드(9A) 및 복수의 전극 패드(9B)를 구비하는 구성으로 되어 있다.

복수의 배선(7) 각각의 일단측은 절연층(6)에 형성된 개구(6A) 및 표면 보호막(3)에 형성된 개구(3A)를 통하여, 복수의 전극 패드(2A) 각각에 전기적으로 또한 기계적으로 접속되어 있다. 복수의 배선(7) 중 거의 반 정도의 배선(7) 각각의 타단측은 반도체 장치(20) 서로에 대향하는 2개의 긴 변 중 한쪽의 긴 변측에 인출되고 남은 배선(7) 각각의 타단측은 반도체 장치(20) 서로에 대향하는 두개의 긴 변 중 다른쪽 긴 변측으로 인출되고 있다(도 2 참조).

복수의 검사용 전극 패드(9A) 각각은 절연층(8)에 형성된 개구(8A ; 도 4 참조)를 통하여 복수의 배선(7) 각각의 일단측에 전기적으로 또한 기계적으로 접속되어 있다. 복수의 전극 패드(9B) 각각은 절연층(8)에 형성된 개구(8B ; 도 3 참조)를 통하여 복수의 배선(7) 각각의 일단측에 전기적으로 또한 기계적으로 접속되어 있다. 이 검사용 전극 패드(9A), 전극 패드(9B) 각각은 동일한 층에서 형성되고 있다. 또, 검사용 전극 패드(9A)는 형성하지 않은 경우도 있다.

복수의 전극 패드(9B) 각각에는 패드 재배치층(16) 상에 외부 접속용 단자로서 배치된 복수의 범프 전극(11)이 전기적으로 또한 기계적으로 접속되어 있다. 복수의 범프 전극(11) 각각은 예를 들면 63[wt%] 납(Pb)-37[wt%] 주석(Sn) 조성의 금속재로 형성되어 있다.

패드 재배치층(16)은 반도체 칩(15)의 전극 패드(2A)에 대하여 배열 피치가 넓은 전극 패드(9B)를 재배치하기 위한 층이며, 패드 재배치층(16)의 전극 패드(9B)는 반도체 장치(20)가 실장되는 실장 기판의 전극 패드의 배열 피치와 동일한 배열 피치로 배치된다.

복수의 전극 패드(9B) 각각은 이에 한정되지 않지만, 도 2에 도시한 바와 같이, 반도체 장치(20)의 서로에 대향하는 두개의 긴 변측에 각각의 긴 변을 따라 2열 상태로 배치되어 있다. 각 열의 전극 패드(9B)는 예를 들면 0.5[㎜] 정도의 배열 피치로 배치되어 있다. 복수의 전극 패드(9B) 각각의 평면 형상은 예를 들면 직경이 0.25[㎜] 정도의 원형으로 형성되어 있다. 복수의 범프 전극(11)의 각각은 예를 들면 볼 형상으로 형성되며, 그 높이[절연층(8)으로부터 가장 꼭대기부까지의 거리]는 예를 들면 0.15[㎜] 정도가 되고 있다.

또, 도 2에서는 도면을 보기 쉽게 하기 위하여 범프 전극(11)은 22개만 나타내지만 통상 64메가비트의 DRAM에서는 50 ∼ 60개 정도의 전극 패드(9B) 및 범프 전극(11)을 구비한다.

패드 재배치층(16)에 있어서 절연층(6), 절연층(8)의 각각은 반도체 장치(20)를 실장 기판에 실장한 후, 실장 기판과의 열팽창차에 의해서 발생한 응력이 범프 전극(11)에 집중하는 것을 완화하기 때문에, 질화 실리콘막이나 산화 실리콘막에 비하여 탄성율이 낮은 재료로 형성되며 또한 표면 보호막(3)보다도 두꺼운 두께로 형성되어 있다. 본 실시예에서 절연층(6, 8) 각각은 예를 들면 폴리이미드계의 수지로 형성되고, 절연층(6)은 예를 들면 5 ∼ 100[㎛] 정도의 두께로 형성되며, 절연층(8)은 예를 들면 5 ∼ 100[㎛] 정도의 두께로 형성되어 있다.

배선(7)은 예를 들면 도전율이 높은 구리(Cu)막으로 형성되어 있다. 전극 패드(9B)는 이에 한정되지 않지만, 범프 전극(11)을 형성할 때의 습윤성을 확보하기 위해, 예를 들면 크롬(Cr)막, 72[at%] 니켈 (Ni) - 28[at%] 구리(Cu) 조성의 합금막, 금(Au)막 각각을 순차 적층한 적층막으로 형성되고 있다. 또, 금막은 범프 전극(11)을 형성할 때에 범프 내에 확산하여 거의 소멸한다.

도 3에 도시한 바와 같이, 반도체 칩(15)의 이면(15Y)에는 그 이면(15Y)을 덮도록 하여 마크 형성층(10)이 설치되어 있다. 이 마크 형성층(10)은 예를 들면 카본이 첨가된 에폭시계의 열 경화성 수지로 형성되어 있다. 에폭시계의 열 경화성 수지는 실리콘과의 접착성이 높으므로 마크 형성층(10)의 박리를 억제할 수 있다.

도 1에 도시한 바와 같이, 마크 형성층(10)에는 식별 마크(12) 및 식별 마크(13)가 형성되어 있다. 식별 마크(12)는 하나의 반도체 웨이퍼 내에서 공통되는 정보 예를 들면 품명, 사명, 품종, 제조 로트 번호 등의 정보를 표시하는 마크로 형성되어 있다. 식별 마크(13)는 작은 면적에서 많은 정보량을 기록하는 것이 가능한 이차원 코드 마크로 형성되어 있다. 이 식별 마크(13)에는 반도체 장치(20)의 고유의 정보, 예를 들면 DRAM의 파셜품 정보(파셜의 상태 : 뱅크 파셜, 어드레스 파셜, I/O 파셜) 등이 기록되어 있다. 이들의 식별 마크(12, 13) 각각은 제조 프로세스 중 마킹 공정에서 레이저 마킹법에 의해서 형성된다. 레이저 마킹법은 마크 형성 영역의 표면에 레이저광을 조사하고, 레이저광이 조사된 부분을 소손시켜서 마킹하는 방법이다. 레이저 마킹법은 마킹 전의 청소 처리나 마킹 후의 건조 처리가 불필요하며 마킹 후에 식별 마크가 꺼지게 되는 소멸 현상이 일어나기 어렵다.

다음에, 상기 웨이퍼 레벨 CSP형 반도체 장치(20)의 제조에 대하여 도 5 내지 도 20을 이용하여 설명한다.

도 5는 반도체 장치의 제조를 설명하기 위한 플로우차트이며, 도 6은 반도체 장치의 제조에 이용되는 반도체 웨이퍼의 평면도이며, 도 7 및 도 8은 웨이퍼 전 공정 처리를 설명하기 위한 반도체 웨이퍼의 평면도 및 주요부 단면도이고, 도 9 및 도 10은 전극 패드 재배치 공정을 설명하기 위한 반도체 웨이퍼의 주요부 단면도이고, 도 11은 웨이퍼 이면 연삭(백 그라인드) 공정을 설명하기 위한 반도체 웨이퍼의 주요부 단면도이고, 도 12는 마크 형성층의 형성 공정을 설명하기 위한 반도체 웨이퍼의 주요부 단면도이고, 도 13은 반도체 장치의 제조에 이용되는 반도체 제조 장치의 개략 구성도이고, 도 14는 프로브 검사 공정을 설명하기 위한 사시도이고, 도 15는 마킹 공정을 설명하기 위한 반도체 웨이퍼의 저면도이고, 도 16 및 도 17은 범프의 형성 공정을 설명하기 위한 반도체 웨이퍼의 평면도 및 주요부 단면도이고, 도 18은 다이싱 공정을 설명하기 위한 반도체 웨이퍼의 주요부 단면도이고, 도 19는 픽업 공정을 설명하기 위한 주요부 단면도이고, 도 20은 지그 메움(jig packing) 공정을 설명하기 위한 주요부 평면도이다.

우선, 도 6에 도시한 바와 같이 반도체 웨이퍼로서 예를 들면 725[㎛] 정도의 두께의 단결정 실리콘으로 이루어지는 반도체 웨이퍼(반도체 기판 ; 1)를 준비한다.

다음에, 반도체 웨이퍼(1)에 웨이퍼 전 공정 처리＜A＞를 실시하고, 도 7 및 도 8에 도시한 바와 같이, 반도체 웨이퍼(1)의 표리면(서로 대향하는 일주면 및 다른 주면) 중 표면(일주면)인 회로 형성면(1X)에 회로로서 DRAM을 구비하는 복수의 칩 형성 영역(4)을 행렬형으로 형성한다. 복수의 칩 형성 영역(4) 각각은 반도체 웨이퍼(1)를 절단하기 위한 다이싱 영역(스크라이브 영역 ; 5)을 통하여 서로 이격 된 상태에서 배치되어 있다. 복수의 칩 형성 영역(4) 각각은 반도체 웨이퍼(1)의 회로 형성면(1X)에 주로 반도체 소자, 다층 배선층(2), 전극 패드(2A), 표면 보호막(3) 및 개구(3A) 등을 형성함으로써 형성된다.

다음에, 각 칩 형성 영역(4)에 패드 재배치층(16)을 형성한다＜B＞. 구체적으로는, 우선 표면 보호막(3) 상의 전면에 예를 들면 폴리이미드계의 수지로 이루어지는 절연층(6)을 회전 도포법으로 형성한다. 절연층(6)은 예를 들면 5[㎛] 정도의 두께로 형성한다. 다음에, 절연층(6)에 전극 패드(2A)의 표면을 노출하는 개구(6A)를 형성한다. 여기까지의 공정을 도 9에 도시한다. 다음에, 개구(6A) 내를 포함하는 절연층(6) 상의 전면에 도전막으로 하여 예를 들면 구리(Cu)막을 저압 CVD(Chemical Vapor Deposition)법 또는 스퍼터법으로 형성한다. 다음에, 구리막에 패터닝을 실시하여 배선(7)을 형성한다. 다음에, 배선(7) 상을 포함하는 절연층(6) 상의 전면에 예를 들면 폴리이미드계의 수지로 이루어지는 절연층(8)을 회전 도포법으로 형성한다. 절연층(8)은 예를 들면 5[㎛] 정도의 두께로 형성한다. 다음에, 절연층(8)에 배선(7)의 일단측을 노출하는 개구(8A) 및 배선(7)의 타단측을 노출하는 개구(8B)를 형성한다. 다음에, 개구(8A) 내 및 개구(8B) 내를 포함하는 절연층(8) 상의 전면에 예를 들면 크롬(Cr)막, 72[at%] 니켈(Ni)-28[at%] 구리(Cu) 조성의 합금막, 금(Au)막의 각각을 순차 적층하여 적층막을 형성한다. 다음에, 적층막에 패터닝(patterning)을 실시하여 검사용 전극 패드(9A) 및 전극 패드(9B)를 형성한다. 이에 따라, 패드 재배치층(16)이 형성되는 동시에, 전극 패드(2A)의 배열 피치보다도 넓은 배열 피치의 전극 패드(9B)가 형성된다. 여기까지의 공정을 도 10에 도시한다.

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다음에, 도 11에 도시한 바와 같이 반도체 웨이퍼(1)의 이면(1Y)를 연삭하여 두께를 얇게 한다＜C＞. 본 실시예에서는 반도체 웨이퍼(1)의 두께가 예를 들면 400[㎛] 정도가 되기까지 연삭한다.

이 공정에서 반도체 웨이퍼(1)는 연삭 장치의 흡착 스테이지에 회로 형성면(1X) 측을 마주 보게 한 상태에서 흡착 스테이지에 흡착 고정되지만, 반도체 웨이퍼(1)의 회로 형성면(1X) 측에는 범프 전극(11)이 형성되므로 범프 전극(11)의 요철에 기인하는 반도체 웨이퍼(1)의 두께의 불균일을 방지할 수 있다.

이 공정에서, 반도체 웨이퍼(1)의 이면(1Y)을 연삭할 때, 반도체 웨이퍼(1)의 이면(1Y) 측에는 식별 마크(12, 13)가 형성되어 있지 않으므로, 식별 마크(12, 13)의 요철에 응력이 집중하여 생기는 반도체 웨이퍼(1)의 균열을 방지할 수 있다.

다음에, 도 12에 도시한 바와 같이 반도체 웨이퍼(1)의 이면(1Y)에 그 이면(1Y)을 덮는 마크 형성층(10)을 형성한다＜D＞. 본 실시예의 마크 형성층(10)은 이것에 한정되지 않지만, 에폭시계의 수지에 카본 및 유기 용매가 첨가된 열경화성 수지를 반도체 웨이퍼(1)의 이면(1Y)에 회전 도포법으로 형성하고, 그 후 열처리를 실시하여 열경화성 수지를 경화시킴으로써 형성된다.

이 공정에서 반도체 웨이퍼(1)는 성막 장치의 흡착 스테이지에 회로 형성면(1X)을 마주 보게 한 상태에서 흡착 스테이지에 흡착 고정되지만, 반도체 웨이퍼(1)의 회로 형성면(1X) 측에는 범프 전극(11)이 형성되어 있지 않으므로 범프 전극(11)의 요철의 영향을 받지 않고 마크 형성층(10)을 형성할 수 있다.

또, 마크 형성층(10)으로서는 에폭시계의 수지에 카본이 첨가된 열 경화성 수지로 이루어지는 수지 필름을 반도체 웨이퍼(1)의 이면(1Y)에 열압착하면서 접착하여 형성하여도 좋다. 이 경우에서도 범프 전극(11)의 요철의 영향을 받지 않고 마크 형성층(10)을 형성할 수 있다.

다음에, 도 13에 도시하는 반도체 제조 장치(30A)를 이용하여 프로브 검사 ＜E＞ 및 마킹＜F＞을 행한다. 반도체 제조 장치(30A)는 프로브 검사부(31), 마킹부(32), 로더부(33), 버퍼부(34) 및 언로더부(35) 등을 구비하고 있다. 로더부(33)는 프로브 검사부(31)에 반도체 웨이퍼(1)를 공급한다. 버퍼부(34)는 프로브 검사부(31)에서 처리된 반도체 웨이퍼(1)를 수납하고, 그 후 수납한 반도체 웨이퍼를 마킹부(32)에 공급한다. 언로더부(35)는 마킹부(32)에서 처리된 반도체 웨이퍼(1)를 수납한다. 본 실시예의 반도체 제조 장치(30A)는 프로브 검사부(31)에서 처리된 반도체 웨이퍼(1)의 상하의 방향을 반전시키지 않고 반도체 웨이퍼(1)의 이면측에 마킹한다.

프로브 검사 ＜E＞는 우선, 로더부(33)로부터 공급된 반도체 웨이퍼(1)를 흡착 스테이지(31A)에서 흡착 고정한다. 반도체 웨이퍼(1)의 흡착 고정은 흡착 스테이지(31A)에서 반도체 웨이퍼(1)의 이면(1Y)이 마주 보는 상태에서 행한다. 흡착 스테이지(31A)는 X-Y 방향(평면 방향) 및 Z 방향(상하 방향)의 이동이 가능한 구성으로 되어 있다. 흡착 스테이지(31A)의 상측에는 지지대(31B)에 고정된 프로브 카드(36)가 배치되어 있다.

다음에, 도 14에 도시한 바와 같이, 흡착 스테이지(31A)를 상승시켜서 반도 체 웨이퍼(1)를 프로브 카드(36)에 가까이 하여, 반도체 웨이퍼(1)와 프로브 카드(36)와의 위치 정렬을 행한 후, 반도체 웨이퍼(1)의 칩 형성 영역(4)의 검사용 전극 패드(9A)에 프로브 카드(36)의 프로브침(36A)을 접촉시킨다.

다음에, 각 칩 형성 영역(4)의 회로의 전기 특성을 프로브 카드(36)의 프로브 침(36A)과 전기적으로 접속된 검사기로 측정하고, 각 회로의 전기 특성 결과에 기초하는 특성 정보를 각 칩 형성 영역(4)의 위치 정보와 함께 검사기의 정보 기록 장치에 기억시킨다. 이 공정에 의해, 각 칩 형성 영역(4)에 대하여, 양품, 불량품, 파셜품, 동작 주파수 등의 전기적 특성의 등급이 판별된다. 프로브 검사가 종료한 반도체 웨이퍼(1)는 버퍼부(34)에 수납되며, 그 후, 마킹부(32)에 공급된다. 이 때, 반도체 웨이퍼(1)의 마킹부(32)로의 공급과 함께, 이 반도체 웨이퍼(1)에서의 각 칩 형성 영역(4)의 특성 정보 및 위치 정보가 마킹부(32)에 전송된다.

마킹＜F＞은 우선 버퍼부(34)로부터 공급된 반도체 웨이퍼(1)를 흡착 스테이지(32A)에 흡착 고정한다. 반도체 웨이퍼(1)의 흡착 고정은 흡착 스테이지(32A)에 반도체 웨이퍼(1)의 회로 형성면(1X)이 마주 보는 상태에서 행한다. 흡착 스테이지(32A)는 전술한 흡착 스테이지(31A)와 마찬가지로 X-Y 방향 및 Z 방향의 이동이 가능한 구성으로 되어 있다. 흡착 스테이지(32A)의 아래쪽으로는 레이저 발진기(32B) 및 밴딩 미러(32D)가 배치되어 있다.

다음에, 각 칩 형성 영역(4)의 위치 정보를 반도체 웨이퍼(1)의 회로 형성면(1X)에서의 위치 좌표에서부터 반도체 웨이퍼(1)의 이면에서의 위치 좌표로 변환하고, 이 변환된 각 칩 형성 영역(4)의 위치 정보에 따라서, 도 15에 도시한 바와 같이, 각 칩 형성 영역(4)과 대응하는 반도체 웨이퍼(1)의 이면(1Y) 측의 영역에 프로브 검사에서 얻어진 각 회로의 전기 특성 결과에 기초하는 특성 정보를 포함하는 식별 마크(13)를 레이저 마킹법으로 형성한다. 또한, 각 칩 형성 영역(4)과 대응하는 반도체 웨이퍼(1)의 이면(1Y) 측에 한개의 반도체 웨이퍼(1) 내에서 공통되는 정보, 예를 들면 품명, 회사명, 품종, 제조 로트 번호 등의 식별 마크(12)도 레이저 마킹법으로 형성한다. 식별 마크(13)는 작은 면적에서 많은 정보량을 기록하는 것이 가능한 이차원 코드 마크로 형성한다. 레이저 마킹법에 의한 식별 마크(12, 13)의 형성은 도 13에 도시한 바와 같이, 마크 형성층(10)의 표면에 레이저광(32C)을 조사하고 레이저광(32C)이 조사된 부분을 소손시켜 행하기 때문에, 마킹 후에 식별 마크(12, 13)가 사라지게 되는 소멸 현상이 발생하기 어렵지만, 반도체 웨이퍼(1)의 이면(1Y) 즉 반도체 기판에 곧 식별 마크를 레이저 마킹법으로 형성하는 것은 곤란하다. 그 이유는 반도체 웨이퍼(1)의 이면(1Y)에 흠집이 나게 되므로, 반도체 웨이퍼(1)에 균열이 생기기 쉬워진다. 따라서, 종래는 반도체 웨이퍼(1)의 이면(1Y)측으로의 레이저 마킹법에 의한 식별 마크의 형성은 행하지 않았지만, 본 실시예와 같이 반도체 웨이퍼(1)의 이면측에 마크 형성층(10)을 설치해둠으로써 반도체 웨이퍼(1)의 이면(1Y)측에 식별 마크(12, 13)를 레이저 마킹법으로 형성할 수 있다.

이 공정에서 반도체 웨이퍼(1)는 마킹부(마킹 장치 ; 32)의 흡착 스테이지(32A)에 회로 형성면(1X) 측을 마주 보게 한 상태에서 흡착 스테이지(32A)에 흡착 고정되지만, 반도체 웨이퍼(1)의 회로 형성면(1X) 측에는 범프 전극(11)이 형성되어 있지 않으므로, 마킹부(32)의 흡착 스테이지(32A)에 반도체 웨이퍼(1)를 흡착 고정함으로써 생기는 범프 전극(11)의 변형을 방지할 수 있다. 또한, 범프 전극(11)의 요철에 기인하는 반도체 웨이퍼(1)의 이면(1Y)의 요철에 의해서 생기는 식별 마크(12 13)의 불량을 방지할 수 있다.

이 공정에서 마크 형성층(10)은 카본이 첨가된 에폭시계의 열경화성 수지로 형성되어 있다. 이 마크 형성층(10)에 레이저광을 조사한 경우, 레이저광이 조사된 부분의 카본이 증발하고 조사된 부분이 희게 남는다. 따라서, 시인성이 좋은 식별 마크를 형성할 수 있다.

또, 프로브 검사는 반도체 웨이퍼(1)의 회로 형성면(1X) 측에 프로브 침(36A)을 접촉시켜서 전기 특성을 측정하고, 마킹은 반도체 웨이퍼(1)의 이면(1Y) 측에 실시하므로, 칩 형성 영역(4)의 순서 및 좌표는 동일 장치의 좌표계로서는 반도체 웨이퍼(1)를 뒤집어 놓은 방향에 대하여 플러스 마이너스가 반대가 되기 때문에 마킹 공정에서는 그 변환이 필요하다.

다음에, 도 17 및 도 18에 도시한 바와 같이 반도체 웨이퍼(1)의 각 칩 형성 영역(4)의 전극 패드(9B) 상에 범프 전극(11)을 형성한다＜G＞. 범프 전극(11)의 형성은 이에 한정되지 않지만, 예를 들면 전극 패드(9B) 상에 구형의 땜납재를 볼 공급법으로 공급하고 그 후, 구형의 땜납재를 적외선 리플로우법으로 용융하여 행한다. 또한, 범프 전극(11)의 형성은 예를 들면 전극 패드(9B) 상에 스크린 인쇄법으로 땜납 페이스트재를 인쇄하고, 그 후 땜납 페이스트재를 적외선 리플로우법으로 용융하여 행하여도 좋다.

다음에, 웨이퍼 레벨의 상태에서 번인(burn-in) 시험을 실시한다＜H＞. 번인 시험은 고객에서의 사용 조건에 비하여 가혹한 사용 조건(부가를 제공한 상태)에서 각 칩 형성 영역(4)의 회로 동작을 행하고, 고객에서의 사용 중에 결함이 되는 것, 어느 의미에서는 결함을 가속적으로 발생하게 하고 고객에게 출하하기 전의 초기 단계에서 불량품의 배제를 목적으로 하는 선별 시험이다.

다음에, 다이싱 시트(40)의 점착층(40A) 측에 반도체 웨이퍼(1)를 장착한다. 반도체 웨이퍼(1)의 장착은 반도체 웨이퍼(1)의 회로 형성면(1X)이 상향이 되는 상태에서 행한다.

다음에, 다이싱 장치에서 반도체 웨이퍼(1), 마크 형성층(10) 및 패드 재배치층(16)을 각 칩 형성 영역(4)마다 분할한다＜I＞. 이에 따라, 도 18에 도시한 바와 같이, 반도체 장치(20)가 거의 완성된다.

다음에, 도 19에 도시한 바와 같이, 다이싱 시트(40)의 하측에서부터 픽업 장치의 밀어올림 침(42)에 의해서 반도체 장치(20)를 상측으로 밀어올리고 그 후 상측으로 상승된 반도체 장치(20)를 픽업 장치의 흡착 콜릿(43)으로 반송하고＜J＞, 도 20에 도시한 바와 같이, 트레이(44)에 반도체 장치(20)를 수납한다＜K＞. 트레이(44)로의 반도체 장치(20)의 수납은 식별 마크(12, 13)를 상향으로 한 상태에서 행한다.

다음에, 웨이퍼 레벨 CSP형 반도체 장치(20)를 조립한 메모리 모듈(전자 장치)의 제조에 대하여, 도 21 및 도 22를 이용하여 설명한다.

도 21은 메모리 모듈의 제조를 설명하기 위한 플로우차트이며, 도 22는 메모 리 모듈의 단면도이다.

우선, 실장 기판(51)의 표리면(서로 대향하는 일주면 및 다른 주면) 중 표면(일주면)측에 복수의 반도체 장치(20)를 탑재하고＜L＞, 그 후 열처리를 실시하여 실장 기판(51)의 표면측에 복수의 반도체 장치(20)를 실장한다＜M＞. 다음에, 실장 기판(51)의 이면측에 복수의 반도체 장치(20)를 탑재하고＜N＞, 그 후, 열처리를 실시하여 실장 기판(51)의 이면측에 복수의 반도체 장치(20)를 실장한다＜O＞. 다음에, 복수의 반도체 장치(20)의 각각의 기능 테스트를 행하고＜P＞, 그 후, 실장 기판(51)과 반도체 장치(20) 간에 수지(52)를 충전하고＜Q＞, 그 후, 재차, 복수의 반도체 장치(20) 각각의 기능 테스트를 행한다＜R＞. 이에 따라, 메모리 모듈(50)이 거의 완성된다.

이와 같이, 본 실시예에 따르면 이하의 효과가 얻어진다.

(1) 반도체 장치(20)의 제조에 있어서, 반도체 웨이퍼(1)의 회로 형성면(1X)에 DRAM을 구비하는 복수의 칩 형성 영역(4)을 형성하는 공정 후에 있어서, 각 칩 형성 영역(4) 상에 범프 전극(11)을 형성하는 공정 전에 각 칩 형성 영역(4)과 대응하는 반도체 웨이퍼(1)의 이면(1Y) 측의 영역에 각각 식별 마크(12, 13)를 형성하는 공정을 구비한다.

이에 따라, 반도체 웨이퍼(1)의 이면(1Y) 측에 식별 마크를 형성할 때, 반도체 웨이퍼(1)의 회로 형성면(1X) 측에는 범프 전극(11)이 형성되어 있지 않으므로, 마킹부(마킹 장치)의 흡착 스테이지(32A)에 반도체 웨이퍼(1)를 흡착 고정함으로써 생기는 범프 전극(11)의 변형을 방지할 수 있다. 또한, 범프 전극(11)의 요철에 기인하는 반도체 웨이퍼(1)의 이면(1Y)의 요철에 의해서 생기는 식별 마크의 불량을 방지할 수 있다. 이 결과, 반도체 장치(20)의 수율의 향상을 도모할 수 있다.

(2) 반도체 장치(20)의 제조에 있어서, 반도체 웨이퍼(1)의 회로 형성면(1X)에 DRAM을 구비하는 복수의 칩 형성 영역(4)을 형성하는 공정 후에 있어서, 각 칩 형성 영역(4) 상에 범프 전극(11)을 형성하는 공정 전에 반도체 웨이퍼(1)의 이면(1Y)을 연삭하는 공정을 구비한다.

이에 따라, 반도체 웨이퍼(1)의 이면(1Y)을 연삭할 때, 반도체 웨이퍼(1)의 회로 형성면(1X) 측에는 범프 전극(11)이 형성되어 있지 않으므로, 범프 전극(11)의 요철에 기인하는 반도체 웨이퍼(1)의 두께의 불균일을 방지할 수 있다. 이 결과, 반도체 웨이퍼(1)를 각 칩 형성 영역(4)마다 분할하는 다이싱 공정에서, 두께가 불균일함에 따라서 생기는 반도체 웨이퍼(1)의 균열을 방지할 수 있으므로 반도체 장치(20)의 수율의 향상을 도모할 수 있다.

(3) 반도체 장치(20)의 제조에 있어서, 반도체 웨이퍼(1)의 이면(1Y)을 연삭하는 공정 후에 각 칩 형성 영역(4)과 대응하는 반도체 웨이퍼(1)의 이면(1Y) 측의 영역에 각각 식별 마크를 형성하는 공정을 구비한다.

이에 따라, 반도체 웨이퍼(1)의 이면(1Y)를 연삭할 때 반도체 웨이퍼(1)의 이면(1Y) 측에는 식별 마크가 형성되어 있지 않으므로, 식별 마크의 요철에 응력이 집중하여 생기는 반도체 웨이퍼(1)의 균열을 방지할 수 있다. 이 결과, 반도체 장치(20)의 수율의 향상을 도모할 수 있다.

(4) 반도체 장치(20)의 제조에서 마크 형성층(10)은 카본이 첨가된 에폭시계의 열경화성 수지로 형성되어 있다. 이에 따라, 마크 형성층(10)에 레이저광을 조사한 경우, 레이저광이 조사된 부분의 카본이 증발하고 조사된 부분이 희게 남는다. 따라서, 시인성이 좋은 식별 마크를 형성할 수 있다.

(5) 반도체 장치(20)의 제조에서 반도체 웨이퍼(1)의 회로 형성면(1X)에 회로로서 DRAM을 구비하는 복수의 칩 형성 영역(4)을 형성하는 공정 후에 있어서, 반도체 웨이퍼(1)를 각 칩 형성 영역(4)마다 분할하는 공정 전에 각 칩 형성 영역(4)의 DRAM의 전기 특성을 측정하는 공정과, 각 칩 형성 영역(4)과 대응하는 반도체 웨이퍼(1)의 이면(1Y) 측에 상기 측정 공정에서 얻어진 각 DRAM의 전기 특성 결과에 기초하는 특성 정보를 포함하는 식별 마크(13)를 형성하는 공정을 구비한다.

이에 따라, 파셜품 정보를 수반시켜서 반도체 장치(20)를 관리할 수 있게 되기 때문에, 트레이 내 위치 등의 불안정한 조건에 좌우되지 않고 안정적이고 안전한 반도체 장치(20)의 관리를 행할 수 있다.

또한, 반도체 장치 단독으로의 핸드링을 자유롭게 할 수 있기 때문에, 메모리 모듈로의 조립 부품으로서 사용할 때의 편리성이 향상한다.

(6) 반도체 장치(20)의 제조에서 식별 마크(13)는 이차원 코드 마크로 형성되어 있다. 여기에서 많은 정보량을 작은 면적에 기록할 수 있으며 또한 기계에 따른 판독을 신속하게 할 수 있기 때문에 메모리 모듈(50)의 생산 효율이 향상한다.

또, 본 실시예에서는 식별 마크의 형성을 레이저 마킹법으로 행한 예에 대하 여 설명하였지만, 식별 마크의 형성은 다이렉트 인쇄 마킹 장치나 잉크 제트식 마킹 장치 등을 이용한 잉크 마킹법으로 행하여도 좋다. 이 경우, 반도체 웨이퍼(1)의 이면(1Y)으로의 식별 마크의 형성이 가능하지만, 마크 형성층(10)쪽이 잉크의 붙임성이 좋으므로 식별 마크가 떨어지기 어려워진다.

또한, 본 실시예에서는 마크 형성층(10)에 식별 마크(12, 13)를 레이저 마킹법으로 형성한 예에 대하여 설명하였지만, 마크 형성층(10)을 설치하지 않고서 반도체 웨이퍼(1)의 이면(1Y)에 곧 식별 마크(12, 13)를 레이저 마킹법으로 형성하여도 좋다. 이 경우, 반도체 웨이퍼(1)에 균열이 생기지 않을 정도의 마크 깊이(소손시키는 실리콘의 깊이), 예를 들면 2 ∼ 3[㎛] 정도의 얕은 마크 깊이에 마킹을 행한다.

또한, 본 실시예에서는 마크 형성층(10)에 식별 마크(12, 13)를 레이저 마킹법으로 형성한 예에 대하여 설명하였지만, 마크 형성층(10)을 설치하지 않고서 반도체 웨이퍼(1)의 이면(1Y)에 곧 식별 마크(12, 13)를 잉크 마킹법으로 형성하여도 좋다.

또한, 본 실시예에서는 웨이퍼 레벨 상태에서의 번인 시험에 대하여 설명하였지만, 번인 시험은 다이싱 공정 후 즉 반도체 웨이퍼(1)를 개개의 반도체 장치(20)로 분할한 후에 행하여도 좋다.

또한, 본 실시예에서는 반도체 웨이퍼(1)의 상하 방향의 방향을 반전시키지 않고 마킹하는 반도체 제조 장치(30A)를 이용한 예에 대하여 설명하였지만, 도 23(개략 구성도)에 도시한 바와 같이, 프로브 검사부(31)와 마킹부(32) 간에 웨이퍼 반전 기구부(37)를 구비한 반도체 제조 장치(30B)를 이용하여도 좋다. 웨이퍼 반전 기구부(37)는 반도체 웨이퍼(1)의 상하 방향의 방향을 반전시키고나서 마킹부(32)에 반도체 웨이퍼(1)를 공급한다.

또한, 본 실시예에서는 각 칩 형성 영역(4)의 회로의 전기 특성을 검사기에서 측정하고, 이 각 회로의 전기 특성 결과에 기초하는 특성 정보를 각 칩 형성 영역(4)의 위치 정보와 함께 검사기의 정보 기록 장치에 기억시킨 후, 각 칩 형성 영역(4)의 위치 정보를 반도체 웨이퍼(1)의 회로 형성면(1X)에서의 위치 좌표로부터 반도체 웨이퍼(1)의 이면(1Y)에서의 위치 좌표로 변환한 예에 대하여 설명하였지만, 각 칩 형성 영역(4)의 위치 정보를 반도체 웨이퍼(1)의 회로 형성면(1X)에서의 위치 좌표로부터 반도체 웨이퍼(1)의 이면(1Y)에서의 위치 좌표로 변환하여 검사기의 정보 기록 장치에 기억시켜도 좋다.

이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.

예를 들면, 본 발명은 실장 기판에 노출된 상태에서 반도체 칩(베어 칩)을 실장하는 전자 장치에 적용할 수 있다.

Claims

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반도체 장치를 제조하는 방법에 있어서,

주면 및 상기 주면에 대향하는 이면을 구비하며, 다이싱(dicing) 라인에 의해 정의된 복수의 칩 형성 영역을 포함하는 반도체 웨이퍼 제공하는 공정 - 상기 복수의 칩 형성 영역 각각은 상기 주면 상에 집적 회로 및 전극 패드를 구비함 -,

상기 반도체 웨이퍼의 상기 주면 상에 복수의 범프 전극을 형성하는 공정 - 상기 복수의 범프 전극은 상기 전극 패드들에 각각 전기적으로 접속되고 상기 웨이퍼의 상기 주면으로부터 돌출함 - ,

상기 복수의 범프 전극의 상기 형성 공정 이후에, 상기 다이싱 라인들을 따라 상기 반도체 웨이퍼를 다이싱함으로써 복수의 반도체 칩을 형성하여, 대응하는 범프 전극을 각각 구비하는 상기 복수의 반도체 칩을 형성하는 공정,

상기 반도체 웨이퍼의 상기 이면 상에 식별 마크를 형성하는 공정 - 상기 식별 마크는 상기 복수의 칩 형성 영역에 대응됨 - , 및

상기 복수의 범프 전극의 상기 형성 공정 이전에, 상기 식별 마크를 형성하는 공정을 수행함으로써, 상기 대응하는 범프 전극 및 상기 대응하는 식별 마크를 각각 구비하는 상기 복수의 반도체 칩을 제공하는 공정

을 포함하는 방법.
제21항에 있어서,

상기 복수의 범프 전극의 상기 형성 공정 이전에, 상기 반도체 웨이퍼의 상기 이면을 연삭하여 상기 복수의 웨이퍼를 박형화하는 공정을 더 포함하는 방법.
제22항에 있어서,

상기 식별 마크는 레이저 광에 의해 연삭된 상기 반도체 웨이퍼의 이면 상에 형성되는 방법.
제22항에 있어서,

상기 복수의 범프 전극의 형성 공정 이전이며 상기 반도체 웨이퍼의 상기 박형화 공정 이후에, 연삭된 상기 반도체 웨이퍼의 이면 상에 수지층을 형성하는 공정을 더 포함하고

상기 식별 마크는 상기 수지층 상에 형성되고,

상기 반도체 웨이퍼의 분할 이후에, 상기 복수의 반도체 칩 각각은 이면 상에, 상기 대응하는 식별 마크를 가지는 상기 수지층의 일부를 구비하는 방법.
제21항에 있어서,

상기 반도체 웨이퍼의 상기 복수의 칩 형성 영역 각각의 상기 전극 패드는 소정의 제1 피치(pitch)로 배치되어 있고,

상기 반도체 웨이퍼를 제공하는 상기 공정은 상기 반도체 웨이퍼의 상기 주면 상에 복수의 재배치된 전극 패드를 형성하는 공정 - 상기 복수의 재배치된 전극 패드는 상기 대응하는 전극 패드와 전기적으로 접속됨 - 을 더 포함하고,

상기 복수의 재배치된 전극 패드가 상기 전극 패드의 상기 소정의 제1 피치보다 넓은 소정의 제2 피치로 배치되도록 상기 복수의 재배치된 전극 패드의 상기 형성 공정을 수행 하는 방법.
제25항에 있어서,

상기 복수의 범프 전극은 상기 복수의 재배치된 전극 패드 상에 각각 형성되는 방법.