KR100570425B1 - 메모리 장치를 위한 저전력 전원 시스템 및 메모리 장치에 전압을 공급하기 위한 방법 - Google Patents

메모리 장치를 위한 저전력 전원 시스템 및 메모리 장치에 전압을 공급하기 위한 방법 Download PDF

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Abstract

본발명은 Vbb(어레이 본체 바이어스) 및 Vwl(네거티브 워드 라인) 전압 발생기를 구현하는 메모리 회로에서 전력 소모의 상당한 감소를 위한 시스템 및 방법에 관한 것이다. 시스템은 슬립 또는 대기 모드(standby mode) 동안에 네거티프 WL 발생기를 스위칭 오프하는 것을 포함해서 어떤 전력도 소모되지 않는다. 이완된 리프레쉬(relaxed refresh) 동작이 수행되고, 네거티브 WL은 Vbb 발생기에 의해 전력 공급된다. BL 스윙으로부터 네거티브 SL 공급에 커플링되는 잡음은 조인트 Vbb-Vwl 디커플링 방법에 기인하여 감소된다. 어떤 교차 잡음을 회피하고, 설계 유연성을 유지하기 위해 활성 모드에서, Vbb 및 Vneg가 분리된다. 전력-온 기간 동안, Vbb 레벨의 램프-업 레이트는 Vwl 발생기에 의해 향상된다. 유리한 점은: (1) 더 간단한 Vbb 발생기 디자인, (2) 훨씬 더 작은 Vbb 발생기 사이즈, (3) 감소된 Vbb 전력, (4) Vwl 발생기로부터의 독립 전류의 부재, (5) 독립 또는 슬립 모드 동안 Vwl 레벨을 위한 디커플링 저잡음, (6) 전력-온 동안에 Vbb를 위해 향상된 램프-업율, (7) 활성 모드 동안에 Vbb와 Vwl 사이의 교차 잡음의 부재, (8) 활성 모드에서 Vbb 및 Vwl의 설계 유연성으로 요약될 수 있다. 본 발명의 원리 및 유리한 점은 네거티브 또는 포지티브인 어떤 두 개 이상의 DC 발생기 시스템에 적용될 수 있다.

Description

메모리 장치를 위한 저전력 전원 시스템 및 메모리 장치에 전압을 공급하기 위한 방법{SUPER LOW-POWER GENERATOR SYSTEM FOR EMBEDDED APPLICATIONS}
본 발명은 일반적으로 메모리 회로에 관한 것으로, 특히, 동작의 대기(stand-by) 또는 슬립 모드(sleep mode) 동안에 전력 소모를 상당히 감소시키기 위한 메모리 회로 시스템 및 구조에 관한 것이다.
네거티브 워드-라인(Vwl) 발생기는 메모리 어레이의 모든 선택되지 않은 워드 라인을 네거티브 전위로 유지(hold)하기 위하여 오늘날의 집적 회로 반도체 메모리 칩에서 사용된다. 그 목적은 셀 누설(cell leakage)을 감소시키고 보유 시간(retention time)을 향상시키는 것이다. 대기 또는 슬립 모드 동안에, 전압 발생기는 에너지를 소모한다. D. Takashima, Y. Oowaki 등에 의한 "A Novel Power-Off Mode for a Battery-Backup DRAM", Symposium on VLSI Circuits Digest of Technical Papers, 1995, pp. 109-110을 참조하여 설명되어 있는 종래 기술의 하나의 제안은 이 Vwl 전력을 완전히 턴 오프하는 것이다. 그러나, 시스템이 활성 모드로 되돌아가는데 또는 리프레쉬(refresh)를 행하기 이전에 장시간, 예를 들면 10us의 범위 내의 시간이 걸릴 것이기 때문에 이 접근법은 단점을 가진다. eDRAM 메모리가 사용되고 주기적인 리프레쉬가 요구될 때 이 접근법은 실용적이지 않을 수 있다. 직관적 접근법은 활성 펌프(active pump) 이외의 저전력 대기 펌프(standy-by pump)를 사용하는 것이다. 칩이 저전력 모드에 들어갈 때마다, 활성 펌프 구성요소들은 셧 오프(shut off)되고, 단지 대기 펌프만 전압 레벨을 유지하기 위해 온(on)으로 유지한다. 그러나 이 접근법 또한 몇몇의 단점들을 가지는데, 예를 들면, 고가의 칩 영역 상에 별도의 하드웨어가 탑재될 필요가 있다는 것이다. 이 대기 펌프들은 통상적으로 약하고 효율적이지 않거나 활성 모드 동작 동안에 덜 유용하다. 게다가, 이 대기 펌프들은 저전력 모드 동안에 여전히 에너지를 소모한다.
더 나아가, 활성 장치가 형성되는 기판 본체를 바이어싱(biasing)하기 위한 전압을 공급하기 위해 오늘날의 메모리 칩 내에 어레이 본체 바이어스 전압(Vbb) 발생기가 사용된다. 즉, 이 Vbb 전압은 DRAM 어레이의 전송 장치의 본체에 인가된다. 장치 임계 전압을 승압함으로써 장치 서브스레쉬홀드 누설(sub-threshold leakage)을 차단하기 위해 Vbb가 사용된다.
도 1에 도시되어 있는 바와 같이, 각각의 발생기(10), Vwl 또는 Vbb는 전하 펌프 회로(18)에 전력을 공급하기 위한 클럭 펄스를 생성하기 위한 리미터 회로(12) 및 발진기 회로(15)를 포함한다. 그 후 각 개개의 발생기의 전하 펌프는 각 발생기의 출력 레벨(19)을 제 1 레벨로부터 제 2 레벨로 펌프한다. 출력 전압(19)이 목표의 제 2 레벨에 도달했는지의 여부를 탐지하기 위해 리미터 장치(12)가 제공된다. 도달하면, 리미터 장치(12)는 펌프를 셧 오프하고 펌프 동작을 중지할 것이다. 각 펌프 내부에는 적어도 두 개의 승압 캐패시터(도시되지 않음)가 있다. 예를 들어, 2단(two-stage) 펌프에서는 약 4 내지 6개의 승압 캐패시터가 존재한다. 이 승압 캡(caps)들은 전하 펌핑을 보조하기 위하여 사용된다. 동작의 세부 사항들은 당업자에게 잘 알려져 있다. 그 출력 버스에 접속되는 캐패시터인 디커플링 캐패시터가 Vwl 발생기에 제공된다. 예를 들면, 변하는 밀도를 가지는 DRAM의 Vwl 버스를 위해 3nF 내지 20nF의 디커플링 캐패시터가 필요할 수 있다. Vbb는 p-Well 바이어스 전압이며, 이미 DRAM 어레이의 거대한 pWell에 연결되어 있으므로, 어떤 디커플링 캐패시터도 필요하지 않다는 것이 이해되어야 한다. 디커플 캐패시터는 출력 전압(19)을 안정시키고 다른 전압 레벨에 의한 어떤 커플링 효과도 회피하기 위해 사용된다.
개개의 Vbb 발생기 및 Vwl(또는 Vneg) 발생기의 스위칭 접속 그리고 파워 온 프로세스의 속도를 높이기 위하여 파워-온 동작 동안에 접속될 때 이 발생기들의 동시적 턴온을 제공하는 향상된 저전력 반도체 메모리 칩 전압 발생기 디자인을 제공하는 것이 상당히 바람직할 것이다.
동작의 활성 모드 동안에 어떤 교차 잡음도 회피하며 서로 다른 전압 레벨 출력을 하기 위해 스위치 접속된 개개의 Vbb 발생기 및 Vwl(또는 Vneg) 발생기의 분리를 추가적으로 제공하는 향상된 저전력 반도체 메모리 칩 전압 발생기 디자인을 제공하는 것이 또한 상당히 바람직할 것이다.
Vbb 버스와 Vwl(또는 Vneg) 버스의 스위칭 접속을 제공하고, 동작의 슬립 모드 동안에 에너지를 절약하기 위하여 Vwl 발생기가 턴 오프되며, 대기 네거티브 워드-라인(Vwl) 발생기 시스템에 대한 필요를 미연에 방지하는 향상된 저전력 반도체 메모리 칩 전압 발생기 디자인을 제공하는 것이 또한 상당히 바람직할 것이다.
미국 특허 제 5,926,427호는 반도체 메모리 장치를 위한 전력 라인 잡음 방지 회로를 개시하는데, 이는 워드 라인을 활성으로 만들기 위해 높은 전압을 생성하기 위한 고전압 생성 수단과, 공급 전압의 감소된 양을 보급하기 위해 프리 하이(pre-high) 전압을 생성하기 위한 프리 하이(pre-high) 전압 생성 수단과, 행 어드레스 스트로브 프리차지 신호(row address strobe precharge signal)가 활성으로 될 때 상기 프리 하이 전압 생성 수단으로부터 상기 프리 하이 전압 생성 수단의 사전 전압 출력 단자로 상기 높은 전압을 전송하기 위한 수단과, 상기 프리 하이 전압 생성 수단의 상기 프리 하이 전압 출력 단자와 공급 전압 라인 사이에서 연결되는 적어도 하나의 제 2 스위칭 수단과, 행 어드레스 스트로브 신호가 활성으로 될 때 상기 제 2 스위칭 수단을 제어하기 위한 전력 고정 펄스 생성 수단, 그리고 상기 공급 전압과 그라운드 전압 상이의 커플링 효과를 사용하여 내부 회로상의 잡음을 감소시키기 위한 디커플링 정전기(electrostatic) 캐패시터 수단을 포함한다.
미국 특허 제 5,886,942호는 신호 라인을 포함하는 반도체 회로 소자와, 제 1 전압과 제 1 전압보다 작은 제 2 전압 사이에 정의되는 진폭을 가지는 입력 신호를 수신하는 게이트를 포함하는 P 채널 타입의 제 1 MOS 트랜지스터 -하나의 전극은 제 1 전압보다 전위가 더 높은 제 3 전압으로 노드에 접속되고, 다른 전극은 그(thereof) 하나의 전극에 관해 제 1 전류 경로를 형성하며, 상기 신호 라인에 접속됨-와, 상기 입력 신호를 수신하는 게이트를 포함하는 N 채널 타입의 제 2 MOS 트랜지스터 -하나의 전극은 제 2 전압보다 전위가 낮은 제 4 전압으로 다른 노드에 접속되고, 다른 전극은 그(thereof) 하나의 전극에 관해 제 2 경로를 형성하며, 상기 신호 라인에 접속됨 - 와, 상기 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터에 의해 구성되고 상기 제 3 전압 및 상기 제 4 전압의 전압 공급으로 동작하는 CMOS 인버터 -상기 MOS 인버터는 그 회로 임계 값을 가짐- 과, 상기 제 1 전압 및 상기 제 2 전압의 다른 전력 공급으로 동작하는 다른 CMOS 인버터 또는 상기 CMOS 버퍼 -상기 다른 CMOS 인버터 또는 상기 CMOS 버퍼는 그 회로 임계 값을 가지는데, 상기 제 3 및 상기 제 4 전압으로 동작하는 상기 CMOS 인버터의 회로 임계 값은 상기 제 1 전압 및 상기 제 2 전압으로 동작하는 상기 다른 CMOS 인버터 또는 상기 CMOS 인버터의 임계 값보다 크게 선택됨- 를 포함한다.
발명의 개요
본 발명의 목적은 개개의 Vbb 발생기 및 Vwl(또는 Vneg) 발생기의 스위칭 접속을 제공하며, 파워-온 동작 동안에 접속될 때 파워 온 프로세스의 속도를 높이기 위하여 이 발생기들의 동시적 턴 온(turn on)을 제공하는 것이다.
본 발명의 다른 목적은 동작의 활성 모드 동안에 어떤 교차(cross-over) 잡음도 회피하며, 서로 다른 전압 레벨 출력을 허용하기 위해 스위치 접속된 개개의 Vbb 발생기와 Vwl(또는 Vneg) 발생기의 분리를 추가적으로 제공하는 향상된 저전력 반도체 메모리 칩 전압 발생기 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 Vbb 버스 및 Vwl(또는 Vneg) 버스의 스위칭 접속을 제공하는 향상된 저전력 반도체 메모리 칩 전압 발생기 시스템을 이용하여 동작의 슬립 모드 동안에 에너지를 절약하기 위해 Vwl 발생기가 턴 오프(turned off)되는 것을 제공하는 것이다.
본 발명의 또 다른 목적은 이완된(또는 더 긴)(relaxed) 슬립 리프레쉬 지속 시간을 가지는 메모리 칩 장치를 위한 저전력 전원 시스템을 제공해서, 슬립/리프레쉬 동안에 요구되는 에너지가 어레이 기판 상의 어떤 장애도 야기하지 않으며 Vbb 발생기 펌프에 의해 쉽게 공급될 수 있게 하는 것이다.
본 발명에 따르면, 메모리 셀의 반도체 기판 어레이를 포함하는 메모리 장치를 위한 저전력 전원 시스템 및 방법이 제공되는데, 이 시스템은, 메모리 장치에서 메모리 셀을 선택하기 위하여 그것의 출력에서 제 1 (워드-라인) 전압을 공급하기 위한 네거티브 워드-라인(Vwl) 발생기 장치와, 메모리 장치에서 기판 어레이를 바이어싱하기 위해 그것의 출력에서 제 2 (백 바이어스) 전압을 공급하기 위한 어레이 본체 바이어스 전압(Vbb) 발생기 장치와, 메모리 장치의 하나 이상의 동작 상태 동안에 네거티브 워드-라인(Vwl) 발생기 장치 출력을 본체 바이어스 전압(Vbb) 발생기 장치 출력에 선택적으로 접속하기 위한 스위치를 포함한다.
바람직하게는, 발생기 장치를 턴 온하기 위한 파워-온 동작 상태 동안에, 메모리 장치를 위한 파워-온 프로세스의 속도를 높이기 위해 스위치 장치는 네거티브 워드 라인(Vwl) 발생기 장치 출력을 본체 바이어스 전압(Vbb) 발생기 장치 출력에 커플링한다.
추가적으로, 본 발명의 저전력 전원 시스템은 동작의 슬립/저전력 모드 동안에 네거티브 워드-라인 발생기를 턴 오프하는 것과 함께 Vbb 발생기에 의해 일정하게 지원되는 기판 바이어스(또는 Vbb) 전원과 네거티브 워드-라인 전원을 스위치가 단락시키는 것을 제공한다. 저전력 모드 동안에, 칩 온도가 강하할 수 있지만, 메모리 칩은 여전히 약간의 에너지를 소모할 것이다. 예를 들어, 네거티브 워드-라인 레벨(또는 Vneg)은 누설이 존재하거나 리프레쉬 싸이클이 필요하면 더 높게 드리프트(drift)할 수 있다. 그러므로, 그것은 부동(floating)으로 남겨질 수 없거나 또는 그렇지 않으면, Vneg가 점점 덜 네거티브 된다면 셀이 누설할 수 있다. 반면에 칩이 파워 온된 이후에 기판 바이어스(또는 Vbb) 발생기는 통상 온으로 된다. 전압 레벨은 네거티브 워드-라인 레벨과 동일하거나 동일하지 않을 수 있다. Vbb 레벨은 셀이 최저 누설 레벨을 가지는 최적 조건에 의해 결정된다. Vbb가 너무 높다면(또는 덜 네거티브라면) 서브스레스홀드 누설 레벨은 부족할 수 있다. 그러나 Vbb가 너무 낮다면(또는 더 네거티브라면), 장치 접합(junction) 누설 레벨은 우세할 것이다. 그럼에도 불구하고, Vbb 레벨은 통상 Vneg 레벨을 추적하며, 대부분의 시간 동안 그 값들은 동일하다. 그래서, 활성 모드에서, Vbb 전원 및 Vneg 전원은 분리되어서 그들 간의 어떤 교차 잡음도 회피하게 된다. 활성 모드에서는, 고주파에서 워드 라인이 액세스될 수 있다. 그 결과, Vneg 레벨은 잡음이 섞이거나 변동된다. 양 레벨이 항상 단락된다면, Vbb 레벨은 데이터 손실이나 다른 예상되지 않은 효과 및 바람직하지 않은 효과를 야기할 수 있는 잡음이 섞이기도 할 것이다. 가끔씩의 리프레쉬가 아닌 어떤 어레이 활동도 기대되지 않기 때문에 이 문제점은 슬립 모드에서 방지된다.
본 발명의 저전력 전압 생성 시스템의 구현과 방법은 (1) 별도의 하드웨어 가령, 어떤 대기 Vneg 펌프도 필요하지 않고 -이는 더 작은 칩 영역을 의미함-; (2)Vneg가 완전히 셧 오프되어 소모되는 어떤 (0) Vneg 대기 에너지도 가져오지 않기 때문에 전력 절약과; (3)Vbb와 Vneg가 절연되기 때문에 활성 동작 모드 동안에 Vbb와 Vneg 사이의 어떤 교차 잡음도 없고 -적은 잡음을 의미함-; (4)Vbb 레벨과 Vneg 레벨이 약간 다르게 설정되도록 인에이블 된다는 점에서의 설계 유연성에서 있어서 유리하다.
본 발명의 장치 및 방법의 다른 특징, 측면들 및 이로운 점들은 다음 설명과, 첨부된 청구 범위 및 첨부 도면을 참조하여 더 잘 이해될 것이다.
도 1은 통상적 Vwl 및 Vbb 전압 발생기 회로 설계를 도시한다.
도 2는 본 발명의 원리에 따른 서로 다른 동작 상태를 가지는 저전력 네거티브 워드-라인(Vwl 또는 Vneg) 발생기를 포함하는 향상된 저전력 반도체 메모리 칩 전압 발생기 시스템을 도시하는 개념적 블록도이다.
도 3a은 메모리 장치를 위해 구현되는 향상된 저전력 반도체 메모리 칩 전압 발생기 시스템의 구현을 도시하는 상세한 블록도이다.
도 3b은 본 발명에 따른 Vbb 전원 발생기 및 Vwl 전원 발생기를 접속시키기 위한 스위치 회로를 도시하는 상세한 블록도이다.
도 4a는 파워-온 모드의 예시 시뮬레이션 동안의 Vbb 출력 전압 파형/Vwl 출력 전압 파형을 도시하는 다이어그램이다.
도 4b는 도 4a의 시뮬레이션 결과 파형을 가져오는 파워 온 동작 동안에 이용되는 신호의 타이밍 다이어그램이다.
도 5a는 활성 모드의 예시 시뮬레이션 동안의 Vwl 출력 전압 파형을 도시하는 다이어그램이다.
도 5b는 도 5a의 시뮬레이션 결과 파형을 가져오는 활성 모드 동작 동안에 이용되는 신호의 타이밍 다이어그램이다.
도 6a은 슬립 모드 및 리프레쉬 모드의 예시 시뮬레이션 동안의 Vbb/Vwl 전 압 파형을 도시하는 다이어그램이다.
도 6b은 도 6a의 시뮬레이션 결과 파형을 가져오는 슬립 모드 및 리프레쉬 모드 동안에 이용되는 신호의 타이밍 다이어그램이다.
개념적으로, 도 2에 도시되어 있는 바와 같이, 향상된 저전력 반도체 메모리 칩 전압 발생기 시스템(20)은 1) 파워-온 동작(18a) 동안에 스위치(50)는 파워 온 프로세스의 속도를 높이기 위하여 그 동시적 턴-온(turn-on)을 인에이블 하는 설계로 Vbb 발생기 및 Vwl(또는 Vneg) 발생기(26,28)를 단락하도록 동작하고; 2) 활성 모드 동작(18b) 동안에는, 활성 모드 동안에 어떤 교차 잡음도 회피하며 서로 다른 전압 레벨을 허용하기 위해 Vbb 발생기와 Vwl(또는 Vneg) 발생기(26,28)가 분리되도록 스위치(50)가 개방되며; 3) 동작의 슬립 모드(18c) 동안에, Vbb 전원 공급 버스와 Vwl(또는 Vneg) 전원 공급 버스가 접속되지만 Vwl 발생기(28)는 에너지를 절약하기 위하여 턴 오프되도록 설계되는 네거티브 워드-라인 로우 Vwll 전압 발생기(28) 및 어레이 본체 바이어스 전압 Vbb 발생기(26)를 포함한다. 동작의 세 개의 모드에 대응하는 이 회로 구성의 각각은 본 명세서에서 더 상세히 설명될 것이다. 그래서, 본 명세서에 설명되어 있는 바와 같이, 전력 절약 목적을 위해 유사한 출력 전압 레벨을 가지는 두 개의 네거티프 펌프가 집적될 수 있다. 그러나, 본 발명의 원리에 따라서, 전력을 절약하거나 또는 하드웨어를 공유함으로써 성능을 향상시키기 위하여 네거티브 또는 포지티브(positive)인 두 개 이상의 DC 발생기 시스템이 집적될 수 있다는 것이 이해된다.
도 3a 및 도 3b은 메모리 셀 어레이(94)를 구동하기 위한 디코더/구동기 회로(92)를 포함하는 DRAM 매크로(90)를 위해 적용되는 저전력 반도체 메모리 칩 전압 발생기 시스템(20)의 구현을 도시한다. 도 3a에 도시되어 있는 바와 같이, Vwl 발생기(28)는 각 메모리 셀(95)의 선택되지 않은 모든 워드-라인 전압(88)을 위한 네거티브 전압을 제공하기 위하여 메모리 워드-라인 구동기(93)에 전력을 공급하는 전압을 전달하는 출력 버스(38)를 포함한다. 이와 마찬가지로, 비트 라인 구동기(도시되지 않음)는 메모리 셀(95)의 비트-라인(89)을 선택하기 위해 제공된다. Vbb 발생기(26)는 도 3a에 도시되어 있는 바와 같이 각 메모리 셀(95)을 위해 역바이어스 전압을 전달하는 출력 버스(36)를 포함한다. 도 3a에서 더 도시되어 있는 바와 같이, 본 명세서에 더 상세히 설명될 본 발명의 바람직한 실시예에 따라 출력 버스 커플링을 제공하는 스위치 장치(50)에 출력 버스(36) 및 출력 버스(38)가 접속된다.
도 3b에 개념적인 스위치 회로가 도시되어 있다. 각각의 Vbb 발생기 및 Vwl 발생기를 위한 Vbb 출력 버스(36) 및 Vwl 출력 버스(38)에 직접 접속되는 소스 단자 및 드레인 단자를 가지는 nMOS 트랜지스터 장치(45)에 의해 스위치(50)가 형성된다. 바람직하게는, nMOS 트랜지스터는 가령 0.36um의 채널 길이를 가지는 큰 폭의 장치이다. 장치의 스위치 상태를 제어하기 위해 다양한 입력을 수신하는 NAND, NOR 및 인버터 게이트를 포함하는 로직 회로(47)에 의해 nMOS 트랜지스터의 게이트(46)가 제어된다. 스위칭 상태를 결정하기 위한 입력 신호는:
(1) PWRON - 래치-업 상황을 피하기 위하여 칩 파워 온 기간 동안(가령, PWRON=0)에 모든 DC 발생기를 순차 그리고 지정된 순서로 턴 온하는 파워 온 신호(41). 파워 온 시퀀스가 종료될 때, 즉 전력-온 동작이 수행될 때 PWRON 신호는 트리거되고(가령, PWRON=1), 칩은 활성 모드 동작을 준비한다. 설명되어 있는 바와 같이, 본 발명의 시스템은 VBB 및 VWL 레벨 업을 재빨리 하게하기 위하여 파워 온 기간 동안에 강한 Vwl 펌프를 바람직하게 이용한다. 이 경우, 파워 온 기간 동안 PWRON=0일 때, 스위치의 게이트는 턴 온되어야 한다. 한편, 파워 온이 종료될 때, 정상 동작이 일어나고 Vwl과 Vbb 사이의 교차 잡음의 발생이 예방되도록 Vbb 버스와 Vwl 버스를 효과적으로 절연시키기 위해 스위치가 개방된다.
(2) VWLLMT - 네거티브 워드 라인 리미터 신호(42). Vwl(네거티브 워드 라인) 발생기는 VWl 발생기가 활성 상태인지의 여부를 나타내는 리미터를 가진다. 예를 들면, Vwl 레벨에 도달될 때, 펌프는 셧 오프되어서 그것은 시스템을 오버 펌프(overpump)하지 않게 될 것이다. 그러므로, VWLLMT=0은 레벨에 도달되어, 펌프가 멈춰져야 한다는 것을 의미하는데, 그렇지 않으면 펌프는 전압 레벨 업 되도록 지속할 것이다. PWRON=0, VWLLMT=1의 조합에 의해, NOR 게이트(48)로의 입력은 높으며, 이는 스위치 온이 되도록 지속할 것이다. VWL 레벨에 도달될 때, 스위치(50)는 오프될 것이며(트랜지스터(45)는 턴 오프됨), 이 순간에, 그 펌프가 오프되기 때문에 Vwl 레벨은 정지되지만(idled), Vbb 레벨은 활성이며 Vbb 펌프에 의해 지원되는 것을 지속한다. 그 이유는 Vbb가 완전히 충전되는데 Vwl 네트워크보다 약간 더 긴 시간을 요구하는 캐패시터를 포함하기 때문이다. 그래서 Vwel이 예를 들어 VWLLMT=0에 도달될 때 스위치는 접속이 풀려진다. 이 장치는 두 개의 서로 다른 전압 레벨을 펌핑하기 위하여 사용될 수 있는데, 제 1 레벨에 도달될 때, 하나의 펌프가 턴 오프되고 다른 펌프는 제 2 레벨로 펌프하는 것을 지속한다.
(3) 슬립 -슬립 모드가 온이라는 것을 나타내기 위한 신호(43). 이 지점에서, PWRON 및 VWLLMT 신호를 고려하지 않고 SLEEP=1일 때 스위치(50)가 온으로 된다. 이 순간에, 발생기는 더 이상 활성 동작 상태가 아니기 때문에 전력을 절약하기 위하여 Vwl 펌프는 완전히 디스에이블된다. 더 나아가 Vwl 네트워크는 약한 Vbb 펌프에 의해 지원된다. 슬립 동안에 누설이 여전히 발생하기 때문에 Vwl은 전하 보충을 필요로 할 수 있다. 이 장치는 대기 Vwl 펌프를 절약할 것이다.
종래의 메모리 장치 파워-온 시퀀스에 관해, Vbb 발생기는 고속 발진기로 스위칭 온된다. Vbb 발생기 펌프는 Vbb 레벨이 그 목표 레벨에 도달할 때까지 멈추지 않는다. 그 후, Vpp 전압(도시되지 않음)이 턴 온된다. Vpp가 약 1V에 도달한 이후에, Vwl 발생기가 턴 온된다. 어떤 불리한 효과도 회피하는 방법으로 이 종래의 시퀀스가 배치되어서, 장치의 접합을 순방향 바이어싱하는 것을 회피하고, 회로가 래치-업되게 한다. 그러나, Vbb 전압 램프 업 시간이 50㎲의 범위로 상대적으로 길다는 것이 알려져 있다. 이는 플레이트 전원이 동시에 램프 업(ramp up)되므로 Vbb 펌프가 약하기 때문만 아니라, Vbb 레벨이 Vpl(메모리 셀 플레이트 전압)에 의해 커플링되기 때문이다. 이는 eDRAM과 독립 DRAM 사이의 DC 발생기 디자인이 다소 다른 경우이다. 예를 들면, eDRAM 디자인에서, Vpl은 접지되므로, Vbb 커플링-업 효과는 존재하지 않는다. 매크로 사이즈가 상대적으로 작기 때문에(가령, 4Mb 또는 8Mb), Vbb 기생 캐패시턴스도 아주 크지 않다.
그러나, 본 발명에 따르면, 파워-온 모드(18a)에서, 파워-온 프로세스를 단락하기 위하여 파워-온 동안에 Vbb 전압 및 Vwl 전압은 함께 병합된다. 그렇게 하기 위하여 Vpp 또한 약 1V로 동시에 램프 업되어야 한다. 이는 Vwl에 연결되는 모든 p-웰(p-wells)은 Vpp에 연결되는 n-웰(n-wells)에 의해 절연되기 때문이다. 파워-온 동안에, Vwl과 Vbb는 서로 단락되기 때문에 각 펌프 중 하나는 턴 온된다. Vwl 펌프 및 Vbb 펌프는 서로 다르게 설계되어, 예를 들면, Vwl 펌프는 더 큰(가령, 네 배 더 큰) 저장부 캐패시터를 가지고, 더 빠른 발진 속도(가령,35.5MHz 대 7.75MHz)로 전력 공급된다. Vpp의 리미터와 유사하게 Vwl은 고속 리미터를 가진다. Vbb의 리미터는 에너지를 절약하기 위해 의도적으로 저속으로 동작하도록 설계되어서, 그 응답 시간은 1000ns의 범위 내이다. Vbb 펌프의 용량은 약 0.2mA이지만 Vwl 펌프에 대해서는 2.1mA 이상이다. Vbb와 Vwl 모두를 위한 펌프 회로는 기본적으로 동일하며, 펌핑 효율성은 모두에 대해 75%의 범위 내이다. Vbb 공급 및 Vwl 공급을 단락하기 위하여 사용되는 스위치는 Vwl 레벨에 도달될 때까지 파워-온 기간 동안에 활성된다. 추가적으로는, 슬립 모드 동안에 Vwl 공급이 Vbb로부터 오도록 스위치(50)는 항상 온이다.
예시 시스템 파워-온 시뮬레이션 동안의 예시 Vbb/Vwl 파형이 도 4a 및 도 4b에 도시되어 있다. 특히, 도 4a는 본 발명에 따르는 Vbb 버스 전압 출력(36) 및 Vwl 버스 전압 출력(38)에 대해 거의 동일한 램프-업 시간을 도시한다. 도 4b는 도 4a의 시뮬레이션 결과 파형을 가져오는 파워 온 동작 동안에 이용되는 신호를 도시하는 타이밍 다이어그램이다. 파워-온 동안에 Vwl이 목표 한도 미만일 때만 Vbb와 Vwl이 커플링된다. 예로 도 4b에 도시되어 있는 바와 같이, Vwl가 목표 전압 레벨(60)에 도달하는데 1.1㎲보다 조금 걸린다. 그 지점에서, 도 4b의 VWLLMT 신호(42)는 트리거하고, Vwl 발생기와 Vbb 발생기를 분리하기 위하여 스위치 장치(46)가 열린다. 도 4b에 도시되어 있는 바와 같이, 전력 온-시퀀스 동안 즉, VWLLMT(42)가 활성일 때 Vwl 발생기의 Vwl 전하 펌프에 발진기 신호(42')가 입력된다. 추가적으로, Vbb 발생기를 위한 VBBLMT 신호(44)와, Vwl 발생기 펌프 이후의 파워-온 시퀀스 동안 활성될 Vbb 발생기 전하 펌프를 위한 그 대응하는 발진기 신호(44')가 도 4b에 도시되어 있다. 도시되어 있는 바와 같이, Vwl 펌프를 위한 대응하는 발진기(42')보다 Vbb 발생기를 위한 발진기 신호(44')가 훨씬 더 낮은 주파수이다. Vbb 및 Vwl 공급은 잠재의 실제 상황을 흉내 내기 위한 예시 시뮬레이션에서 의도적으로 누설되게 만들어진다. 양 목표는 -0.5V에서 설정되지만 이 예시 시뮬레이션에서, 시뮬레이팅되는 Vbb 최종 레벨은 -0.56V인 반면 Vwl는 -0.48V에 있다. Vbb 전하 펌프 및 그것의 더 큰 용량성 부하의 약함으로 인해 Vbb는 더 느리다.
즉, 전술된 바와 같이, 서로 다른 리미터 속도에 기인하여 Vbb 및 Vwll은 서로 다른 레벨에서 포화된다(saturated). 그래서, 도 4a에 도시되어 있는 바와 같이, Vbb 레벨 상의 약간의 오버슈팅(overshooting)은 바람직할 수 있다. 일반적으로, 도 4a에 도시되어 있는 시뮬레이션에서 도시되어 있는 것보다 저항성 Vbb 캐패시터를 충전하는데 더 긴 시간이 걸릴 수 있다. Vbb 오버슈팅의 양은 1)리미터의 속도; 2) 차동 증폭기 응답 시간; 및 3) 구동기 체인 지연에 의존한다. Vbb 리미터를 위해 로드된 캐패시터를 가지는 긴 구동기 체인이 있는 이유는 Vbb 리미터 신호가 잡음이 없도록 글리치(glitches)를 제거하기 위한 것이다. 본 명세서에서 언급된 아이템 1, 2 및 3을 더함으로써 계산되는 예시 총 시간 지연은 약 (276ns + 407ns +487ns) 1170ns이다. Vbb 오버슈팅의 양은 Vbb 펌핑율 및 Vbb 로딩에 의해서도 결정된다. 7.5MHz의 발진 주파수로 턴 온하기 위한 단일의 Vbb 펌프에 대해, 펌핑율은 약 36uV/ns이다. 이는 약 -0.56V에서 포화되는 Vbb 레벨을 가져올 것이다. Vbb의 오버슈팅은 조인트 Vbb/Vwl 접근법에 대해 유리한 점을 가질 것이다. 슬립 모드 동안에 Vwl 펌프가 완전히 셧 오프될 때 Vwl을 Vbb로 병합함으로써 Vwl 레벨도 약간 낮아질 것이고, 이는 Vbb 펌프가 턴 온되는 것을 요구하지 않으며 약간의 리프레쉬 싸이클을 유지할 수 있다.
동작의 활성 모드(18b) 동안에, Vbb 및 Vwl은 분리되며, 각 발생기는 분리적으로 활성된다. 도 4a 및 도 4b는 20ns 워드-라인(WL) 싸이클 시간 동작으로 주어진 시뮬레이션 결과를 도시한다.
이 기간 동안에 매크로를 위해 필요한 추정 Ipp 전류는 0.81mA이다. 예를 들면, 3개의 WL은 동시에 온이며 1.5pF의 총부하 및 3.6V(-0.5V 내지 3.1V)의 전압 스윙을 가진다. Vpp로부터의 전류의 주요 부분은 Vwl 전원에 의해 드레인될(drained) 것이라는 것이 가정된다. 이 기간 동안에, 하나의 Vwll 펌프는 항상 온이고 다른 세 개의 펌프들은 필요에 따라서 자동적으로 턴 온될 것이다. 펌프는 35.5MHz의 속도로 동작된다. 하나의 Vpp 펌프의 용량은 약 2.1mA이다. 그러므로 네 개의(4) 펌프는 2mA Ipp 피크 전류를 드레인하는데 충분한 것 보다 많다. 활성 모드에서, Vwl 펌프의 용량은 문제가 되지 않지만 낮은 Vdd(1.8V) 공급에 의해 야기되는 낮은 펌핑 효율에 기인하여 Vpp 펌프 시스템은 다소 약하다. Vwl 스윙을 +/- 5% 내에 유지하기 위하여, 큰 디-캡(de-cap)이 필요하다. 예를 들면, 2.4nF 용량성 부하가 사용될 수 있다. Vbb와 다르게, Vwl은 Vpp의 고속 리미터와 유사한 고속 리미터를 가진다. 이는 Vwl의 변동 범위가 Vbb의 변동 범위보다 훨씬 더 좁기 때문이다. 예시 활성 시스템 모드 시뮬레이션 동안의 예시 Vwl 파형은 도 5a 및 5b에 도시되어 있다. 도 5b에 도시되어 있는 바와 같이 활성 모드에서 VPWRON 신호(41)는 하이(high)(=1)이다. 예시 시뮬레이션에서, 행/어드레스 활성(RAS,row address activation) 신호(49)에 의해 표시되는 연속 펄스 워드-라인(어레이) 활성이 있고, Vwl 발생기는 이 RAS 신호가 소싱되는(sourced) 수단이다. Vwl 발생기는 IJVWL 신호 (49') 또는 워드-라인 스윙 신호에 의해 나타나는 대응하는 Vpp 전류를 위한 싱크(sink)로서 추가적으로 작용한다. 그래서, 활성 모드 동안에 연속 어레이 활성으로부터의 인입 동안에 인입되는 전류에 기인하여 Vwl 전하 펌프는 도 5b에 도시되는 VWLLMT 신호(42)의 활성(61)에 응답하여 활성된다. VWLLMT 신호(42)의 활성에 대응하여, 발진기 신호(62)는 Vwl 전압을 펌핑 업하기 위해 활성이다. 도 5a에 도시되어 있는 바와 같이, VWLLMT 신호(42) 활성(61)에 응답하여, (더 네거티브인) 도면 부호(63)에서 Vwl은 증가를 시작한다. 예시 시뮬레이션에서 Vwl 출력 버스는 2.4nF의 디커플링 캐패시터에 연결되지만, Vwl 전압(38)은 약 -0.5 +/- 10%에서 변동한다. 소정의 회로 설계를 위해 이것이 수용될 수 있다.
예시 시스템 슬립 모드 시뮬레이션 동안의 예시 Vbb/Vwl 파형이 도 6a 및 도 6b에 도시되어 있다. 특히, 슬립 모드 동안에, 스위치 장치(50)를 턴 온하기 위해 VSLEEP 신호(43)는 활성(=1)이다. 그러나, 도 6a에 도시되어 있는 바와 같이, Vwl 발생기가 턴 오프되기 때문에 Vbb 전압 출력(36)만 사용 가능하다. 스위치 장치(50)에 의해 도면 부호(64)에서 나타나는 시간에 VSLEPP 신호(43)가 턴 오프되는 것에 응답하여 Vwl(38) 및 Vbb(36) 레벨은 다시 분리된다. 그러나, 도 6b에서 도시되어 있는 것과 같이 고용량 요구사항에 부합시키기 위해 Vwl 펌프는 활성 모드 동안에 스위칭 온된다. 즉, 그 목표 레벨에서 Vwl 전압을 유지하기 위하여 VLLMT 신호(42) 및 대응하는 발진기 신호(42')는 턴 온된다.
약 156uA의 Vwl 대기 전력를 절약하기 위해 동작(18c)의 Vwl 발생기는 슬립 모드 동안에 완전히 셧 오프된다. 이것을 달성하기 위하여, Vwl 버스는 Vbb의 버스에 단락된다. 그러므로, Vbb 발생기는 Vbb 누설뿐만 아니라 Vwll로부터의 리프레쉬 전류도 보유하는 전류를 제공해야 할 것이다. 리프레쉬 펄스 지속은 100ns를 목표한다. 그러므로, 리프레쉬 동안에 요구되는 평균 전류는 약 0.2mA이고 하나의 Vbb 펌프는 충분하다. Vbb 레벨이 -0.48V에 도달할 때 Vbb 리미터(44)는 Vbb가 펌프 온하게 할 것이다. 신호 VBB 펌프를 위한 평균 펌핑 레이트는 약 40uV/ns이다. 40℃에서의 슬립 모드에서 하나의 추정에 따르면, 최대 리프레쉬 싸이클 시간은 약 1500ns이다. 도시되는 예시 시뮬레이션에서, 1000ns 싸이클이 사용된다. 높은 Vbb 펌핑 효율에 기인하여 슬립 모드 동안에, 양 Vbb 및 Vwll 레벨을 유지하는데 하나의 Vbb 펌프가 충분하다는 것이 추정된다. 도 6a에서 도시되는 파형에서, 슬립 모드는 10ns에서 시작하고 3000ns에서 끝난다. 이 순간에, Vbb 발진기(44')만 온이다. 그러나, 슬립 모드가 끝날 때, Vbb 및 Vwl은 분리되고, 전술된 지연에 기인하여 Vbb는 -0.57까지 지속적으로 펌핑 다운된다. Vbb 레벨은 그것의 더 빠른 응답 속도에 기인하여 -0.47V와 -0.57V 사이에서 변동한다. Vwl은 -0.48V 내지 -0.57의 변동 범위를 가진다. 활성 모드 동안에, 전류 요구가 낮다면, 오직 하나의 Vwl 펌프가 온이거나 그렇지 않으면 네 개의 펌프가 동시에 온일 수 있다.
비트 라인으로부터의 잡음을 로우 레벨인 워드 라인(또는 Vwl)에 커플링하는 추정은 이제 예와 같은 기존의 eDRAM 매크로를 사용하여 제공된다.
(1) 1/2 Vdd 감지를 가정하면, 1M 어레이 매크로의 하나의 워드-라인이 선택될 때 커플링의 최악의 경우는 모든 셀이 로직 "0"으로 저장되고 그 워드 라인의 셀로부터 판독될 때이다. 그래서, 각 쌍 중 하나의 BL은 0V 내지 180mV까지 스윙할 것이고, 다른 BL은 2Vdd로 유지된다. 그러므로, 대략의 2 나노초 신호 전개 시간 기간 내에 총 2048 BL이 0V 내지 180mV까지 스윙할 것이다.
(2) 이 2048 BL은 비선택된 WL의 512(실제로는 511)개를 커플링할 것이다. 각 셀에 대해 BL에서 WL로의 커플링 캐패시턴스는 약 0.065nF이고, 각 1M 어레이는 512개 WL 및 BL의 2048 쌍을 가지므로, 대략 총 커플링 캐패시턴스 0.062nF×2048×512=0.065nF를 가진다. 512개의 셀이 사용되는 이유는 최악의 경우를 가정하는 것이다. 즉, 배선 BL에서 배선 WL로의 커플링은 장치를 통한 커플링과 동일하다.
(3) Vwl 디커플링은 약 1.5nF인 디커플링 캐패시터뿐만 아니라 WLL 버스에 접속하는 각 네 개의 매크로로부터의 워드 라인도 포함한다. 매크로의 총 워드 라인 캐패시턴스는 0.206fF/cell×2048×512=0.216nF로 추정된다.
(4) Vwl 커플링 잡음은 180mV×(0.065nF)/(0.065nF+4×0.216nF+1.5nF)로 추정될 수 있다.
통상적으로 싸이클 시간이 빠르다면, 가령 20ns라면, 커플링 업되는 것은 커플링 다운될 것이다. Vwl 발생기는 이 속도에서 응답할 수 없을 것이다. 그러나 활성 모드에서, 긴 WL 싸이클을 동작할 때, 즉 페이지 모드 동작에서 네 개의 활성 Vwl 로우 발생기는 WLL 레벨이 커플링 다운되기 이전에 목표 레벨에 전압을 가져올 것이다. 슬립 모드에서, 긴 리프레쉬 기간(가령 200ns) 동안에 Vbb 펌프는 그것이 커플링 업된 이후에 Vwl 레벨 다운을 가져올 수 없다. 그러나 Vwl이 Vbb로 병합되기 때문에 확장된 디커플링 캐패시턴스는 약 24mV로만 추가적으로 잡음을 감소시킨다. 결국, 모든 BL이 그라운드로 되돌아갈 때 Vwl 레벨은 복구될 것이다. VWL 발생기는 바람직하게는 커플링을 극복하고 셀 누설 전류를 낮게 유지하는 충분한 전력을 가지진다.
본 발명에 따라 저전력 워드 라인 로우 발생기 설계로, Vbb 및 Vwl 발생기 대기 전력은 대략 186uA로부터 약 10uA로 감소된다. 이는 특히 배터리-공급(즉, 핸드헬드) 내장 애플리케이션을 위해서는 상당한 에너지 절약이다. 게다가, 정상 활성 모드로 시스템을 다시 돌리기 위해 요구되는 대기 시간이 실질적으로 없다.
본 발명이 실례가 되는 사전 형성된 실시예에 관해 특정적으로 도시되고 설명되어 있지만, 첨부되는 청구항의 범위에 의해서만 제한되어야 하는 본 발명의 의 미 및 범위로부터 벗어나지 않고 형태 및 세부 사항에서의 전술된 변화 및 다른 변화가 그 안에서 이루어질 수 있다는 것이 당업자에 의해 이해될 것이다. 그래서 본 명세서에서는 본 발명이 성능을 올리고 전력을 감소시키고 생길 수 있는 잡음 커플링 효과를 회피하기 위하여, DRAM메모리 회로를 위한 네거티브 전압 펌프 시스템 전압으로 공유된 Vbb 및 Vwl이 공유되게 지정되지만, 동일한 개념은 임의의 다른 두 개 이상의 펌프 시스템에도 적용될 수 있다.

Claims (22)

  1. 메모리 셀의 반도체 기판 어레이를 포함하는 메모리 장치를 위한 저전력 전원 시스템에 있어서,
    메모리 장치 내의 메모리 셀을 선택 해제(de-selecting)하기 위해 그 자신의 출력에서 제 1 (워드-라인-로우) 전압을 공급하는 네거티브 워드-라인(Vwl) 발생기 시스템(a negative word-line generator system)과,
    상기 메모리 장치 내의 상기 기판 어레이를 바이어싱하기 위해, 그 자신의 출력에서 제 2 (역 바이어스) 전압을 공급하는 어레이 본체 바이어스 전압(Vbb) 발생기 시스템(an array body bias voltage generator)과,
    상기 메모리 장치의 하나 이상의 동작 상태 동안에, 상기 본체 바이어스 전압(Vbb) 발생기 시스템 출력에 상기 네거티브 워드-라인(Vwl) 발생기 시스템 출력을 선택적으로 접속시키는 스위치 장치를 포함하는
    메모리 장치를 위한 저전력 전원 시스템.
  2. 제 1 항에 있어서,
    상기 발생기 시스템을 턴 온하기 위한 파워 온 동작 상태 동안에, 상기 스위치 장치는 상기 메모리 장치를 위한 파워 온 프로세스 속도를 증가시키기 위하여 상기 네거티브 워드-라인(Vwl) 발생기 시스템 출력을 상기 본체 바이어스 전압(Vbb) 발생기 시스템 출력에 커플링하는
    메모리 장치를 위한 저전력 전원 시스템.
  3. 제 2 항에 있어서,
    Vbb와 Vwl 발생기 시스템을 단속시키기 위해 사용되는 상기 스위치 장치는 Vwl 목표 전압 레벨에 도달할 때까지 상기 파워 온 기간 동안에 활성화되는
    메모리 장치를 위한 저전력 전원 시스템.
  4. 제 1 항에 있어서,
    메모리 장치의 활성 상태 동안에, 상기 스위치 장치는 독립적인 네거티브 워드-라인(Vwl) 발생기 시스템 및 본체 바이어스 전압(Vbb) 발생기 시스템의 동작을 인에이블하기 위하여 상기 본체 바이어스 전압(Vbb) 발생기 시스템 출력으로부터 상기 네거티브 워드-라인(Vwl) 발생기 시스템 출력을 자동으로 디커플링하는
    메모리 장치를 위한 저전력 전원 시스템.
  5. 제 1 항에 있어서,
    슬립 모드 동작 동안에, 상기 스위치 장치는 상기 네거티브 워드-라인(Vwl) 발생기 시스템 출력을 상기 본체 바이어스 전압(Vbb) 발생기 시스템 출력으로부터 분리하는
    메모리 장치를 위한 저전력 전원 시스템.
  6. 제 5 항에 있어서,
    슬립 모드 동작 동안에, 상기 네거티브 워드-라인 발생기 시스템은 상기 슬립 모드 동안에 에너지를 절약하기 위해서 턴 오프되고, 상기 본체 바이어스 전압 발생기 시스템 출력은 상기 슬립 모드 동작 동안에 상기 메모리 장치에 상기 Vwl 전압을 제공하는
    메모리 장치를 위한 저전력 전원 시스템.
  7. 제 3 항에 있어서,
    상기 Vbb와 Vwl 전압 발생기는 상기 파워 온 조건 동안에 상기 Vwl 목표 전압 레벨을 달성할 때까지 실질적으로 동일한 램프-업 시간을 나타내는
    메모리 장치를 위한 저전력 전원 시스템.
  8. 제 1 항에 있어서,
    상기 메모리 장치는 활성 모드 동작 동안에 리프레쉬를 실행하고, 상기 Vwl 전압 발생기 시스템은 상기 활성 모드 동안의 고용량 부하 조건을 충족시키기 위해 스위칭 온되는
    메모리 장치를 위한 저전력 전원 시스템.
  9. 제 1 항에 있어서,
    상기 네거티브 워드-라인(Vwl) 발생기 시스템과 상기 본체 바이어스 전압(Vbb) 발생기 시스템 각각은 제각기의 리미터 회로, 전하 펌프 회로 및 발진기 회로를 포함하고, 상기 발진기 회로는 Vwl 및 Vbb 출력 전압 레벨을 각각 증가시키기 위해, 제각기의 발생기의 상기 전하 펌프에 전력을 공급하기 위한 클럭 펄스를 생성하고, 상기 Vbb 발생기의 상기 리미터 회로는 상기 Vwl 발생기의 리미터 회로에 대해 의도적으로 상대적 저속으로 동작하여 에너지를 절약하는
    메모리 장치를 위한 저전력 전원 시스템.
  10. 제 9 항에 있어서,
    상기 네거티브 워드-라인(Vwl) 발생기 시스템을 위한 상기 발진기의 동작 주파수는 상기 본체 바이어스 전압(Vbb) 발생기 시스템을 위한 상기 발진기의 동작 주파수보다 큰
    메모리 장치를 위한 저전력 전원 시스템.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 메모리 셀의 반도체 기판 어레이를 포함하는 메모리 장치에 전압을 제공하기 위한 방법에 있어서,
    a) 상기 메모리 장치 내의 메모리 셀을 선택하기 위한 네거티브 워드-라인(Vwl) 발생기 시스템의 출력에 제 1 (워드-라인) 전압을 공급하는 단계와,
    b) 상기 메모리 장치 내의 상기 기판 어레이를 바이어싱하기 위한 어레이 본체 바이어스 전압(Vbb) 발생기 시스템의 출력에 제 2 (역 바이어스) 전압을 공급하는 단계와,
    c) 상기 메모리 장치의 하나 이상의 동작 상태 동안에, 상기 네거티브 워드-라인(Vwl) 발생기 시스템 출력을 상기 본체 바이어스 전압(Vbb) 발생기 시스템 출력에 선택적으로 접속하는 단계를 포함하는
    메모리 장치에 전압을 공급하기 위한 방법.
  15. 제 14 항에 있어서,
    상기 발생기 시스템을 턴 온하기 위한 파워 온 동작 상태 동안에, 상기 단계 c)는 상기 메모리 장치를 위한 파워 온 프로세스 속도를 증가시키기 위하여 상기 네거티브 워드-라인(Vwl) 발생기 시스템 출력을 상기 본체 바이어스 전압(Vbb) 발생기 시스템 출력에 커플링하는 단계를 포함하며,
    Vwl 목표 전압 레벨에 도달할 때까지 상기 파워 온 기간 동안에 상기 Vbb와 Vwl 발생기 시스템을 단속하기 위한 상기 스위치 장치를 활성화하는 단계를 더 포함하는
    메모리 장치에 전압을 공급하기 위한 방법.
  16. 제 14 항에 있어서,
    메모리 장치 활성 상태 동안에, 상기 단계 c)는 독립적인 네거티브 워드-라인(Vwl) 발생기 시스템과 본체 바이어스 전압(Vbb) 발생기 시스템의 동작을 인에이블하기 위하여 상기 본체 바이어스 전압(Vbb) 발생기 시스템 출력으로부터 상기 네거티브 워드-라인(Vwl) 발생기 시스템 출력을 자동으로 디커플링하는 단계를 포함하는
    메모리 장치에 전압을 공급하기 위한 방법.
  17. 제 14 항에 있어서,
    슬립 모드 동작 동안에, 상기 단계 c)는 상기 네거티브 워드-라인(Vwl) 발생기 시스템 출력을 상기 본체 바이어스 전압(Vbb) 발생기 시스템 출력에 커플링하는 단계를 포함하는
    메모리 장치에 전압을 공급하기 위한 방법.
  18. 제 17 항에 있어서,
    상기 슬립 모드 동작 동안에, 상기 슬립 모드 동안에 에너지를 절약하기 위해 상기 네거티브 워드-라인 발생기 시스템의 동작을 종료하는 단계를 포함하며, 상기 본체 바이어스 전압 발생기 시스템 출력은 상기 슬립 모드 동작 동안에 상기 메모리 장치에 상기 Vwl 전압을 공급하는
    메모리 장치에 전압을 공급하기 위한 방법.
  19. 제 14 항에 있어서,
    상기 발생기 시스템을 턴 온하기 위한 파워 온 동작 상태 동안에, 상기 단계 c)는 상기 메모리 장치를 위한 파워 온 프로세스 속도를 증가시키기 위하여 상기 네거티브 워드-라인(Vwl) 발생기 시스템 출력을 상기 본체 바이어스 전압(Vbb) 발생기 시스템 출력에 커플링하는 단계를 포함하며,
    상기 Vbb와 Vwl 전압 발생기는 상기 파워 온 조건 동안에 상기 Vwl 목표 전압 레벨을 달성할 때까지 실질적으로 동일한 램프-업 시간을 나타내는
    메모리 장치에 전압을 공급하기 위한 방법.
  20. 제 14 항에 있어서,
    상기 메모리 장치는 활성 모드 동작 동안에 리프레쉬를 실행하고, 상기 단계 c)는 상기 활성 모드 동안의 고용량 부하 조건을 충족시키기 위해 상기 Vwl 전압 발생기 시스템을 스위칭 온하는 단계를 더 포함하는
    메모리 장치에 전압을 공급하기 위한 방법.
  21. 제 14 항에 있어서,
    상기 발생기 시스템을 턴 온하기 위한 파워 온 동작 상태 동안에, 상기 단계 c)는 상기 메모리 장치를 위한 파워 온 프로세스 속도를 증가시키기 위하여 상기 네거티브 워드-라인(Vwl) 발생기 시스템 출력을 상기 본체 바이어스 전압(Vbb) 발생기 시스템 출력에 커플링하는 단계를 포함하는
    메모리 장치에 전압을 공급하기 위한 방법.
  22. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9036403B2 (en) 2012-08-20 2015-05-19 SK Hynix Inc. Semiconductor memory devices

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6639826B2 (en) * 2000-12-31 2003-10-28 Texas Instruments Incorporated Memory cell operation using ramped wordlines
US7057866B2 (en) * 2001-08-14 2006-06-06 International Business Machines Corp. System and method for disconnecting a portion of an integrated circuit
US6909659B2 (en) * 2001-08-30 2005-06-21 Micron Technology, Inc. Zero power chip standby mode
JP2004178782A (ja) * 2002-10-04 2004-06-24 Sharp Corp 半導体記憶装置およびその制御方法および携帯電子機器
US6795366B2 (en) * 2002-10-15 2004-09-21 Samsung Electronics Co., Ltd. Internal voltage converter scheme for controlling the power-up slope of internal supply voltage
JP2005005642A (ja) * 2003-06-16 2005-01-06 Nec Tokin Corp チップ型固体電解コンデンサ及びその製造方法
US7046572B2 (en) * 2003-06-16 2006-05-16 International Business Machines Corporation Low power manager for standby operation of memory system
US7009904B2 (en) * 2003-11-19 2006-03-07 Infineon Technologies Ag Back-bias voltage generator with temperature control
US7266031B2 (en) * 2003-11-19 2007-09-04 Infineon Technologies Ag Internal voltage generator with temperature control
KR100591759B1 (ko) * 2003-12-03 2006-06-22 삼성전자주식회사 반도체 메모리의 전원 공급장치
US7092309B2 (en) * 2004-04-30 2006-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Standby mode SRAM design for power reduction
US7348827B2 (en) * 2004-05-19 2008-03-25 Altera Corporation Apparatus and methods for adjusting performance of programmable logic devices
US7129745B2 (en) * 2004-05-19 2006-10-31 Altera Corporation Apparatus and methods for adjusting performance of integrated circuits
US20060119382A1 (en) * 2004-12-07 2006-06-08 Shumarayev Sergey Y Apparatus and methods for adjusting performance characteristics of programmable logic devices
KR100648280B1 (ko) * 2005-01-04 2006-11-23 삼성전자주식회사 반도체 메모리 장치 및 그것의 워드라인 전압 공급 방법
US7187612B2 (en) * 2005-04-29 2007-03-06 Infineon Technologies Ag Memory having power-up circuit
KR100727320B1 (ko) * 2005-07-15 2007-06-12 삼성전자주식회사 반도체 장치의 전원공급 회로 및 전원공급 방법
KR100718037B1 (ko) * 2005-09-13 2007-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 기판 바이어스 전압 발생 회로
US7313033B2 (en) * 2005-09-28 2007-12-25 Infineon Technologies Ag Random access memory including first and second voltage sources
US7355437B2 (en) * 2006-03-06 2008-04-08 Altera Corporation Latch-up prevention circuitry for integrated circuits with transistor body biasing
US7330049B2 (en) * 2006-03-06 2008-02-12 Altera Corporation Adjustable transistor body bias generation circuitry with latch-up prevention
US7495471B2 (en) 2006-03-06 2009-02-24 Altera Corporation Adjustable transistor body bias circuitry
JP5034379B2 (ja) 2006-08-30 2012-09-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US7675317B2 (en) * 2007-09-14 2010-03-09 Altera Corporation Integrated circuits with adjustable body bias and power supply circuitry
US8174923B2 (en) * 2007-11-08 2012-05-08 Rambus Inc. Voltage-stepped low-power memory device
US8406075B2 (en) * 2009-04-03 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-low leakage memory architecture
US8913051B2 (en) * 2009-06-30 2014-12-16 Silicon Laboratories Inc. LCD controller with oscillator prebias control
US9058761B2 (en) 2009-06-30 2015-06-16 Silicon Laboratories Inc. System and method for LCD loop control
US8120968B2 (en) * 2010-02-12 2012-02-21 International Business Machines Corporation High voltage word line driver
US8654589B2 (en) * 2010-11-30 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Charge pump control scheme for memory word line
US9117547B2 (en) 2013-05-06 2015-08-25 International Business Machines Corporation Reduced stress high voltage word line driver
US9088280B2 (en) 2013-10-30 2015-07-21 Freescale Semiconductor, Inc. Body bias control circuit
US20200090736A1 (en) * 2018-09-14 2020-03-19 Advanced Micro Devices, Inc. Power aware programmable negative bit line control

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4961167A (en) * 1988-08-26 1990-10-02 Mitsubishi Denki Kabushiki Kaisha Substrate bias generator in a dynamic random access memory with auto/self refresh functions and a method of generating a substrate bias therein
JPH0817033B2 (ja) 1988-12-08 1996-02-21 三菱電機株式会社 基板バイアス電位発生回路
US5337284A (en) 1993-01-11 1994-08-09 United Memories, Inc. High voltage generator having a self-timed clock circuit and charge pump, and a method therefor
US5483152A (en) 1993-01-12 1996-01-09 United Memories, Inc. Wide range power supply for integrated circuits
TW306001B (ko) * 1995-02-08 1997-05-21 Matsushita Electric Ind Co Ltd
JPH09134591A (ja) * 1995-11-07 1997-05-20 Oki Micro Design Miyazaki:Kk 半導体メモリ装置
KR100206604B1 (ko) * 1996-06-29 1999-07-01 김영환 반도체 메모리 장치
JPH10144879A (ja) * 1996-11-06 1998-05-29 Toshiba Corp ワード線ドライバ回路及び半導体記憶装置
KR100231602B1 (ko) 1996-11-08 1999-11-15 김영환 복합 모드형 기판전압 발생회로
JP2001126473A (ja) * 1999-10-29 2001-05-11 Oki Electric Ind Co Ltd ワード線リセット回路を含むメモリ回路及びワード線のリセット方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9036403B2 (en) 2012-08-20 2015-05-19 SK Hynix Inc. Semiconductor memory devices

Also Published As

Publication number Publication date
US6343044B1 (en) 2002-01-29
WO2002029818A3 (en) 2003-06-19
DE10196673T1 (de) 2003-08-28
DE10196673B4 (de) 2008-01-31
TW548660B (en) 2003-08-21
AU2001289905A1 (en) 2002-04-15
WO2002029818A2 (en) 2002-04-11
KR20030036860A (ko) 2003-05-09

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