KR100569720B1 - 금속-절연체-금속 커패시터 및 그 제조 방법 - Google Patents

Abstract

유전막의 크랙 발생이 최소화되는 금속-절연체-금속 커패시터 및 그 제조 방법이 개시된다. 제1 도전막 패턴이 형성된 반도체 기판 상에 상기 제1 도전막 패턴의 상부면의 일부를 노출하는 제1 버퍼막 패턴을 구비한다. 상기 제1 버퍼막 패턴 상에는 상기 노출된 제1 도전막 패턴의 상부면과 인접한 제1 버퍼막 패턴의 상부면 일부를 노출시키는 층간 절연막 패턴이 구비된다. 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 측면에는 제2 버퍼막 패턴이 구비된다. 유전막은 상기 제1 도전막 패턴의 상부면 및 상기 제2 버퍼막 패턴의 측면을 따라 연속적으로 구비된다. 상기 유전막 상에는 제2 도전막 패턴이 구비된다. 따라서, 상기 커패시터 구조물의 모서리 부근에 제1 및 제2 버퍼막이 보강되어 있으므로 크랙 발생이 억제될 수 있다.

Description

금속-절연체-금속 커패시터 및 그 제조 방법{Metal-insulator-metal capacitor and method for manufacturing the same}

도 1은 종래 기술에 따른 MIM 커패시터를 포함하는 반도체 소자의 단면도이다.

도 2는 본 발명의 일 실시예에 따른 MIM 커패시터를 나타내는 단면도이다.

도 3 내지 도 11은 본 발명의 일 실시예에 따른 MIM 커패시터의 제조 방법을 설명하기 위한 단면도들이다.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 반도체 기판 110 : 제1 도전막 패턴

120 : 제1 버퍼막 122 : 제1 버퍼막 패턴

130 : 층간 절연막 132 : 예비 층간 절연막 패턴

134 : 층간 절연막 패턴 140 : 예비 개구부

142 : 개구부 150 : 제2 버퍼막

152 : 제2 버퍼막 패턴 160 : 유전막

170 : 베리어 금속막 172 : 베리어 금속막 패턴

180 : 금속막 182 : 금속막 패턴

190 : 제2 도전막 192 : 제2 도전막 패턴

196 : 상부 배선

본 발명은 금속-절연체-금속 커패시터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 집적 회로용 평판형 커패시터 및 그 제조 방법에 관한 것이다.

잘 알려진 바와 같이, 커패시터는 집적 회로(integrated circuits)를 제조하는데 있어서 가장 기본적인 구성 요소들 중의 하나이다. 커패시터는 메모리 소자뿐만 아니라, 아날로그 필터(analog filters), 스위치 커패시터 회로(switched capacitor circuits), 데이터 교환기(data-converters) 및 RF(radio frequency) 소자 등 많은 응용 장치에 광범위하게 사용되고 있다.

이와 같은 집적 회로에 사용되는 커패시터는 다양한 형태로 형성될 수 있지만, 일반적으로 평행한 박막 형태의 두 개의 도전층 사이에 유전막이 개재되는 평판형으로 형성되고, 이를 박막 평판형 커패시터라고 부른다.

종래에 주로 사용되던 박막 평판형 커패시터는 금속-절연체-반도체(metal-insulator-semiconductor; 이하 MIS)형 커패시터이다. 그러나 반도체 소자의 집적도가 높아짐에 따라 MIS 커패시터는 유전막과 실리콘막 사이에 공핍층이 형성되어 원하는 커패시턴스(capacitance)를 얻을 수 없게 되었다. 이에 따라, 종래의 MIS 커패시터는 금속-절연체-금속(metal-insulator-metal; 이하 MIM) 커패시터로 대체되었다.

미합중국 특허 제5,708,559호(Brabazon et al.)에는 상기 MIM 커패시터의 일 예가 개시되어 있다.

도 1은 종래 기술에 따른 MIM 커패시터를 포함하는 반도체 소자의 단면도이다.

도 1을 참조하여 평판형 커패시터를 설명하면, 반도체 기판(10) 상부에 제1 금속막(도시되지 않음)을 증착한다. 상기 반도체 기판(10)은 트랜지스터, IC 소자들 및 금속 배선이 형성되어 있는 실리콘 기판일 수 있다. 상기 제1 금속막을 소정 부분 패터닝하여 하부 전극(52) 및 제1 금속 배선(54)을 형성한다. 상기 결과물 상에 제1 층간 절연막(56)을 형성한다. 이어서, 상기 하부 전극(52) 및 제1 금속 배선(54)의 상부면의 일부가 각각 노출되도록 상기 제1 층간 절연막(56)을 소정 부분 식각하여 평판형 커패시터 영역(60) 및 콘택홀(58)을 형성한다.

이어서, 상기 구조물에 유전막(62) 및 도전층(도시되지 않음)을 형성한다. 상기 도전층 및 유전막(62)을 상기 제1 층간 절연막(56)의 상부면이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; 이하 CMP) 공정을 수행한다. 이에 따라, 상기 도전층으로부터 상기 콘택홀(58)을 매립하는 제1 플러그(64)와 상기 커패시터의 상부 전극(66)이 동시에 형성된다. 상기 도전층은 티타늄(Ti) 또는 티타늄 질화막(TiN)과 텅스텐(W)의 적층 구조로 형성될 수 있고, 상기 상부 전극(66)이 형성됨에 따라 박막 평판형 커패시터가 완성된다.

계속해서, 상기 상부 전극(66) 및 제1 플러그(64) 상에 제2 금속 배선(76, 78)을 형성한다. 상기 제2 금속 배선(76, 78) 상에는 제2 층간 절연막(72)을 증착 한다.

상기와 같이, 상기 유전막(62)을 증착한 후에 제2 금속 배선(76, 78), 제2 층간 절연막(72) 등의 상부막들을 형성함에 따라, 상기 커패시터의 유전막(62) 양측 모서리 부분(A)에 스트레스가 집중된다. 때문에, 상기 집중된 스트레스에 의해서 유전막의 모서리 부분(A)에 크랙(crack)이 발생될 수 있다. 이와 같은 크랙에 의해 상기 커패시터의 전기적인 특성이 열화되고, 이는 반도체 소자의 수율(yield)을 감소시키는 요인이 되고 있다.

따라서, 본 발명의 제1 목적은 크랙 발생이 최소화되는 MIM 커패시터를 제공하는데 있다.

본 발명의 제2 목적은 크랙 발생이 최소화되는 MIM 커패시터의 제조 방법을 제공하는데 있다.

상기 제1 목적을 달성하기 위한 본 발명의 일 측면에 따른 MIM 커패시터는, 반도체 기판 상에 형성되는 제1 도전막 패턴과, 상기 제1 도전막 패턴의 상부면의 일부를 노출하는 제1 버퍼막 패턴과, 상기 제1 버퍼막 패턴 상에 상기 노출된 제1 도전막 패턴의 상부면과 인접하는 상기 제1 버퍼막 패턴의 상부면 일부를 노출하는 층간 절연막 패턴과, 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 측면에 구비되는 제2 버퍼막 패턴과, 상기 제1 도전막 패턴의 상부면 및 상기 제2 버퍼막 패턴의 측면을 따라 연속적으로 구비되는 유전막 패턴과, 상기 유전막 패턴 상에 구 비되는 제2 도전막 패턴을 포함한다.

상기 제1 버퍼막 패턴 및 제2 버퍼막 패턴은 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN)로 형성된다.

상기 제1 버퍼막 패턴 및 상기 제2 버퍼막 패턴은 200 내지 1000Å의 두께를 가질 수 있다.

상기 제2 목적을 달성하기 위한 본 발명의 일 측면에 따른 MIM 커패시터를 제조하기 위하여 우선, 제1 도전막 패턴이 형성되어 있는 반도체 기판 상에 제1 버퍼막 및 층간 절연막을 순차적으로 형성한다. 상기 제1 도전막 패턴의 상부면의 일부가 노출되도록 상기 제1 버퍼막 및 상기 층간 절연막을 이방성 식각하여 예비 개구부를 형성함으로서, 제1 버퍼막 패턴 및 예비 층간 절연막 패턴을 형성한다. 상기 제1 버퍼막 패턴의 상부면의 일부가 노출되도록 상기 예비 층간 절연막 패턴을 등방성 식각하여 개구부를 형성함으로서 층간 절연막 패턴을 형성한다. 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 측면에 제2 버퍼막 패턴을 형성한다. 상기 제1 도전막 패턴, 제2 버퍼막 패턴 및 제2 층간 절연막 패턴의 표면을 따라 연속적으로 유전막을 형성한다. 다음에 상기 유전막 상에 제2 도전막 패턴을 형성한다.

상기 제2 버퍼막 패턴을 형성하는 단계는, 상기 제1 도전막 패턴, 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 표면을 따라 연속적으로 제2 버퍼막을 형성하는 단계와 상기 제2 버퍼막을 이방성 식각하는 단계를 포함한다.

상기 제2 도전막 패턴을 형성하는 단계는, 상기 유전막의 표면을 따라 연속 적으로 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막 상에 상기 개구부 내부를 매립하도록 제2 도전막을 형성하는 단계와, 상기 제2 층간 절연막 패턴의 상부면이 노출되도록 상기 유전막, 상기 제2 도전막 및 상기 베리어 금속막을 평탄화하는 단계를 포함한다.

상기한 방법에 의하면, 상기 유전막에 가해지는 스트레스에 의한 크랙 발생을 최소화시킬 수 있다. 따라서, 상기 MIM 커패시터는 크랙에 의한 불량이 감소되어 특성 및 신뢰성이 향상된다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예에 대하여 상세히 설명한다.

도 2는 본 발명의 일 실시예에 따른 MIM 커패시터를 나타내는 단면도이다.

도 2를 참조하면, 반도체 기판 상에 제1 도전막 패턴(110)이 구비된다. 상기 제1 도전막 패턴(110)은 MIM 커패시터의 하부 전극으로서 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속막으로 이루어질 수 있다. 바람직하게는 티타늄/티타늄 질화막(Ti/TiN)의 베리어 금속막(barrier metal layer)과 텅스텐(W)이 적층된 구조를 가진다.

도시되지는 않았지만, 상기 반도체 기판(100)과 상기 제1 도전막 패턴(110) 사이에는 MOS(metal oxide semiconductor) 트랜지스터와 같은 트랜지스터 구조물 및 상기 트랜지스터 구조물을 덮는 층간 절연막이 개재되는 것이 일반적이다.

이어서, 상기 제1 도전막 패턴(110) 상에는 상기 제1 도전막 패턴(110)의 상부면을 일부 노출하는 제1 버퍼막 패턴(122)이 구비된다. 상기 제1 버퍼막 패턴 (122)은 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN)로 이루어질 수 있다. 또한, 상기 제1 버퍼막 패턴(122)은 200 내지 1000Å의 두께를 가질 수 있다.

상기 제1 버퍼막 패턴(122) 상에는 상기 제1 도전막 패턴(110)의 상부면 및 상기 제1 버퍼막 패턴(122)의 상부면의 일부를 노출시키는 층간 절연막 패턴(134)이 구비된다.

계속해서, 상기 제1 버퍼막 패턴(122) 및 상기 층간 절연막 패턴(134)의 측면에는 제2 버퍼막 패턴(152)이 구비된다. 상기 제2 버퍼막 패턴(152)은 상기 제1 버퍼막 패턴(122)과 동일한 물질 또는 상기 제1 버퍼막 패턴(122) 물질로 언급된 물질 중 다른 물질로 형성될 수 있다. 또한 상기 제2 버퍼막 패턴(152)의 두께는 200 내지 1000Å으로 형성될 수 있다.

상기 제1 도전막 패턴(110)의 상부면 및 상기 제2 버퍼막 패턴(152)의 측면을 따라 연속적으로 유전막(160)이 구비된다. 그러면, 상기 유전막(160)은 도시된 바와 같이 양 측부가 절곡된 형상을 갖는다. 이에 따라, 상기 유전막(160)의 상부에 다수의 막들이 증착되면서 상기 유전막(160)에 가해지는 스트레스는 모서리 부분(B)에 집중된다. 그러나, 상기 커패시터 구조물의 모서리 부근에는 제1 및 제2 버퍼막 패턴(122, 152)이 보강되어 있으므로 크랙 발생이 억제될 수 있다.

또한, 제1 및 제2 버퍼막 패턴(122, 152)에 의해 크랙 전파(crack propagation)가 억제되는 효과가 발생한다. 따라서, 상기 유전막(160)의 크랙 발생이 최소화되어 반도체 장치의 불량을 감소시킬 수 있다.

상기 유전막(160)으로는 SiO₂, Si₃N₄, Ta₂O₅, Al ₂O₃, HfO, ZrO₂, BST, PZT 또는 ST막으로 이루어질 수 있다. 상기 유전막(160)은 수백Å의 정도의 두께를 가지며 상기 유전막(160)의 특성에 따라 그 두께가 달라질 수 있다.

상기 유전막(160) 상에는 제2 도전막 패턴(192)이 구비된다. 상기 제2 도전막 패턴(192)은 MIM 커패시터의 상부 전극으로 기능하며, 베리어 금속막 패턴(172) 및 금속막 패턴(182)이 적층된 형상을 가질 수 있다. 상기 금속막 패턴은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 이루어지고, 상기 베리어 금속막 패턴(172)은 티타늄막(Ti) 패턴, 티타늄 질화막(TiN) 패턴 또는 이들이 적층된 다층 패턴으로 이루어질 수 있다.

한편, 상기 제2 도전막 패턴(192) 상에는 상기 MIM 커패시터와의 전기적인 연결을 위한 상부 배선(196)을 포함하는 상부막들이 구비된다. 또한, 상기 제1 도전막 패턴(110)과 이격되어 배치되는 제1 및 제2 금속 배선(112, 194) 및 이들 사이를 연결하는 콘택 플러그(186) 등이 상기 MIM 커패시터와 함께 구비될 수 있다.

이하에서는, 도 2에 도시된 MIM 커패시터를 제조하는 방법에 대해서 상세히 설명하기로 한다.

도 3 내지 도 11은 상기 MIM 커패시터를 형성하는 단계들을 나타내는 단면도들이다. 도 3 내지 도 11에 있어서, 도 2와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.

도 3을 참조하면, 반도체 기판(100) 상에 제1 도전막(도시되지 않음)을 증착 한다. 구체적으로, 상기 제1 도전막은 티타늄(Ti), 티타늄 질화물(TiN) 또는 알루미늄(Al)을 포함하며, 이후에 MIM 커패시터의 하부 전극으로 기능한다. 상기 제1 도전막 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 제1 포토레지스트 패턴을 마스크로 사용하여 제1 도전막 패턴(110)을 형성한다.

도 4를 참조하면, 제1 도전막 패턴(110) 상에 제1 버퍼막(120) 및 층간 절연막(130)을 순차적으로 증착한다. 상기 제1 버퍼막(120)은 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정 등을 이용하여 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN)로 형성할 있으며, 200 내지 1000Å의 두께로 증착한다.

상기 제1 버퍼막(120)은 이후 식각 공정시에 식각 저지막으로 제공된다. 또한, 이후에 형성되는 유전막(도시되지 않음)의 크랙을 억제하기 위한 보강막의 역할을 수행한다. 이에 대해서는 도 9에서 상세히 설명하기로 한다.

상기 층간 절연막(130)은 P-TEOS(tetraethyl orthosilicate), HDP(high density plasma)-CVD 산화물 또는 저유전체 물질(Low-k material)로 형성될 수 있다.

도 5를 참조하면, 상기 층간 절연막(130) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 도전막 패턴(110)의 상부면의 일부가 노출되도록 상기 제1 버퍼막(120) 및 상기 층간 절연막(130)을 제거하여 예비 개구부(140)를 형성함으로서 제1 버퍼막 패턴(122) 및 예비 층간 절연막 패턴(132)을 형성한다. 상기 제거 공정은 이방성 식 각 공정을 포함한다.

도 6을 참조하면, 상기 예비 층간 절연막 패턴(132)을 등방성 식각하여 상기 예비 개구부(140)로부터 확장된 형태의 개구부(142)를 형성함으로서 층간 절연막 패턴(134)을 형성한다. 구체적으로, 상기 예비 개구부(140)가 형성된 반도체 기판(100)을 습식 식각 용액에 소정 시간 동안 침지시켜 상기 예비 층간 절연막 패턴(132)을 등방성으로 식각할 수 있다.

이때, 상기 습식 식각 용액은 산화물을 포함하는 상기 예비 층간 절연막 패턴(132)과 질화물을 포함하는 상기 제1 버퍼막 패턴(122) 사이의 식각 선택비가 큰 것을 이용한다. 이에 따라, 상기 예비 층간 절연막 패턴(132)으로부터 층간 절연막 패턴(134)이 형성되며, 상기 제1 버퍼막 패턴(122) 및 상기 층간 절연막 패턴(134)의 측면은 계단 형태로 형성될 수 있다.

도 7을 참조하면, 상기 노출된 제1 도전막 패턴(110) 및 제1 버퍼막 패턴(122) 그리고 층간 절연막 패턴(134)의 표면을 따라 제2 버퍼막(150)을 연속적으로 증착한다. 상기 제2 버퍼막(150)은 상기 제1 버퍼막(120)과 동일한 물질로 형성되거나 또는 상기 제1 버퍼막(120)으로 사용되는 물질들 중의 다른 하나로 형성될 수 있다. 이때, 상기 제2 버퍼막(120)은 PECVD 공정 등을 통해 200 내지 1000Å의 두께를 갖도록 증착한다.

도 8을 참조하면, 상기 제2 버퍼막(150)을 이방성 식각하여 제1 버퍼막 패턴(122)의 측면 및 상기 층간 절연막 패턴(134)의 측면에 제2 버퍼막 패턴(152)을 형성한다. 이때, 상기 제2 버퍼막(150)을 이방성 식각하기 위해서는 통상적인 건식 식각 공정이 사용한다.

도 9를 참조하면, 상기 제1 도전막 패턴(110), 제1 버퍼막 패턴(122), 상기 제2 버퍼막 패턴(152) 및 상기 층간 절연막 패턴(134)의 표면에 연속적으로 유전막(160)을 수백Å 두께로 형성한다. 상기 유전막(160)은 SiO₂, Si₃N₄, Ta ₂O₅, Al₂O₃, HfO, ZrO₂, BST, PZT 또는 ST막으로 이루어진다. 상기 유전막(160)의 두께는 유전막으로 사용되는 물질에 따라 달라질 수 있다.

여기서, 상기 유전막(160)은 절곡된 형태를 가지므로, 상기 유전막(160) 상에 상부막들이 증착되면서 상기 유전막(160)에 스트레스가 모서리 부분(B)에 집중된다. 그러나, 상기 유전막(160)을 지지하는 상기 제1 및 제2 버퍼막 패턴(122, 152)이 상기 크랙 전파(crack propagation)를 억제시킨다. 때문에, 유전막(160)의 두께를 증가시키지 않고도 상기 스트레스에 견디는 능력을 향상시킬 수 있다.

또한, 상기 제1 및 제2 버퍼막 패턴(122, 152)이 형성되더라도 제1 도전막 패턴(110)과 유전막(160)이 접촉되는 면적은 거의 감소되지 않기 때문에, 커패시턴스의 감소가 거의 발생되지 않는다.

도 10을 참조하면, 상기 유전막(160) 상에 제2 도전막(190)을 증착한다. 상기 제2 도전막은 베리어 금속막(170)과 금속막(180)의 다중막으로 형성될 수 있다. 상기 베리어 금속막(170)은 티타늄막(Ti), 티타늄 질화막(TiN) 또는 이들이 적층된 다층막으로 형성되고, 상기 금속막(180)은 텅스텐(W) 또는 알루미늄(Al)으로 이루어질 수 있다. 상기 제2 도전막(190)은 MIM 커패시터의 상부 전극으로 기능한다.

도 11을 참조하면, 상기 층간 절연막 패턴(134)이 노출되도록 상기 제2 도전막(190) 및 유전막(160)의 일부를 평탄화 공정을 이용하여 제거한다. 상기 평탄화 공정은 CMP 또는 에치백(etch back) 공정을 이용할 수 있다. 이에 따라, 베리어 금속막 패턴(172), 금속막 패턴(182)으로 구성되는 제2 도전막 패턴(192)이 형성되어, 제1 도전막 패턴(110)의 하부 전극과, 상기 제2 도전막 패턴(192)의 상부 전극과, 상기 제1 및 제2 도전막 패턴(110, 192) 사이에 개재되는 절곡된 형태의 유전막(160)을 포함하는 크랙 발생이 최소화되는 MIM 커패시터가 완성된다. 상기 제2 도전막 패턴(192) 상에는 전기적인 연결을 위한 상부 배선(196)이 형성된다.

상기와 같은 본 발명에 따르면, 상기 커패시터 구조물의 모서리 부근에 커패시터의 유전막을 보강하는 버퍼막 패턴들을 형성함으로서, 상기 모서리 부근에 집중되는 스트레스에 의한 크랙 발생이 억제될 수 있다. 때문에, 유전막의 두께를 증가시키지 않고도 상기 유전막이 스트레스에 견디는 능력이 향상될 수 있다.

따라서, 유전막에 크랙 발생을 최소화시킬 수 있고, 더 나가서는 상기 유전막의 크랙으로 발생하는 반도체 장치의 불량이 감소되어 수율을 향상시킬 수 있을 것이다.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

1. 반도체 기판 상에 형성되는 제1 도전막 패턴;

   상기 제1 도전막 패턴의 상부면의 일부를 노출하는 제1 버퍼막 패턴;

   상기 제1 버퍼막 패턴 상에 상기 노출된 제1 도전막 패턴의 상부면과 인접하는 상기 제1 버퍼막 패턴의 상부면의 일부를 노출하는 층간 절연막 패턴;

   상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 측면에 구비되는 제2 버퍼막 패턴;

   상기 제1 도전막 패턴의 상부면 및 상기 제2 버퍼막 패턴의 측면을 따라 연속적으로 구비되는 유전막; 및

   상기 유전막 상에 구비되는 제2 도전막 패턴을 포함하는 것을 금속-절연체-금속 커패시터.
2. 제1 항에 있어서, 상기 제1 버퍼막 패턴 및 상기 제2 버퍼막 패턴은 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물 (SiCN)로 이루어지는 것을 특징으로 하는 금속-절연체-금속 커패시터.
3. 제2 항에 있어서, 상기 제1 버퍼막 패턴 및 상기 제2 버퍼막 패턴은 200 내지 1000Å의 두께를 갖는 것을 특징으로 하는 금속-절연체-금속 커패시터.
4. 제1 항에 있어서, 상기 제2 도전막 패턴은 베리어 금속막 패턴 및 금속막 패턴이 적층된 형상을 갖는 것을 특징으로 하는 금속-절연체-금속 커패시터.
5. 제4 항에 있어서, 상기 금속막 패턴은 텅스텐(W) 또는 알루미늄(Al)으로 형성되는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.
6. 제4 항에 있어서, 상기 베리어 금속막 패턴은 티타늄막(Ti) 패턴, 티타늄 질화막(TiN) 패턴 또는 이들이 적층된 다층 패턴으로 이루어지는 것을 특징으로 하는 금속-절연체-금속 커패시터.
7. 제1 도전막 패턴이 형성되어 있는 반도체 기판 상에 제1 버퍼막 및 층간 절연막을 순차적으로 형성하는 단계;

   상기 제1 도전막 패턴의 상부면의 일부가 노출되도록 상기 제1 버퍼막 및 상기 층간 절연막을 이방성 식각하여 예비 개구부를 형성함으로서, 제1 버퍼막 패턴 및 예비 층간 절연막 패턴을 형성하는 단계;

   상기 제1 버퍼막 패턴의 상부면의 일부가 노출되도록 상기 예비 층간 절연막 패턴을 등방성 식각하여 개구부를 형성함으로서 층간 절연막 패턴을 형성하는 단계;

   상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 측면에 제2 버퍼막 패턴을 형성하는 단계;

   상기 제1 도전막 패턴, 상기 제2 버퍼막 패턴 및 상기 제2 층간 절연막 패턴의 표면을 따라 연속적으로 유전막을 형성하는 단계; 및

   상기 유전막 상에 제2 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.
8. 제7 항에 있어서, 상기 제2 버퍼막 패턴을 형성하는 단계는,

   상기 제1 도전막 패턴, 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 표면을 따라 연속적으로 제2 버퍼막을 형성하는 단계; 및

   상기 제2 버퍼막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.
9. 제7 항에 있어서, 상기 제2 도전막 패턴을 형성하는 단계는,

   상기 유전막의 표면을 따라 연속적으로 베리어 금속막을 형성하는 단계;

   상기 베리어 금속막 상에 상기 개구부 내부를 매립하도록 금속막을 형성하는 단계; 및

   상기 제2 층간 절연막 패턴의 상부면이 노출되도록 상기 유전막, 상기 금속막 및 상기 베리어 금속막을 평탄화하는 단계를 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.
10. 제9 항에 있어서, 상기 금속막은 텅스텐(W) 또는 알루미늄(Al)으로 형성되는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.
11. 제9 항에 있어서, 상기 베리어 금속막은 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.
12. 제7 항에 있어서, 상기 제1 버퍼막 및 상기 제2 버퍼막은 실리콘 질화물(SiN), 실리콘 산화 질화물(SiON), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN)을 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.
13. 제12 항에 있어서, 상기 제1 및 제2 버퍼막은 200 내지 1000Å의 두께를 갖는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법.

Images