CN111211092B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；在所述基底上形成第一电极层；在所述第一电极层的顶部和侧壁形成电容介质层；形成保形覆盖所述电容介质层的第二电极层。与电容介质层仅覆盖第一电极层顶部的方案相比，本发明增加了第二电极层和第一电极层之间的有效面积，所述第二电极层、第一电极层、以及位于第一电极层顶部的电容介质层构成一个电容，所述第二电极层、第一电极层、以及位于第一电极层侧壁的电容介质层构成另外四个电容，即所形成的电容结构中包含五个并联电容，在同等基底面积等其他条件相同的情况下，增大了电容结构的电容密度。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
电容元件常在集成电路(例如射频电路、混合信号电路等)中作为电子无源器件。常见的电容元件包括金属氧化物半导体(MOS)电容、PN结电容、多晶硅-绝缘体-多晶硅(PIP)电容以及金属-绝缘体-金属(MIM)电容等。
其中，MIM电容一般在后段制程(back-end of line，BEOL)中形成于金属互连结构上，使得MIM电容与硅衬底之间的距离增加，从而减小了MIM电容与衬底之间的寄生电容，且MIM电容的性能受到频率和温度的影响较小，此外，MIM电容在金属互连制程中形成，MIM形成工艺与现有集成电路工艺相兼容。为此，MIM电容逐渐成为无源器件的主流电容类型。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高MIM电容的电容密度。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一电极层；在所述第一电极层的顶部和侧壁形成电容介质层；形成保形覆盖所述电容介质层的第二电极层。
可选的，形成所述电容介质层的步骤包括：形成电容介质膜，所述电容介质膜保形覆盖所述第一电极层的顶部和侧壁、以及所述第一电极层露出的基底；在所述电容介质膜上形成图形层，所述图形层覆盖位于所述第一电极层顶部和侧壁的所述电容介质膜；以所述图形层为掩膜，去除所述图形层露出的电容介质膜，保留所述第一电极层顶部和侧壁的电容介质膜作为所述电容介质层；去除所述图形层。
可选的，采用原子层沉积工艺或等离子体化学气相沉积工艺，形成所述电容介质膜。
可选的，采用各向异性干法刻蚀工艺，去除所述图形层露出的电容介质膜。
可选的，形成所述电容介质层后，形成所述第二电极层之前，还包括：对所述电容介质层进行清洗处理。
可选的，所述清洗处理所采用的溶液为ST250溶液、NE111溶液、NE320溶液或EKC520溶液，所述清洗处理的工艺时间为10秒至300秒。
可选的，形成所述第一电极层的步骤中，所述第一电极层的厚度为
Figure BDA0001875065210000023
至
Figure BDA0001875065210000024
可选的，形成所述电容介质层的步骤中，所述电容介质层的厚度为
Figure BDA0001875065210000025
至
Figure BDA0001875065210000026
可选的，所述电容介质层为堆叠形成的高k介质层。
可选的，采用物理气相沉积工艺，形成所述第二电极层。
可选的，所述基底内形成有前层金属互连结构，所述前层金属互连结构顶部和所述基底顶部相齐平；形成所述第一电极层之前，还包括：在所述基底上形成刻蚀停止层；在所述刻蚀停止层上形成第一层间介质层；形成所述第一电极层的步骤包括：在所述第一层间介质层上形成所述第一电极层。
可选的，形成所述第二电极层之后，还包括：形成贯穿所述第二电极层和电容介质层的开口，所述开口露出所述第一电极层顶部；在所述第二电极层上形成第二层间介质层，所述第二层间介质层还填充于所述开口内；在所述第二层间介质层内形成露出所述第二电极层顶部的第一通孔，在所述开口位置处的第二层间介质层内形成露出所述第一电极层顶部的第二通孔，且所述第二通孔侧壁露出的第二层间介质层覆盖所述电容介质层和第二电极层；在所述第一通孔内形成第一导电柱，在所述第二通孔内形成第二导电柱。
可选的，形成保形覆盖所述电容介质层和基底的所述第二电极层。
相应的，本发明实施例还提供一种半导体结构，包括：基底；第一电极层，位于所述基底上；电容介质层，位于所述第一电极层的顶部和侧壁；第二电极层，保形覆盖所述电容介质层。
可选的，所述第一电极层的厚度为
Figure BDA0001875065210000021
至
Figure BDA0001875065210000022
可选的，所述电容介质层的厚度为
Figure BDA0001875065210000031
至
Figure BDA0001875065210000032
可选的，所述电容介质层为叠层结构的高k介质层。
可选的，所述基底内形成有前层金属互连结构，所述前层金属互连结构顶部和所述基底顶部相齐平；所述半导体结构还包括：位于所述基底上的刻蚀停止层；位于所述刻蚀停止层上的第一层间介质层；所述第一电极层位于所述第一层间介质层上。
可选的，所述半导体结构还包括：贯穿所述第二电极层和电容介质层的开口，所述开口露出所述第一电极层顶部；位于所述第二电极层上的第二层间介质层，所述第二层间介质层还填充于所述开口内；贯穿所述第二层间介质层的第一导电柱，所述第一导电柱与所述第二电极层顶部电连接；贯穿所述开口位置处第二层间介质层的第二导电柱，所述第二导电柱与所述第一电极层顶部电连接，且所述第二导电柱通过所述第二层间介质层与所述电容介质层和第二电极层相隔离。
可选的，所述第二电极层保形覆盖所述电容介质层和基底。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所形成的电容介质层覆盖第一电极层的顶部和侧壁，第二电极层相应保形覆盖所述电容介质层，与电容介质层仅覆盖第一电极层顶部的方案相比，本发明实施例增加了第二电极层和第一电极层之间的有效面积，所述第二电极层、第一电极层、以及位于所述第一电极层顶部的电容介质层构成一个电容，所述第二电极层、第一电极层、以及位于所述第一电极层侧壁的电容介质层构成另外四个电容，即所形成的电容结构中包含五个并联电容，在同等基底面积等其他条件相同的情况下，增大了电容结构的电容密度。
可选方案中，形成所述电容介质层后，形成所述第二电极层之前，还包括：对所述电容介质层进行清洗处理；通过所述清洗处理，有利于去除所述电容介质层表面的聚合物、微尘粒子和可移动的金属离子，这不仅提高了所述电容介质层的表面质量、提高所述电容介质层表面的耐水性，为后续形成第二电极层提供良好的界面态；而且，还能去除可移动的金属离子，以降低所述电容介质层内形成导电通道的概率，提高了所述电容介质层的可靠性，从而降低所述电容介质层、第二电极层、第一电极层内形成空洞的概率，相应能够改善漏电流问题，进而有利于改善包含有所述电容结构的半导体器件的性能。
附图说明
图1至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
虽然MIM电容逐渐成为无源器件的主流电容类型，但是，目前MIM电容的电容密度较低，难以满足应用需求。
MIM电容结构主要包括第一电极层、位于所述第一电极层顶部的电容介质层以及位于所述电容介质层上的第二电极层，提高电容密度的方法之一是降低电容介质层的厚度，但是降低电容介质层相应会导致电容值和电容介质层厚度之间线性度的下降，且还容易导致电场强度过高而引发漏电流问题。另一种方法是增大第一电极层和第二电极层的面积，但是，由于两者均是平面结构，增大面积将会占用较大的基底面积，不利于集成度的提高。
因此，如何形成电容密度较大且占用基底面积较小的MIM电容称为目前亟需解决的技术问题。
为了解决所述技术问题，本发明实施例所形成的电容介质层覆盖第一电极层的顶部和侧壁，第二电极层相应保形覆盖所述电容介质层，与电容介质层仅覆盖第一电极层顶部的方案相比，本发明实施例增加了第二电极层和第一电极层之间的有效面积，所述第二电极层、第一电极层、以及位于所述第一电极层顶部的电容介质层构成一个电容，所述第二电极层、第一电极层、以及位于所述第一电极层侧壁的电容介质层构成另外四个电容，即所形成的电容结构中包含五个并联电容，在同等基底面积等其他条件相同的情况下，增大了电容结构的电容密度。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底100。
所述基底100用于为后续MIM电容的形成提供工艺平台。
本实施例中，为了便于图示，仅示意出电容区(未标示)的基底100，MIM电容相应形成于所述电容区的基底100上。
本实施例中，所述基底100包括衬底，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述基底100内还可以形成有其他结构，例如，MOS晶体管、电阻器、电感器、介质层、金属互连结构等。本实施例中，所述基底100内形成有前层金属互连结构110，所述前层金属互连结构110顶部和所述基底100顶部相齐平。
其中，根据工艺情况，沿所述基底100表面法线方向上，所述基底100内形成有一层或多层堆叠的金属层，例如：第一金属(即M1)层、第二金属(即M2)层等；当金属层为多层时，相邻两层金属层之间形成有金属层间介质(Inter Metal Dielectric，IMD)层，且相邻两层金属层通过位于两者之间的通孔(Via)互连结构实现电连接。
本实施例中，以所述前层金属互连结构110为第一金属层为例进行说明，所述前层金属互连结构110相应为单大马士革(single damascene)结构。在其他实施例中，在所述基底内形成有多层金属层的情况下，所述前层金属互连结构相应为双大马士革(dualdamascene)结构，包括通孔互连(Viax-1)结构以及位于所述通孔互连结构上方且与其相连的金属(Mx)层。
为此，继续参考图1，所述形成方法还包括：在所述基底100上形成刻蚀停止层210。
在后续形成金属互连结构的过程中，所述刻蚀停止层210表面用于在刻蚀工艺中定义刻蚀停止的位置，从而降低对所述前层金属互连结构110造成过刻蚀的概率。
本实施例中，所述刻蚀停止层210的材料为SiCN。在其他实施例中，所述刻蚀停止层的材料还可以为SiCO、SiON或SiN。
结合参考图1和图2，在所述基底100上形成第一电极层310(如图2所示)。
所述第一电极层310用于作为MIM电容的下极板(bottom plate)。
为此，所述第一电极层310的材料为金属材料。
具体地，所述第一电极层310的材料为惰性氮化金属，使所述第一电极层310具有较高的稳定性，以改善金属离子扩散的问题。
本实施例中，所述第一电极层310的材料为TiN。在其他实施例中，所述第一电极层的材料还可以为TaN或WN。
需要说明的是，后续电容介质层不仅形成于所述第一电极层310顶部，还形成于所述第一电极层310的侧壁，所述第一电极层310、位于所述第一电极层310任一侧壁的电容介质层、以及后续覆盖电容介质层的第二电极层构成侧壁电容(sidewall capacitance)，因此，所述第一电极层310的侧壁面积会影响侧壁电容的电容值，从而影响MIM电容的电容密度。
本实施例中，为了避免所述第一电极层310过多地占用基底100面积，合理控制所述第一电极层310的厚度，从而调节所述第一电极层310的侧壁面积。
由电容公式可知，电容值与电极板的面积成正比，所述第一电极层310的厚度越小，所述第一电极层310的侧壁面积越小，从而导致MIM电容的电容密度增大程度较小，MIM电容的性能仍无法满足应用需求；但是，所述第一电极层310的厚度也不宜过大，否则会导致总电容值过大，从而引起半导体器件性能偏差的问题。为此，本实施例中，所述第一电极层310的厚度为
Figure BDA0001875065210000061
至
Figure BDA0001875065210000062
需要说明的是，MIM电容在后段制程中形成于相邻金属层之间，因此所述第一电极层310形成于所述基底100上的部分区域。
具体地，形成所述第一电极层310的步骤包括：在所述基底100上形成第一电极材料层315(如图1所述)；在所述第一电极材料层315上形成第一光刻胶层316(如图2所示)；以所述第一光刻胶层316为掩膜，刻蚀所述第一电极材料层315，保留剩余的第一电极材料层315作为所述第一电极层310。
本实施例中，采用物理气相沉积工艺形成所述第一电极材料层315。在其他实施例中，也可以采用原子层沉积工艺形成所述第一电极材料层。
本实施例中，为了提高所述第一电极层310的形貌质量，采用各向异性干法刻蚀工艺，刻蚀所述第一电极材料层315，例如：采用等离子体干法刻蚀工艺。
形成所述第一电极层310后，通过灰化或湿法去胶的方式去除所述第一光刻胶层316。
本实施例中，所述基底100上形成有所述刻蚀停止层210，所述第一电极层310相应形成于所述刻蚀停止层210上。
继续参考图1，需要说明的是，形成第一电极材料层315之前，还包括：在所述刻蚀停止层210上形成第一层间介质层220。
所述第一层间介质层220用于作为所述第一电极材料层315和刻蚀停止层210之间的过渡层，以降低所述第一电极层310因应力而出现分层(Delamination)或碎裂(crack)问题的概率。
所述第一层间介质层220还用于实现所述前层金属互连结构110与后续所形成金属互连结构之间的隔离。
为此，本实施例中，所述第一层间介质层220的材料为氧化硅。
在其他实施例中，所述第一层间介质层的材料还可以为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)。例如：SiOH、SiOCH、FSG、BSG、PSG、BPSG、氢化硅倍半氧烷或甲基硅倍半氧烷。
相应的，本实施例中，形成所述第一电极层310的步骤包括：在所述第一层间介质层220上形成所述第一电极层310。
结合参考图3和图4，在所述第一电极层310的顶部和侧壁形成电容介质层320(如图4所示)。
所述电容介质层320用于作为MIM电容中的绝缘层。
本实施例中，所述电容介质层320的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过选用高k介质材料，有利于提高MIM电容的电容值。
具体地，所述电容介质层320为堆叠形成的高k介质层，即所述电容介质层320为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，使所述电容介质层320的厚度满足工艺需求的同时，具有较好的形成质量。
本实施例中，所述高k介质材料可以为HfO2、HfSiO、TiO2、HfZrO、HfSiON、HfTaO、HfTiO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3、BaSrTiO中的任意多种。
在其他实施例中，根据工艺需求，所述电容介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。
MIM电容中的电容介质层通常仅位于第一电极层顶部，本实施例所述电容介质层320不仅形成于所述第一电极层310的顶部，还形成于所述第一电极层310的侧壁，后续制程还包括形成保形覆盖所述电容介质层320的第二电极层，与电容介质层仅覆盖第一电极层顶部的方案相比，本实施例增加了MIM电容中上极板和下极板之间的有效面积，使所述第二电极层、第一电极层310、以及位于所述第一电极层310顶部的电容介质层320构成一个电容，所述第二电极层、第一电极层310、以及位于所述第一电极层310侧壁的电容介质层320构成另外四个电容(即四个侧壁电容)，所形成的电容结构中包含了五个并联电容，并联电容的总电容值等于各电容值之和，因此，在同等基底100面积等其他条件相同的情况下，增大了电容结构的电容密度，使得MIM电容的性能能够满足应用需求。
由电容公式可知，单个电容的电容值与电容介质层320的厚度成反比，所述电容介质层320的厚度越大，单个电容的电容值就越小，从而导致并联电容的总电容值较小，所以所述电容介质层320的厚度不能过大；但是，所述电容介质层320的厚度也不宜过小，如果所述电容介质层320的厚度过小，则容易降低所述电容介质层320的厚度均一性和膜层质量、以及电容介质层320在所述第一电极层310上的覆盖能力，此外，电容介质层320的厚度过小，还容易引起电容值和电容介质层320厚度之间线性度下降、漏电流等问题。为此，本实施例中，所述电容介质层320的厚度为
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至
Figure BDA0001875065210000082
需要说明的是，在实际工艺中，应当将所述电容介质层320的厚度和所述第一电极层310的厚度控制在合理范围内，并合理搭配，从而在提高电容密度的同时，使得MIM的总电容值满足应用需求，并减小产生副作用的概率。
具体地，形成所述电容介质层320的步骤包括：形成电容介质膜325(如图3所示)，所述电容介质膜325保形覆盖所述第一电极层310的顶部和侧壁、以及所述第一电极层310露出的第一层间介质层220；在所述电容介质膜325上形成图形层326(如图4所示)，所述图形层326覆盖位于所述第一电极层310顶部和侧壁上的所述电容介质膜325；以所述图形层326为掩膜，去除所述图形层326露出的电容介质膜325，保留所述第一电极层310顶部和侧壁的电容介质膜325作为所述电容介质层320。
本实施例中，采用原子层沉积工艺形成所述电容介质膜325。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的电容介质膜325。通过选用原子层沉积工艺，有利于提高电容介质层320的厚度均一性，使电容介质层320的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述电容介质膜325的保形覆盖能力，从而提高所述电容介质层320在第一电极层310顶部和侧壁的覆盖能力。
在其他实施例中，还可以采用其他沉积工艺形成所述电容介质膜，例如：等离子体化学气相沉积工艺等。
本实施例中，为了提高所述电容介质层320的形貌质量，采用各向异性干法刻蚀工艺，去除所述图形层326露出的电容介质膜325，以免所述电容介质层320受到横向损耗；而且，通过选用各向异性干法刻蚀工艺，还有利于提高电容介质层320的厚度精准度、以及电容介质层320在第一电极层310顶部和侧壁的覆盖能力。具体地，各向异性干法刻蚀工艺为等离子体干法刻蚀工艺。
本实施例中，所述图形层326为第二光刻胶层，形成所述电容介质层320后，采用灰化或湿法去胶的方式，去除所述图形层326。
需要说明的是，去除所述图形层326后，还包括：对所述电容介质层320进行清洗处理。
所述电容介质层320通过刻蚀的方式所形成，所述电容介质层320表面容易积聚有聚合物和微尘粒子，且表面还容易粘附有可移动的金属离子(例如：钾离子、钙离子等)，通过所述清洗处理，以去除聚合物、微尘粒子和可移动的金属离子，这不仅提高了所述电容介质层320的表面质量、提高所述电容介质层320表面的耐水性，为后续形成第二电极层提供良好的界面态；而且，还能去除可移动的金属离子，以降低所述电容介质层320内形成导电通道的概率，提高了所述电容介质层320的可靠性，从而降低所述电容介质层320、第二电极层、第一电极层310内形成空洞的概率，相应能够改善漏电流问题，进而有利于改善包含有所述电容结构的半导体器件的性能。
本实施例中，所述清洗处理采用的溶液为ST250溶液、NE111溶液、NE320溶液或EKC520溶液。其中，ST250溶液为英特格公司(Entegris)生产的清洗溶液，NE111溶液和NE320溶液为空气产品公司(Air Products)生产的清洗溶液，EKC520溶液为杜邦公司(DuPont)生产的清洗溶液，上述溶液对后段制程中的膜层(例如：金属层和介质层等)的腐蚀性较小，但能有效去除聚合物、杂质和微尘等，从而在保障清洗效果的同时，减小了工艺风险和副作用。
需要说明的是，所述清洗处理的工艺时间不宜过短，也不宜过长。如果工艺时间过短，则容易导致清洗效果不佳；如果工艺时间过长，则会导致制造效率的下降，且电容介质层320以及其他膜层长时间处于该清洗环境中，容易增加工艺风险。为此，本实施例中，所述清洗处理的工艺时间为10秒至300秒。
参考图5，形成保形覆盖所述电容介质层320的第二电极层330。
所述第二电极层330用于作为MIM电容的上极板(top plate)。
为此，所述第二电极层330的材料为金属材料。
具体地，所述第二电极层330的材料为惰性氮化金属。本实施例中，所述第二电极层330的材料为TiN。在其他实施例中，所述第二电极层的材料还可以为TaN或WN。
对所述第二电极层330的具体描述，可参考前述对第一电极层310的相应描述，在此不再赘述。
本实施例中，所述第二电极层330保形覆盖所述电容介质层320和基底100，从而为后续所述第二电极层330与外部电路的电连接提供工艺基础。具体地，所述第二电极层330保形覆盖所述电容介质层320和第一层间介质层220。
本实施例中，采用物理气相沉积工艺形成所述第二电极层330。在其他实施例中，也可以采用原子层沉积工艺形成所述第二电极层。
由前述分析可知，所述电容介质层320覆盖所述第一电极层310的顶部和侧壁，通过使所述第二电极层330保形覆盖所述电容介质层320，以形成五个并联电容，从而提高了MIM电容的电容密度。
结合参考图6至图7，形成所述第二电极层330之后，还包括：形成贯穿所述第二电极层330和电容介质层320的开口315，所述开口315露出所述第一电极层310顶部。
所述开口315露出所述第一电极层310顶部，从而为后续实现所述第一电极层310与外部电路的电连接提供工艺基础。
具体地，形成所述开口315的步骤包括：形成覆盖所述第二电极层330的第三光刻胶层336，所述第三光刻胶层336内形成有图形开口(未标示)，所述图形开口露出所述第一电极层310顶部上方部分区域的第二电极层330；以所述第三光刻胶层336为掩膜，沿所述图形开口依次刻蚀所述第二电极层330和电容介质层320，以露出所述第一电极层310顶部，并在所述第二电极层330和电容介质层320内形成所述开口315。
本实施例中，为了提高所述开口315侧壁的形貌质量，采用各向异性干法刻蚀工艺，依次刻蚀所述第二电极层330和电容介质层320，例如：采用等离子体干法刻蚀工艺进行所述刻蚀步骤。在其他实施例中，还可以采用干法刻蚀和湿法刻蚀相结合的刻蚀工艺进行刻蚀。
如图7所示，本实施例中，形成所述开口315后，采用灰化或湿法去胶的方式，去除所述第三光刻胶层336(如图6所示)。
需要说明的是，由前述内容可知，MIM电容形成于电容区(未标示)的基底100上方，因此，在实际工艺中，所述第三光刻胶层336内的图形开口还露出除电容区之外其他区域的第二电极层330；以所述第三光刻胶层336为掩膜进行刻蚀后，相应去除其他区域的第二电极层330，从而为后续形成金属互连结构提供工艺基础。
参考图8，形成所述开口315(如图7所示)后，在所述第二电极层330上形成第二层间介质层340，所述第二层间介质层340还填充于所述开口315内。
所述第二层间介质层340用于为后续形成电连接所述第一电极层310和第二电极层330的导电柱提供工艺平台。
本实施例中，由于MIM电容在后段制程中形成于金属互连结构上，所述第二层间介质层340还用于作为平坦层，以提高后续金属层间介质层的顶面平坦度。
为了提高工艺兼容性，所述第二层间介质层340的材料和金属层间介质层的材料相同。本实施例中，所述第二层间介质层340的材料为氧化硅。
需要说明的是，与金属层间介质层的材料相比，所述第二层间介质层340的致密度更高，从而使所述第二层间介质层340在平坦化工艺后具有较高的顶面平坦度。
具体地，依次进行沉积工艺和平坦化工艺，以形成所述第二层间介质层340。
本实施例中，所述沉积工艺为化学气相沉积工艺。
需要说明的是，在其他实施例中，所述第二层间介质层即为金属层间介质层，还用于后续形成金属互连结构提供工艺平台。
参考图9，在所述第二层间介质层340内形成露出所述第二电极层330顶部的第一通孔341，在所述开口315(如图7所示)位置处的第二层间介质层340内形成露出所述第一电极层310顶部的第二通孔342，且所述第二通孔342侧壁露出的第二层间介质层340覆盖所述电容介质层320和第二电极层330。
所述第一通孔341用于为后续形成电连接所述第二电极层330的第一导电柱提供空间位置，所述第二通孔342用于为后续形成电连接所述第一电极层310的第二导电柱提供空间位置。
本实施例中，通过掩膜的方式，刻蚀所述第二层间介质层340，以形成所述第一通孔341和第二通孔342。
具体地，在形成金属互连结构的双大马士革工艺过程中，形成所述第一通孔341和第二通孔342。
本实施例中，采用各向异性干法刻蚀工艺，刻蚀所述第二层间介质层340。在其他实施例中，还可以采用干法刻蚀和湿法刻蚀相结合的刻蚀工艺进行刻蚀。
需要说明的是，由于所述第二层间介质层340填充于所述开口315(如图7所示)内，所述第二通孔342形成于所述开口315位置处的第二层间介质层340内，因此在形成所述第一通孔341和第二通孔342的过程中，刻蚀工艺仅刻蚀所述第二层间介质层340，刻蚀工艺较为简单。
本实施例中，所述第二通孔342形成于所述开口315位置处的第二层间介质层340内，所述第一通孔341形成于所述电容介质层320一侧的第二层间介质层340内，使得第二通孔342和第一通孔341之间具有一定距离，从而增大了形成所述第二通孔342和第一通孔341的工艺窗口，且有利于降低工艺风险。
本实施例中，所述开口315具有第一开口尺寸，所述第二通孔342具有第二开口尺寸，所述第二开口尺寸小于所述第一开口尺寸，因此，所述第二通孔342侧壁露出的第二层间介质层340覆盖所述电容介质层320和第二电极层330，使后续形成于所述第二通孔342内的第二导电柱与所述电容介质层320和第二电极层330实现电隔离。其中，使所述第一开口尺寸大于所述第二开口尺寸，相应还能增大光刻工艺和刻蚀工艺的工艺窗口。
参考图10，在所述第一通孔341(如图9所示)内形成第一导电柱351，在所述第二通孔342(如图9所示)内形成第二导电柱352。
所述第一导电柱351用于作为所述第二电极层330的外接电极，所述第二导电柱352用于作为所述第一电极层310的外接电极，从而实现MIM电容与外部电路的电连接。
本实施例中，所述第一导电柱351和第二导电柱352的材料为铜。在其他实施例中，还可以采用其他导电材料，例如：铝、钨。
本实施例中，向所述第一通孔341和第二通孔342内填充导电材料后，对所述导电材料进行平坦化处理，保留所述第一通孔341内的导电材料作为所述第一导电柱351，保留所述第二通孔342内的导电材料作为所述第二导电柱352。
具体地，利用电镀工艺，向所述第一通孔341和第二通孔342内填充导电材料。
相应的，本发明实施例还提供一种半导体结构。参考图10，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100；第一电极层310，位于所述基底100上；电容介质层320，位于所述第一电极层310的顶部和侧壁；第二电极层330，保形覆盖所述电容介质层320。
所述基底100用于为MIM电容的形成提供工艺平台。
本实施例中，为了便于图示，仅示意出电容区(未标示)的基底100，MIM电容相应形成于所述电容区的基底100上。
本实施例中，所述基底100包括衬底，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述基底100内还可以形成有其他结构，例如，MOS晶体管、电阻器、电感器、介质层、金属互连结构等。本实施例中，所述基底100内形成有前层金属互连结构110，所述前层金属互连结构110顶部和所述基底100顶部相齐平。
其中，根据工艺情况，沿所述基底100表面法线方向上，所述基底100内形成有一层或多层堆叠的金属层，例如：第一金属层、第二金属层等；当金属层为多层时，相邻两层金属层之间形成有金属层间介质层，且相邻两层金属层通过位于两者之间的通孔互连结构实现电连接。
本实施例中，以所述前层金属互连结构110为第一金属层为例进行说明，所述前层金属互连结构110相应为单大马士革结构。在其他实施例中，当所述基底内形成有多层金属层时，所述前层金属互连结构相应为双大马士革结构。
为此，所述半导体结构还包括：位于所述基底100上的刻蚀停止层210。
在金属互连结构的形成工艺中，所述刻蚀停止层210表面用于在刻蚀工艺中定义刻蚀停止的位置，从而降低对前层金属互连结构110造成过刻蚀的概率。
本实施例中，所述刻蚀停止层210的材料为SiCN。在其他实施例中，所述刻蚀停止层的材料还可以为SiCO、SiON或SiN。
所述第一电极层310用于作为MIM电容的下极板。为此，所述第一电极层310的材料为金属材料。
具体地，所述第一电极层310的材料为惰性氮化金属，使所述第一电极层310具有较高的稳定性，以改善金属离子扩散的问题。
本实施例中，所述第一电极层310的材料为TiN。在其他实施例中，所述第一电极层的材料还可以为TaN或WN。
需要说明的是，所述第一电极层310、位于所述第一电极层310任一侧壁的电容介质层320和第二电极层330构成侧壁电容，因此，所述第一电极层310的侧壁面积会影响侧壁电容的电容值，从而影响MIM电容的电容密度。
本实施例中，为了避免所述第一电极层310过多地占用基底100面积，合理控制所述第一电极层310的厚度，从而调节所述第一电极层310的侧壁面积。
由电容公式可知，电容值与电极板的面积成正比，所述第一电极层310的厚度越小，所述第一电极层310的侧壁面积越小，从而导致MIM电容的电容密度增大程度较小；但是，所述第一电极层310的厚度也不宜过大，否则会导致MIM电容的总电容值过大，从而引起半导体器件性能偏差的问题。为此，本实施例中，所述第一电极层310的厚度为
Figure BDA0001875065210000151
至
Figure BDA0001875065210000152
需要说明的是，MIM电容在后段制程中形成于相邻金属层之间，因此所述第一电极层310位于所述基底100上的部分区域。
本实施例中，所述基地100上形成有所述刻蚀停止层210，所述第一电极层310相应位于所述刻蚀停止层210上。
需要说明的是，所述半导体结构还包括：位于所述刻蚀停止层210上的第一层间介质层220，其中，所述第一电极层310位于所述第一层间介质层220上。
所述第一层间介质层220用于作为所述第一电极层310和刻蚀停止层210之间的过渡层，以降低所述第一电极层310因应力而出现分层或碎裂问题的概率。
所述第一层间介质层220还用于实现后段制程中金属互连结构之间的隔离。
为此，本实施例中，所述第一层间介质层220的材料为氧化硅。
在其他实施例中，所述第一层间介质层的材料还可以为低k介质材料或超低k介质材料。例如：SiOH、SiOCH、FSG、BSG、PSG、BPSG、氢化硅倍半氧烷或甲基硅倍半氧烷。
所述电容介质层320用于作为MIM电容中的绝缘层。
本实施例中，所述电容介质层320的材料为高k介质材料。通过选用高k介质材料，有利于提高MIM电容的电容值。
具体地，所述电容介质层320为叠层结构的高k介质层，即所述电容介质层320为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，使所述电容介质层320的厚度满足工艺需求的同时，具有较好的形成质量。
本实施例中，所述高k介质材料可以为HfO2、HfSiO、TiO2、HfZrO、HfSiON、HfTaO、HfTiO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3、BaSrTiO中的任意多种。
在其他实施例中，根据工艺需求，所述电容介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。
MIM电容中的电容介质层通常仅位于第一电极层顶部，本实施例所述电容介质层320不仅覆盖所述第一电极层310的顶部，还覆盖所述第一电极层310的侧壁，所述第二电极层330相应覆盖所述第一电极层310顶部和侧壁上的电容介质层320，与电容介质层仅覆盖第一电极层顶部的方案相比，本实施例增加了MIM电容中上极板和下极板之间的有效面积，使所述第二电极层330、第一电极层310、以及位于所述第一电极层310顶部的电容介质层320构成一个电容，所述第二电极层330、第一电极层310、以及位于所述第一电极层310侧壁的电容介质层320构成另外四个电容(即四个侧壁电容)，电容结构中包含了五个并联电容，并联电容的总电容值等于各电容值之和，因此，在同等基底100面积等其他条件相同的情况下，增大了电容结构的电容密度，使得MIM电容的性能能够满足应用需求。
由电容公式可知，单个电容的电容值与电容介质层320的厚度成反比，所述电容介质层320的厚度越大，单个电容的电容值就越小，从而导致并联电容的总电容值较小；但是，所述电容介质层320的厚度也不宜过小，如果厚度过小，则容易降低所述电容介质层320的厚度均一性和膜层质量、以及电容介质层320在所述第一电极层310上的覆盖能力，此外，电容介质层320的厚度过小，还容易引起电容值和电容介质层320厚度之间线性度下降、漏电流等问题。为此，本实施例中，所述电容介质层320的厚度为
Figure BDA0001875065210000161
至
Figure BDA0001875065210000162
需要说明的是，在实际工艺中，应当将所述电容介质层320的厚度和所述第一电极层310的厚度控制在合理范围内，并合理搭配，从而在提高电容密度的同时，使得MIM的总电容值满足应用需求，并减小产生副作用的概率。
所述第二电极层330用于作为MIM电容的上极板。为此，所述第二电极层330的材料为金属材料。
具体地，所述第二电极层330的材料为惰性氮化金属。本实施例中，所述第二电极层330的材料为TiN。在其他实施例中，所述第二电极层的材料还可以为TaN或WN。
对所述第二电极层330的具体描述，可参考前述对第一电极层310的相应描述，在此不再赘述。
本实施例中，所述第二电极层330保形覆盖所述电容介质层320和基底100，从而为后续所述第二电极层330与外部电路的电连接提供工艺基础。具体地，所述第二电极层330保形覆盖所述电容介质层320和第一层间介质层220。
由前述分析可知，所述电容介质层320覆盖所述第一电极层310的顶部和侧壁，通过使所述第二电极层330保形覆盖所述电容介质层320，以形成五个并联电容，从而提高了MIM电容的电容密度。
本实施例中，所述半导体结构还包括：贯穿所述第二电极层330和电容介质层320的开口315(如图7所示)，所述开口315露出所述第一电极层310顶部；位于所述第二电极层330上的第二层间介质层340，所述第二层间介质层340还填充于所述开口315内。
所述开口315露出所述第一电极层310顶部，从而为实现所述第一电极层310与外部电路的电连接提供工艺基础。
MIM电容在后段制程中形成于金属互连结构上，所述第二层间介质层340还用于作为平坦层，以提高金属层间介质层的顶面平坦度。
为了提高工艺兼容性，所述第二层间介质层340的材料和金属层间介质层的材料相同。本实施例中，所述第二层间介质层340的材料为氧化硅。
需要说明的是，形成所述第二层间介质层340的工艺通常包括平坦化工艺，因此，与金属层间介质层的材料相比，所述第二层间介质层340的致密度更高，从而使所述第二层间介质层340在平坦化工艺后具有较高的顶面平坦度。
还需要说明的是，在其他实施例中，所述第二层间介质层即为金属层间介质层，还用于形成金属互连结构提供工艺平台。
本实施例中，所述半导体结构还包括：贯穿所述第二层间介质层340的第一导电柱351，所述第一导电柱351与所述第二电极层330顶部电连接；贯穿所述开口315位置处第二层间介质层340的第二导电柱352，所述第二导电柱352与所述第一电极层310顶部电连接，且所述第二导电柱352通过所述第二层间介质层340与所述电容介质层320和第二电极层330相隔离。
所述第一导电柱351用于作为所述第二电极层330的外接电极，所述第二导电柱352用于作为所述第一电极层310的外接电极，从而实现MIM电容与外部电路的电连接。
本实施例中，所述第一导电柱351和第二导电柱352的材料铜。在其他实施例中，还可以采用其他导电材料，例如：铝、钨。
具体地，所述第一导电柱351和第二导电柱352与位于所述基底100上方金属互连结构中的通孔互连结构为一体结构。
本实施例中，所述第二导电柱352通过所述第二层间介质层340与所述电容介质层320和第二电极层330相隔离，从而使所述第一电极层310和第二电极层330实现电隔离，以保证MIM电容的正常性能。
本实施例中，所述第一导电柱351位于所述电容介质层320一侧的第二层间介质层340内，使得所述第一导电柱351和第二导电柱352之间具有一定距离，从而增大形成所述第一导电柱351和第二导电柱352的工艺窗口，且有利于降低工艺风险。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成第一电极层；
仅在所述第一电极层的顶部和侧壁形成一体的电容介质层；
形成保形覆盖所述电容介质层和所述电容介质层侧部的基底的第二电极层；
形成贯穿所述第二电极层和电容介质层的开口，所述开口露出所述第一电极层顶部；
在所述第二电极层上形成第二层间介质层，所述第二层间介质层还填充于所述开口内；
在所述第二层间介质层内形成露出所述第二电极层顶部的第一通孔，所述第一通孔形成于所述第一电极层一侧的第二层间介质层内，在所述开口位置处的第二层间介质层内形成露出所述第一电极层顶部的第二通孔，且所述第二通孔侧壁露出的第二层间介质层覆盖所述电容介质层和第二电极层；
在所述第一通孔内形成第一导电柱，在所述第二通孔内形成第二导电柱。
2.如权利要求1所述的半导体结构的形成方法，形成所述电容介质层的步骤包括：形成电容介质膜，所述电容介质膜保形覆盖所述第一电极层的顶部和侧壁、以及所述第一电极层露出的基底；
在所述电容介质膜上形成图形层，所述图形层覆盖位于所述第一电极层顶部和侧壁的所述电容介质膜；
以所述图形层为掩膜，去除所述图形层露出的电容介质膜，保留所述第一电极层顶部和侧壁的电容介质膜作为所述电容介质层；
去除所述图形层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或等离子体化学气相沉积工艺，形成所述电容介质膜。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，采用各向异性干法刻蚀工艺，去除所述图形层露出的电容介质膜。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述电容介质层后，形成所述第二电极层之前，还包括：对所述电容介质层进行清洗处理。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述清洗处理所采用的溶液为ST250溶液、NE111溶液、NE320溶液或EKC520溶液，所述清洗处理的工艺时间为10秒至300秒。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一电极层的步骤中，所述第一电极层的厚度为
Figure FDA0003812805700000021
至
Figure FDA0003812805700000022
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述电容介质层的步骤中，所述电容介质层的厚度为
Figure FDA0003812805700000023
至
Figure FDA0003812805700000024
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述电容介质层为堆叠形成的高k介质层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用物理气相沉积工艺，形成所述第二电极层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底内形成有前层金属互连结构，所述前层金属互连结构顶部和所述基底顶部相齐平；
形成所述第一电极层之前，还包括：在所述基底上形成刻蚀停止层；在所述刻蚀停止层上形成第一层间介质层；
形成所述第一电极层的步骤包括：在所述第一层间介质层上形成所述第一电极层。
12.一种半导体结构，其特征在于，包括：
基底；
第一电极层，位于所述基底上；
一体的电容介质层，仅位于所述第一电极层的顶部和侧壁；
第二电极层，保形覆盖所述电容介质层和所述电容介质层侧部的基底；
贯穿所述第二电极层和电容介质层的开口，所述开口露出所述第一电极层顶部；
位于所述第二电极层上的第二层间介质层，所述第二层间介质层还填充于所述开口内；
贯穿所述第二层间介质层的第一导电柱，所述第一导电柱与所述第二电极层顶部电连接，所述第一导电柱位于所述第一电极层一侧的第二层间介质层内；
贯穿所述开口位置处第二层间介质层的第二导电柱，所述第二导电柱与所述第一电极层顶部电连接，且所述第二导电柱通过所述第二层间介质层与所述电容介质层和第二电极层相隔离。
13.如权利要求12所述的半导体结构，其特征在于，所述第一电极层的厚度为
Figure FDA0003812805700000031
至
Figure FDA0003812805700000032
14.如权利要求12所述的半导体结构，其特征在于，所述电容介质层的厚度为
Figure FDA0003812805700000033
至
Figure FDA0003812805700000034
15.如权利要求12所述的半导体结构，其特征在于，所述电容介质层为叠层结构的高k介质层。
16.如权利要求12所述的半导体结构，其特征在于，所述基底内形成有前层金属互连结构，所述前层金属互连结构顶部和所述基底顶部相齐平；
所述半导体结构还包括：位于所述基底上的刻蚀停止层；位于所述刻蚀停止层上的第一层间介质层；
所述第一电极层位于所述第一层间介质层上。
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