KR100641984B1 - 금속-절연체-금속 커패시터의 제조 방법 - Google Patents

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Abstract

본 발명의 금속-절연체-금속(MIM) 커패시터의 제조 방법은, 반도체 기판 위의 절연막상에 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 형성하는 단계와, 절연막 위에서 하부 금속 전극막 패턴의 상부면을 노출시키는 트랜치를 갖는 금속간 절연막을 형성하는 단계와, 금속간 절연막 및 하부 금속 전극막 패턴의 노출면 위에 유전체막을 형성하는 단계와, 유전체막 위에 버퍼 절연막을 형성하는 단계와, 버퍼 절연막 위에 금속 배선을 위한 비아홀 형성 영역의 버퍼 절연막을 노출시키는 마스크막 패턴을 형성하는 단계와, 마스크막 패턴을 이용하여 하부 금속 배선막 패턴을 노출시키는 비아홀을 형성한 후에 마스크막 패턴을 제거하는 단계와, 그리고 플루오르 가스를 이용한 플라즈마 처리를 수행하여 트랜치 내에 남아있는 마스크막 패턴의 잔류물을 제거하는 단계를 포함한다.
MIM 커패시터, 포토레지스트막 잔류물, 플루오르 가스, 플라즈마처리, 버퍼 절연막

Description

금속-절연체-금속 커패시터의 제조 방법{Method of fabricating MIM(Metal-Insulator-Metal) capacitor}
도 1 내지 도 4는 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 9는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 금속-절연체-금속 커패시터의 제조 방법에 관한 것이다.
반도체 소자의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터가 요구되고 있다. 일반적으로 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 하여야 하며, 커패시터의 대용량화를 위해서는 커패시터 전극 사이에 내재하는 유전체막의 두께를 감소시키거나 유전율이 높은 물질을 유전체막으로 사용하거나 또는 전극의 면적을 증가시켜야 한다.
반도체 소자에서 사용되는 커패시터로는, 그 접합 구조에 따라서, 모스 구 조, pn 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조 및 금속-절연체-금속(MIM) 구조 등의 커패시터들이 있다. 이 중에서 금속-절연체-금속 구조를 제외한 나머지 구조를 갖는 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은, 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데는 한계를 나타내고 있다. 따라서 고속의 커패시터가 요구되는 응용 분야에서는 저 저항의 커패시터 전극을 쉽게 실현할 수 있는 금속-절연체-금속 커패시터가 주로 사용된다.
도 1 내지 도 4는 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 제1 금속간 절연막(130) 위에 MIM 커패시터를 위한 하부 금속 전극막 패턴(141/151) 및 하부 금속 배선막 패턴(142/152)을 형성한다. 제1 금속간 절연막(130)은 절연막(110)을 개재하여 반도체 기판(100) 위에 배치된다. 절연막(110) 위에는 제1 금속 레벨의 금속 배선막 패턴들(121, 122)이 배치되는데, 제1 레벨의 금속 배선막 패턴(121)은 제1 비아컨택(131)을 통해 하부 금속 전극막 패턴(141/151)과 전기적으로 연결된다. 그리고 제1 레벨의 금속 배선막 패턴(122)은 제2 비아컨택(132)을 통해 하부 금속 배선막 패턴(142/152)과 전기적으로 연결된다. 따라서 상기 하부 금속 전극막 패턴(141/151) 및 하부 금속 배선막 패턴(142/152)은 제2 금속 레벨이 된다. 하부 금속 전극막 패턴(141/151) 및 하부 금속 배선막 패턴(142/152)은 각각 하부 금속막 패턴(141, 142) 및 장벽금속층 패턴(151, 152)이 순차적으로 적층된 구조로 형성된다.
다음에 제1 금속간 절연막(130) 위에 하부 금속 전극막 패턴(141/151) 및 하부 금속 배선막 패턴(142/152)을 덮도록 제2 금속간 절연막(160)을 형성한다. 그리고 제2 금속간 절연막(160) 위에 트랜치 형성을 위한 식각마스크막 패턴으로서 제1 포토레지스트막 패턴(170)을 형성한다. 이때 제1 포토레지스트막 패턴(170)이 MIM 커패시터를 위한 트랜치 영역을 노출시키는 개구부(171)를 갖도록 형성한다.
다음에 도 2를 참조하면, 상기 제1 포토레지스트막 패턴(170)을 식각마스크로 한 식각공정으로 하부 금속 전극막 패턴(141/151)의 상부면을 노출시키는 트랜치(161)를 형성한다. 트랜치(161)를 형성한 후에는 통상의 애싱공정을 수행하여 제1 포토레지스트막 패턴(170)을 제거한다. 다음에 전면에 유전체막(180)을 형성한다.
다음에 도 3을 참조하면, 유전체막(180) 위에 비아홀 형성을 위한 식각마스크막 패턴으로서 제2 포토레지스트막 패턴(190)을 형성한다. 이때 제2 포토레지스트막 패턴(190)이 금속 배선을 위한 비아홀 영역의 유전체막(180)을 노출시키는 개구부(191)를 갖도록 형성한다. 다음에 상기 제2 포토레지스트막 패턴(190)을 식각마스크로 한 식각공정으로 유전체막(180) 및 제2 금속간 절연막(160)의 노출 부분을 순차적으로 제거한다. 그러면 유전체막(180) 및 제2 금속간 절연막(160)을 관통하여 하부 금속 배선막 패턴(142/152)의 상부면을 노출시키는 비아홀(162)이 만들어진다.
다음에 도 4를 참조하면, 비아홀(162)을 형성한 후에 통상의 애싱공정을 수행하여 제2 포토레지스트막 패턴(190)을 제거한다. 이때 트랜치(161) 내의 유전체 막(180) 위에는 제2 포토레지스트막 패턴(190)의 잔류물(192)이 남아 있을 수 있다. 다음에 전면에 도전막을 형성한 후에 통상의 평탄화 공정을 수행하여 트랜치(161) 내의 상부 금속 전극막(미도시)과, 비아홀(162)이 금속막으로 채워져서 형성되는 비아컨택(미도시) 및 이 비아컨택 위의 상부 금속 배선막(미도시)을 형성한다.
그런데 이와 같은 종래의 MIM 커패시터 형성방법에 있어서, 도 4에 나타낸 바와 같이, 제2 포토레지스트막 패턴(190)을 제거하고 난 후에 트랜치(161) 바닥에 남아있는 잔류물(192)을 제거하기 위하여, 애싱공정을 오랜 시간에 걸쳐 수행하고 또한 별도의 세정을 수행하였다. 그러나 이와 같은 방법만으로는 상기 잔류물(192)이 완전히 제거되지 않는 경우가 많으며, 따라서 추가로 플루오르(Fluorine) 계열의 가스를 이용한 플라즈마 처리가 이루어져야 한다. 그러나 이 경우 상기 잔류물(192)은 제거할 수 있더라도, 플루오르에 의한 유전체막(180)의 손실을 피할 수 없으며, 이에 따라 MIM 커패시터의 특성이 열화된다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 소자의 특성을 열화시키지 않으면서 포토레지스트막 패턴의 잔류물을 제거할 수 있는 MIM 커패시터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 제조 방법은,
반도체 기판 위의 절연막상에 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 형성하는 단계;
상기 절연막 위에서 상기 하부 금속 전극막 패턴의 상부면을 노출시키는 트랜치를 갖는 금속간 절연막을 형성하는 단계;
상기 금속간 절연막 및 하부 금속 전극막 패턴의 노출면 위에 유전체막을 형성하는 단계;
상기 유전체막 위에 버퍼 절연막을 형성하는 단계;
상기 버퍼 절연막 위에 금속 배선을 위한 비아홀 형성 영역의 버퍼 절연막을 노출시키는 마스크막 패턴을 형성하는 단계;
상기 마스크막 패턴을 이용하여 상기 하부 금속 배선막 패턴을 노출시키는 비아홀을 형성한 후에 상기 마스크막 패턴을 제거하는 단계; 및
플루오르 가스를 이용한 플라즈마 처리를 수행하여 상기 트랜치 내에 남아있는 상기 마스크막 패턴의 잔류물을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴은, 각각 금속막 패턴 및 장벽금속층 패턴이 순차적으로 적층되도록 형성할 수 있다.
상기 버퍼 절연막은 산화막으로 형성할 수 있다.
이 경우 상기 산화막은 적어도 100Å보다 큰 두께를 갖도록 형성하는 것이 바람직하다.
상기 마스크막 패턴은 포토레지스트막으로 형성할 수 있다.
상기 플루오르 가스를 이용한 플라즈마 처리는 상기 마스크막 패턴의 잔류물 외에 상기 버퍼 절연막까지 제거되도록 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 5 내지 도 9는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, 제1 금속간 절연막(230) 위에 MIM 커패시터를 위한 하부 금속 전극막 패턴(241/251) 및 하부 금속 배선막 패턴(242/252)을 형성한다. 제1 금속간 절연막(230)은 절연막(210)을 개재하여 실리콘 기판과 같은 반도체 기판(200) 위에 배치된다.
절연막(210) 위에는 제1 금속 레벨의 금속 배선막 패턴들(221, 222)이 배치되는데, 제1 금속 레벨의 금속 배선막 패턴(221)은 제1 비아컨택(231)을 통해 하부 금속 전극막 패턴(241/251)과 전기적으로 연결된다. 그리고 제1 금속 레벨의 금속 배선막 패턴(222)은 제2 비아컨택(232)을 통해 하부 금속 배선막 패턴(242/252)과 전기적으로 연결된다.
따라서 상기 하부 금속 전극막 패턴(241/251) 및 하부 금속 배선막 패턴(242/252)은 제2 금속 레벨이 된다. 하부 금속 전극막 패턴(241/251) 및 하부 금속 배선막 패턴(242/252)은 각각 하부 금속막 패턴(241, 242) 및 장벽금속층 패턴(251, 252)이 순차적으로 적층된 구조로 형성된다.
다음에 제1 금속간 절연막(230) 위에 하부 금속 전극막 패턴(241/251) 및 하부 금속 배선막 패턴(242/252)을 덮도록 제2 금속간 절연막(260)을 형성한다. 그리고 제2 금속간 절연막(260) 위에 트랜치 형성을 위한 식각마스크막 패턴으로서 제1 포토레지스트막 패턴(270)을 형성한다. 이때 제1 포토레지스트막 패턴(270)이 MIM 커패시터를 위한 트랜치 영역을 노출시키는 개구부(271)를 갖도록 형성한다.
다음에 도 6을 참조하면, 상기 제1 포토레지스트막 패턴(270)을 식각마스크로 한 식각공정으로 하부 금속 전극막 패턴(241/251)의 상부면을 노출시키는 트랜치(261)를 형성한다. 트랜치(261)를 형성한 후에는 통상의 애싱공정을 수행하여 제1 포토레지스트막 패턴(270)을 제거한다. 다음에 전면에 유전체막(280) 및 버퍼 절연막(300)을 순차적으로 형성한다. 유전체막(280)은 질화막을 사용하여 형성할 수 있고, 버퍼 절연막(300)은 산화막을 사용하여 형성할 수 있다. 이때 산화막은 적어도 100Å 이상의 두께를 갖도록 하여 후속의 플라즈마 처리가 이루어지더라도 하부의 유전체막(280)이 충분히 보호될 수 있도록 한다.
다음에 도 7을 참조하면, 버퍼 절연막(300) 위에 비아홀 형성을 위한 식각마스크막 패턴으로서 제2 포토레지스트막 패턴(290)을 형성한다. 이때 제2 포토레지스트막 패턴(290)이 금속 배선을 위한 비아홀 영역의 버퍼 절연막(300)을 노출시키는 개구부(291)를 갖도록 형성한다. 다음에 상기 제2 포토레지스트막 패턴(290)을 식각마스크로 한 식각공정으로 버퍼 절연막(300), 유전체막(280) 및 제2 금속간 절연막(260)의 노출부분을 순차적으로 제거한다. 그러면 버퍼 절연막(300), 유전체막(280) 및 제2 금속간 절연막(260)을 관통하여 하부 금속 배선막 패턴(242/252)의 상부면을 노출시키는 비아홀(262)이 만들어진다.
다음에 도 8을 참조하면, 비아홀(262)을 형성한 후에 통상의 애싱공정을 수행하여 제2 포토레지스트막 패턴(290)을 제거한다. 이때 트랜치(261) 내의 버퍼 절연막(300) 위에는 제2 포토레지스트막 패턴(290)의 잔류물(292)이 남아 있을 수 있다. 이 잔류물(292)을 제거하기 위하여, 플루오르(F) 계열의 가스를 사용한 플라즈마처리를 수행한다. 경우에 따라서는 애싱공정을 장시간 연장하여 수행할 수도 있으며, 별도의 세정공정을 수행할 수도 있다. 상기 플라즈마 처리가 이루어지면 상기 제2 포토레지스트막 패턴(290)의 잔류물(292)을 완전히 제거할 수 있다. 이때 플라즈마 처리가 이루어지는 동안, 유전체막(280)은 상부의 버퍼 절연막(300)에 의해 플루오르 가스로부터 보호된다. 상기 플라즈마 처리는 제2 포토레지스트막 패턴(290)의 잔류물(292)이 제거된 후에도 일정 시간동안 연장하여 버퍼 절연막(300)이 제거되도록 한다. 경우에 따라서 버퍼 절연막(300)의 제거는 별도의 공정을 통해 수행할 수도 있다.
이와 같은 플라즈마 처리가 이루어진 후에는, 도 9에 도시된 바와 같이, 유전체막(280)이 전면에 노출되는 결과물이 만들어진다. 다음에 전면에 도전막을 형성한 후에 통상의 평탄화 공정을 수행하여 트랜치(261) 내의 상부 금속 전극막(미도시)과, 비아홀(262)이 금속막으로 채워져서 형성되는 비아컨택(미도시) 및 이 비아컨택 위의 상부 금속 배선막(미도시)을 형성하면, MIM 커패시터가 만들어진다.
지금까지 설명한 바와 같이, 본 발명에 따른 MIM 커패시터의 제조 방법에 의 하면, 비아홀 형성을 위한 식각마스크막 패턴을 제거한 후에 트랜치 바닥에 남아있는 잔류물을 제거하기 위하여 플루오르 가스를 이용한 플라즈마 처리를 수행하더라도, 유전체막 위의 버퍼 절연막에 의해 유전체막이 손실되는 것을 억제하면서도 식각마스크막 패턴의 잔류물을 완전히 제거할 수 있다. 따라서 유전체막의 손실에 의한 MIM 커패시터의 특성 열화 없이 식각마스크막 패턴의 잔류물이 완전히 제거될 수 있도록 하는 MIM 커패시터의 제조 방법을 제공할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (6)

  1. 반도체 기판 위의 절연막상에 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 형성하는 단계;
    상기 절연막 위에서 상기 하부 금속 전극막 패턴의 상부면을 노출시키는 트랜치를 갖는 금속간 절연막을 형성하는 단계;
    상기 금속간 절연막 및 하부 금속 전극막 패턴의 노출면 위에 유전체막을 형성하는 단계;
    상기 유전체막 위에 버퍼 절연막을 형성하는 단계;
    상기 버퍼 절연막 위에 금속배선을 위한 비아홀 형성 영역의 버퍼 절연막을 노출시키는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 이용하여 상기 하부 금속 배선막 패턴을 노출시키는 비아홀을 형성한 후에 상기 마스크막 패턴을 제거하는 단계; 및
    플루오르 가스를 이용한 플라즈마 처리를 수행하여 상기 트랜치 내에 남아있는 상기 마스크막 패턴의 잔류물을 제거하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  2. 제 1항에 있어서,
    상기 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴은 각각 금속막 패턴 및 장벽금속층 패턴이 순차적으로 적층되도록 형성하는 것을 특징으로 하는 금속- 절연체-금속 커패시터의 제조 방법.
  3. 제 1항에 있어서,
    상기 버퍼 절연막은 산화막으로 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  4. 제 3항에 있어서,
    상기 산화막은 100Å~300Å의 두께를 갖도록 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  5. 제 1항에 있어서,
    상기 마스크막 패턴은 포토레지스트막으로 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  6. 제 1항에 있어서,
    상기 플루오르 가스를 이용한 플라즈마 처리는 상기 마스크막 패턴의 잔류물 외에 상기 버퍼 절연막까지 제거되도록 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
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