KR100561876B1 - 메모리 셀 어레이 및 그의 제조 방법 - Google Patents

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Abstract

메모리 셀 어레이내에는 제 1 및 제 2 라인이 제공되며, 상기 두 라인의 교차점에는 자기저항 효과를 갖는 메모리 소자가 배치된다. 상기 라인들 중 하나를 각각 둘러싸고, 최소 10의 투자율(permeability)을 갖는 자화 가능 물질이 함유된 요크가 제공된다. 상기 요크는 자속(magnetic flow)이 메모리 소자를 통과하여 흐르도록 배치된다.

Description

메모리 셀 어레이 및 그의 제조 방법{STORAGE CELL ARRAY AND CORRESPONDING PRODUCTION METHOD}
본 발명은 자기저항 효과를 가진 메모리 소자를 포함하는 메모리 셀 어레이 및 그 제조 방법에 관한 것이다.
Technologie Analyse XMR-Technologien, Technologiefrueherkennung, 저자 Stefan Mengel, 발행인 VDI-Technologiezentrum Physikalische Technologie에는 자기저항 효과를 가진 층 구조물이 공지되어 있다. 층 구조물의 구성에 따라 GMR-소자, TMR-소자, AMR-소자 및 CMR-소자로 구별된다. 당업계에서 GMR-소자라는 개념은 적어도 2개의 강자성 층 및 그 사이에 배치된 비자성 도전층을 포함하고 GMR-(giant magnetoresistance)-효과, 즉 AMR(anisotropic magnetoresistance)-효과에 비해 큰 자기저항 효과를 나타내는 층 구조물에 대해 사용된다. GMR-효과 하에서는, 층 평면에 대해 평행한 전류(CIP, current in plane) 및 층 평면에 대해 수직인 전류(CPP, current perpendicular to plane)에 대한 GMR-소자의 전기 저항이 2개의 강자성 층내에서 자화의 방향이 평행하게 설정되는지 아니면 역평행하게 설정되는지에 좌우된다는 사실을 알 수 있다. 이 경우 저항은 자화의 방향 설정에 따라 실온에서 ΔR/R = 5% 내지 20% 만큼 변동된다.
당업계에서 TMR-소자라는 개념은, 적어도 2개의 강자성 층 및 그 사이에 배치된 비자성의 절연층을 포함하는 "터널링-자기저항(tunneling magnetoresistance)" 층 구조물에 대해 사용된다. 이 경우 절연층은 2 개의 강자성 층 사이에 터널 전류가 형성될 정도로 얇다. 상기 층구조물도 마찬가지로, 2 개의 강자성 층 사이에 배치된 비자성의 절연층을 통과하는 스핀 분극된 터널 전류에 의해서 야기되는 자기저항 효과를 나타낸다. 이 경우에도 또한 TMR-소자(CPP-배열 방식)의 전기 저항은, 2 개의 강자성 층내에서 자화의 방향이 평행하게 설정되는지 아니면 역평행하게 설정되는지에 좌우된다. 상기 저항은 실온에서 ΔR/R = 10% 내지 약 30% 만큼 변동된다.
AMR-효과는, 자화 방향에 대해 평행한 자화 도체내의 저항 및 자화 방향에 대해 수직인 자화 도체내의 저항이 상이함으로써 나타난다. 상기 효과는 체적 효과이기 때문에 강자성 단일층내에서 나타난다.
효과의 크기(실온에서 대략 ΔR/R = 100% 내지 400%) 때문에 거대(Colossal) 자기저항-효과로 불리는 추가의 자기저항 효과는 그 효과의 높은 보자력 때문에 자화 상태간의 스위칭을 위한 높은 자계를 필요로 한다.
GMR-소자를 메모리 셀 어레이내에서 메모리 소자로 사용하는 것이 제안된다(예를 들어 D.D. Tang, P.K. Wang, V.S. Speriosu, S. Le, K.K. Kung, "Spin Valve RAM Cell", IEEE Transactions on Magnetics, Vol. 31, No. 6, Nov. 1996, page 3206 참조). 상기 간행물에서 GMR-소자의 하나의 강자성 층의 자화 방향은 예를 들어 인접한 반강자성 층에 의해서 결정된다. 서로 교차되는 x-라인 및 y-라인이 제공되고, 상기 x/y-라인의 교차점에 메모리 소자가 각각 하나씩 배치된다. 정보를 기록 입력하기 위해서, 극성 반전을 위해 충분한 자계를 교차점에서 야기하는 신호가 상기 x/y-라인에 제공된다. 정보를 판독 출력하기 위해서, 관련 메모리 셀을 2개의 자화 상태간에 스위칭 전환시키는 신호가 x/y-라인에 제공될 수 있다. 저항값 및 정보가 검출되는 메모리 소자에 의해서 전류가 측정된다.
그 경우 기록 및 판독을 위해서는 8A/cm 내지 80A/cm에 상응하는 10 Oe 내지 대략 100 Oe의 국부적인 자계가 필요하다. 이러한 경우 상기 라인내에서의 가급적 적은 전류에 의해 자계가 형성되도록 하는 것이 중요하다.
그러나 소형화(miniaturing)가 진행됨에 따라 상기와 같은 국부적인 자계를 형성하기 위해 필요한 전류 밀도는 점점 더 커진다. 상기 효과에서는 또한, 크기가 작아짐에 따라 자기 스위칭 필드의 임계값이 증가한다는, 즉 스위칭을 위해 더 높은 전류가 필요하다는 사실도 관찰된다(M.H.Kryder, Kie Y. Ahn, N.J.Mazzeo, S.Schwarzl, and S.M.Kane, "Magnetic Properties and Domain Structures in Narrow NiFe Stripes", IEEE Transactions on Magnetics, Vol. Mag.-16, No. 1, January 1980, Page 99 참조).
본 발명의 목적은, 선행 기술에서보다 더 적은 전류 및 전류 밀도로 프로그래밍이 가능하고, 자기저항 효과를 가진 메모리 소자를 포함하는 메모리 셀 어레이 및 상기 방식의 메모리 셀 어레이를 제조하기 위한 방법을 제공하는 것이다.
상기 목적은 본 발명의 청구항 1에 따른 메모리 셀 어레이 및 청구항 12에 따른 제조 방법에 의해서 달성된다. 본 발명의 추가 실시예는 나머지 항들에서 기 술된다.
본 발명에 따른 메모리 셀 어레이에서는 1 개 이상의 제 1 라인, 제 2 라인 및 자기저항 효과를 가진 메모리 소자가 제공되며, 이 메모리 소자는 상기 제 1 라인과 제 2 라인 사이의 한 교차 장소에 배치된다. 상기 메모리 소자는 바람직하게 제 1 라인과 제 2 라인 사이에서 스위칭된다. 또한, 상기 라인들 중에서 적어도 하나의 라인을 부분적으로 감싸고 최소 10의 상대 투자율을 갖는 자화 가능한 물질을 함유하는 요크가 제공된다. 상기 요크는, 이 요크를 통과하는 자속이 실제로 메모리 소자를 통해 폐쇄되도록 배치된다. 메모리 셀의 기록을 위해서, 제 1 라인 및 제 2 라인의 자계의 오버랩에 의해 메모리 소자의 임의의 장소에서 상기 메모리 소자의 스위칭 임계값을 초과하는 자계가 형성될 정도의 전류가 상기 제 1 라인 및 제 2 라인에 제공된다.
상기 요크는, 이 요크에 의해서 부분적으로 둘러싸여 있고, 전류가 관류하는 라인의 자계에 의해서 자화된다. 그럼으로써 유도 흐름 밀도(B)는 상대 투자율(μr) 팩터에 따라 커진다. 따라서 요크의 정면들에 자극이 형성되고, 상기 정면 사이에 자계가 형성된다. 상기 자계는 요크의 재료 선택에 따라 매우 높은 값을 취하며, 메모리 소자의 스위칭을 위해서 이용된다. 따라서, 라인내에서의 전류 밀도가 동일한 경우에는 메모리 소자를 스위칭하기 위해서 훨씬 더 높은 자계가 얻어진다.
요크는 모든 강자성 재료 및 준강자성 재료로 형성될 수 있다.
바람직하게는 상기 요크가 특히 Fe, Ni, Co, Mn, MnBi, FeSi-, FeNi-, FeCo-, FeAl-합금 또는 연자성 페라이트로 이루어진 연자성 및 강자성 층으로 형성된다.
자속 집중장치를 메모리 셀 어레이내에 사용하는 것은 US-PS 4 455 626호에 이미 제안되어 있다. 상기 간행물에서는, 인접한 2 개의 기록 라인을 통과하는 정보에 따라 자화의 변동이 이루어지는 하나의 층이 메모리 소자로서 사용된다. 또한 정보를 판독 출력하기 위해 자기저항성 센서가 제공되는데, 이 센서는 메모리 층 하부에서 판독 라인과 함께 자화 가능한 재료로 이루어진, 자계 집중장치로 표기된 평탄층의 갭 내부에 배치된다. 저장층의 자속은 상기 자계 집중장치에 의해 자기저항 센서에 집중된다. 그러나 이와 같은 배치는, 자성 메모리 층의 극성 반전을 위한 선형 기록 라인내에서 전류의 작용을 상승시키는 데는 적합하지 않다.
본 발명에 따른 메모리 셀 어레이에서는 CPP(current perpendicular to plane)-장치내에 있는 공지된 모든 TMR-소자 및 GMR-소자가 메모리 소자로서 적합하다. GMR-효과는, 전류가 층 내부에서 평행하게 흐르는(CIP, current in plane) 경우보다 적층된 층을 통과하여 수직으로 흐르는(CPP) 경우에 더 크다. 또한 저항이 상이한 적어도 2가지의 자화 상태를 갖는 XMR-소자도 모두 적합하며, 이 소자들은 메모리 적용에 친화적인 높이를 갖는 자계의 인가에 의해서 상기 2 가지 자화 상태 사이에서 스위칭 전환될 수 있다. 특히 CMR-소자의 사용이 가능한 이유는, 요크에 의해서 필요한 자계 세기에 도달될 수 있기 때문이다.
메모리 소자는 바람직하게 각각 2 개의 강자성 층 및 그 사이에 배치된 하나의 비자성 절연층(TMR) 또는 도전층(GMR)을 포함한다. 상기 강자성 층들은 각각 2 가지 자화 상태를 갖는다. 비자성 절연층을 사용하는 것이 바람직한데 (TMR-소자), 그 이유는 상기 층을 사용함으로써 전력 소비 및 신호/소음 비율 면에서 더 유리한, 더 높은 소자 저항(≥ 100㏀)이 얻어질 수 있기 때문이다.
강자성 층들 중에서 하나의 층은 바람직하게 반강자성 층에 인접하여 배치되며, 상기 반강자성 층은 인접한 강자성 층내에서 자화 방향을 결정한다. 상기 반강자성 층을 위해서는 다른 무엇보다도 Fe, Mn, Ni, Cr, Co, V, Ir, Tb 및 O 원소 중에서 적어도 하나의 원소를 함유하는 재료가 적합하다.
대안적으로는 메모리 소자가 2개의 강자성 층 및 그 사이에 배치된 하나의 비자성 층을 포함할 수 있는데, 이 경우에는 하나의 강자성 층이 다른 하나의 강자성 층보다 자기적으로 더 강하다. 즉, 단 하나의 강자성 층만이 자기 반전되는 반면, 다른 강자성 층은 영향을 받지 않는다. 상기 비자성 층은 절연성 또는 비절연성일 수 있다.
대안적으로는 상기 2개의 강자성 층이 실제로 동일한 물질 조성을 가질 수 있는데, 이 경우 강자성 층들 중 하나의 층내에서의 자화는 요크를 통해서 원하는 대로 스위칭 오버될 수 있다.
상기 강자성 층을 위해서는 특히 Fe, Ni, Co, Cr, Mn, Gd, Dy 원소 중에서 적어도 하나의 원소를 함유하는 재료가 적합하다. CIP-방식으로 배열된 GMR-소자에서 강자성 층의 두께는 바람직하게 2nm 내지 10nm 범위에 있다. CPP-방식으로 배열된 GMR-소자 및 TMR-소자에서는 강자성 층의 두께가 더 클 수도 있다(예컨대 100nm 내지 200nm). 터널 절연체로서 작용하는 비자성 층의 절연 재료로서는 Al2O3, MgO, NiO, HfO2, TiO2, NbO 또는 SiO2가 적합하다. 비자성 층을 위한 절연 재료로서는 Cu 또는 Ag가 적합하다. 상기 비자성 층의 두께는 1nm 내지 4nm, 바람직하게는 2nm 내지 3nm 범위에 있다.
바람직하게는 메모리 소자가 0.05㎛ 내지 20㎛ 범위의 치수를 갖는다. 메모리 소자는 특히 정방형으로 또는 길게 뻗은 형태로 형성될 수 있다.
바람직하게는 라인, 메모리 소자 및 요크가 하나의 기판내에 통합된다. 반도체 재료, 특히 단결정 실리콘으로 이루어진 캐리어 칩을 포함하는 기판을 사용하는 것이 매우 바람직한데, 그 이유는 집적 메모리 셀 어레이를 실리콘 프로세스 기술에 따른 방법으로 제조할 수 있기 때문이다. 그럼으로써 메모리 셀 어레이내에서 높은 충전 밀도에 도달할 수 있게 된다. 또한 주변 장치도 마찬가지로 상기 기판내에 통합될 수 있다.
본 발명의 한 실시예에 따라 기판은 캐리어 칩 상에 제 1 절연층을 포함하는데, 상기 절연층에는 트렌치가 제공된다. 상기 트렌치내에서는 제 1 라인이 연장된다. 제 1 라인 상부에는 메모리 소자가 배치되고, 상기 메모리 소자 상부에는 제 2 라인이 배치된다. 요크는 상기 제 1 라인 또는 제 2 라인을 부분적으로 감싼다. 요크가 제 1 라인을 부분적으로 감싸는 경우에는, 상기 요크가 트렌치의 측면 및 바닥에 접하게 되고, 상기 요크는 제 1 절연층내에 트렌치가 형성된 후에 층 증착에 의해서 제조될 수 있다. 요크가 제 2 라인을 감싸는 경우에는, 상기 요크가 제 2 라인의 측면 및 메모리 소자로부터 다른 쪽을 향하고 있는 표면에 접하게 되고, 상기 요크는 층 증착 및 스페이서 에칭에 의해서 제조될 수 있다.
바람직하게는 각각 상기 요크와 동일하게 형성된 제 1 요크 및 제 2 요크가 제공되는데, 그 중 제 1 요크는 제 1 라인을 부분적으로 감싸고, 제 2 요크는 제 2 라인을 부분적으로 감싼다. 제 1 요크뿐만 아니라 제 2 요크도 또한, 제 1 요크 또는 제 2 요크를 통과하는 자속이 메모리 소자에 의해 폐쇄되도록 배치된다. 이와 같은 실시예는, 전류가 관류하는 제 1 라인에 의해서 형성된 자계뿐만 아니라 전류가 관류하는 제 2 라인에 의해서 형성된 자계도 또한 제 1 요크 또는 제 2 요크를 통해 메모리 소자의 임의의 장소에서 보다 강화된 자계를 야기한다는 장점을 갖는다.
상기 메모리 셀 어레이에서는, 그 사이에서 메모리 소자가 스위칭 전환되는 제 1 라인 및 제 2 라인에 의해 메모리 셀이 선택된다. 메모리 소자의 영역에서는 제 1 라인 및 제 2 라인이 평행하게, 및 서로 수직으로도 뻗을 수 있다. 따라서, 평행하게 방향 설정된 자계들 또는 서로 수직으로 방향 설정된 자계들이 메모리 소자의 위치에서 서로 중첩된다.
높은 메모리 밀도를 얻기 위해서는 요크, 제 1 라인 및 제 2 라인을 갖춘 다수의 메모리 소자를 제공하는 것이 바람직하다. 바람직하게 격자 형태로 배치된 메모리 소자들은 각각 제 1 라인들 중 하나의 라인과 제 2 라인들 중 하나의 라인 사이의 교차점에 배치된다.
전류 세기가 주어진 경우 본 발명에 따른 메모리 셀 어레이에서는 적어도 10 내지 100 팩터만큼 훨씬 더 높은 국부적인 자계가 형성되기 때문에, 횡단면이 동일한 경우 상기 라인들내에서는 훨씬 더 적은 전류 밀도가 나타난다. 메모리 셀 어레이가 심하게 소형화된 경우에도 필요한 전류 밀도는 전류 이동에 의해 결정된 한계치 아래 놓이게 된다.
상승된 국부적 자계는 전류 세기가 동일한 경우에 얻어질 수 있기 때문에, 자기적으로 더 강한 층, 즉 10 Oe보다 훨씬 더 높은 보자력 장(field)의 세기를 갖는 층이 메모리 소자를 위해 사용될 수 있다. 자기적으로 더 강한 층으로 이루어진 메모리 소자는, 상기 층이 외부의 자기적 장애에 대해 민감하지 않다는 장점을 갖는다. 따라서 자계 차폐에 대해서는 더 낮은 수준의 요구 조건이 제기된다. 또한 데이터 손실의 위험도 줄어든다.
전류 밀도가 더 작은 경우에는, 라인 높이의 확대 및 그와 더불어 종횡비(aspect ratio)의 확대도 필요치 않다. 따라서 메모리 셀 어레이는 메모리 밀도를 높이기 위한 적층 배열을 위해서도 적합하다.
동일한 자계를 형성하기 위해 더 작은 전류 세기가 필요하게 됨으로써, 기록 및 판독 과정 중의 전류 손모는 현저하게 감소된다.
본 발명은 도면에 도시된 실시예를 참조하여 하기에서 자세히 설명된다.
도 1a는 제 1 라인과 제 2 라인 사이에서 스위칭되고, 요크가 상기 라인들 중 하나의 라인을 부분적으로 감싸도록 구성된 메모리 소자의 절단면을 보여주는 단면도.
도 1b는 도 1a에 도시된 요크의 절단면을 보여주는 단면도.
도 2a는 제 1 라인과 제 2 라인 사이에서 스위칭되고, 상기 제 1 라인이 요크에 의해서 부분적으로 감싸지도록 구성된 메모리 소자를 보여주는 개략도.
도 2b는 도 2a에 도시된 요크 및 메모리 소자의 절단면을 보여주는 단면도.
도 3은 강자성 층을 증착하는 동안 트렌치를 에칭한 후의 기판의 절단면을 보여주는 단면도.
도 4는 제 1 요크 및 트렌치내에 있는 제 1 라인을 형성한 후의, 도 3에 도시된 기판의 절단면을 보여주는 단면도.
도 5는 절연층에 의해 감싸진 제 1 강자성 층을 형성한 후의, 도 4에 도시된 기판의 절단면을 보여주는 단면도.
도 6a는 터널층 및 제 2 강자성 층을 형성한 후의, 도 5에 도시된 기판의 절단면을 보여주는 단면도이고,
도 6b는 절연층을 증착하고 제 2 트렌치를 형성한 후의, 도 6a에서 b-b로 표시된 절단면을 보여주는 단면도(도 6a에 도시된 절단면은 도 6b에서 a-a로 표시됨).
도 7은 스페이서 및 제 2 강자성 층 상부에 제 2 라인을 형성한 후의, 도 6b에 도시된 절단면을 보여주는 단면도.
도 8은 스페이서와 공동으로 제 2 요크를 형성하는 제 2 라인 상부에 커버층을 형성한 후의, 도 7에 도시된 기판의 절단면을 보여주는 단면도.
도 9는 메모리 소자로서 자기저항성 소자를 포함하는 메모리 셀 어레이의 일 단면을 보여주는 단면도.
자기저항 효과를 가진 메모리 소자(SE)는 예를 들어 AlCu로 이루어진 제 1 라인(L1)과 예를 들어 AlCu로 이루어진 제 2 라인(L2) 사이에 배치되어 있다. 메모리 소자(SE)는 제 1 라인(L1) 뿐만 아니라 제 2 라인(L2)과도 전기적으로 접속된다. 제 1 라인(L1) 및 제 2 라인(L2)은 서로 직각으로 뻗는다. 메모리 소자(SE)는 제 1 라인(L1)과 제 2 라인(L2) 사이의 교차점에 배치된다.
제 2 라인(L2)이 부분적으로 요크(J)에 의해 둘러싸인다(도 1a 참조). 상기 요크(J)는 상부(J1), 2 개의 측면부(J2) 및 2 개의 하부(J3)를 갖는다. 상기 상부(J1)는 메모리 소자(SE)의 반대편에 있는, 제 2 라인(L2)의 표면에 접한다. 상기 측면부(J2)는 상부(J1) 및 제 2 라인(L2)의 측벽에 접한다. 상기 하부(J3)는 측면부(J2), 및 상기 메모리 소자(SE)에 인접하는, 제 2 라인(L2)의 표면의 일부에 접한다. 상기 요크(J)는 철로 만들어진다. 또한 Fe, FeNi, Ni, Co 또는 그와 유사한 물질과 같은 모든 연강자성체가 적절하다. 제 1 라인(L1) 및 제 2 라인(L2)에 의해 고정되는 평면에 대해 수직인 상부(J1)의 두께(D) 및 그와 비교할 수 있는, 상기 L1 및 L2에 의해 고정되는 평면에 대해 평행한 측면부(J2)의 두께가 상기 라인(L2)의 폭의 약 20 %에 달한다. 상기 제 1 라인(L1) 및 제 2 라인(L2)에 의해 고정된 평면에 대해 수직인 하부(J3)의 두께는 최소 메모리 소자(SE)의 두께와 동일하며, 최대 상기 제 2 라인(L2)의 폭의 약 20 %이다(도 1b 참조).
상기 제 2 라인(L2)에 전류가 흐르면 상기 라인(L2)의 외부에 자계(H)가 형성된다. 상기 자계는 자기 회로내에서 거의 일정한 자속(Φ = μoμr H)을 요크(J)내에 발생시킨다. 요크의 상부(J1)에서 자속 Φ = μoμr F H이고, 이 때 F(F = D b)는 요크부(J1, J2)의 횡단면이며 b는 투영면에 대해 수직인 요크(J)의 연장부이다. 요크의 하부(J3)에서는 자속 Φ = μoμr f H이고, 이 때 f(f = d b)는 상기 하부(J3)의 횡단면이다. 요크(J)의 하부(J3)는 서로 반대편을 향하는 정면에 자극을 갖는다. 상기 자극(P) 사이에 자계(Ha)가 형성되며, 자속이 일정하기 때문에 상기 자계에 대해 Ha = μr F/f H 라는 식이 적용된다. 다른 한 편으로는 포화시 연자성 물질에서 도달 가능한 최대 자계 강도가 극편 물질의 포화 자화(Ms)에 의해 정해지기 때문에 Ha = F/f (H + Ms)
Figure 112004032538425-pct00001
(F/f) Ms 라는 식이 적용된다. 포화 자화(Ms)에 비해 10 내지 100 A/cm의 크기를 갖는 자계(H)는 거의 무시되어도 된다.
철은 μo Ms(Ms = 포화 자화) = 2.1 T의 포화 유도를 갖는다. 따라서 F/f가 똑같이 1인 경우, 도달 가능한 최대 전계 강도(Ha)는 1.67 x 106 A/m (21 kOe)이다. 상기 유추에서는 요크(J)의 하부(J3)와 메모리 소자(SE) 사이의 표류 자계 손실(stray field loss)는 무시될 수 있는 것으로 간주하였다.
자기저항 효과를 갖는 메모리 소자(SE')가 제 1 라인(L1')과 제 2 라인(L2') 사이에 접속된다(도 2a 참조). 상기 제 1 라인(L1')은 부분적으로 요크(J')에 의해 둘러싸인다. 상기 요크(J')는 하부(J1') 및 측면부(J2')를 갖는다. 상기 요크(J')의 하부(J1')는 상기 제 1 라인(L1') 및 제 2 라인(L2')에 의해 고정된 평면에 대해 수직으로 상기 라인(L1')의 폭의 약 20 %에 달하는 두께를 갖는다(도 2b 참조). 메모리 소자(SE')의 두께(d)는 상기 제 1 라인(L1') 및 제 2 라인(L2')에 의해 고정된 평면에 대해 수직으로 20 nm 내지 약 100 nm까지 달한다.
상기 제 1 라인(L1')에 전류가 흐르면 요크(J') 및 메모리 소자(SE')내에 자속(Φ)을 발생시키는 자계(H)가 형성된다. 그로 인해 전류의 신호 함수에 따라 메모리 소자가 스위칭될 수 있다. 도 1a 및 1b과 관련하여 설명한 실시예와 유사하게 제조에 있어서 선호되는 상기 실시예에서는 도체 전류에 의해 메모리 소자(SE')의 위치에 형성된 자계의 상당한 강화 및 집중이 제공된다.
상기 집중 변화에 의해 요크(J2')에 접하는 에지 영역내 메모리 소자내에 불균일한 자화 분포가 일어난다. 이러한 현상이 회로 작용을 손상시키지는 않으나 판독시 고려되어야 한다.
도 3 내지 8에 따라 하기에는 0.18 ㎛-테크놀러지를 위한 메모리 셀 어레이의 제조에 대해 기술된다.
단결정 실리콘으로 만들어진 칩 캐리어(1)상에 SiO2로 된 제 1 절연층이 제공된다. 상기 제 1 절연층(2)은 300 내지 400 nm의 두께를 갖는다. 포토리소그래피 프로세스 단계를 이용하여 상기 제 1 절연층(2)내에 제 1 트렌치(3)가 형성된다. 상기 제 1 트렌치(3)는 깊이가 200 내지 300 nm이고, 폭이 250 내지 300 nm이며, 셀 어레이에 따라 길이가 50 내지 400 ㎛이다.
이어서 약 20 내지 60 nm의 Fe 또는 퍼멀로이(Permalloy, Ni80Fe20)로 이루어진 제 1 연자성 층(4)이 증착된다. 상기 제 1 연자성 층(4)의 두께는 제 1 트렌치(3)의 폭의 약 10 내지 20 %에 달한다. 상기 증착 공정은 스퍼터링, 증발, CVD, 전기 도금 또는 그와 유사한 방법에 의해 실시된다(도 3 참조). 포토리소그래피 프로세스 단계 및 이방성 에칭에 의해 제 1 연자성 층(4)이 제 1 트렌치(3)의 방향에 대해 횡으로 구조화됨에 따라 상기 연자성 층(4)은 제 1 트렌치(3)를 가로지르는 스트립을 가진다.
AlCu를 함유하고, 제 1 트렌치(3)의 영역을 완전히 채우는 금속층을 증착함으로써, 그리고 후속하는 화학기계적 폴리싱을 통해 제 1 라인(5)이 형성되고, 상기 제 1 연자성 층(4)의 구조화에 의해 제 1 요크(4')가 형성된다. 투영면에 대해 수직인 제 1 요크(4')의 연장은 선행하는 구조화를 통해 결정되며, 200 내지 300 nm에 달한다. 상기 제 1 절연층(2)의 표면이 노출되면 화학기계적 폴리싱이 중단된다(도 4 참조).
SiO2로 된 얇은 절연층(6)이 20 내지 60nm의 층두께로 전체면에 증착되고, 포토리소그래피 프로세스 단계를 통해 상기 제 1 라인(5)의 표면이 부분적으로 노출되도록 구조화된다. 이어서 증착 및 화학기계적 폴리싱에 의해 제 1 강자성 층(7)이 형성된다. 제 1 강자성 층(7)은 절연층(6)내 개구를 채운다. 상기 제 1 강자성 층(7)은 제 1 라인(5)과 전기적으로 연결된다(도 5 참조). 상기 강자성 층(7)의 두께는 20 내지 40 nm이고, 폭은 180 내지 200 nm이다(도 5 참조). 제 1 강자성 층(7)은 상기 제 1 요크(4')에 대해 절연된다.
2 내지 4 nm 두께의 알루미늄 산화막(Al2O3)의 반응성 스퍼터링(도시되지 않았음)을 통해 상기 제 1 강자성 층(7)에 Al2O3으로 된 터널 장벽층(8)이 형성된다.
상기 제 1 강자성 층(7)은 Co (또는 다른 강자성 물질)로 구성된다.
증착 및 포토리소그래피에 의한 구조화를 통해 상기 터널층의 표면에 제 2 강자성 층(9)이 형성된다. 상기 제 2 강자성 층(9)는 Co로 구성되며, 그 두께는 20 내지 60 nm이고, 폭은 180 내지 200 nm 이며, 그 깊이는 제 1 라인(5)의 연장에 대해 횡으로 200 내지 300 nm이다(도 6a 및 6b 참조).
SiO2로 된 제 2 절연층(10)이 200 내지 300 nm의 두께로 증착된다. 포토리소그래피 프로세스 단계를 통해 상기 제 2 절연층(10)내에 제 2 트렌치(11)가 형성된다. 상기 제 2 트렌치(11)의 바닥에서 제 2 강자성 층(9)의 표면이 적어도 부분적으로 노출된다. 상기 제 2 트렌치(11)는 폭이 200 내지 300 nm이고 깊이가 200 내지 300 nm이며, 길이는 제 1 라인(5)의 연장에 대해 수직으로 50 내지 400 ㎛이다.
Fe 또는 Ni80Fe20으로 이루어진 제 2 연자성 층의 증착 및 이방성 에칭 백에 의해 제 2 트렌치(11)의 에지에 스페이서(12)가 형성된다. 상기 스페이서(12)의 폭은 20 내지 60 nm에 달하며, 증착된 제 2 연자성 층에 의해 결정된다.
AlCu를 함유하고, 두께가 200 내지 400nm인 금속층의 증착 및 후속 실시되는, SiO2로 된 상기 제 2 절연층(10)의 표면 위에서 중단되는 화학기계적 폴리싱에 의해 상기 제 2 트렌치(11)내에 제 2 라인(13)이 형성된다. 상기 제 2 라인(13)은 상기 제 2 트렌치(11)를 완전히 채운다(도 7 참조). 20 내지 60 nm 두께의 제 3 연자성 층의 증착 및 포토리소그래피 프로세스 단계에 의한 구조화를 통해 상기 제 2 라인(13)의 표면의 요크부(14)가 형성되며, 상기 요크부(14)의 횡단면이 제 2 강자성 층(9)의 횡단면과 일치한다. 상기 요크부(14) 및 스페이서(12)가 함께 제 2 라인(13)을 부분적으로 둘러싸는 제 2 요크를 형성한다. 상기 제 2 요크는 전류가 흐르는 제 2 라인(13)에 의해 제 2 강자성 층(9)의 위치에 발생한 자계를 강화한다.
제 1 요크(4')는 전류가 흐르는 제 1 라인(5)에 의해 발생한 자계를 강화한다.
상기 제 1 라인(5) 및 제 2 라인(13)은 제 1 강자성 층(7), 터널층(8) 및 제 2 강자성 층(9)으로 구성되고 자기저항 효과를 나타내는 메모리 소자의 위에 연결된다. 상기 제 1 라인 및 제 2 라인의 적절한 제어를 통해 메모리 소자의 저항이 측정될 수 있다. 상기 방식으로 상이한 자화 상태로 저장된 정보들이 판독된다.
정보의 기록을 위해 상기 제 1 라인(5) 및 제 2 라인(13)은 전류 전도에 따라 제 2 강자성 층(9)의 위치에 야기된 자계가 상기 제 2 강자성 층(9)의 자화 상태를 변동시키기에 충분하도록 제어된다. 물질들의 상이한 특성, 크기 및/또는 강자성층(7, 9) 때문에 제 1 강자성 층(7)의 자화 상태가 변하지 않는다.
메모리 셀(S)로서 자기저항 요소를 포함하는 메모리 셀 어레이의 구성을 위해 메모리 소자(S)가 격자형태로 배치된다(도 9 참조). 각각의 메모리 소자(S)는 제 1 라인(Le1)과 제 2 라인(Le2) 사이에 접속된다. 제 1 라인들(Le1)은 서로 평행하게 연장되며, 역시 서로 평행하게 연장되는 제 2 라인들(Le2)을 가로지른다.

Claims (14)

  1. 메모리 셀 어레이로서,
    - 주 평면을 갖는 기판이 제공되고, 상기 주 평면 상에 제 1 절연층(2)이 배치되며,
    - 하나 이상의 제 1 라인(L1) 및 제 2 라인(L2), 그리고 자기저항 효과를 갖는 메모리 소자(SE)가 제공되고,
    - 상기 메모리 소자는 제 1 라인(L1)과 제 2 라인(L2) 간 교차점에 배치되며,
    - 기록 액세스시 전류가 공급되는 라인들(L1, L2) 중 하나를 부분적으로 둘러싸고, 최소 10의 상대 투자율을 갖는 자화 가능 물질을 함유한 제 1 요크(4')가 제공되며,
    - 상기 제 1 요크(4')는 자신을 통과하는 자속이 메모리 소자내에서 폐쇄되도록 배치되고,
    - 상기 메모리 소자(SE)는 제 1 라인(L1)과 제 2 라인(L2) 사이에 접속되며,
    - 상기 제 1 절연층(2) 내에는 트렌치(3)가 제공되며, 상기 트렌치의 바닥 및 에지에 상기 제 1 요크(4')가 인접하고, 상기 트렌치 내에 제 1 라인(5)이 배치되는 것을 특징으로 하는, 메모리 셀 어레이.
  2. 제 1 항에 있어서,
    상기 제 1 요크(J)는 연자성(soft-magnetic) 및 강자성(ferromagnetic) 물질을 함유하는 것을 특징으로 하는, 메모리 셀 어레이.
  3. 제 2 항에 있어서,
    - 상기 기판은 주 평면을 갖는 캐리어 칩(1)을 포함하고,
    - 상기 메모리 소자(7, 8, 9)는 상기 요크의 상부에 및 상기 제 1 라인(5)의 표면에 배치되는 것을 특징으로 하는, 메모리 셀 어레이.
  4. 제 2 항에 있어서,
    - 상기 기판은 주 평면을 갖는 캐리어 칩(1)을 포함하고,
    - 상기 메모리 소자(7, 8, 9)의 상부에 제 2 라인(13)이 배치되며,
    - 제 2 요크(12, 14)가 상기 메모리 소자(7, 8, 9)의 상부에서 상기 메모리 소자로부터 떨어져서 마주 놓인 제 2 라인(13)의 표면 및 에지에 접하고,
    - 상기 제 2 라인(13) 및 제 2 요크(12, 14)를 부분적으로 감싸는 제 2 절연층(10)이 제공되는 것을 특징으로 하는, 메모리 셀 어레이.
  5. 제 1 항 또는 제 2 항에 있어서,
    - 상기 요크(4') 및 제 2 요크(12, 14)가 각각 최소 10의 상대 투자율을 갖는 자화 가능 물질을 함유하고 있으며,
    - 상기 제 2 요크(12, 14)는 자신을 통과하는 자속이 상기 메모리 소자(7, 8, 9) 내에서 폐쇄되도록 배치되는 것을 특징으로 하는, 메모리 셀 어레이.
  6. 제 4 항에 있어서,
    - 상기 메모리 소자(7, 8, 9)가 상기 제 1 요크(4') 및 제 1 라인(5) 위에 배치되는 것을 특징으로 하는, 메모리 셀 어레이.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    - 서로 평행하게 연장되는 제 1 라인들 및 제 2 라인들이 제공되고,
    - 상기 라인들 중 하나를 부분적으로 둘러싸고 최소 10의 투자율을 갖는 자화 가능 물질을 함유하고 있으며, 자신을 통과하는 자속이 상기 메모리 소자에 의해 폐쇄되도록 배치된 1개 이상의 요크 및 자기저항 효과를 갖는 메모리 소자가 상기 제 1 라인들 중 하나와 상기 제 2 라인들 중 하나로 구성된 라인쌍 사이에 접속되는 것을 특징으로 하는, 메모리 셀 어레이.
  8. 제 7 항에 있어서,
    - 다른 라인을 부분적으로 감싸고 최소 10의 투자율을 갖는 자화 가능 물질을 함유하는 추가 요크가 제공되며, 상기 추가 요크는 자신을 통과하는 자속이 상기 메모리 소자에 의해 폐쇄되도록 배치되고, 상기 제 1 라인들 중 하나와 상기 제 2 라인들 중 하나로 구성된 라인쌍 사이에 접속되는 것을 특징으로 하는, 메모리 셀 어레이.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    - 상기 메모리 소자(들)는 Fe, Ni, Co, Cr, Mn, Gd, Dy 원소들 중 하나 이상 또는 Al2O3, NiO, HfO2, TiO2, NbO. SiO2 물질들 중 하나 이상을 함유하고,
    - 상기 요크(들)는 Fe, Ni, Co, Cr, Mn, Gd, Dy 원소들 중 하나 이상을 함유하는 것을 특징으로 하는, 메모리 셀 어레이.
  10. 메모리 셀 어레이의 제조 방법에 있어서,
    - 캐리어 칩(1) 상에 제 1 절연층(2)이 제공되고, 상기 제 1 절연층 내에 제 1 트렌치(3)가 형성되는 단계,
    - 최소 10의 투자율을 갖는 자화 가능 물질로 된 제 1 요크(4')가 형성되며, 상기 요크(4')가 상기 트렌치(3)의 측벽 및 바닥에 인접하는 단계,
    - 상기 제 1 트렌치(3) 내에 제 1 라인(5)이 형성되는 단계,
    - 상기 제 1 요크(4') 위에서 자기저항 효과를 갖는 메모리 소자(7, 8, 9)가 형성되고, 상기 메모리 소자(7, 8, 9)는 제 1 라인(5)에 연결되는 단계,
    - 상기 메모리 소자(7, 8, 9) 위에서 상기 메모리 소자(7, 8, 9)에 연결된 제 2 라인이 형성되는 단계를 포함하는, 메모리 셀 어레이 제조 방법.
  11. 제 10 항에 있어서,
    - 상기 제 1 요크(4')의 형성을 위해 제 2 절연층(10)이 제공되고, 상기 제 2 절연층 내에 제 2 트렌치(11)가 형성되는 단계,
    - 상기 제 2 트렌치(11)의 에지에 최소 10의 투자율을 갖는 자화 가능 물질로 된 스페이서(12)가 형성되는 단계,
    - 상기 제 2 트렌치(11) 내에 제 2 라인(13)이 형성되는 단계,
    - 최소 10의 투자율을 갖는 자화 가능 물질로 된 요크부(14)가 형성되며, 상기 요크부(14)가 메모리 소자(7, 8, 9) 위에서 제 2 라인(13)을 부분적으로 덮고, 자화 가능 물질로 된 스페이서(12)에 연결됨으로써, 상기 스페이서(12) 및 요크부(14)가 제 2 요크를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는, 메모리 셀 어레이 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제 1 라인(5) 또는 제 2 라인(13)은 금속층의 증착 및 화학기계적 폴리싱에 의해 형성되는 것을 특징으로 하는, 메모리 셀 어레이 제조 방법.
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