JP2002522915A - メモリセル装置及び該メモリセル装置の製造方法 - Google Patents

メモリセル装置及び該メモリセル装置の製造方法

Info

Publication number
JP2002522915A
JP2002522915A JP2000565541A JP2000565541A JP2002522915A JP 2002522915 A JP2002522915 A JP 2002522915A JP 2000565541 A JP2000565541 A JP 2000565541A JP 2000565541 A JP2000565541 A JP 2000565541A JP 2002522915 A JP2002522915 A JP 2002522915A
Authority
JP
Japan
Prior art keywords
yoke
conductor
memory element
cell device
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000565541A
Other languages
English (en)
Inventor
シュヴァルツル ジークフリート
Original Assignee
インフィネオン テクノロジース アクチエンゲゼルシャフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インフィネオン テクノロジース アクチエンゲゼルシャフト filed Critical インフィネオン テクノロジース アクチエンゲゼルシャフト
Publication of JP2002522915A publication Critical patent/JP2002522915A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

(57)【要約】 メモリセル装置において、第１及び第２の導体が設けられており、それらの交点に磁気抵抗効果を有するメモリ素子が設けられている。各導体の内の一方をそれぞれ囲み、且つ、少なくとも１０の透磁率の磁化可能材料を含むヨークが設けられている。ヨークは、当該ヨークを通る磁束が実質的にメモリ素子を介して閉じられるように設けられている。

Description

【発明の詳細な説明】
【０００１】 本発明は、メモリセル装置及び該メモリセル装置の製造方法に関する。
【０００２】 文献”Technologie Analyse XMR-Technologien, Technologiefrueherkennung,
著者Stefan Mengel, 編集 VDI-Technologiezentrum Physikalische Technologie
”から、磁気抵抗効果のある層構造が公知である。層構造の構成に応じて、GMR
素子、TMR素子、AMR素子、CMR素子が区別される。GMR素子の技術概念は、層構造
の専門領域で使用されており、少なくとも２つの強磁性層と、当該２つの強磁性
層間に設けられた非磁性導電層を有していて、GMR(giant magnetoresistance)効
果、即ち、AMR(anistropic magnetoresistance)効果に比較して大きな磁気抵抗
効果を示す層構造である。GMR効果とは、GMR素子の電気抵抗が、層平面に対して
平行な電流（CIP current in plane）の場合にも、層平面に対して垂直な電流（
CPP current perpendicular to plane）の場合にも、両強磁性層内の磁化が平行
又は逆平行に配向されているかどうかに依存するという事実である。抵抗は、そ
の際、磁化の配向に依存して、ΔR/R=5％〜20％だけ環境温度で変化する。
【０００３】 TMR素子の技術概念は、「トンネリング・マグネトレジスタンス”Tunneling M
agnetoresistance”」層構造の専門分野で使用されており、少なくとも２つの強
磁性層と、当該２つの強磁性層間に設けられた絶縁非磁性層を有している。絶縁
層は、その際、両強磁性層間にトンネル電流が流れる程度に薄い。この層構造は
、同様に、磁気抵抗効果を示し、つまり、両強磁性層間に設けられた絶縁非磁性
層によるスピン分極トンネル電流によって磁気抵抗効果が生じる。この場合にも
、TMR素子（CPP構成）の電気抵抗は、両強磁性層内の磁化が平行又は逆平行に配
向されているかどうかに依存する。抵抗は、ΔR/R=10％〜約30％だけ環境温度で
変化する。
【０００４】 AMR効果は、磁化された導体内の抵抗が、磁化方向に対して平行及び垂直方向
に異なっていることによって生じる。この効果は、容積効果であり、従って、強
磁性単一層内で生じる。
【０００５】 これ以外の磁気抵抗効果（その大きさ（ΔR/R=100％〜400％、環境温度で）の
ために、Colossal 磁気抵抗効果と呼ばれる）は、その高い保持力のために、磁
化状態間で切り換えるために高い磁場を必要とする。
【０００６】 GMR素子をメモリセル装置内のメモリ素子として使用することが提案されてい
る（例えば、D.D.Tang, P.K.Wang, V.S.Speriosu, S.Le, K.K.Kung, ”Spin Val
ve RAM Cell”, IEee Transaction on Magnetics, Vol.31, No.6,Nov.1996, 320
6ページ参照）。その際、GMR素子の一方の強磁性層の磁化方向は、例えば、隣接
の反強磁性層によって保持される。相互に交差しているx及びy線が設けられてい
る。x/y線の交点に、各々１つのメモリセルが設けられている。情報の書き込み
のために、x/y線に、磁化状態を変えるのに十分な磁場を交点に生じる信号が供
給される。情報を読み出すためには、両磁化状態間で当該メモリセルをスイッチ
ングする信号がx/y線に供給される。メモリ素子を流れる電流が測定されると、
この電流から、抵抗値、従って、情報を検出することができる。
【０００７】 その際、書き込み及び読み出しのために、8A/cm〜80A/cmに相応する10 Oe〜約
100 Oeの局所磁場が必要である。その際、線にできる限り僅かな電流しか流さず
に磁場を形成するようにされる。
【０００８】 しかし、微小化技術の進歩により、局所磁場の形成に必要な電流密度は益々大
きくなっている。付加的に、寸法が小さくなるに連れて、磁気的なスイッチング
用磁場の閾値は上昇する、つまり、スイッチングのために一層高い電流を必要と
するという作用が観察されている（M.H.Kryder, Kie Y.Ahn, N.J.Mazzeo, S.Sch
warzl, 及び、S.M.Kane, ”Magnetic Properties and Domain Structures in Na
rrow NiFe Stripes”, IEEE Transactions on Magnetics, Vol.Mag.-16, No.1,
Janur 1980, 99ページ）。
【０００９】 従って、本発明が基づく課題は、従来技術よりも僅かな電流及び電流密度でプ
ログラミング可能な、磁気抵抗効果のあるメモリ素子を有するメモリセル装置を
提供することである。更に、そのようなメモリセル装置の製造方法を提供するこ
とにある。
【００１０】 本発明によると、この課題は、請求項１記載のメモリセル装置並びに請求項１
２記載の、メモリセル装置の製造方法により解決される。本発明の有利な実施例
は、その他の従属請求項から得られる。
【００１１】 メモリセル装置には、少なくとも１つの第１の導体、第２の導体及び磁気抵抗
効果を有するメモリ素子が設けられており、メモリ素子は、第１の導体と第２の
導体との交点に設けられている。有利には、メモリ素子は、第１の導体と第２の
導体との間に接続されている。更に、ヨークが設けられており、このヨークは、
各導体の内の少なくとも一方を部分的に囲み、且つ、少なくとも１０の相対透磁
率の磁化可能材料を含む。このヨークは、当該ヨークを通る磁束が実質的にメモ
リ素子を介して閉じるように設けられている。メモリセルの書き込みのためには
、第１の導体と第２の導体とに電流を給電する際、第１の導体の磁場と第２の導
体の磁場とがメモリ素子の位置で重畳されて、メモリ素子のスイッチング閾値を
超過する磁場が形成される。
【００１２】 ヨークは、その際、ヨークによって部分的に囲まれている導体に電流を流して
形成した磁場によって磁化される。そうすることによって、誘導磁束密度Bを係
数μｒ（相対透磁率）だけ大きくすることができる。そうすることによって、ヨ
ークの端面に磁極が形成され、各磁極間に磁場が形成される。この磁場は、ヨー
クの材料の選択に依存して非常に高い値となり、メモリ素子のスイッチングのた
めに利用される。従って、導体内の同じ電流密度で、著しく高い磁場がメモリ素
子のスイッチングのために達成される。
【００１３】 ヨークは、強磁性及びフェリ磁性材料製にするとよい。
【００１４】 ヨークは、有利には、軟磁性、強磁性層、例えば、Fe,Ni,Co,mn,MnBi,feSi-,F
eNi-,FeCo-,FeAl合金又は軟磁性フェライトから形成されている。
【００１５】 メモリセル装置内に磁束コンセントレータを用いることは、米国特許第４４５
５６２６号明細書既に提案されている。そこには、メモリ素子として、磁化が情
報に依存して２つの隣り合った書き込み線によって変えられる。情報の読み出し
のためには、磁気抵抗センサが設けられており、この磁気抵抗センサは、メモリ
層の下側に、読み出し線と共に磁場コンセントレータと呼ばれる、磁化可能材料
製の平面層の間隙内に設けられている。この磁場コンセントレータによって、メ
モリ層の磁束は、磁気抵抗センサにコンセントレートされる。この装置構成は、
磁気メモリ層の磁化方向を切り換えるためにリニアな書き込み線中の電流の効率
を高めるために設けられてはおらず、そのためには適していない。
【００１６】 本発明のメモリセル装置では、メモリセルとして、CPP装置構成（current per
pendicular to plane）での全ての公知のTMR素子及びGMR素子が適している。層
内に平行に電流が流れる（CIP current in plane）場合よりも、層スタックを通
って垂直に電流が流れる（CPP）場合、GMR効果は大きい。更に、全てのXMR素子
が適しており、XMR素子は、抵抗の異なった少なくとも２つの磁化状態を有して
おり、磁場（その高さは、メモリ用途に適している）の印加によって、これらの
磁化状態間でスイッチングされる。殊に、CMR素子を用いることができる。と言
うのは、ヨークによって、所要の磁場強度が達成可能であるからである。
【００１７】 有利には、メモリ素子は、各々２つの強磁性層及び当該２つの強磁性層間に設
けられた非磁性絶縁（TMR）乃至導電（GMR）層を有している。強磁性層は、各々
２つの磁化状態を有している。有利には、絶縁、非磁性層を利用するとよく（TM
R素子）、つまり、そうすることによって、比較的高い素子抵抗（≧100kΩ）が
達成可能であり、この素子抵抗は、電力消費及び信号／雑音比に関して有利であ
る。
【００１８】 各強磁性層の一方は、有利には、反強磁性層に隣接して設けられており、この
反強磁性層は、隣接強磁性層内の磁化方向を固定する。反強磁性層には、特に、
要素Fe,Mn,Ni,Cr,Co,V,Ir,Tb及びOの少なくとも１つを含む材料が適している。
【００１９】 択一選択的に、メモリ素子が各々２つの強磁性層と、当該２つの強磁性層間に
設けられた非磁性層を有するようにしてもよく、その際、各強磁性層の一方は、
他方の強磁性層よりも磁気的に硬く、即ち、一方の強磁性層しか磁化方向を変え
ず、他方の強磁性層は何ら作用されないままである。非強磁性層は、絶縁又は非
絶縁にするとよい。
【００２０】 択一選択的に、両強磁性層は、実質的に同一材料成分を有するようにしてもよ
く、その際、磁化方向は、各強磁性層の一方内でヨークを介して所期のように切
り換えることができる。
【００２１】 強磁性層には、特に、要素Fe,Ni,Co,Cr,Mn,Gd,Dyの少なくとも１つを含む材料
が適している。CIP構成でのGMR素子の場合、強磁性層の厚みは、有利には、2〜1
0nmの領域内である。CPP構成でのGMR及びTMR素子の場合、強磁性層の厚みは更に
一層大きい（例えば、100〜200nm）。トンネルアイソレータとして作用する非磁
性層には、絶縁材料としてAl２O３,MgO,NiO,HfO２,TiO２,NbO又はSiO２が適して
いる。非磁性層用の非絶縁材料としては、Cu又はAgが適している。非磁性層の厚
みは、1〜4nmの範囲内、有利には、2〜3nmの範囲内である。
【００２２】 メモリ素子は、有利には、0.05μm〜20μmの範囲内の寸法を有している。メモ
リ素子は、特に正方形又は長く延びた形に構成するとよい。
【００２３】 有利には、導体、メモリ素子及びヨークは、基板内に集積化して含まれている
。特に有利には、坦体板が殊に半導体材料、特殊な単結晶シリコンを含む基板を
利用するとよい。と言うのは、この場合には、集積化されたメモリセル装置は、
シリコン処理技術の方法を用いて製造可能であるからである。そうすることによ
って、メモリセル装置内の高いパッキング密度を達成可能である。更に、周辺部
を同様に基板内に集積化することができる。
【００２４】 本発明の構成によると、坦体板上の基板は、第１の絶縁層を有しており、この
第１の層には溝が設けられている。この溝内には、第１の導体が設けられている
。第１の導体の上側には、メモリ素子が設けられており、このメモリ素子の上側
には、第２の導体が設けられている。ヨークは、第１の導体か、又は、第２の導
体を部分的に囲む。このヨークが第１の導体を部分的に囲む際、このヨークは、
溝の側面及び底面に隣接し、第１の絶縁層内に溝を形成した後層析出によって形
成可能である。ヨークが第２の導体を囲む際、このヨークは、第２の導体の側面
及びメモリ素子とは反対側の表面に隣接し、層析出及びスペーサエッチングによ
って形成可能である。
【００２５】 有利には、前述のヨークと同様に構成された第１のヨーク及び第２のヨークが
設けられており、第１のヨークによって第１の導体が部分的に囲まれており、第
２のヨークが第２の導体を部分的に囲んでいる。第１のヨークも第２のヨークも
、第１のヨーク乃至第２のヨークを通る磁束が実質的にメモり素子を介して閉じ
られるように設けられている。このような構成の利点は、通電状態の第１の導体
によって形成された磁場も、通電状態の第２の導体によって形成された磁場も、
第１ヨーク乃至第２のヨークを介して、メモリ素子の個所の磁場を強くする点に
ある。
【００２６】 メモリセル装置内では、メモリセルが、第１の導体と第２の導体とによって、
第１の導体と第２の導体との間で、メモリ素子がスイッチングされるようにして
選択される。第１の導体と第２の導体は、メモリ素子の領域内で、相互に平行に
形成してもよく、相互に垂直に形成してもよい。相応して、メモリ素子の個所で
、相互に平行に配向された磁場又は相互に垂直に配向された磁場が重畳される。
【００２７】 高いメモリ密度を達成するために、有利には、ヨーク、第１の導体及び第２の
導体を有する多数のメモリ素子を設けるとよい。有利には、ラスタ状に設けられ
たメモリ素子は、各々第１の導体と第二の導体との交点に設けられている。
【００２８】 本発明のメモリセル装置では、所与の電流強度の場合、著しく高い、少なくと
も係数10〜100だけ高い局所磁場が形成されるので、導体内には、同じ導体横断
面で著しく僅かな電流密度しか生じない。メモリセル装置を極めて微小化した場
合でも、所要の電流密度が、電気移動によって所定の限界以下となる。
【００２９】 高い局所磁場が同じ電流強度で達成可能であるので、メモリ素子に、10 Oeよ
りも著しく高い保持電界強度を有している磁気的に硬い層を利用してもよい。磁
気的に硬い層からなるメモリ素子の利点は、外部の磁気的な妨害に対して影響を
受けないという点にある。従って、磁場遮蔽の要求を比較的小さくすることがで
きる。更に、データ損失の危険性を小さくすることができる。
【００３０】 比較的小さな電流密度によって、導体の高さ、従って、アスペクト比を大きく
する必要がなくなる。従って、メモリセル装置は、メモリ密度を高めるためにス
タック構成にするのにも適している。
【００３１】 同じ磁場を達成するのに必要な比較的小さな電流強度により、書き込み及び読
み出し過程での電力消費を著しく小さくすることができる。
【００３２】 以下、本発明について図示の実施例を用いて詳細に説明する。
【００３３】 図１ａは、第１の導体と第２の導体との間に接続されたメモリ素子の断面を示し
ており、その際、ヨークは、各導体の内の一方を部分的に囲んでおり、 図１ｂは、図１ａに示されたヨークの断面を示し、 図２ａは、第１の導体と第２の導体との間に接続されたメモリ素子を示し、その
際、第１の導体は、部分的にヨークによって囲まれており、 図２ｂは、図２ａに示されたヨークとメモリ素子の部分を示し、 図３は、強磁性層の析出による溝エッチング後の基板の部分を示し、 図４は、図３に示された、第１のヨークと溝内の第１の導体の形成後の基板の部
分を示し、 図５は、図４に示された、絶縁層によって囲まれた第１の強磁性層の形成後の基
板の部分を示し、 図６ａは、図５に示された、トンネル層と第２の強磁性層との形成後の基板の部
分を示し、 図６ｂは、図６ａに示された、絶縁層の析出後であって、第２の溝の形成後のｂ
−ｂで示された部分を示し、図６ａに示された部分は、図６ｂではａ−ａで示さ
れており、 図７は、図６ｂに示された、第２の強磁性層の上側にスペーサ及び第２の導体の
形成後の部分を示し、 図８は、図７に示された、スペーサと共に第２のヨークを形成する第２の導体の
上側の被覆層の形成後の基板の部分を示し、 図９は、メモリ素子として磁気抵抗素子を有するメモリセル装置の部分を示す。
【００３４】 磁気抵抗効果のあるメモリ素子は、例えば、AlCu製の第１の導体Ｌ１と、例え
ば、AlCu製の第２の導体Ｌ２との間に設けられている。メモリ素子SEは、電気的
に第１の導体Ｌ１にも第２の導体Ｌ２にも接続されている。第１の導体Ｌ１及び
第２の導体Ｌ２は、相互に垂直である。第１の導体Ｌ１と第２の導体Ｌ２との交
点には、メモリ素子SEが設けられている。
【００３５】 第２の導体Ｌ２は、部分的にヨークＪによって囲まれている（図１ａ参照）。
このヨークＪは、上側部分Ｊ１、２つの側方部分Ｊ２並びに下側部分Ｊ３を有し
ている。上側部分Ｊ１は、メモリ素子ＳＥと反対側の表面に、第２の導体Ｌ２が
隣接している。側方部分Ｊ２は、上側部分Ｊ１及び第２の導体Ｌ２の側壁に隣接
している。下側部分Ｊ３は、側方部分Ｊ２及び第２の導体Ｌ２の表面の、メモリ
素子ＳＥの隣の部分に隣接している。ヨークＪは、鉄製である。更に、Fe,FeNi,
Ni,Co等の全ての軟磁性材料が適している。第１の導体Ｌ１及び第２の導体Ｌ２
を通って拡がっている平面に対して垂直な上側部分Ｊ１の厚みＤ、並びに、第１
の導体Ｌ１及び第２の導体Ｌ２に対して平行な側方部分Ｊ２の比較可能な厚みは
、導体Ｌ２の幅の約２０％である。第１の導体Ｌ１及び第２の導体Ｌ２によって
拡げられた平面に対して垂直な下側部分Ｊ３の厚みｄは、少なくともメモり素子
ＳＥの厚みに等しく、導体路Ｌ２の幅の最大約２０％である（図１ｂ参照）。
【００３６】 第２の導体Ｌ２に電流が流されると、導体Ｌ２の外側に磁場Ｈが形成される。
この磁場は、ヨークＪ内に磁束φ=μ０μｒHを形成し、この磁束は、磁気回路内
で近似的に一定である。ヨークの上側部分Ｊ１では、磁束は、φ=μ０μｒ F H
であり、その際、F=D b は、ヨーク部分Ｊ１及びＪ２の横断面であり、b は、
図面に対して垂直方向のヨークＪの拡がりである。ヨークＪの下側部分Ｊ３内で
は、磁束は、φ=μ０μｒ f H であり、その際、f=d b は、部分Ｊ３の横断面
である。ヨークＪの下側部分Ｊ３は、相互に反対側の端面に磁極を有している。
各磁極Ｐ間に磁場Ｈａが形成され、この磁場に対しては、磁束が一定であるため
に近似的に： Hａ=μｒ F/f H が成立する。他方、飽和時に軟磁性材料内の最大
達成可能な磁場強度は、極片材料の飽和磁化Mｓによって特定され、Hａ=F/f (H+
Mｓ)≒(F/f)Mｓ が成立する。飽和磁化Mｓに比して、10〜100 A/cmの大きさであ
る磁場は大抵無視し得る。
【００３７】 鉄の飽和誘導は、μ０Mｓ(Mｓ:飽和磁化）=2.1 T である。最大達成可能な磁
場強度Hａは、従って、F/f が１に等しい場合に、1.67×10６ A/m （21 kOe）で
ある。この考察では、ヨークＪの下側部分と、メモリ素子ＳＥとの間の漏れ磁束
損は無視し得るものとされている。
【００３８】 磁気抵抗効果のあるメモリ素子ＳＥ′は、第１の導体Ｌ１′と第２の導体Ｌ２
′との間に接続されている（図２ａ参照）。第１の導体Ｌ１′は、部分的にヨー
クＪ′によって囲まれている。ヨークＪ′は、下側部分Ｊ１′と２つの側方部分
Ｊ２′を有している。第１の導体Ｌ１′と第２の導体Ｌ２′を通って拡がってい
る面に対して垂直に、ヨークＪ１′の下側部分Ｊ１′は、導体Ｌ１′の幅の約２
０％の厚みＤを有している（図２ｂ参照）。第１の導体Ｌ１′と第２の導体Ｌ２
′が拡がっている面に対して垂直な、メモリ素子ＳＥ′の厚みは、d=20nm〜約10
0nmである。
【００３９】 第１の導体Ｌ１′に電流が流れると、磁場Ｈが形成され、この磁場により、ヨ
ークＪ′及びメモリ素子ＳＥ′内に磁束φが生じる。そうすることによって、電
流の極性に依存してメモリ素子をスイッチングすることができる。図１ａ及び１
ｂに関連して説明した実施例と同様に、製造に関連している説明される、この実
施例でも、導体電流によって形成される、メモリ素子ＳＥ′の個所で、磁場を比
較可能に増強し、且つ、濃縮することができる。
【００４０】 このように、磁場の濃度を変えることによって、ヨークＪ２′が隣接している
縁領域内のメモリ素子内に不均一な磁場分布が形成される。これにより、切換作
用が妨げられることはないが、読み出しの際に考慮する必要がある。
【００４１】 図３〜８を用いて、以下、0.18μmテクノロジでのメモリセル装置の製造につ
いて説明する。
【００４２】 単結晶シリコン製の坦体板１上に、SiO２製の第１の絶縁層が堆積されている
。第１の絶縁層２は、300〜400nmの厚みを有している。フォトリソグラフィプロ
セスステップを使用することによって、第１の絶縁層２内に第１の溝３が形成さ
れる。第１の溝３は、200〜300nmの深さ、250〜300nmの幅及びセルフィールドに
依存する50μm〜400μmの長さを有している。
【００４３】 続いて、Fe又はパーマロイ（Ni８０Fe２０）製の第１の軟磁性層４が、20〜60
nmの層厚で析出される。軟磁性層４の厚みは、第１の溝３の幅の約１０〜２０％
である。析出は、スパッタリング、蒸着、ＣＶＤ、電鋳加工（エレクトロプレー
ティング）等によって行われる（図３参照）。フォトリソグラフィプロセスステ
ップ及び異方性エッチングを用いて、第１の軟磁性層４は、第１の溝３の方向に
対して横方向に構造形成され、その結果、この軟磁性層は、第１の溝３に交差す
るストリップを有している。
【００４４】 AlCuを含み、第１の溝３の領域を完全に充填する金属化層を析出し、続いて、
化学的機械的研磨することによって、第１の導体５が形成され、第１の軟磁性層
４の構造化によって、第１のヨーク４′が形成される。図平面に対して垂直な第
１のヨーク４′の拡がりは、先行の構造形成によって決められ、200〜300nmであ
る。第１の絶縁層２の表面が開けられると（図４参照）即座に、化学的機械的研
磨は停止される。
【００４５】 全面に亘って、SiO２製の薄絶縁層６が層厚20〜60nmで析出され、フォトリソ
グラフィプロセスステップを用いて、第１の導体５の表面が部分的に開けられる
ように構造形成される。続いて、析出及び化学的機械的研磨によって、第１の強
磁性層７が形成される。第１の強磁性層７は、絶縁層６内の開口部を充填する。
第１の強磁性層７は、第１の導体５と電気接続される（図５参照）。強磁性層７
の厚みは、20〜40nmであり、幅は、180〜200nmであり、図平面に対して垂直な深
さは、180〜200nm（図５参照）である。第１の強磁性層７は、第１のヨーク４′
に対して絶縁されている。
【００４６】 2〜4nm厚のアルミニウム酸化層(Al２O３)（図示していない）の反応性スパッ
タリングによって、第１の強磁性層７の表面には、Al２O３製のトンネルバリア
層８が形成されている。
【００４７】 第１の強磁性層７は、Co（又は、他の強磁性材料）から形成されている。
【００４８】 析出及びフォトリソグラフィ構造形成によって、第２の強磁性層９がトンネル
層の表面に形成される。第２の強磁性層９は、Co製である。第２の強磁性層９は
、20〜60nm厚、180〜200nm幅、200〜300nmの、第１の導体５の経過に対して交差
する方向での深さを有している（図６ａ及び６ｂ参照）。
【００４９】 SiO２製の第２の絶縁層１０は、層厚200〜300nmで析出されている。フォトリ
ソグラフィプロセスステップを用いて、第２の絶縁層１０内に第２の溝１１が形
成される。第２の溝１１の底部で、第２の強磁性層９の表面が部分的に開けられ
ている。第２の溝１１は、200〜300nm幅、200〜300nm深さ及び50〜400μmの、導
体５の経過に対して垂直な長さを有している。
【００５０】 Fe又はNi８０Fe２０製の第２の軟磁性層の析出及び異方性エッチバックによっ
て、第２の溝１１の側縁にスペーサ１２が形成される。スペーサ１２の幅は、20
〜60nmである。この幅は、析出された第２の軟磁性層の厚みによって決められる
。
【００５１】 AlCuを有していて、200〜400nm厚の金属化層を析出し、続いて化学的機械的研
磨をして、化学的機械的研磨をSiO２製の第２の絶縁層１０の表面で停止するこ
とによって、第２の溝１１内に第２の導体１３を形成することができる。第２の
導体１３は、第２の溝１１を完全に充填する（図７参照）。20〜60nmの第３の軟
磁性層の析出及びフォトリソグラフィプロセスステップを用いての構造化形成に
よって、第２の導体１３の表面にヨーク部１４が形成され、このヨーク部の横断
面は、実質的に第２の強磁性層９の横断面に相応している。ヨーク部１４及びス
ペーサ１２は、共働して、第２の導体１３を部分的に囲む第２のヨークを形成す
る。第２のヨークは、通電状態の第２の導体１３によって形成された、第２の強
磁性層９の個所での磁場を増強する。
【００５２】 第１のヨーク４′は、通電状態の第１の導体５によって形成される磁場を増強
する。第１の導体５及び第２の導体１３は、第１の強磁性層７、トンネル層８及
び第２の強磁性層９から形成された、磁気抵抗効果を示すメモリ素子を介して接
続されている。第１の導体５及び第２の導体１３を相応に制御することによって
、メモリ素子の抵抗を測定することができるる。このようにして、種々の磁化状
態で記憶された情報を読み出すことができる。
【００５３】 情報の書き込みのためには、第１の導体５及び第２の導体１３は制御されて、
電流に基づいて第２の強磁性層９の個所に生じた磁場が、第２の強磁性層９の磁
化状態を変えるのに十分であるようにされる。種々異なる材料特性量及び／又は
強磁性層７，９に基づいて、第１の強磁性層７の磁化状態は変わらないままであ
る。
【００５４】 メモリセルＳとして磁気抵抗素子を有するメモリセル装置の構成のために、メ
モリ素子Ｓは、ラスタ状に設けられている（図９参照）。その際、各メモリ素子
Ｓは、第１の導体Ｌｅ１と第２の導体Ｌｅ２との間に接続されている。第１の各
導体Ｌｅ１は、相互に平行であり、且つ、相互に同様に平行な第２の導体Ｌｅ２
に交差している。
【図面の簡単な説明】
【図１】 ａは、第１の導体と第２の導体との間に接続されたメモリ素子の断面を示して
おり、その際、ヨークは、各導体の内の一方を部分的に囲んでおり、ｂは、ａに
示されたヨークの断面を示す図
【図２】 ａは、第１の導体と第２の導体との間に接続されたメモリ素子を示し、その際
、第１の導体は、部分的にヨークによって囲まれており、ｂは、ａに示されたヨ
ークとメモリ素子の部分を示す図
【図３】 強磁性層の析出による溝エッチング後の基板の部分を示す図
【図４】 図３に示された、第１のヨークと溝内の第１の導体の形成後の基板の部分を示
す図
【図５】 図４に示された、絶縁層によって囲まれた第１の強磁性層の形成後の基板の部
分を示す図
【図６】 ａは、図５に示された、トンネル層と第２の強磁性層との形成後の基板の部分
を示し、ｂは、ａに示された、絶縁層の析出後であって、第２の溝の形成後のｂ
−ｂで示された部分を示し、ａに示された部分は、ｂではａ−ａで示されており
、
【図７】 図６ｂに示された、第２の強磁性層の上側にスペーサ及び第２の導体の形成後
の部分を示す図
【図８】 図７に示された、スペーサと共に第２のヨークを形成する第２の導体の上側の
被覆層の形成後の基板の部分を示す図
【図９】 メモリ素子として磁気抵抗素子を有するメモリセル装置の部分を示す図
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年９月６日（２０００．９．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/12 Ｈ０１Ｌ 27/10 ４４７

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 メモリセル装置において、 −第１の導体（Ｌ１）及び第２の導体（Ｌ２）及び磁気抵抗効果を有するメモリ
    素子（ＳＥ）を設け、 −前記第１の導体（Ｌ１）と前記第２の導体（Ｌ２）との交点位置に前記メモリ
    素子を設け、 −ヨーク（Ｊ）を設け、該ヨークは、前記各導体の内の一方（Ｌ２）を部分的に
    囲み、且つ、少なくとも１０の相対透磁率の磁化可能材料を含み、 −前記ヨーク（Ｊ）は、当該ヨークを通る磁束が実質的に前記メモリ素子（ＳＥ
    ）を介して閉じられるように設けられている ことを特徴とするメモリセル装置。
  2. 【請求項２】 ヨーク（Ｊ）は、軟磁性、強磁性材料を含む請求項１記載の
    メモリセル装置。
  3. 【請求項３】 メモリ素子（ＳＥ）は、第１の導体（Ｌ１）と第２の導体（
    Ｌ２）との間に接続されている請求項１又は２記載のメモリセル装置。
  4. 【請求項４】 導体（５，１３）、メモリ素子（７，８，９）及びヨーク（
    ４′）は、基板（１，２）内に集積化されて含まれている請求項１から３迄の何
    れか１記載の メモリセル装置。
  5. 【請求項５】 請求項４記載のメモリセル装置であって、 −基板は、主平面を有する坦体板（１）を有しており、前記坦体板（１）は、前
    記主平面上に第１の絶縁層（２）を有しており、 −前記第１の絶縁層（２）内に溝（３）が設けられており、該溝の底部及び側面
    部には、ヨーク（４′）が隣接していて、該溝内に、第１の導体（５）が設けら
    れており、 −メモリ素子（７，８，９）は、ヨークの上側及び前記第１の導体の表面に設け
    られている メモリ装置。
  6. 【請求項６】 請求項４記載のメモリセル装置であって、 −基板は、主平面を有する坦体板（１）を有しており、前記坦体板（１）は、前
    記主平面上に第１の絶縁層（２）を有しており、 −前記第１の絶縁層（２）内に溝（３）が設けられており、該溝内に、第１の導
    体（５）が設けられており、 −メモリ素子（７，８，９）は、前記第１の導体（５）の表面に設けられており
    、 −前記メモリ素子（７，８，９）の上側に、第２の導体（１３）が設けられてお
    り、 −ヨーク（１２，１４）は、メモリ素子（７，８，９）の上側で前記第２の導体
    （１３）の側面及びメモリ素子と反対側の表面に隣接しており、 −第２の絶縁層（１０）が設けられており、該絶縁層は、前記第２の導体（１３
    ）及び前記ヨーク（１２，１４）を部分的に囲む メモリ装置。
  7. 【請求項７】 請求項１から３迄の何れか１記載のメモリセル装置であって
    、 −第１のヨーク（４′）及び第２のヨーク（１２，１４）が設けられており、前
    記第１のヨーク（４′）及び第２のヨーク（１２，１４）は、各々、各導体（５
    ，１３）の内の一方を部分的に囲み、各々少なくとも１０の相対透磁率の磁化可
    能材料を含み、 −前記第１のヨーク（４′）は、当該第１のヨーク（４′）を通る磁束が実質的
    にメモり素子（７，８，９）を介して閉じられるように設けられており、 −前記第２のヨークは、当該第２のヨーク（１２，１４）を通る磁束が実質的に
    メモり素子（７，８，９）を介して閉じられるように設けられている メモリ装置。
  8. 【請求項８】 請求項７記載のメモリセル装置であって、 −各導体（５，１３）、メモリ素子（７，８，９）及び第１のヨーク（４′）及
    び第２のヨーク（１２，１４）は、基板内に集積化されて含まれており、 −前記基板は、主平面上のある坦体板（１）を有しており、該坦体板は、第１の
    絶縁層（２）を前記主平面上に有しており、 −前記第１の絶縁層（２）内に溝（３）が設けられており、該溝の底部及び側縁
    には、前記第１のヨーク（４′）が隣接していて、第１の導体（５）が設けられ
    ており、 −前記メモリ素子（７，８，９）は、前記第１のヨーク（４′）及び前記第１の
    導体（５）の上側に設けられており、 −前記メモリ素子の上側には、第２の導体（１３）が設けられており、 −前記第２のヨーク（１２，１４）は、前記メモリ素子（７，８，９）の上側で
    、第２の導体（１３）の、側縁及び前記メモリ素子（７，８，９）とは反対側の
    表面に隣接しており、 −第２の絶縁層（１０）が設けられており、該第２の絶縁層は、第２の導体（１
    ３）及び第２のヨーク（１２，１４）を少なくとも部分的に囲む メモリ装置。
  9. 【請求項９】 請求項１から１６迄の何れか１記載のメモリセル装置であっ
    て、 −相互に平行に形成された第１の導体と相互に平行に形成された第２の導体とが
    設けられており、 −各々１つの、磁気抵抗効果のあるメモリ素子と、少なくとも１つのヨークとが
    、一対の第１の導体と第２の導体との間に接続されており、前記ヨークは、前記
    各導体の１つを部分的に囲み、前記ヨークは、少なくとも１０の透磁率の磁化可
    能材料を含み、且つ、当該ヨークを通る磁束が実質的に前記メモリ素子を介して
    閉じられるように構成されている メモリセル装置。
  10. 【請求項１０】 請求項７又は８記載のメモリセル装置であって、 −相互に平行な第１の導体と相互に平行な第２の導体とが設けられており、 −各々１つの、磁気抵抗効果のあるメモリ素子、第１のヨーク及び第２のヨーク
    が、一対の第１の導体と第２の導体との間に接続されており、前記第１のヨーク
    は、前記第１の導体の１つを部分的に囲み、少なくとも１０の透磁率の磁化可能
    材料を含み、且つ、当該ヨークを通る磁束が実質的に前記メモリ素子を介して閉
    じられるように構成されており、前記第２のヨークは、前記第２の導体の１つを
    部分的に囲み、少なくとも１０の透磁率の磁化可能材料を含み、且つ、当該第２
    のヨークを通る磁束が実質的に前記メモリ素子を介して閉じられるように構成さ
    れている メモリセル装置。
  11. 【請求項１１】 請求項１から１０迄の何れか１記載のメモリセル装置であ
    って、 −単数乃至複数のメモリ素子は、各要素Fe、Ni、Co、Cr、Mn、Gd、Dy、Al２O３
    、NiO、HfO２、TiO２、NbO、SiO２の少なくとも１つを含み、 −単数乃至複数のヨークは、要素、Fe、Ni、Co、Cr、Mn、Gd、Dyの少なくとも１
    つを含んでいる メモリセル装置。
  12. 【請求項１２】 メモリセル装置の製造方法において、 −坦体板（１）上に第１の絶縁層（２）が堆積されており、前記第１の絶縁層（
    ２）内に第１の溝（３）が形成されており、 −少なくとも１０の透磁率の磁化可能材料製の第１のヨーク（４′）が形成され
    ており、前記第１のヨークは、前記溝（３）の側壁及び底部に隣接しており、 −前記第１の溝（３）内には、第１の導体（５）が形成されており、 −第１のヨーク（４′）の上側には、磁気抵抗効果のあるメモリ素子（７，８，
    ９）が形成されており、前記メモリ素子（７，８，９）は、前記第１の導体（５
    ）と接続されており、 −前記メモリ素子（７，８，９）の上側に、第２の導体が形成されており、該第
    ２の導体は、メモリ素子（７，８，９）と接続されている ことを特徴とする製造方法。
  13. 【請求項１３】 請求項１２記載の方法であって、 −第１のヨーク（４′）の形成のために、第２の絶縁層（１０）を堆積し、前記
    第２の絶縁層（１０）に第２の溝（１１）を形成し、 −前記第２の溝（１１）の側縁に、少なくとも１０の透磁率の磁化可能材料製の
    スペーサ（１２）を形成し、 −前記第２の溝（１１）内に、第２の導体（１３）を形成し、 −ヨーク（１４）を、少なくとも１０の透磁率の磁化可能材料から形成し、前記
    ヨークは、メモリ素子（７，８，９）の上側で前記第２の導体（１３）を部分的
    に被覆し、前記ヨークは、磁化可能材料製のスペーサ（１２）と結合されており
    、その結果、前記スペーサ（１２）及びヨーク部（１４）は、第２のヨークを形
    成する 方法。
  14. 【請求項１４】 第１の導体（５）及び第２の導体（１３）の上部を金属層
    の析出及び化学的機械的研磨によって形成する請求項１２又は１３記載の方法。
JP2000565541A 1998-08-12 1999-08-02 メモリセル装置及び該メモリセル装置の製造方法 Pending JP2002522915A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19836567.5 1998-08-12
DE19836567A DE19836567C2 (de) 1998-08-12 1998-08-12 Speicherzellenanordnung mit Speicherelementen mit magnetoresistivem Effekt und Verfahren zu deren Herstellung
PCT/DE1999/002402 WO2000010172A2 (de) 1998-08-12 1999-08-02 Speicherzellenanordnung und verfahren zu deren herstellung

Publications (1)

Publication Number Publication Date
JP2002522915A true JP2002522915A (ja) 2002-07-23

Family

ID=7877319

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000565541A Pending JP2002522915A (ja) 1998-08-12 1999-08-02 メモリセル装置及び該メモリセル装置の製造方法

Country Status (8)

Country Link
US (2) US6510078B2 (ja)
EP (1) EP1105878B1 (ja)
JP (1) JP2002522915A (ja)
KR (1) KR100561876B1 (ja)
CN (1) CN1169152C (ja)
DE (2) DE19836567C2 (ja)
TW (1) TW432671B (ja)
WO (1) WO2000010172A2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060172A (ja) * 2001-08-20 2003-02-28 Sony Corp 磁気記憶素子
JP2004179192A (ja) * 2002-11-22 2004-06-24 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004519859A (ja) * 2001-03-15 2004-07-02 マイクロン テクノロジー インコーポレイテッド Ｍｒａｍ構造を側壁によって閉じ込める、自己整合型かつトレンチなし磁気抵抗ランダムアクセスメモリ（ｍｒａｍ）構造
WO2004114409A1 (ja) * 2003-06-20 2004-12-29 Nec Corporation 磁気ランダムアクセスメモリ
JP2005085902A (ja) * 2003-09-05 2005-03-31 Tdk Corp 磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイス
JP2005094002A (ja) * 2003-09-12 2005-04-07 Headway Technologies Inc 磁気メモリセルおよび磁気メモリアレイならびにそれらの製造方法
JP2005526379A (ja) * 2001-11-13 2005-09-02 モトローラ・インコーポレイテッド Ｍｒａｍデバイスのクラッド磁界強化

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872993B1 (en) 1999-05-25 2005-03-29 Micron Technology, Inc. Thin film memory device having local and external magnetic shielding
US6519179B2 (en) 1999-12-10 2003-02-11 Sharp Kabushiki Kaisha Magnetic tunnel junction device, magnetic memory adopting the same, magnetic memory cell and access method of the same
US6211090B1 (en) * 2000-03-21 2001-04-03 Motorola, Inc. Method of fabricating flux concentrating layer for use with magnetoresistive random access memories
JP4309075B2 (ja) 2000-07-27 2009-08-05 株式会社東芝 磁気記憶装置
US6392922B1 (en) 2000-08-14 2002-05-21 Micron Technology, Inc. Passivated magneto-resistive bit structure and passivation method therefor
DE10043947A1 (de) * 2000-09-06 2002-04-04 Infineon Technologies Ag Integrierte Schaltungsanordnung
US6555858B1 (en) * 2000-11-15 2003-04-29 Motorola, Inc. Self-aligned magnetic clad write line and its method of formation
TW546648B (en) * 2001-01-19 2003-08-11 Matsushita Electric Ind Co Ltd Spin switch and magnetic storage element using the same
JP2002246566A (ja) * 2001-02-14 2002-08-30 Sony Corp 磁気メモリ装置
US6803615B1 (en) * 2001-02-23 2004-10-12 Western Digital (Fremont), Inc. Magnetic tunnel junction MRAM with improved stability
US6413788B1 (en) * 2001-02-28 2002-07-02 Micron Technology, Inc. Keepers for MRAM electrodes
US6590803B2 (en) 2001-03-27 2003-07-08 Kabushiki Kaisha Toshiba Magnetic memory device
US6404674B1 (en) * 2001-04-02 2002-06-11 Hewlett Packard Company Intellectual Property Administrator Cladded read-write conductor for a pinned-on-the-fly soft reference layer
US7289303B1 (en) * 2001-04-05 2007-10-30 Western Digital (Fremont), Llc Spin valve sensors having synthetic antiferromagnet for longitudinal bias
US6485989B1 (en) 2001-08-30 2002-11-26 Micron Technology, Inc. MRAM sense layer isolation
US6531723B1 (en) * 2001-10-16 2003-03-11 Motorola, Inc. Magnetoresistance random access memory for improved scalability
JP4032695B2 (ja) * 2001-10-23 2008-01-16 ソニー株式会社 磁気メモリ装置
US6661688B2 (en) * 2001-12-05 2003-12-09 Hewlett-Packard Development Company, L.P. Method and article for concentrating fields at sense layers
TW569442B (en) 2001-12-18 2004-01-01 Toshiba Corp Magnetic memory device having magnetic shield layer, and manufacturing method thereof
US6750491B2 (en) 2001-12-20 2004-06-15 Hewlett-Packard Development Company, L.P. Magnetic memory device having soft reference layer
JP4053825B2 (ja) * 2002-01-22 2008-02-27 株式会社東芝 半導体集積回路装置
US6548849B1 (en) * 2002-01-31 2003-04-15 Sharp Laboratories Of America, Inc. Magnetic yoke structures in MRAM devices to reduce programming power consumption and a method to make the same
JP3661652B2 (ja) * 2002-02-15 2005-06-15 ソニー株式会社 磁気抵抗効果素子および磁気メモリ装置
US6927072B2 (en) * 2002-03-08 2005-08-09 Freescale Semiconductor, Inc. Method of applying cladding material on conductive lines of MRAM devices
JP3596536B2 (ja) * 2002-03-26 2004-12-02 ソニー株式会社 磁気メモリ装置およびその製造方法
US7390584B2 (en) * 2002-03-27 2008-06-24 Nve Corporation Spin dependent tunneling devices having reduced topological coupling
DE10214946B4 (de) * 2002-04-04 2006-01-19 "Stiftung Caesar" (Center Of Advanced European Studies And Research) TMR-Sensor
US6783995B2 (en) 2002-04-30 2004-08-31 Micron Technology, Inc. Protective layers for MRAM devices
US6707083B1 (en) * 2002-07-09 2004-03-16 Western Digital (Fremont), Inc. Magnetic tunneling junction with improved power consumption
JP3959335B2 (ja) * 2002-07-30 2007-08-15 株式会社東芝 磁気記憶装置及びその製造方法
US6770491B2 (en) * 2002-08-07 2004-08-03 Micron Technology, Inc. Magnetoresistive memory and method of manufacturing the same
US6914805B2 (en) * 2002-08-21 2005-07-05 Micron Technology, Inc. Method for building a magnetic keeper or flux concentrator used for writing magnetic bits on a MRAM device
US6754097B2 (en) * 2002-09-03 2004-06-22 Hewlett-Packard Development Company, L.P. Read operations on multi-bit memory cells in resistive cross point arrays
JP3873015B2 (ja) 2002-09-30 2007-01-24 株式会社東芝 磁気メモリ
KR100515053B1 (ko) * 2002-10-02 2005-09-14 삼성전자주식회사 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치
JP2004153181A (ja) * 2002-10-31 2004-05-27 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
JP3935049B2 (ja) 2002-11-05 2007-06-20 株式会社東芝 磁気記憶装置及びその製造方法
US6740947B1 (en) * 2002-11-13 2004-05-25 Hewlett-Packard Development Company, L.P. MRAM with asymmetric cladded conductor
JP3866649B2 (ja) 2002-11-28 2007-01-10 株式会社東芝 磁気ランダムアクセスメモリ
US6943038B2 (en) * 2002-12-19 2005-09-13 Freescale Semiconductor, Inc. Method for fabricating a flux concentrating system for use in a magnetoelectronics device
JP2004259978A (ja) 2003-02-26 2004-09-16 Toshiba Corp 磁気記憶装置
JP2004288311A (ja) 2003-03-24 2004-10-14 Toshiba Corp 半導体記憶装置及びその制御方法
JP2005044847A (ja) * 2003-07-23 2005-02-17 Tdk Corp 磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイスならびにそれらの製造方法
US7034374B2 (en) * 2003-08-22 2006-04-25 Micron Technology, Inc. MRAM layer having domain wall traps
US7078239B2 (en) 2003-09-05 2006-07-18 Micron Technology, Inc. Integrated circuit structure formed by damascene process
JP2005109266A (ja) * 2003-09-30 2005-04-21 Tdk Corp 磁気メモリデバイスおよび磁気メモリデバイスの製造方法
JP2007510286A (ja) * 2003-10-06 2007-04-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 磁界を形成する導体
JP4868431B2 (ja) * 2003-10-10 2012-02-01 Ｔｄｋ株式会社 磁気記憶セルおよび磁気メモリデバイス
US7112454B2 (en) 2003-10-14 2006-09-26 Micron Technology, Inc. System and method for reducing shorting in memory cells
JP4438375B2 (ja) * 2003-10-21 2010-03-24 Ｔｄｋ株式会社 磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイス
US20050141148A1 (en) * 2003-12-02 2005-06-30 Kabushiki Kaisha Toshiba Magnetic memory
US7075807B2 (en) * 2004-08-18 2006-07-11 Infineon Technologies Ag Magnetic memory with static magnetic offset field
JP2006080387A (ja) * 2004-09-10 2006-03-23 Tdk Corp 磁気メモリ
CN100495567C (zh) * 2004-10-28 2009-06-03 中国科学院物理研究所 ***电路平衡驱动的磁随机存取存储器
JP2006173472A (ja) * 2004-12-17 2006-06-29 Toshiba Corp 磁気記憶装置およびその製造方法
JP2007059865A (ja) * 2005-07-27 2007-03-08 Tdk Corp 磁気記憶装置
US7839605B2 (en) * 2005-11-13 2010-11-23 Hitachi Global Storage Technologies Netherlands B.V. Electrical signal-processing device integrating a flux sensor with a flux generator in a magnetic circuit
US7442647B1 (en) * 2008-03-05 2008-10-28 International Business Machines Corporation Structure and method for formation of cladded interconnects for MRAMs
JP5937227B2 (ja) 2011-12-05 2016-06-22 アドバンスド マイクロセンサーズ コーポレーション 磁界検知装置及び方法
JP7203490B2 (ja) * 2017-09-29 2023-01-13 昭和電工株式会社 磁気センサ集合体及び磁気センサ集合体の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0293373A (ja) * 1988-09-29 1990-04-04 Nippon Denso Co Ltd 電流検出器
WO1996025740A1 (en) * 1995-02-13 1996-08-22 Integrated Microtransducer Electronics Corporation Nonvolatile magnetoresistive memory with fully closed-flux operation
JPH09204770A (ja) * 1995-11-24 1997-08-05 Motorola Inc 磁気メモリおよびその方法
JPH10190090A (ja) * 1996-11-27 1998-07-21 Internatl Business Mach Corp <Ibm> 磁気トンネル接合素子、接合メモリ・セル及び接合磁界センサ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4455626A (en) * 1983-03-21 1984-06-19 Honeywell Inc. Thin film memory with magnetoresistive read-out
US5039655A (en) * 1989-07-28 1991-08-13 Ampex Corporation Thin film memory device having superconductor keeper for eliminating magnetic domain creep
US5841611A (en) * 1994-05-02 1998-11-24 Matsushita Electric Industrial Co., Ltd. Magnetoresistance effect device and magnetoresistance effect type head, memory device, and amplifying device using the same
JPH08249602A (ja) * 1995-03-06 1996-09-27 Mitsubishi Electric Corp 磁気式記憶再生方法ならびにそれに用いる磁気再生装置、磁気記憶媒体およびその製法
US5650958A (en) * 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
US5732016A (en) * 1996-07-02 1998-03-24 Motorola Memory cell structure in a magnetic random access memory and a method for fabricating thereof
US5801984A (en) * 1996-11-27 1998-09-01 International Business Machines Corporation Magnetic tunnel junction device with ferromagnetic multilayer having fixed magnetic moment
DE69835475D1 (de) * 1997-04-28 2006-09-21 Canon Kk Magnetisches Dünnfilmspeicherelement unter Verwendung des GMR-Effekts und magnetischer Dünnfilmspeicher

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0293373A (ja) * 1988-09-29 1990-04-04 Nippon Denso Co Ltd 電流検出器
WO1996025740A1 (en) * 1995-02-13 1996-08-22 Integrated Microtransducer Electronics Corporation Nonvolatile magnetoresistive memory with fully closed-flux operation
JPH09204770A (ja) * 1995-11-24 1997-08-05 Motorola Inc 磁気メモリおよびその方法
JPH10190090A (ja) * 1996-11-27 1998-07-21 Internatl Business Mach Corp <Ibm> 磁気トンネル接合素子、接合メモリ・セル及び接合磁界センサ

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004519859A (ja) * 2001-03-15 2004-07-02 マイクロン テクノロジー インコーポレイテッド Ｍｒａｍ構造を側壁によって閉じ込める、自己整合型かつトレンチなし磁気抵抗ランダムアクセスメモリ（ｍｒａｍ）構造
JP2003060172A (ja) * 2001-08-20 2003-02-28 Sony Corp 磁気記憶素子
JP2005526379A (ja) * 2001-11-13 2005-09-02 モトローラ・インコーポレイテッド Ｍｒａｍデバイスのクラッド磁界強化
JP2004179192A (ja) * 2002-11-22 2004-06-24 Toshiba Corp 磁気ランダムアクセスメモリ
WO2004114409A1 (ja) * 2003-06-20 2004-12-29 Nec Corporation 磁気ランダムアクセスメモリ
JP4835974B2 (ja) * 2003-06-20 2011-12-14 日本電気株式会社 磁気ランダムアクセスメモリ
JP2005085902A (ja) * 2003-09-05 2005-03-31 Tdk Corp 磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイス
JP4544396B2 (ja) * 2003-09-05 2010-09-15 Ｔｄｋ株式会社 磁気記憶セルおよび磁気メモリデバイス
JP2005094002A (ja) * 2003-09-12 2005-04-07 Headway Technologies Inc 磁気メモリセルおよび磁気メモリアレイならびにそれらの製造方法

Also Published As

Publication number Publication date
EP1105878B1 (de) 2003-04-09
US20010050859A1 (en) 2001-12-13
US6510078B2 (en) 2003-01-21
KR20010102906A (ko) 2001-11-17
CN1312943A (zh) 2001-09-12
DE59904978D1 (de) 2003-05-15
CN1169152C (zh) 2004-09-29
TW432671B (en) 2001-05-01
WO2000010172A3 (de) 2000-06-08
KR100561876B1 (ko) 2006-03-17
EP1105878A2 (de) 2001-06-13
DE19836567A1 (de) 2000-02-24
DE19836567C2 (de) 2000-12-07
USRE39799E1 (en) 2007-08-28
WO2000010172A2 (de) 2000-02-24

Similar Documents

Publication Publication Date Title
JP2002522915A (ja) メモリセル装置及び該メモリセル装置の製造方法
US7285835B2 (en) Low power magnetoelectronic device structures utilizing enhanced permeability materials
KR100401777B1 (ko) 자기 저항 효과 소자 및 자기 메모리 장치
US6914761B2 (en) Magnetoresistive sensor with magnetic flux paths surrounding non-magnetic regions of ferromagnetic material layer
KR100466975B1 (ko) 자기저항효과소자, 자기저항효과형헤드, 메모리소자 및 그 제조방법
JP3949745B2 (ja) 磁気センサおよびその製造工程
US7005691B2 (en) Magnetoresistance element and magnetoresistance storage element and magnetic memory
KR20140111508A (ko) 자기저항 구조체, 이를 포함하는 자기 메모리 소자 및 자기저항 구조체의 제조 방법
JPH09172212A (ja) 磁気抵抗効果素子、磁気抵抗効果型ヘッド及びメモリー素子
KR20140040063A (ko) 기록가능 자기 소자
JPH0856025A (ja) 自己バイアス多層磁気抵抗センサ
JP6226779B2 (ja) 磁気メモリ、磁気メモリ装置、及び磁気メモリの動作方法
US7167391B2 (en) Multilayer pinned reference layer for a magnetic storage device
JPH10162320A (ja) 磁気抵抗効果型ヘッドおよびその使用方法
JP2002223015A (ja) スピン依存性の鏡面電子反射を有したスピンバルブデバイス
KR102127043B1 (ko) 자기 소자
RU2316783C2 (ru) Магниторезистивная слоистая система и чувствительный элемент на основе такой слоистой системы
JP2001076479A (ja) 磁気メモリ素子
JP2005501402A (ja) 外部磁場を使用することなく磁化反転を制御するデバイス
JPH07297465A (ja) 絶縁ピン留め層を備えた巨大磁気抵抗センサ
JPH11195824A (ja) 磁気抵抗効果素子及び磁気抵抗効果型ヘッド
JP2003258209A (ja) 磁気抵抗効果素子及びこれを用いたメモリ
JPH04339309A (ja) 多層磁気抵抗効果膜を用いた磁気抵抗効果素子
KR20020090451A (ko) 강자성 쌍극자를 이용한 자기 랜덤 액세스 메모리 셀
JP2006344750A (ja) 磁気メモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060706

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100804

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110107