KR100557855B1 - 발광 다이오드와 그 제조 방법 및 사파이어 기판의 식각방법 - Google Patents

발광 다이오드와 그 제조 방법 및 사파이어 기판의 식각방법 Download PDF

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KR100557855B1
KR100557855B1 KR1020050023116A KR20050023116A KR100557855B1 KR 100557855 B1 KR100557855 B1 KR 100557855B1 KR 1020050023116 A KR1020050023116 A KR 1020050023116A KR 20050023116 A KR20050023116 A KR 20050023116A KR 100557855 B1 KR100557855 B1 KR 100557855B1
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Abstract

비아(via)를 가지는 기초 기판, 상기 기초 기판의 일면 위에 형성되어 있으며 상기 기초 기판의 비아(via)와 중첩하는 비아(via)는 버퍼층, 상기 버퍼층 위에 형성되어 있는 제1 도전형 접촉층, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 도전형 클래드층, 상기 제1 도전형 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 제2 도전형 클래드층, 상기 제2 도전형 클래드층 위에 형성되어 있는 제2 도전형 접촉층, 상기 제2 도전형 접촉층 위에 형성되어 있는 제1 전극, 상기 비아(via)를 통하여 상기 제1 도전형 접촉층과 연결되어 있는 제2 전극을 포함하는 발광 다이오드를 마련한다.
발광다이오드, 수직형전극구조, 질화물계반도체, 사파이어, 비아(via)

Description

발광 다이오드와 그 제조 방법 및 사파이어 기판의 식각 방법{Light emitting diode having vertical electrode structure, manufacturing method of the same and etching method of sapphire substrate}
도 1은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 사파이어 기판 쪽에서 바라본 평면도이다.
도 4는 본 발명의 제2 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 사파이어 기판 쪽에서 바라본 평면도이다.
도 5는 습식 식각 방법으로 사파이어 기판에 특정한 패턴을 형성한 후 습식 식각 방법으로 사파이어 기판을 식각한 후의 사파이어 기판 표면 사진이다.
도 6은 ICP/RIE 건식 식각에 의한 사파이어와 GaN의 식각 속도를 나타내는 그래프이다.
도 7은 황산과 인산을 혼합 용액으로 사파이어와 GaN을 습식 식각할 경우의 식각 속도를 나타내는 그래프이다.
도 8은 사파이어 기판을 습식 식각 방법으로 제거한 후의 버퍼층의 표면 사진이다.
도 9는 사파이어 기판을 습식 식각 방법으로 제거한 후의 질화물계 반도체층의 전압-전류 특성 곡선이다.
도 10은 본 발명의 제3 실시예에 따른 수직형 전극 구조의 발광 다이오드의 단면도이다.
도 11은 본 발명의 제3 실시예에 따른 수직형 전극 구조의 발광 다이오드 칩의 단면도이다.
도 12는 본 발명의 제3 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 사파이어 기판 쪽에서 바라본 평면도이다.
도 13은 본 발명의 제4 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.
도 14는 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.
도 15는 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.
도 16은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 제1 전극 측에서 바라본 평면도이다.
도 17은 본 발명의 제6 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.
도 18은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 제1 전극 측에서 바라본 평면도이다.
12 제1 전극
11 제1 반사 및 오미층
13 p형 접촉층
15 n형 접촉층
16 버퍼층
17 사파이어 기판
18 제2 반사 및 오믹층
19 제2 전극
141 p형 클래드층
142 발광층
143 n형 클래드층
20, 21 리드프레임
22 도전성 페이스트
23 투명 오믹층
24 와이어
25 투과형 제1 전극
26 제1 전극 패드
27 절연막
28 망형 제2 전극
29 제1 전극 패드(제1 전극이 망형인 경우)
본 발명은 발광 다이오드 및 그 제조 방법에 관한 것이다.
발광 다이오드는 정방향 전류가 흐를 경우 빛을 발생하는 광 소자이다. 발광 다이오드는 인듐인(InP), 갈륨비소(GaAs), 갈륨인(GaP) 등의 화합물 반도체를 p-n 접합한 구조를 이용하여 적색, 녹색을 내는 발광 다이오드에 이어 청색 및 자외선 광을 발생하는 발광 다이오드가 개발되어 표시장치, 광원용 장치, 환경 응용 장치에 널리 이용되고 있으며, 근래 들어서는 적, 녹, 청색의 3칩을 이용하거나 형광체를 이용하여 백색을 내는 백색 발광 다이오드가 개발되어 조명으로도 그 응용 범위가 넓어지고 있다.
이러한 발광 다이오드에서 박막구조를 질화물 계열을 발광 물질로 사용하는 경우에는 에피택셜 성장시 결정 결함이 발생하는 것을 줄이기 위하여 격자 정수 및 결정 구조가 유사한 사파이어를 기초 기판으로 사용한다.
그런데 사파이어는 절연체이기 때문에 제2 전극과 제1 전극을 모두 에피층의 성장면 측에 형성한다. 이와 같이 두 전극을 모두 같은 면에 형성하게 되면 와이어 본딩에 필요한 전극의 면적을 확보하여야 하므로 발광 다이오드의 칩 면적도 일정 크기 이상이 되어야 한다. 따라서 웨이퍼 당 칩 생산량의 향상에 장애가 된다. 또한, 절연체를 기판으로 사용하기 때문에 외부로부터 유입되는 정전기를 방출하기가 어려워 정전기로 인한 불량 유발 가능성이 크다. 이는 소자의 신뢰성을 저하시키고 패키지 공정에 있어서 여러 가지 제약을 가져온다. 또, 사파이어는 열전도도가 낮아 발광 다이오드 구동 중에 발생하는 열을 외부로 방출하는데 어려움이 있어서 고출력을 위한 대전류 인가에도 제약이 따른다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 수직형 전극 구조를 가지는 발광 다이오드 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 수직형 전극 구조를 가지는 발광 다이오드를 제조하는 공정을 단순화하는 것이다.
상기 목적을 달성하기 위하여 본 발명에서는 다음과 같은 발광 다이오드를 제안한다.
박막 성장의 기초 기판의 일부 또는 거의 전면을 식각하여 형성한 비아(via)를 가지는 기초 기판, 상기 기초 기판 위에 형성되어 있는 제1 도전형 접촉층, 상기 제1 도전형 접촉층 위에 형성되어 있는 제1 도전형 클래드층, 상기 제1 도전형 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 제2 도전형 클래드층, 상기 제2 도전형 클래드층 위에 형성되어 있는 제2 도전형 접촉층, 상기 제2 도전형 접촉층 위에 형성되어 있는 제1 전극, 상기 비아(via)를 통하여 상기 제1 도전형 접촉층과 연결되어 있는 제2 전극을 포함하는 발광 다이오드를 마련한 다.
이 때, 상기 기초 기판과 상기 제1 도전형 접촉층 사이에 형성되어 있으며 상기 기초 기판이 가지는 비아와 적어도 일부가 중첩하는 비아를 가지는 버퍼층, 상기 제1 전극과 상기 제2 도전형 접촉층 사이에 형성되어 있는 제1 반사 및 오믹층, 상기 제2 전극과 상기 제1 도전형 접촉층 사이에 형성되어 있는 제2 반사 및 오믹층을 더 포함할 수 있다. 또, 상기 제2 전극은 상기 비아(via)를 벗어난 위치까지 연장되어 상기 기초 기판 위에서 패드를 이루도록 형성할 수 있고, 상기 제1 전극은 Ni, Cr, Rh, Pd, Au, Ti, Pt, Au, Ta, Al 중 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어지고, 상기 제2 전극은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au 중의 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어질 수 있다. 또, 상기 제2 전극을 상기 기초 기판 위에서 바라볼 때, 그 평면 모양은 중심점으로부터 뻗어나간 복수의 가지를 가지는 형태로 형성될 수 있다.
여기서, 상기 버퍼층은 Inx(GayAl1-y)N으로 이루어지는 것이 바람직하고, 상기 Inx(GayAl1-y)N의 조성비는 x≥0, y≥0일 수 있다. 또, 상기 기초 기판은 사파이어로 이루어질 수 있고, 상기 기초 기판의 두께는 40um에서 300um 사이이며 박막이 형성되어 있지 않은 표면이 경면 연마되어 있는 것이 바람직하며, 상기 기초 기판의 경면 연마되어 있는 표면의 거칠기는 1um 이하인 것이 바람직하다.
또, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있으며, 상기 기초 기판과 상기 버퍼층이 가지는 비아(via)는 상기 제1 도전형 접촉층에 가까워 질수록 약간 폭이 좁아지는 형태이고, 상기 기초 기판의 박막이 형성되어 있지 않은 표면에는 요철이 형성되어 있는 것이 바람직하다. 상기 요철의 요부와 철부의 단위 길이는 발광 다이오드가 내는 빛이 파장의 1/4n(n은 매질의 굴절률이다. 따라서, 철부의 경우 사파이어의 굴절률이고, 요부의 경우 공기의 굴절률이다.) 정도가 되도록 하여 광 결정(photonic crystal) 특성을 가지도록 하는 것이 바람직하다.
또, 상기 제1 전극이 도전성 페이스트를 통하여 접착하며, 상기 제2 전극은 와이어 본딩을 통하여 전기적으로 연결되는 리드 프레임을 더 포함할 수 있다.
상기 제1 전극과 상기 제2 도전형 접촉층 사이에 형성되어 있는 반사 및 오믹층, 상기 제2 전극과 상기 제1 도전형 접촉층 사이에 형성되어 있으며 상기 비아(via) 외부로 연장되어 상기 기초 기판 표면을 소정 면적 이상 덮고 있는 투명 도전층을 더 포함할 수 있고, 상기 투명 도전층은 ITO, ZrB, ZnO, InO, SnO, Inx,(GayAl1-y)N 중의 적어도 하나를 포함하여 이루어지는 것이 바람직하다.
상기 제1 전극은 투명한 도전 물질로 형성되어 있을 수 있고, 상기 제2 전극과 제1 도전형 접촉층 사이에 형성되어 있으며 상기 비아(via) 내부 표면은 물론 상기 기초 기판 표면을 덮고 있는 반사 및 오믹층을 더 포함하는 것이 바람직하며, 상기 제1 전극은 ITO, ZrB, ZnO, InO, SnO, Inx(GayAl1-y)N 중의 적어도 하나를 포함하여 이루어지는 것이 바람직하다. 상기 제1 전극을 Inx(GayAl1-y)N로 형성하는 경우에는 그 두께가 20um~200um 정도가 되는 것이 바람직하다.
이 때, 상기 버퍼층은 Inx(GayAl1-y)N을 포함하는 것이 바람직하고, 상기 제1 전극의 표면은 그물 모양의 요철이 형성되어 있을 수 있고, 상기 제1 전극 위에 형성되어 있으며 상기 제1 전극을 관통하여 상기 제2 도전형 접촉층과 접촉하고 있는 제1 전극 패드를 더 포함할 수 있다. 또, 상기 제2 전극이 도전성 페이스트를 통하여 접착하며, 상기 제1 전극은 와이어 본딩을 통하여 전기적으로 연결되는 리드 프레임을 더 포함할 수 있다.
상기 제1 전극은 NiO, Ni/Au 같은 투과성 전극으로 이루어질 수 있고, 상기 제1 전극은 오믹 금속으로 형성되어 있고 빛이 통과할 수 있도록 망상 구조를 가질 수 있으며, 광 추출이 용이하도록 상기 기초 기판의 버퍼층이 형성되어 있는 면의 반대면의 모서리가 모따기 되어 있을 수 있고, 상기 제1 및 제2 도전형 접촉층, 제1 및 제2 클래드층 및 발광층은 Inx(GayAl1-y)N (x≥0, y≥0)로 이루어져 있는 것이 바람직하다.
이러한 발광 다이오드는 기초 기판 위에 버퍼층, 제1 도전형 접촉층, 제1 도전형 클래드층, 발광층, 제2 도전형 클래드층, 제2 도전형 접촉층 및 제1 전극을 차례로 형성하는 단계, 상기 기초 기판을 랩핑 및 연마하는 단계, 상기 제1 전극 표면과 상기 기초 기판 표면에 보호막을 형성하는 단계, 상기 기초 기판 위의 보호막을 사진 식각하여 상기 기초 기판 표면을 일부 노출시키는 단계, 상기 기초 기판의 표면이 노출된 부분과 그 하부의 버퍼층을 식각하여 비아(via)를 형성하는 단계, 상기 비아(via)를 통하여 상기 제1 도전형 접촉층과 연결되는 및 제2 전극을 형성하는 단계를 포함하는 방법을 통하여 제조된다.
이 때, 상기 제1 전극을 적층한 이후에 산소 또는 질소 분위기의 퍼니스에서 500℃ 내지 700℃ 사이의 온도로 열처리하는 단계를 더 포함하는 것이 바람직하고, 상기 기초 기판을 랩핑 및 연마하는 단계 이전에 보조 기판을 부착하는 단계를 더 포함하는 것이 바람직하다. 여기서, 상기 보조 기판은 사파이어, 유리, 퀄츠 등의 절연 기판, Si, GaAs, InP, InAs 등의 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막 기판, CuW, Mo, Au, Al, Au 등의 금속 기판 중의 어느 하나일 수 있고, 상기 보조 기판의 부착은 왁스를 접착제로 사용하는 것이 바람직하다.
또, 상기 기초 기판을 랩핑 및 연마하는 단계에서는 상기 기초 기판 표면을 경면 연마하여 거칠기가 1um 이하가 되도록 하는 것이 바람직하고, 상기 기초 기판 위의 보호막을 사진 식각하는 단계에서는 BOE 용액을 식각액으로 이용하는 습식 식각 방법을 사용하거나 RIE 건식 식각 방법을 사용할 수 있다.
상기 비아(via)를 형성하는 단계에서는 황산(H2SO4), 인산(H3PO4) 및 알루에치(Aluetch: 4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 사용할 수 있고, 상기 식각액은 30℃ 이상의 온도로 가열된 상태에서 사용하는 것이 바람직하다.
또는 상기 비아(via)를 형성하는 단계에서는 황산(H2SO4), 인산(H3PO4) 및 알루에치(Aluetch: 4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각과 ICP/RIE 또는 RIE 건식 식각을 병행할 수도 있다. 여기서 상기 습식 식각은 상기 기초 기판을 식각하는데 사용하고, 상기 건식 식각은 상기 버퍼층을 식각하는데 사용하는 것이 바람직하며, 상기 버퍼층을 Inx(GayAl1-y)N (x≥0, y≥0)으로 형성하여 상기 습식 식각의 식각 정지층으로 사용할 수 있다. 또, 상기 비아(via) 내의 전기적 특성을 프로브(probe station)를 이용하여 감시함으로써 상기 제1 도전형 접촉층이 노출되었는지를 확인할 수 있고, 상기 건식 식각은 BCL3, Cl2, HBr, Ar 중의 적어도 하나를 식각 가스로 사용할 수 있다.
또, 상기 제1 전극을 형성하기 이전에 상기 제2 도전형 접촉층 위에 제1 오믹층을 더 형성하고, 상기 제2 전극을 형성하기 이전에 상기 제1 도전형 접촉층과 접촉하는 제2 오믹층을 더 형성하는 것이 바람직하고, 광을 추출하는 발광 다이오드의 구조에 따라 상기 제1 및 제2 오믹층은 광 반사 특성을 가질 수 있다. 또는 상기 제1 오믹층은 광 반사 특성을 가지거나, 또는 상기 제2 오믹층은 광 투과성 도전 물질로 이루어질 수 있다.
또, 상기 제1 전극을 형성하는 단계에서 상기 제2 도전형 접촉층을 노출하는 관통구를 형성하고, 상기 제1 전극 위에 상기 제2 도전형 접촉층과 접촉하는 제1 전극 패드를 형성하는 단계를 더 포함하고, 상기 제1 전극은 투명 도전 물질로 형성할 수 있다. 상기 제1 전극과 상기 제2 전극 중의 적어도 하나는 전기 도금법을 사용하여 형성할 수 있고, 상기 전기 도금법에 의하여 형성되는 전극은 Ti, Au, Cu, Ni, Al, Ag 중의 적어도 하나를 포함하여 이루어지는 것이 바람직하다. 제31항에서,
상기 제1 전극 또는 상기 제2 전극은 NiO, NiAu를 증착하고, 산소를 포함하는 분위기에서 100℃ 이상의 온도로 열처리하여 형성할 수 있고, 상기 제1 전극은 VPE 방법으로 Inx(GayAl1-y)N을 20um~200um 두께로 성장하여 형성할 수 있으며, 상기 기초 기판을 기초 기판을 랩핑 및 연마하는 단계에서 상기 기초 기판의 두께를 50um에서 70um 사이로 형성하는 것이 바람직하다.
상기 기초 기판을 랩핑 및 연마하는 단계는 황산(H2SO4), 인산(H3PO4) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각을 이용하여 행할 수 있고, 상기 기초 기판을 개별 칩별로 분리하는 단계를 더 포함하고, 상기 기초 기판을 개별 칩별로 분리하는 단계는 습식 식각 및 건식 식각 중의 적어도 하나를 사용하여 진행할 수 있으며, 상기 기초 기판을 개별 칩별로 분리하는 단계는 황산(H2SO4), 인산(H3PO4) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각을 사용하여 진행할 수 있다. 또, 상기 기초 기판의 표면이 노출된 부분과 그 하부의 버퍼층을 식각하여 비아(via)를 형성하는 단계에서는 상기 기초 기판을 개별 칩별로 분리하기 위한 스크라이빙(scribing) 라인을 함께 진행할 수 있다.
또, 상기 기초 기판 위에 상기 버퍼층을 형성하기 이전에 상기 기초 기판의 상기 비아가 형성될 부분에 식각 정지층을 형성하는 단계를 더 포함할 수 있다.
또, 본 발명에서는 질화물계 반도체가 성장된 사파이어 기판을 준비하는 단계, 상기 사파이어 기판을 황산(H2SO4), 인산(H3PO4) 및 알루에치 (4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액에 담가 습식 식각하는 단계를 포함하는 사파이어 기판의 식각 방법을 제공한다.
이 때, 상기 사파이어 기판을 ICP/RIE 기술로 건식 식각하는 단계를 더 포함할 수 있고, 상기 건식 식각하는 단계가 상기 습식 식각하는 단계보다 선행할 수 있다. 이 때, 상기 습식 식각을 진행하는 동안 황산(H2SO4), 인산(H3PO4) 및 알루에치(4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액은 30℃ 이상의 온도로 가열하는 것이 바람직하고, 상기 가열은 광흡수를 이용한 간접 가열 방식이 바람직하다.
또, 기초 기판 위에 버퍼층, 제1 도전형 접촉층, 제1 도전형 클래드층, 발광층, 제2 도전형 클래드층, 제2 도전형 접촉층 및 제1 전극을 차례로 형성하는 단계, 상기 기초 기판에 보조 기판을 부착하는 단계, 상기 기초 기판을 연마 또는 식각하여 상기 기초 기판 두께의 일부 또는 전부를 제거하는 단계, 상기 제1 도전형 접촉층과 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함하는 발광 다이오드의 제조 방법을 제안한다.
이 때, 연마 또는 식각된 이후에 상기 기초 기판의 두께는 0.1um~250um 사이 인 것이 바람직하다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 수직형 전극 구조를 가지는 발광 다이오드의 바람직한 일 실시예를 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이고, 도 2는 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이며, 도 3은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 사파이어 기판 쪽에서 바라본 평면도이다.
본 발명의 실시예에 따른 발광 다이오드는 리드 프레임(20, 21), 리드 프레임(20, 21)에 접착되어 있는 칩(chip), 칩을 리드 프레임(20)에 부착하는 도전성 페이스트(22), 칩의 한쪽 전극을 리드 프레임(21)에 연결하는 와이어(24) 등을 포함하여 이루어진다.
칩은 사파이어 기판(17) 위에 버퍼층(16), n형 접촉층(15), n형 클래드층(143), 발광층(142), p형 클래드층(141), p형 접촉층(13), 제1 반사 및 오믹층(11) 및 제1 전극(12)이 아래부터 위로 차례로 적층되어 있고, 사파이어 기판(17)과 버 퍼층(16)을 관통하는 비아(via) 내부에 제2 반사 및 오믹층(18)과 제2 전극(19)이 형성되어 있는 구조를 가진다.
여기서, 제2 반사 및 오믹층(18)은 비아(via) 내부면 일부를 덮고 있으며 n형 접촉층(15)과 접하고 있고, 제2 전극(19)이 비아(via)를 일정 깊이까지 채우는 형태로 형성되어 있다. 이 때, 비아(via)는 아래로 갈수록 폭이 약간 좁아지는 형태를 가지는 것이 바람직하다. 또한 비아(via)의 수평 단면 모양은 원, 사각형 등 다양하게 변형될 수 있고, 비아(via)의 수는 하나는 물론 복수개로 형성될 수도 있다.
사파이어 기판(17)의 두께는 40um에서 300um 사이의 두께를 가지는 것이 바람직하고, 특히 50um~70um 사이가 바람직하다.
또, 사파이어 기판(17)의 표면은 요철이 형성되어 있다. 요철에 있어서 요부와 철부의 단위 길이는 발광 다이오드가 내는 빛의 파장의 1/4n(n은 매질의 굴절률이다. 따라서, 철부의 경우 사파이어의 굴절률이고, 요부의 경우 공기의 굴절률이다.) 정도가 되도록 하여 광 결정(photonic crystal) 특성을 가지도록 하는 것이 바람직하다. 이는 굴절을 이용하여 발광되는 빛을 사파이어 기판(17)의 법선 방향으로 집중시키기 위함이다. 요철의 깊이는 1um 이상 확보하는 것이 중요하지만, 경우에 따라서는 요철의 깊이를 5um 이상이 되도록 하여 광의 임계각을 증가시켜줌으로써 광추출 효율이 증가하도록 다이오드를 설계할 수도 있다. 따라서 요철의 깊이는 2um~20um 사이이다.
제1 전극(12)은 Ni, Cr, Rh, Pd, Au, Ti, Pt, Au, Ta, Al 중의 어느 하나 또 는 이들 금속의 합금으로 이루어져 있고, 버퍼층(16) 및 n형 및 p형 접촉층(15, 13)은 Inx(AlyGa1-y)N으로 이루어져 있다. 여기서 x와 y는 0이상의 값을 가진다.
n형 접촉층(15)은 Si 불순물이 1018 이상의 농도로 도핑되어 있고, p형 접촉층(13)은 Mg 불순물이 1818 이상의 농도로 도핑되어 있다.
또 제2 전극(19)은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au 중의 어느 하나 또는 이들 금속의 합금으로 이루어져 있다.
n형 및 p형 클래드층(143, 141)과 발광층(142)은 Inx(AlyGa1-y)N으로 이루어져 있다. 여기서 x와 y는 0이상의 값을 가진다. 즉, AlGaN, INGaN, AlGaInN 등으로 형성할 수 있고, 특히 발광층(142)의 경우 Inx(AlyGa1-y)N의 장벽층과 Inx(AlyGa1-y)N의 우물층으로 이루어진 단일 양자 우물 구조 또는 다중 양자 우물 구조를 가질 수 있고, In, Ga, Al의 조성비를 조절함으로써 InN(~2.2eV) 밴드갭을 갖는 장파장에서부터 AlN(~6.4eV) 밴드갭을 갖는 단파장의 발광다이오드까지 자유롭게 제작할 수 있다.
제1 및 제2 반사 및 오믹층(11, 18)은 단일층 또는 다중층으로 형성할 수 있다. 본 실시예에서는 Rh/Au/Pt 3중층으로 형성한다. 제1 및 제2 반사 및 오믹층(11, 18)의 광 반사율은 50% 이상인 것이 바람직하다.
이러한 구조에서 빛은 발광층(142)에서 발생하여 사파이어 기판(17)을 통하여 방출된다.
이러한 구조의 발광 다이오드에서는 제1 전극(12)과 제2 전극(19)이 칩의 상하 양면에 별도로 형성되므로 칩의 면적을 줄일 수 있다. 따라서 웨이퍼 당 칩 생산량을 크게 향상할 수 있다. 또한 사파이어 기판(17)에 비아(via)를 형성하고 금속으로 제2 전극(19)을 형성하므로 제2 전극을 통하여 열 방출과 정전기 방출이 효율적으로 이루어져 소자의 신뢰성 향상에 크게 기여한다. 아울러, 전류가 칩의 면적 전체를 통하여 균일하게 흐르므로 대전류에서도 구동이 가능하게 되어 단일 소자에서 높은 광출력을 얻을 수 있다. 이러한 소자의 특성은 특히 조명 및 액정 표시 장치의 백라이트 유닛에 응용하기 위한 필수요건인 고휘도 특성을 만족시키기 때문에 앞으로 활용 가능성은 무궁무진하다고 하겠다.
도 4는 본 발명의 제2 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 사파이어 기판 쪽에서 바라본 평면도이다.
제2 실시예에서는 제2 전극(19)의 평면 모양을 도 4에 나타낸 바와 같이, 원형 중심에서 가지가 뻗어 나와 있는 형태로 형성함으로써 전류의 확산과 열방출을 증진시키고 있다. 여기서, 제2 전극(19)의 평면 모양은 다양하게 변형될 수 있다.
그러면, 이러한 구조의 발광 다이오드를 제조하는 방법을 설명한다.
먼저, 사파이어(Sapphire, Al2O3) 기판(17) 위에 금속유기화학증착법 (MOCVD), 액상에피텍셜법(LPE), 분자빔에피텍셜법(MBE), 증기액상증착법(VPE) 등을 사용하여 버퍼층(16), n형 접촉층(15), n형 클래드층(143), 발광층(142), p형 클래드층(141) 및 p형 접촉층(13)을 차례로 적층한다.
다음, p형 접촉층(13) 위에 제1 반사 및 오믹층(11)을 형성하고, 제1 반사 및 오믹층(11) 위에 제1 전극(12)을 형성한다. 여기서, Rh/Au/Pt/Au 같은 제1 반사 및 오믹층(11)과 제1 전극(12)은 전자빔(E-Beam) 증착, 열 증착(Thermal Evaporation), 스퍼터링(Sputtering) 등을 하나 이상 사용하여 형성한다. 제1 전극(12)을 증착한 후에는 질소 분위기의 퍼니스(furnace)에서 300℃ 내지 600℃ 사이의 온도(바람직하게는 400℃ 내지 500℃ 정도)로 열처리하여 제1 전극(12)과 제1 반사 및 오믹층(11) 사이에 오믹 접촉을 형성함으로써 반도체층과의 접촉 저항을 낮춰준다.
이어서, 제1 전극(12) 면에 사파이어 기판 등의 절연 기판, Si, GaAs, InP, InAs 등의 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막 기판 중의 어느 하나를 보조 기판(도시하지 않음)으로 부착한다. 보조 기판의 부착은 이후 분리가 용이하도록 접착제로 왁스를 사용하는 것이 바람직하고, 때에 따라서는 융해 온도가 낮은 Au, Au/Sn, Pd/In과 같은 유테틱(eutectic) 금속을 접착층으로 사용할 수도 있다. 이 때, 부착된 기판은 칩을 구성하는 일부가 되므로 제거하지 않는다. 이 때, 사파이어 기판(17)은 거의 전부 또는 일부를 에칭하여 버퍼층이 노출되도록 제거하게 된다.
만약 사파이어 기판(17)을 모두 제거하는 경우에는 보조 기판을 제거하지 않고 칩의 지지체 및 전류 흐름의 통로로서 사용한다. 이 경우에는 보조 기판이 전기를 통할 수 있어야 하므로 Si, GaAs, InP, InAs 등의 p형이 도핑된 반도체 기판, ITO, ZrB, ZnO 등의 전도성 도전막 , CuW, Mo, Au, Al, Au 등의 금속 중의 어느 하나 이상을 포함하여 형성하고, 기판 접착시 Au, AuSn, InPd 같은 유테틱 금속을 이용하여 견고하게 접착한다. 이때, 접착은 300℃rms 정도의 온도에서 3MP(mega pascal)의 압력으로 3~20분간 진행한다.
다음, 습식 또는 건식 식각시에 반도체 표면을 보호하기 위하여 SiNx, SiO2 같은 보호막을 1um 증착한 후, 사파이어 기판(17)을 랩핑(lapping)하여 깎아 내고, 랩핑된 면을 경면 연마하여 매끄럽게 만든다. 여기서 사파이어 기판(17)의 랩핑은 CMP(chemical mechanical polishing), ICP/RIE 건식 식각, 알루미나(Al2O3) 가루를 이용한 기계적 연마 또는 황산(H2SO4), 인산(H3PO4) 및 알루에치(Aluetch: 4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 하는 습식 식각에 의하여 진행한다.
이 때, 사파이어 기판(17)의 두께는 가능한 한 얇게 하는 것이 좋으나 너무 얇으면 기판(17)이 휠 염려가 있고 취급하기가 어려우므로 약 40um~300um(바람직하게는 50um~70um) 정도로 하는 것이 바람직하다. 또, 경면 연마된 사파이어 기판(17) 표면의 거칠기는 1um 이하가 되도록 하여야 한다. 이는 사파이어 기판(17) 표면의 거칠기가 사파이어 기판(17) 및 버퍼층(16) 식각시에 n형 접촉층(15)에 그대로 전달되어 발광 다이오드의 층 구조가 손상될 수 있기 때문이다.
경면 연마후 사파이어 기판(17) 표면에 SiNx, SiO2 등의 보호막 증착하고 사진 식각하여 요철을 형성하기 위한 식각 마스크를 형성한 후 사파이어 기판(17)을 식각하여 요철을 형성한다. 이 때, 비아(via)가 형성될 부분에는 보호막을 남겨 이후 사파이어 기판(17)을 식각할 때 비아(via)부의 경면이 보호되도록 한다.
요철 형성이 끝난 대상물은 사파이어 표면에 있는 보호막을 제거하고 보조 기판을 분리한 후 제1 전극(12) 표면과 사파이어 기판(17) 표면에 각각 산화 규소를 증착하거나 에폭시 또는 BCB(Benzo Cyclo Butin)를 도포하여 보호막을 형성하고, 보조 기판을 다시 부착한다.
이어서, 사파이어 기판(17) 표면에 형성되어 있는 보호막을 사진 식각하여 비아(via)가 형성될 사파이어 기판(17)의 부분을 노출한다. 이 때, 보호막의 식각은 RIE(Reactive Ion Etching)을 이용하거나 BOE(buffer oxide echant) 용액을 사용하여 진행한다.
사파이어 기초 기판(17)의 습식식각 특성을 활용하여 비아 형성 시에 소자의 스크라이빙 라인(scribing line) 또는 벽개(cleve) 라인을 형성시킬 수 있다. 즉 사이이어 기판은 습식 식각에서 방향성을 갖게 된다. 도시의 예로 제시하지는 않았지만 대부분 질화물계 반도체 박막 성장시 사용되는 사파이어 기초 기판은 (0001)면이며 습식 식각을 하면 식각면은 바닥면을 기준으로 40도 정도의 경사면을 갖게 된다. 이러한 현상은 (0001)면과 식각된 파셋면(etched facet)이 식각 속도가 다르기 때문이다. 다시 말하면 식각 깊이는 선폭 또는 오픈된 면적에 따라 다르고 특히, 일정한 깊이까지 식각하면 식각된 단면은 뾰족한 삼각형 형태 (V-grooved shaped)를 갖게 되어 그 어떤 다이아 몬드 펜으로 스크라이빙 라인을 형성했을 때보다 깨끗하게 만들 수 있다. 스크라빙 라인은 1um 선폭을 갖으면 충분하고 비아 식각하는 동안에 일정 깊이에서 식각이 정지되어 자동으로 스크라이빙 라인이 형성 되므로 추가 공정없이 기판(17)을 개별 칩으로 분리하기 위한 스크라이빙 라인을 형성할 수 있다. 본 발명에서 제시한 방법은 습식 또는 건식 방법을 하나 이상 조합한 방법으로 소자를 분리할 장소에 미세한 스크라이빙 라인을 형성시켜 줌으로서 용이하게 소자를 분리 할 수 있을 뿐만 아니라, 절단된 면을 깨끗한 경면을 만들 수 있다.
다음, 사파이어 기판(17)을 ICP/RIE 또는 RIE 하여 비아(via)를 소정 깊이까지 형성하고, 이어서 황산(H2SO4), 인산(H3PO4) 및 알루에치(Aluetch: 4H3PO4+4CH3COOH+HNO3+H2O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액에 담가 사파이어 기판(17)을 식각하여 비아(via)를 완성한다. 이와 같이, 건식과 습식을 함께 적용하는 것은 비아의 수평 단면적 비가 지나치게 증가하는 것을 방지하기 위한 것이다. 즉, 건식 식각으로 비아의 소정 깊이까지 수평 단면적을 거의 일정하게 유지하고, 그 아래에서는 비아의 측면이 일정한 경사를 이루도록 습식 식각하는 것이다. 바람직하게는 비아 바닥과 비아 위의 단면적 비가 0.9 정도가 되는 것이 바람직하지만 소자를 제작함에 있어서는 단면적비가 그 반대인 경우도 가능하다.
다음, ICP/RIE 또는 RIE 기술을 사용하여 버퍼층(16)을 건식 식각하여 n형 접촉층(15)을 노출하는 비아(via)를 형성한다.
이 때, 사파이어 기판(17)의 습식 식각은 다음과 같은 방법으로 진행한다.
식각 용액에 의한 사파이어 기판(17)의 식각 속도를 측정하여 사파이어 기판(17)의 120%에 해당하는 두께의 사파이어를 식각할 수 있는 시간동안 식각 용액에 담가둔다. 여기서 사용되는 식각 용액은 버퍼층(16)에 대하여는 사파이어 기판(17)에 비하여 1/10 이하의 식각 속도를 나타낸다. 즉, 사파이어 기판(17)에 대한 버퍼층(16)의 식각 선택비가 10 이상이다. 따라서 사파이어 기판(17)을 완전히 식각하고도 남을 시간동안 식각을 진행하더라도 버퍼층(16)의 식각 속도가 느리기 때문에 그 하부의 층의 손상될 염려는 없다. 한편, 식각 용액의 온도는 30℃ 이상으로 유지하는 것이 식각 시간 단축을 위하여 바람직하다. 식각 용액의 온도를 30℃ 이상으로 유지하기 위한 가열은 히터 위에 용액을 올려놓거나 히터를 직접 용액에 접촉하도록 하는 직접 가열 방식과 광흡수를 이용한 간접 가열 방식으로 할 수 있다.
사파이어 기판(17)의 식각에는 ICP/RIE 기술을 사용할 수도 있다. 사파이어 기판(17)을 빠르게 식각하기 위하여는 ICP와 RIE 파워를 가능한 한 높이는 것이 좋지만 에피층을 손상시킬 수 있기 때문에 주의가 필요하다.
도 5는 습식 식각 방법으로 사파이어 기판에 특정한 패턴을 형성한 후 습식 식각 방법으로 사파이어 기판을 식각한 후의 사파이어 기판 표면 사진이다.
도 5를 보면, 식각된 경사면과 기판(17) 표면이 아주 깨끗한 것을 알 수 있다. 사파이어 기판(17)은 20분 동안에 22.4um 식각 되어 1.1um/min의 식각 속도를 나타냈다. 이러한 식각 속도는 괄목할 만한 결과이고 양산성을 고려해 보더라도 전혀 문제가 없을 것으로 판단되며, 습식 식각은 장비의 생산성에 제약을 받지 않으므로 대량 생산 측면에서 그 어떤 방법보다 많은 장점이 있다고 할 수 있다. 본 발명을 양산에 적용했을 경우에 중요한 요소는 사파이어 기판(17)과 질화물계 반도 체인 버퍼층(16)과의 식각 선택비를 높일 수 있는 공정 조건을 확보하는 것이며, 특히 버퍼층(16)을 사파이어 식각 정지층 (etch stop layer)으로 활용하는 것이 효과적이다. 버퍼층(16)으로는 Inx(GayAl1-y)N (x>=0, y>=0) 계열을 사용할 수 있으며, 바람직하게는 Al의 조성비를 증가시키는 것이 효과적이다.
그러나 필요에 따라서는 사파이어 기판(17)에 버퍼층(16)을 형성하기 이전에 비아가 형성될 사파이어 기판(17)의 부분에만 국지적으로 SiO2나 SiNx 등의 보호막을 형성하여 식각 정지층을 별도로 형성할 수도 있다.
도 6은 ICP/RIE 건식 식각에 의한 사파이어와 GaN의 식각 속도를 나타내는 그래프이다.
도 6에서도 볼 수 있는 바와 같이, 사파이어 및 질화물계 반도체는 ICP 및 RIE 파워를 증가시킴에 따라 식각 속도가 증가하고 있지만, 사파이어와 질화물계 반도체 사이의 식각비는 감소하고 있다는 것을 알 수 있다. 이러한 결과는 건식 식각 기술인 ICP/RIE 기술로 사파이어 기판(17)을 식각할 경우, 질화물계 반도체로 이루어진 버퍼층(16)에서 식각을 정지하기 어렵다는 것을 나타내며, 버퍼층(16)에서 식각을 멈추기 위해서는 광학적 분석 방법 또는 잔류 가스 분석 방법 같은 기술을 활용해야만 한다. 설사 이러한 분석 기술을 사용한다 할지라도 성공 할 확률은 낮다고 하겠다. 그러나 습식 식각 방법에서는 버퍼층(16)을 식각 정지층으로 사용하여 대량 생산에 필수 요건인 공정 마진을 확보할 수 있다.
도 7은 황산과 인산을 혼합 용액으로 사파이어와 GaN을 습식 식각할 경우의 식각 속도를 나타내는 그래프이다.
도 7에서 볼 수 있는 바와 같이, 황산과 인산을 혼합한 용액의 질화물계 반도체에 대한 사파이어의 식각 선택비는 50 이상이 될 수 있다. 이러한 결과는 사파이어 기판(17)의 식각 정지층으로 버퍼층(16)를 효과적으로 활용 할 수 있음을 의미하며, 100℃의 고온에서도 20 이상의 식각 선택비를 얻을 수 있었다. 특히 사파이어의 식각 속도는 특정 온도에서 1um/min 이상 되므로 생산 비용, 생산성, 공정 안정화를 고려해 볼 때 본 발명에서 제시한 방법은 기존의 그 어떤 방법보다 아주 유리하다는 것을 알 수 있다.
그러나 습식 식각 기술만으로는 수직 전극형 발광 다이오드를 안정하게 만드는 것은 한계가 있어 보인다. 도 7이 보여주는 바와 같이, 사파이어 기판(17)을 황산과 인산 혼합 용액으로 식각할 경우 질화물계 반도체는 거의 식각되지 않기 때문에 습식 식각만으로 버퍼층(16)까지 균일하게 식각하는 것은 쉽지 않다. 따라서 도핑되지 않은 질화물계 반도체 버퍼층(16)을 균일하게 식각하여 안정하게 질화물계 반도체 n형 접촉층(15)에서 식각을 정지하기 위한 공정기술로 ICP/RIE 또는 RIE같은 건식 식각 기술을 효과적으로 활용하는 것이 바람직하다. 즉, 사파이어 기판(17)을 제거하여 수직 전극형 질화물계 반도체 발광소자를 제작하기 위한 방법으로 습식 식각 기술과 건식 식각 기술을 혼합하여 사용함으로써 보다 안정적이고 균일하게 사파이어 기판을 제거하고 질화물계 반도체 버퍼층(16)을 식각하여 균일하게 n형 접촉층(15)을 노출시킴으로서 제2 전극(19)을 보다 안정하게 형성시킬 수 있다.
도 8은 사파이어 기판을 습식 식각 방법으로 제거한 후의 버퍼층의 표면 사진이다.
도 8에서 볼 수 있는 바와 같이, 사파이어 기판(17)이 제거된 후에도 응력에 의한 박막의 깨짐이나 손상을 거의 발견 할 수 없었고 표면도 아주 깨끗하다는 것을 알 수 있었다.
도 9는 사파이어 기판을 습식 식각 방법으로 제거한 후의 질화물계 반도체층의 전압-전류 특성 곡선이다.
도 9에서 볼 수 있는 바와 같이, 사파이어 기판(17)이 제거되기 전에는 전류가 흐르지 않는 다는 것을 알 수 있고, 사파이어 기판(17)이 제거된 후에는 1V에서 1pA가 흐르지만, ICP/RIE 또는 RIE 기술로 질화물계 반도체 버퍼층(16)을 제거 한 후에는 전류가 40pA로 급격히 증가했다는 것을 알 수 있다. 이 때, ICP/RIE 또는 RIE 의 식각 가스로는 BCL3, Cl2, HBr, Ar 중의 어느 하나 또는 이들의 혼합 가스 사용한다.
이러한 결과로 미루어 볼 때 습식 및 건식 식각 기술은 사파이어 기판(17)과 질화물계 반도체 버퍼층(16)을 효과적으로 식각하여 n형 질화물계 반도체 접촉층(15)을 노출시킨다는 것을 알 수 있다. 이러한 특성은 각 공정 단계마다 프로브(probe station)를 이용하여 노출 표면의 전기적 특성을 측정함으로서 효과적으로 식각 과정을 모니터링 할 수 있음을 보여주는 아주 중요한 결과이다.
다음, 사파이어 기판(17) 위에 광 반사성이 우수하고 오믹 접촉을 형성할 수 있는 도전 물질로 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ti/Al, Ag 중의 어느 하나 또는 이들 금속의 합금 등을 증착하고 사진 식각하여 제2 반사 및 오믹층(18)과 제2 전극(19)을 형성한다. 제2 전극(19)을 증착한 후에는 질소 분위기의 퍼니스(furnace)에서 300℃ 내지 600℃ 사이의 온도(바람직하게는 400℃ 내지 500℃ 정도)로 열처리하여 제2 전극(19)과 제1 반사 및 오믹층(18) 사이에 오믹 접촉을 형성함으로써 반도체층과의 접촉 저항을 낮춰준다.
본 발명에서는 이면 연마와 건식 또는 습식 식각을 이용하여 사파이어 기판을 제거하기 때문에 생산성이 크게 향상되며, 레이저 리프트 오프 방식의 경우에 에피층이 받을 수 있는 열 손상을 방지할 수 있다. 또한 사파이어 기판과 질화물반도체 간에 식각 선택비를 활용함으로서 공정의 재현성을 용이하게 향상시킬 수 있으며, 표준화된 공정이 가능하여 대량생산이 용이해진다.
도 10은 본 발명의 제3 실시예에 따른 수직형 전극 구조의 발광 다이오드의 단면도로서 기초 기판으로부터 광을 추출하는 실시예에 대한 단면도이고, 도 11은 본 발명의 제3 실시예에 따른 수직형 전극 구조의 발광 다이오드 칩의 단면도이며, 도 12는 본 발명의 제3 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 사파이어 기판 쪽에서 바라본 평면도이다.
본 발명의 제3 실시예에서는 제2 전극(19)에 와이어(24)를 본딩할 때 가해지는 압력으로 인하여 질화물계 반도체 박막(15, 141, 142, 143, 11)이 손상되는 것을 방지하기 위하여 제2 반사 및 오믹층(18)과 제2 전극(19)을 비아(via) 외부까지 연장하여 사파이어 기판(17) 위에 패드를 형성한다. 제2 전극(19) 패드의 모양이 나 위치는 다양하게 변형될 수 있으며 앞서 도 4에 나타낸 것과 같은 모양도 적용할 수 있다.
한편, 사파이어 기판(17)의 표면에는 요철을 형성하여 발광되는 빛을 사파이어 기판(17)의 법선 방향으로 집중시킬 수 있다. 여기서, 요부와 철부의 단위 길이는 발광 다이오드가 내는 빛의 파장의 1/4n(n은 매질의 굴절률이다. 따라서, 철부의 경우 사파이어의 굴절률이고, 요부의 경우 공기의 굴절률이다.) 정도가 되도록 하여 광 결정(photonic crystal) 특성을 가지도록 하는 것이 바람직하다.
도 13은 본 발명의 제4 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도로서 기초 기판으로부터 광을 추출하는 실시예에 대한 단면도이다.
제4 실시예에서는 제2 반사 및 오믹층 대신에 ITO, ZrB, ZnO, InO, SnO 등의 투명 도전체를 오믹층(23)으로 형성하여 사파이어 기판(17)의 표면을 소정 면적 덮도록 하고, 제2 전극(19)은 비아(via) 주변에만 좁게 형성한다. 이는 불투명막인 제2 전극(19)이 가리는 면적을 가능한 한 좁혀 광의 출구를 넓혀 주기 위함이다. 와이어는 오믹층(23)과 제2 전극(19)에 걸쳐 본딩할 수 있다. 와이어 본딩할 면적을 확보하기 위하여 오믹층(23)은 사파이어 기판(17) 표면을 일정 면적 이상 덮도록 한다.
도 14는 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도로서 질화물계 반도체 표면으로부터 추출하기 위한 실시예의 단면도이고, 도 15는 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이 오드 칩의 단면도이며, 도 16은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 제1 전극 측에서 바라본 평면도이다.
본 발명의 제5 실시예에 따른 발광 다이오드의 칩은 다음과 같은 구조를 갖는다.
제1 전극(25)은 NiO, NiAu, Ti, Ni, Au, Pd, Rh, Pt, Al, Cr 중의 어느 하나로 이루어지거나 이들 중의 둘 이상을 포함하는 합금을 증착한 금속으로 이루어져 있으며, 투명 도전체 특성을 갖도록 얇게 증착할 수도 있고, 산소 분위기에서 열처리할 수도 있다. NiO 또는 NiAu를 쓰는 경우에는 거의 전면에 얇게 증착하고 100℃ 이상의 온도로 열처리함으로써 투명 도전체 특성을 갖는 오믹(ohmic) 박막을 얻을 수 있다. 또한, 제1 전극(25)이 ITO, ZrB, ZnO, InO, SnO, Inx(GayAl1-y)N 등의 투명한 도전 물질로 형성될 수 있다.
여기서, 경우에 따라서는 제1 전극(25)을 지지체로 활용하고 사파이어 기판(17)을 모두 제거할 수도 있다. 특히, Inx(GayAl1-y)N을 제1 전극(25)으로 사용하는 경우에는 VPE(vapor phase epitacsy) 방법으로 Inx(GayAl1-y)N층을 10um~200um(바람직하게는 50um 이상)으로 형성하여 사파이어 기판(17) 대신하여 지지체 역할을 하도록 할 수 있다. 이 때, 사파이어 기판(17)을 얇게 남기는 것도 가능하다.
제1 전극(25) 위에는 와이어(24)를 본딩하기 위한 제1 전극 패드(26)가 형성되어 있다. 이 때 제1 전극 패드(26)가 위치하는 부분의 제1 전극(25)에는 관통구가 형성되어 있고, 관통구 내에는 SiNx, SiO2, ZrO 등의 절연막(27)이 형성되어 있 다. 따라서 제1 전극 패드(26)의 바로 아래 부분은 p형 접촉층(13)과 절연되어 있다. 이는 전류가 제1 전극 패드(26) 바로 아래로 집중하는 것을 방지하기 위한 것이다.
한편, 제1 전극 패드(26) 하부에 위치하는 제1 전극(25)의 관통구는 형성하지 않을 수도 있다. 관통구를 형성하지 않는 경우에는 숏키 특성을 갖는 Al, Cr, Ti 등의 금속을 이용하여 제1 전극 패드(26)를 형성함으로써 전류가 제1 전극 패드(26) 바로 아래로 집중하는 것을 방지하기 위한 것이다.
또, 제1 전극 패드(26)는 비아(via)와 중첩하지 않는 위치에 형성하는 것이 바람직하다. 이는 와이어(24) 본딩시에 질화물계 반도체 박막이 손상되는 것을 방지하기 위함이다.
앞서의 제1 내지 제4 실시예에서는 형성하였던 제1 반사 및 오믹층(11)은 생략되었다. 투명 도전체로 이루어진 제1 전극(25)이 p형 접촉층(13)과 오믹 접촉을 형성하기 때문이다.
사파이어 기판(17)의 아래 면에는 제2 반사 및 오믹층(18)과 제2 전극(19)이 비아(via) 내부를 포함하여 사파이어 기판(17) 전면에 형성되어 있다. 제2 반사 및 오믹층(18)과 제2 전극(19)은 분리되지 않은 단일층으로 형성될 수도 있고 3중층 이상으로 형성될 수도 있다. 제2 반사 및 오믹층(18)과 제2 전극(19)으로는 Al, Ti/Al, Ti/Al/Au, Rh/Au, Pd/Au, Al/Pt/Au 등이 사용될 수 있다.
제1 전극(19)은 칩이 리드 프레임(20)이나 PCB 등에 실장되었을 때 열방출 효율을 좋게 하게 위하여 두껍게 형성할 수 있으며, 바람직하게는 Au, Cu, Ni, Al 등을 전기 도금하여 형성할 수 있다.
이러한 구조의 발광 다이오드 칩을 제조하는 방법은 앞서 설명한 제1 실시예에 따른 방법과 거의 유사하다. 다만, 제1 전극(25)을 투명 도전 물질로 형성하고, 마지막 단계에서 제1 전극(25)을 사진 식각하여 p형 접촉층의 일부를 노출시키고, 제1 전극 패드(26)를 형성하는 단계가 더 들어가는 것이 차이점이다.
도 17은 본 발명의 제6 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이고, 도 18은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 제1 전극 측에서 바라본 평면도이다.
제6 실시예에서는 제1 전극(28)을 오믹 금속을 이용하여 형성하고, 빛이 통과할 수 있도록 망상 구조로 p형 접촉층(18) 위에 바로 형성한 것과, 사파이어 기판(17)의 바닥면 모서리가 식각되어 모따기되어 있다는 것이 제5 실시예와 구별되는 특징이다. 그리고 제1 전극 패드(29)가 제1 전극(28) 위에 형성되어 있다..
이러한 구조에서는 사파이어 기판(17)의 바닥면 모서리가 모따기되어 있기 때문에 반사 및 오믹층(18)이 모따기된 면을 따라 굽어져 있다. 이러한 형태는 하부 측면으로 새는 빛을 반사하여 제1 전극(28)쪽 면으로 방출되도록 하는데 효과적이다. 이러한 모따기된 모서리는 제2 전극(19)과 오믹층(18)이 빛을 투과시키는 경우에도 빛이 칩의 측면으로 출사하는데 도움이 된다. 칩의 측면으로 출사한 빛은 리드 프레임에 반사되어 상방향으로 방출된다.
한편, 사파이어 기판(17)에 모따기를 형성하는 방법은 비아 형성을 위한 식각시에 개별 칩간 경계 부분도 함께 식각하는 것이다. 이 때, 칩간 경계 부분에서 는 비아가 형성될 부분에 비하여 식각 마스크로 사용되는 보호막의 개구 폭을 더 좁게 하여 사파이어 기판(17)이 칩별로 분리되지 않도록 한다.
본 발명은 470nm의 파장을 갖는 파란색 계열의 질화물계 발광소자 뿐만 아니라, 사파이어 기초 기판 위에 성장된 Inx(GayAl1-y)N 계열의 모든 질화물계 반도체에 적용 할 수 있으며, 특히 본 발명으로 질화물계 발광소자를 제작하는 경우, 버퍼층으로 사용된 GaN층을 제거할 수 있기 때문에 GaN 밴드갭 파장인 365nm 이하의 자외선 영역의 빛을 발광하는 소자에 대하여 대단히 유용하게 활용할 수 있다. 신뢰성 및 휘도 향상, 소자의 크기를 줄여 생산성 및 소자의 성능을 향상 시켜 고휘도/고성능 질화물 반도체 발광소자 제작을 가능하게 하는 LED 조명 분야의 핵심 기술이다.
본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.
이상과 같이, 본 발명의 실시예에 따른 발광 다이오드에서는 두 전극을 칩의 상하 양면에 별도로 형성하므로 칩의 면적이 줄어든다. 따라서 웨이퍼 당 칩 생산량을 향상할 수 있다. 또한 사파이어 기판에 비아(via)를 형성하고 금속으로 제2 전극을 형성하므로 제2 전극을 통하여 열 방출과 정전기 방출이 효율적으로 이루어지는 수직 전극형 질화물계 반도체 발광 다이오드를 용이하게 제작할 수 있다는 장 점이 있다. 아울러, 전류가 칩의 면적 전체를 통하여 균일하게 흐르므로 대전류에서도 구동이 가능하다. 따라서 단일 소자에서 높은 광출력을 얻을 수 있다.
또, 본 발명에서는 이면 연마와 건식 또는 습식 식각을 이용하여 사파이어 기판을 제거하기 때문에 생산성이 크게 향상되며, 레이저 리프트 오프 방식의 경우에 에피층이 받을 수 있는 열 손상을 방지할 수 있다. 또한 사파이어 기판과 질화물반도체 간에 식각 선택비를 이용함으로서 공정의 재현성을 용이하게 향상시킬 수 있으며, 표준화된 공정이 가능하여 대량 생산이 용이하다.

Claims (6)

  1. 질화물계 반도체 박막이 성장된 사파이어 기판을 준비하는 단계,
    상기 사파이어 기판을 황산(H2SO4), 인산(H3PO4) 및 알루에치 (4H3PO4+4CH3COOH+HNO3+H2O)를 포함하는 혼합 용액에 담가 습식 식각하는 단계를 포함하는 사파이어 기판의 식각 방법.
  2. 제1항에서,
    상기 사파이어 기판을 ICP/RIE 기술과 RIE 기술 중 적어도 어느 한 방법으로 건식 식각하는 단계를 더 포함하는 사파이어 기판의 식각 방법.
  3. 제2항에서,
    상기 건식 식각하는 단계가 상기 습식 식각하는 단계보다 선행하는 사파이어 기판의 식각 방법.
  4. 제1항에서,
    상기 질화물계 반도체 박막은 버퍼층을 포함하고, 상기 사파이어 기판의 습식 식각은 상기 버퍼층을 식각 정지층으로 하여 진행하는 사파이어 기판의 식각 방법.
  5. 제4항에서,
    상기 버퍼층은 Inx(GayAl1-y)N으로 이루어지는 사파이어 기판의 식각 방법.
  6. 제1항에서,
    상기 사파이어 기판을 습식 식각하는 단계 이전에 상기 사파이어 기판에 산화 규소막을 형성하고 사진 식각하여 비아가 형성될 사파이어 기판의 부분을 노출하는 단계를 더 포함하는 사파이어 기판의 식각 방법.
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