KR100629210B1 - 수직형 발광 다이오드 및 그 제조 방법 - Google Patents

Abstract

상하로 관통되도록 형성되는 제1 비아홀을 포함하는 사파이어 기초기판, 상기 기초기판 상에 형성되는 복수개의 질화물계 반도체층, 상기 사파이어 기초기판의 제1 비아홀을 통해 드러나는 상기 질화물계 반도체층 노출면에 형성되는 제1 전극, 상기 질화물계 반도체층 상에 형성되는 오믹전극층, 상기 오믹전극층 상에 형성되고, 상기 오믹전극층의 일부가 노출되도록 형성되는 제2 비아홀을 포함하는 제1 산화막층, 상기 제2 비아홀을 통해 상기 오믹전극층과 연결되도록 상기 제1 산화막층 상에 형성되는 제1 유테틱 금속층 및 일면에 제2 전극이 형성되며, 타면에 상기 제1 유테틱 금속층과 접착되는 제2 유테틱 금속층이 형성되는 리셉터 기판을 포함하는 수직형 발광 다이오드를 마련한다.

발광 다이오드, 수직형 전극구조, 산화막, 사파이어, 비아홀, 질화물계 반도체

Description

수직형 발광 다이오드 및 그 제조 방법{light emitting diode with vertical electrode and manufacturing method of the same}

도 1은 ICP/RIE 건식식각에 의한 사파이어와 GaN의 식각속도를 나타내는 그래프이다.

도2는 본 발명의 제 1 실시예에 따른 수직형 발광 다이오드의 단면과 평면을 도시한 도면이다.

도3은 황산과 인산의 혼합 용액으로 사파이어와 GaN을 습식식각할 경우의 식각속도를 나타내는 그래프이다.

도4는 황산과 인산의 혼합 용액의 온도에 따른 사파이어와 GaN의 식각속도를 나타내는 그래프이다.

도5는 습식 식각 방법으로 사파이어 기판에 특정한 패턴을 형성한 후 습식 식각 방법으로 사파이어 기판을 식각한 후의 사파이어 기판 표면 사진이다.

도6은 사파이어 기판을 습식식각 방법으로 제거한 후의 버퍼층의 표면 사진이다.

도7a 내지 도 7j는 본 발명의 제 2 실시예에 따른 수직형 발광다이오드의 중간 제조과정을 도시한 도면이다.

도8은 본 발명의 제 3실시예에 따른 수직형 발광다이오드의 단면과 평면을 도시한 도면이다.

도9는 본 발명의 제 4실시예에 따른 수직형 발광다이오드의 단면과 평면을 도시한 도면이다.

도10은 본 발명의 제 5실시예에 따른 수직형 발광다이오드의 단면과 평면을 도시한 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

11 사파이어 기초기판

12 버퍼층

13 제 1 오믹 접촉층

14 제 1 클래딩층

15 발광층

16 제 2 클래딩층

17 제 2 오믹 접촉층

18 제 2 산화막

19 오믹전극

20 제 1 산화막

21 제 1 유테틱 금속

22 제 2 유테틱 금속

23 리셉터 기판

24 제 1 비아홀

25 제 1전극

26 제 2전극

27 제 2 비아홀

28 투명전극

31 다이싱 또는 벽개선

본 발명은 수직형 전극구조를 갖는 발광 다이오드 및 그 제조 방법에 관한 것이다.

발광 다이오드는 일정한 크기의 정 방향 전류가 흐르면 빛을 발생하는 광 다이오드의 일종이다. 발광 다이오드는 인듐인(InP), 갈륨비소(GaAs), 갈륨인(GaP) 등의 화합물 반도체를 p-i-n 접합한 구조를 이용하여 적색 또는 녹색을 내는 발광 다이오드가 있으며, 또한 청색 및 자외선 광을 발생하는 발광 다이오드가 개발되어 표시장치, 광원용 장치, 환경 응용 장치에 널리 이용되고 있다. 근래 들어서는 적, 녹, 청색의 3칩을 이용하거나 형광체를 이용하여 백색을 내는 색변환 발광 다이오드가 개발되어 조명장치로도 그 응용 범위가 넓어지고 있다.

이러한 발광 다이오드에서 박막구조로서 질화물 계열을 발광 물질로 사용하는 경우에는 에피택셜 성장시 결정 결함이 발생을 줄이기 위하여 격자정수 및 결정 구조가 유사한 사파이어를 기초기판으로 사용한다.

그런데 사파이어는 절연체이기 때문에 제 1전극과 제 2전극을 모두 에피층의 성장면 위에 형성할 수밖에 없었다. 이와 같이 두 전극을 모두 같은 면에 형성하게 되면 와이어 본딩에 필요한 전극의 면적을 확보하여야 하므로 발광 다이오드의 칩 면적도 일정 크기 이상이 되어 웨이퍼 당 칩 생산량의 향상에 장애가 되고, 절연체를 기판으로 사용하기 때문에 외부로부터 유입되는 정전기를 방출하기가 어려워 정전기로 인한 소자 불량을 유발한다. 이는 소자의 신뢰성을 저하시키고 제너다이오드를 결합해야하는 등의 패키지 공정에 있어서 여러 가지 제약을 가져온다.

또, 사파이어는 열전도도가 낮아 발광 다이오드 구동 중에 발생하는 열을 외부로 방출하는데 어려움이 있어서 고출력을 위한 대 전류를 인가하는데도 한계가 있다.

특히, 발광다이오드는 사파이어 기판을 습식 또는 건식식각하여 제조하므로 사파이어 식각 중에 질화물 반도체 층 및 전극이 손상되지 말아야 하며 칩 성능에 영향을 미치지 말아야 한다.

도 1는 ICP/RIE 건식 식각에 의한 사파이어와 GaN의 식각 속도를 나타내는 그래프이다. 도 1에서와 같이, 100sccm의 BCl3, 1800W의 인덕트 파워 (Inductive Power), 10mTorr의 챔버압력에서 실험한 결과, 사파이어 및 질화물계 반도체는 ICP 및 RIE 파워를 증가시킴에 따라 식각 속도가 증가하고 있지만, 사파이어와 질화물계 반도체 사이의 식각비(Al₂O₃ 식각속도 vs. GaN 식각속도)는 감소하고 있다는 것을 알 수 있다. 이러한 결과는 건식 식각 기술인 ICP/RIE 기술로 사파이어 기판(11)을 식각할 경우, 질화물계 반도체로 이루어진 버퍼층(12)에서 식각을 정지하기 어렵다는 것을 나타내며, 버퍼층(12)에서 식각을 멈추기 위해서는 광학적 분석 방법 또는 잔류 가스 분석 방법 같은 기술을 활용해야만 한다. 설사 이러한 분석 기술을 사용한다 할지라도 성공 할 확률은 낮다고 하겠다.

또한 반도체 소자를 분리하는데 일반적으로 사용하는 다이싱 장비는 다이아몬드 블레이드(blade)를 사용하고 있는데 사파이어 기판을 절단하는 것은 다소 무리가 있고 생산성도 저하된다.

따라서, 수직형 전극구조를 갖는 발광다이오드 구조를 개발하기 위한 연구가 당 기술분야에서 계속되고 있다.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 사파이어 기판 식각기술을 이용한 수직형 전극 구조를 가지는 발광 다이오드 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명은, 특히 여러 단계의 공정을 수행하는데 유리하도록 리셉터기판을 사용하는 경우의 발광다이오드에 있어서, 새로운 사파이어 기초기판 및 내부 연결구조를 갖는 수직형 전극구조의 발광다이오드를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명에서는 다음과 같은 발광 다이오드를 제안한다.

먼저 본 발명은 a.사파이어 기초기판 상에 복수개의 질화물계 반도체층을 형성하는 단계; b.상기 질화물계 반도체층 상에 오믹전극층을 형성하는 단계; c.상기 오믹전극층 상에 제1 산화막층을 형성하고, 상기 제1 산화막층에 상기 오믹전극층이 노출되도록 비아홀을 형성하는 단계; d.상기 제1 산화막층의 비아홀을 통해 상기 오믹전극층과 전기적으로 연결되도록, 상기 제1 산화막층 상에 제1 유테틱 금속층을 형성하는 단계; e.리셉터 기판의 일측면에 제2 유테틱 금속층을 형성하는 단계; f.상기 제1 유테틱 금속층과 제2 유테틱 금속층을 접착시키는 단계; g.상기 사파이어 기초기판을 소정 두께로 가공한 후, 상기 질화물계 반도체층의 적어도 일부가 노출되도록 식각하는 단계; h.상기 노출된 질화물계 반도체층 상에 제1 전극을 형성하는 단계; 및 i.상기 리셉터 기판의 제2 유테틱 금속이 형성된 일측면과 대응하는 타측면에 제2 전극을 형성하는 단계;를 포함하는 수직형 발광다이오드 제조방법을 제공한다.

바람직하게는, 상기 a 단계는 상기 사파이어 기초기판 상에 버퍼층을 형성하고 상기 버퍼층 상에 복수개의 질화물계 반도체층을 형성하는 단계가 되며, 상기 g 단계는 상기 기초기판과 상기 버퍼층을 함께 식각하도록 하는 것을 특징으로 한다.

또한, 바람직하게는 a1. 상기 질화물계 반도체층 상에 제2 산화막층을 형성하고, 상기 제2 산화막층을 식각하여 일부만 남기도록 하는 단계를 추가적으로 포함하며, 이때 상기 b 단계에서 상기 오믹전극층은 상기 질화물계 반도체층 및 상기 제2 산화막층 상에 형성될 수 있다.

이때 상기 a1 단계에서 식각되어 남겨진 제2 산화막층은 상기 질화물계 반도체층의 사파이어 기초기판을 통해 노출되는 부분과 동일한 수직선 상에 형성되는 것이 바람직하며, 더욱 바람직하게는 상기 비아홀은 상기 제2 산화막층 및 상기 질화물계 반도체층의 노출부분과 동일한 수직선상에 형성되는 것이 더욱 바람직하다.

또한 바람직하게는, g1. 상기 사파이어 기초기판 상에 투명전극층을 형성하는 단계를 추가적으로 포함하며, 이때 상기 h 단계에서 상기 제 1전극은 상기 투명전극층 상에 형성되는 것을 특징으로 한다. 이때 상기 투명전극층은 ITO(Indium Tin Oxide), ZnB, ZnO, InO, SnO 중 어느 하나로 형성될 수 있다.

또한 바람직하게는, 상기 g 단계에서 상기 사파이어 기초기판을 식각하여 완전히 제거하는 것을 특징으로 한다.

바람직하게는, 상기 오믹전극층은 Pd, Rh, Ta, Ni, Cr, Au, Ti 중의 적어도 하나를 증착하는 것에 의해 형성되는 것을 특징으로 하며, 상기 제1 및 제2 유테틱 금속층은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 적어도 하나를 증착하는 것에 의해 형성된다.

또한 바람직하게는 상기 제1 유테틱 금속층 및 제2 유테틱 금속층은 200 내지 500 도씨의 온도에서 1 내지 6 MP 의 압력으로 1분 내지 40분간 접착하며, 상기 접착단계(f)는 Ar, He, Kr, Xe, Rn 중 어느 하나의 가스 분위기하에서 진행되는 것이 바람직하다.

또한 바람직하게는, 상기 g 단계에서 사파이어 기초기판의 식각은 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치(4H₃PO₄ +4CH₃COOH+HNO₃+H₂O) 중 적어도 하나를 포함하는 식각용액을 사용하여 습식식각 방식으로 수행될 수 있다. 또한 바람직하게는, 상기 g 단계에서 상기 질화물계 반도체층의 적어도 일부가 노출되도록 식각함과 동시에 식각을 통하여 상기 기초기판을 개별 칩별로 분리하기 위한 벽개라인을 동시에 형성하는 것을 특징으로 한다.

또한 본 발명은, 상하로 관통되도록 형성되는 제1 비아홀을 포함하는 사파이어 기초기판; 상기 기초기판 상에 형성되는 복수개의 질화물계 반도체층; 상기 사파이어 기초기판의 제1 비아홀을 통해 드러나는 상기 질화물계 반도체층 노출면에 형성되는 제1 전극; 상기 질화물계 반도체층 상에 형성되는 오믹전극층; 상기 오믹전극층 상에 형성되고, 상기 오믹전극층의 일부가 노출되도록 형성되는 제2 비아홀을 포함하는 제1 산화막층; 상기 제2 비아홀을 통해 상기 오믹전극층과 연결되도록 상기 제1 산화막층 상에 형성되는 제1 유테틱 금속층; 및 일면에 제2 전극이 형성되며, 타면에 상기 제1 유테틱 금속층과 접착되는 제2 유테틱 금속층이 형성되는 리셉터 기판;을 포함하는 수직형 발광 다이오드를 제공한다.

바람직하게는, 상기 질화물계 반도체층 중 상기 사파이어 기초기판 접촉면의 반대면 일부에는 제2 산화막층이 형성되고, 상기 오믹전극층은 상기 질화물계 반도체층 및 상기 제2 산화막층 상에 형성된다. 이때 상기 제2 산화막층은 상기 사파이어 기초기판 상에 형성되는 제 1 비아홀과 동일한 수직선상에 형성되는 것이 바람직하며, 또한 상기 제2 비아홀은 상기 제2 산화막층 및 상기 제1 비아홀과 동일한 수직선상에 형성되는 것이 더욱 바람직하다.

또한 바람직하게는, 상기 사파이어 기초기판과 질화물계 반도체층 사이에는 버퍼층이 형성되고, 상기 제1 비아홀은 상기 사파이어 기초기판 및 버퍼층에 걸쳐서 형성된다. 또한, 상기 사파이어 기초기판과 제 1 비아홀에 걸쳐서 투명전극층이 형성되고, 상기 제 1전극은 상기 투명전극층 상에 형성되는 것이 바람직하다. 이때 투명전극은 ITO, ZnB, ZnO, InO, SnO 중의 적어도 하나로 형성되는 것이 더욱 바람직하다.

또한, 상기 질화물계 반도체층은 In_x(Al_yGa_1-y)N 질화물계 반도체로 이루어져 있고, x와 y는 1≥x≥0, 1≥y≥0, x+y>0값을 가지는 것이 바람직하다. 이때, 상기 오믹 전극은 Pd, Rh, Ta, Ni, Cr, Au, Ti 중의 적어도 하나를 포함하며, 상기 제1 및 제2 유테틱 금속은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag중의 적어도 하나를 포함하는 것이 바람직하다.

바람직하게는, 상기 리셉터 기판은 Si, GaAs, InP, InAs 등의 도전형 반도체 기판, ITO, ZrB, ZnO 등의 전도성 도전막, CuW, Mo, Au, Al, Cu등의 금속 중의 적어도 하나를 포함하며, 상기 리셉터 기판은 p형 실리콘 기판을 사용하는 것을 특징으로 한다. 이때, 상기 제 2 유테틱 금속은 Ti, Au, Ni, Pt중 적어도 하나가 될 수 있다. 또한 바람직하게는, 제 1 전극은 Al, Pt, Ta, Ni, Cr, Au, Ti 중의 적어도 하나를 포함한다. 또한 바람직하게는, 상기 사파이어 기초기판에는 식각을 통하여 상기 기초기판을 개별 칩별로 분리하기 위한 벽개라인이 추가적으로 형성될 수 있 다.

이하 본 발명에 의한 수직형 발광 다이오드 및 그 제조방법에 대하여 상세하게 설명한다.

질화물 반도체층의 형성

430um 정도의 두께의 사파이어 기초기판 (Sapphire, Al₂O₃)위에 금속유기화학증착법(metal organic chemical vapor deposition; MOCVD)을 이용하여 In_x(Ga_yAl_1-y)N 질화물 반도체 층을 성장한다. 질화물계 반도체의 조성비는 1≥x≥0, 1≥y≥0, x+y>0 이다. 여기서 질화물계 반도체층은 금속유기화학증착법(metal organic chemical vapor deposition), 액상에피텍셜법(liquid phase epitaxy), 수소액상성장(hidride vapor phase epitaxy), 분자빔에피텍셜법(Molecular beam epitaxy), MOVPE(metal organic vapor phase epitaxy)로 성장하는 것도 가능하다.

성장하는 질화물 반도체 층은 제작하고자 하는 소자의 종류에 따라 단일층 또는 복수층으로 성장 할 수 있고, 도전성질을 갖도록 Si, Mg군 중 어느 하나 또는 복수의 원소를 불순물로 첨가 할 수 있다. n-형 질화물계 반도체층을 만들기 위해서는 Si를 첨가하고 p-형 질화물계 반도체 층을 만들기 위해서 Mg를 첨가하면 된다. 도핑농도는 제작하고자 하는 소자의 종류에 따라 다르며 10¹⁵/cm³내지 10²¹ /cm³ 정도로 도핑 할 수 있다.

따라서 도핑농도에 따라 질화물 반도체를 고저항체 또는 도전성으로 구분하 며 고저항체인 경우 접촉저항은 10³Ωcm² 이상, 도전성인 경우는 10^-1Ωcm ²이하가 되는 것이 바람직하다.

수직 전극형 발광다이오드를 제작하기 위하여 사파이어 기판(11)위에 버퍼층 (Buffer layer + undoped In_x(Al_yGa_1-y)N)(12), n형 도전형 접촉층(13), n형 클래드층(14), 발광층(15), p형 클래드층(16), p형 도전형 접촉층(17)의 In_x(Al_yGa_1-y )N 질화물계 반도체층을 성장했다. 즉, 각층(12, 13, 14, 15, 16, 17) 마다 AlGaN, INGaN, AlGaInN 등으로 형성할 수 있다. 특히 발광층(15)의 경우 In_x(Al_yGa_1-y )N의 장벽층과 In_x(Al_yGa_1-y)N의 우물층으로 이루어진 단일 양자 우물 구조 또는 다중 양자 우물 구조를 가질 수 있고, In, Ga, Al의 조성비를 조절함으로써 InN(~2.2eV) 밴드갭을 갖는 장파장에서부터 AlN(~6.4eV) 밴드갭을 갖는 단파장의 발광다이오드까지 자유롭게 제작할 수 있다.

도면에서 예시하지는 않았지만, 사파이어 기초 기판위에 10Å 두께정도의 SiO₂, SiN군 중 어느 하나 또는 이들 조합으로 미세구조(fine cluster)를 형성한 후 버퍼층을 포함하는 발광 다이오드를 성장할 수 있다. 이러한 SiN, 또는 SiO₂ 미세 구조는 사파이어 기초기판과 질화물 반도체층간의 응력을 최소화시켜, 질화물 반도체 막질을 개선시키며 습식식각을 이용한 사파이어 기판을 제거 할 때 습식식각의 정지층으로 활용되어 질 수 있다. 사파이어 기초기판을 덮는 SiN, 또는 SiO₂ 미세 구조의 면적 비(wafer coverage)는 90% 이하 이여야 한다. 그 이유는 SiN, 또는 SiO₂ 미세 구조가 사파이어 기판 전체를 덮었을 경우에는 질화물이 성장될 사파이어가 노출되지 않아 질화물계 반도체가 성장되지 않기 때문이며, 질화물계 반도체는 SiN 또는 SiO₂위에는 성장되지 않기 때문이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 수직형 전극 구조를 가지는 발광 다이오드의 바람직한 실시예를 상세하게 설명하면 다음과 같다.

실시예 1

도 2은 본 발명의 제 1실시예에 따른 수직형 전극 구조를 갖는 발광 다이오드의 단면 및 평면을 도시한 도면이다. 도 2 에서 보는 바와 같이 제1 실시예에서 제조된 발광다이오드의 특징을 요약하면 다음과 같다.

제1 실시예에서, 수직 전극형 다이오드는 제 2전극(26)이 형성되어 있는 리셉터 기판(23), 상기 리셉터 기판(23)위에 형성 되어 있는 제2 유테틱 금속(22), 제 1산화막층(20)위에 형성되어 있는 제1 유테틱 금속(21), 제 1유테틱 금속(21)과 제2 유테틱 금속(22)이 열 압착으로 접착되어 있으며, 제 1 유테틱 금속(21)은 제 1 산화막(20)의 제 2 비아홀(27)을 통하여 오믹전극(19)과 연결되며, 상기 오믹전극(19)위에 제 2오믹 접촉층(17), 제2 클레딩층(16), 발광층(15), 제1 클레딩층 (14), 제 1오믹 접촉층(13), 버퍼층(12) 및 제 1 전극(25)이 존재하며, 상기 제1 전극(25)은 사파이어 기판(11) 및 버퍼층(12)이 식각되어 형성된 제 1 비아홀을 통하여 제1 오믹 접촉층(13)과 전기적으로 연결(inter-connection)되어 있다.

여기서, 제 1 전극(25)은 사파이어 기초기판의 제 1 비아홀(via hole) 내부면의 일부를 덮고 있으며, 제 1비아홀을 관통하여 제1 오믹 접촉층(13)과 접촉하고 있고, 제 1비아홀(via hole)(24)을 일정 깊이까지 채우는 형태로 형성되어 있다.

여기서 제1 오믹 접촉층은 n형, 제2 오믹 접촉층은 p형이 될 수 있다. 제1 오믹전극은 보호막(20)으로 덮여 있고 오믹전극(19)과 제 1유테틱 금속(21)을 전기적으로 연결하기 위한 제 2비아홀(27)은 보호막(18)위에 존재하며, 사파이어가 식각되어 형성된 제 1비아홀(24)은 제 2비아 홀(27)과 엇갈린 선상에 존재하는 것이 바람직하다.

사파이어 기판(11) 위에 버퍼층(12) 및 n형 및 p형 도전형 접촉층(13, 17), n형, p형 클래딩 층(14, 16), 발광층(15)은 In_x(Al_yGa_1-y)N 질화물계 반도체로 이루어져 있고, x와 y는 1≥x≥0, 1≥y≥0, x+y>0 값을 가진다. n형 도전형 접촉층(13)은 Si 불순물이 10¹⁸ 이상의 농도로 도핑되어 1x10^-2Ωcm² 이하의 접촉저항을 가지며, p형 접촉층(17)은 Mg 불순물이 10¹⁹ 이상의 농도로 도핑되어 1x10^-2Ωcm² 이하의 접촉저항을 갖도록 했다.

질화물계 반도체 박막의 전체 두께는 사파이어 기판 제거시 응력에 의한 질화물 반도체의 깨짐을 최소화하기 위하여 1μm내지 20μm두께를 갖는 것이 바람직하고, 전류확산 및 식각 선택비를 개선시키기 위하여 n형 도전형 접촉층(13)은 2μm 이상 및 p형 접촉층(17)의 두께는 0.2μm이상 두껍게 하는 것이 바람직하다.

이후에 오믹 금속(19)을 증착하여 열처리하게 된다. 낮은 접촉저항과 광 반 사성이 우수한 도전 물질을 얻기 위하여 오믹금속(19)은 Pd, Rh, Pt, Ta, Ni, Cr, Au, Ti 중의 어느 하나 또는 이들 금속의 합금을 증착하여 외부 양자효율을 증가 시킬 수 있다. 열처라는 산소 또는 질소분위기 하에서 450℃ 내지 700℃의 온도에서 2분간 수행하였다.

열처리가 끝나면 PECVD(plasma enhanced chemical vapour deposition)으로 제 1산화막(20)을 증착하고 사진식각하여 제 2비아홀(27)을 형성한다 . 제 2비아홀은 제 1 유테틱 금속과 오믹전극을 전기적으로 연결해주는 역할을 하고 제 1산화막(20)은 사파이어 기판을 식각할 때 질화물 반도체층(12, 13, 14, 15, 16, 17)의 보호막으로 활용된다.

이어서 제 1 유테틱 금속(21)을 반도체 기판에 증착하고 제 2 유테틱 금속(22)을 리셉터 기판(23)에 증착한다. 제 1 및 제 2 유테틱 금속(21, 22)은 산화막과 리셉터기판 사이에 우수한 접착력을 얻기 위하여 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 어느 하나 또는 이들 금속의 합금 등을 증착함으로서 얻었고, 질소를 포함하는 분위기의 퍼니스(furnace)에서 300℃ 내지 700℃ 사이의 온도로 열처리하였다. 바람직하게는 400℃ 내지 600℃ 의 온도에서 열처리 한다.

발광 다이오드의 동작전압은 금속과 반도체층과 접촉저항에 큰 영향을 받으므로 제2 유테틱 금속(22)은 리셉터 기판(23)과 낮은 접촉 저항을 얻도록 오믹 접촉을 하도록 하였다.

제 2 유테틱 금속(22)은 리셉터 기판의 종류에 따라 다르며, p형 실리콘 기판(23)을 리셉터 기판으로 쓰는 경우에는 Ti, Au, Ni, Pt 중 어느 하나 이상의 조 합으로 하고 열처리하여 실리콘 기판과의 밀착성을 향상시켰다.

이후에 제 1 유테틱 금속과 제 2 유테틱 금속을 열압착하여 접착시켰다.

리셉터 기판은 지지체 및 전류 흐름의 통로가 되므로 전기를 통할 수 있도록 Si, GaAs, InP, InAs 등의 도전형 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 도전막, CuW, Mo, Au, Al, Cu등의 금속 중의 어느 하나 이상을 포함하여 형성하고, 기판 접착시 In, Pd, Sn, Au, Pt, Ti, Ge 중 어느 하나 이상의 조합으로 200℃ 내지 500℃ 의 온도에서 약 1MP 내지 6MP (Mega pascal)의 압력으로 1분 내지 40분간 접착하는 것이 바람직하다.

이러한 열 압착 공정에서 제 1,제 2 유테틱 금속(21, 22)이 산화되는 것을 방지하기 위하여 Ar, He, Kr, Xe, Rn 등의 가스 분위기에서 진행하여 반도체 박막과 금속과의 접촉저항을 낮출 수 있도록 하였다.

이어서 사파이어 기판(11)을 랩핑(lapping and polishing)하였다. 이 때, 사파이어 기판(11)의 두께는 식각공정 시간을 최소화시키기 위하여 가능한 한 얇게 하는 것이 좋으나 너무 얇으면 사파이어 기판(11)이 휠 염려가 있거나 취급하기가 어려우므로 바람직하게는 10μm~200μm 정도이다. 또, 사파이어 기판(11) 표면의 거칠기가 질화물반도체 층(12, 13, 14, 15, 16, 17)에 그대로 전달되어 질화물 반도체 구조가 손상될 수 있기 때문에 경면 연마된 사파이어 기판(11) 표면의 거칠기는 20μm 이하가 되도록 하였다.

여기서 사파이어 기판(11)의 랩핑은 CMP(chemical mechanical polishing), ICP/RIE 건식 식각, 알루미나(Al₂O₃) 가루를 이용한 기계적 연마 또는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H ₃PO₄), 산화크롬(CrO₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 적어도 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 하는 습식식각에 의하여 진행한다. 이 때, ICP/RIE 또는 RIE 의 식각 가스로는 BCL₃, Cl₂, HBr, Ar 중의 어느 하나 또는 이들의 혼합 가스 사용한다.

이후 사파이어 기판을 식각하여 버퍼층(12)을 노출시켜 제1 오믹접촉층의 접촉면적을 확보했다. 버퍼층(12)을 노출시키기 위한 사파이어 기판(11)의 습식식각은 다음과 같은 방법으로 진행한다. 200℃ 내지 400℃ 온도의 황산(H₂SO₄)과 인산(H₃PO₄)으로 혼합된 식각 용액에 의한 사파이어 기판(11)의 식각 속도를 측정하여 사파이어 기판(11) 두께보다 5μm정도 더한 두께를 식각할 만큼의 시간동안 식각 용액에 담가둔다.

여기서 사용되는 식각 용액을 사용하면 GaN 질화물 반도체의 식각속도는 사파이어 기판(11)에 비하여 1/10 이하의 식각 속도를 보였다. 즉, 사파이어 기초기판(11)에 대한 질화물계 반도체 층(12, 13, 14, 15, 16, 17)의 식각 선택비가 10 이상이다. 따라서 사파이어 기초기판(11)을 완전히 식각하고도 남을 시간동안 식각을 진행하더라도 질화물 반도체 층(12, 13, 14, 15, 16, 17)의 식각 속도가 느리 기 때문에 질화물 반도체 층(12, 13, 14, 15, 16, 17)이 손상될 염려는 적다.

한편, 식각 용액의 온도는 100℃ 이상으로 유지하는 것이 식각 시간 단축을 위하여 바람직하다. 식각 용액의 온도를 100℃ 이상으로 유지하기 위한 가열은 히터 위에 용액을 올려놓거나 히터를 직접 용액에 접촉하도록 하는 직접 가열 방식과 광흡수를 이용한 간접 가열 방식으로 할 수 있다.

제1 전극(25)을 형성하기 위한 사파이어 기초기판(11)의 식각에는 ICP/RIE 기술을 사용할 수도 있다. 사파이어 기판(11)을 빠르게 식각하기 위하여 ICP와 RIE 파워를 가능한 한 높이는 것이 좋지만 에피층을 손상시킬 수 있기 때문에 주의가 필요하다.

도 3은 황산(H₂SO₄)과 인산(H₃PO₄)을 혼합 용액으로 사파이어와 GaN을 습식 식각할 경우의 식각 속도를 나타내는 그래프이다.도 3에서 볼 수 있는 바와 같이, 황산과 인산을 혼합한 용액의 질화물계 반도체에 대한 사파이어 식각속도는 황산과 인산의 혼합비에 의존하며 황산이 증가할수록 빠르게 식각된다. GaN질화물 반도체의 식각속도도 황산의 혼합비에 의존하고 있으며 사파이어와의 식각 선택 비는 특정 온도에서 20 이상이 됨을 알 수 있다.

이러한 결과는 사파이어 기판(11)의 식각 정지층으로 질화물 반도체 층(12, 13)을 효과적으로 활용 할 수 있음을 의미하며, 도 4에서 보는 바와 같이 100℃의 고온에서 20 이상의 식각 선택 비를 얻을 수 있었다.

도 5는 습식 식각 방법으로 사파이어 기판에 특정한 패턴을 형성하고, 습식 식각 방법으로 사파이어 기판을 식각한 후의 사파이어 기판 표면 사진이다.도 5를 보면, 식각된 경사면과 바닥이 아주 깨끗한 것을 알 수 있다. 사파이어 기판(11)은 325℃, 20분 동안에 22.4um 식각 되어 1.1um/min의 식각 속도를 나타냈다. 이러한 식각 속도는 괄목할 만한 것이고 양산을 고려해 보더라도 전혀 문제가 없을 것으로 판단되며, 습식 식각은 장비의 생산성에 제약을 받지 않으므로 대량 생산 측면에서 그 어떤 방법보다 많은 장점이 있다고 할 수 있다.

사파이어 기판(11) 식각기술을 활용하여 비아 홀 형성과 동시에 소자의 다이싱 라인(dicing line) 또는 벽개(cleve, brake) 라인을 형성시킬 수 있다. 황산 (H₂SO₄)과 인산(H₃PO₄)이 혼합된 용액으로 다양한 선폭을 갖는 패턴에 대한 사파이어 기판을 식각한 경우 식각된 깊이는 오픈된 패턴폭에 따라 달랐으며, 오픈된 선폭이 넓을수록 깊었고 선폭이 좁은 패턴인 경우에는 식각깊이가 자동으로 정지되는 것을 알 수 있었다.

다시 말하면, 습식식각에서 사파이어 기판은 습식식각에서 방향성을 갖고 있으며 식각깊이는 패턴된 선폭에 의존한다. 주로 사용되는 사파이어의 기초기판(11)은 (0001)의 C면이며 습식식각을 하면 방향에 따라 식각면의 각도는 M면, R면, A면에 따라 54° 또는 25° 정도의 경사면을 이룬다. 이러한 현상은 (0001)의 C면과 식각된 (10-10)의 M면, (-1012)의 R면, (11-20)의 A면-식각파셋(etched facet)면이 식각 속도가 다르기 때문이다. 즉 사파이어 식각속도의 면방위 의존성을 살펴본 결과, C면>R면>M면>A면 순서이고, 이와 같은 결과로 미루어 볼 때 식각깊이는 오픈 된 선폭에 의해 결정되며 오픈된 선폭을 조절하면 자유자제로 식각깊이를 조절할 수 있다는 것을 의미한다.

도 6에서 보는 바와 같이 식각된 표면을 현미경으로 관찰한 결과, 표면 모폴로지(morphology)는 매우 깨끗했고 큰 두께편차도 관측 할 수 없었다. (0001)면의 사파이어 기판을 일정한 깊이까지 식각하면 식각된 단면은 뾰족한 삼각형 형태 (V-grooved shaped)를 갖게 되어 그 어떤 다이아몬드 펜으로 벽개 라인을 형성했을 때보다 깨끗하게 만들 수 있었다. 다이싱 라인은 20μm 선폭이면 충분하고 비아 홀 식각하는 동안에 일정 깊이에서 식각이 정지되어 자동으로 스크라이빙 라인이 형성되므로 비아를 형성한 후 추가 공정없이 개별 칩으로 분리하기 위한 다이싱 라인을 형성할 수 있다.

습식 또는 건식 방법을 하나 이상 조합한 방법으로 소자를 분리할 장소에 다이싱 라인을 형성시켜 줌으로서 용이하게 소자를 분리 할 수 있을 뿐만 아니라, 절단된 면을 깨끗한 경면을 만들 수 있다.

사파이어 습식식각 기술을 양산에 적용했을 경우에 다른 중요한 요소는 사파이어 기판(11)과 질화물 반도체 층(12, 13)과의 식각 선택 비를 높일 수 있는 공정 조건을 확보하는 것이며, 특히 질화물 반도체 층(12, 13)을 사파이어 식각 정지층 (etch stop layer)으로 활용하는 것이 효과적이다. 질화물 반도체 층(12, 13)으로는 In_x(Ga_yAl_1-y)N (1≥x≥0, 1≥y≥0, x+y>0) 계열을 사용할 수 있으며, 바람직하게는 Al의 조성비를 증가시키거나 Mg을 도핑한 p형 GaN를 사용하는 것이 효과적이고, 필요에 따라서는 사파이어 기판(11)에 질화물 반도체 층(12)을 형성하기 전에 국지적으로 SiO₂나 SiNx 등의 보호막을 형성하여 식각 정지층을 별도로 형성할 수도 있다. 특히 SiO₂는 사파이어에 높은 습식식각 선택 비를 갖고 있다.

도 6은 사파이어 기판을 습식 식각 방법으로 제거한 후의 질화물 반도체 층(12)의 표면 사진이다. 도 6에서 볼 수 있는 바와 같이, 사파이어 기판(11)이 제거된 후에도 응력에 의한 박막의 깨짐이나 손상을 거의 발견 할 수 없었고 질화물 반도체 층(12)의 표면도 아주 깨끗하다는 것을 알 수 있었다.

이후, RIE를 이용하여 버퍼층(12)을 건식식각하여 제1 오믹 접촉층(13)을 노출시키고 제 1 전극(25)을 형성시켜 열처리 한다. 낮은 접촉저항을 얻기 위하여 제1 전극(25)은 Al, Pt, Ta, Ni, Cr, Au, Ti 중의 어느 하나 또는 이들 금속의 합금을 증착하여 열처리한다. 열처리는 질소분위기 300℃내지 600℃ 온도에서 2분간 수행하였다.

이후 리셉터 기판(23)을 CMP 또는 이면 연마 및 경면화했다. 리셉터 기판은 다이싱(기판절단 또는 벽개)을 위하여 50μm 내지 100μm으로 얇게 하는 것이 바람직하다. 기판을 다이싱하기 위하여 비아 홀을 형성 할때 다이싱할 부분의 사파이어도 제거되도록 SiO₂를 패턴닝하였다. 이는 일반적으로 사용하는 다이싱 장비는 다이아몬드 블레이드(blade)를 사용하고 있는데 사파이어 기판을 절단하는 것은 다소 무리가 있고 생산성도 저하된다. 이러한 문제를 해결하기 위하여 비아홀을 형성할 때 다이싱 라인(31)을 동시에 형성했으며 공정시간과 공정비용을 절감할 수 있는 장점뿐만 아니라 다이싱 장비를 사용하지 않고 벽개공정을 통해서도 소자를 분리할 수 있으므로 제조원가가 절감된다.

실시예 2

도 7은 본 발명의 제 2실시예에 따른 수직형 전극구조를 가지는 발광 다이오드 및 그 제조과정을 도시한 도면이다.본 실시예에 의한 방법으로 제조된 수직형 발광 다이오드는 다음과 같은 구조를 갖는다.

수직 전극형 다이오드는 제 2전극(26)이 형성되어 있는 리셉터 기판(23), 상기 리셉터 기판(23)의 제 2전극 반대편 위에 형성 되어 있는 제 2 유테틱 금속(22), 제1유테틱 금속과 제 2 유테틱 금속이 열 압착으로 접착되어 있으며, 제1 유테틱 금속은 제 1산화막(20)의 제 2비아홀(27)을 통하여 오믹전극(19)과 연결되며, 상기 오믹전극(19)위에 제 2산화막(18), 제 2 오믹 접촉층(17), 제 2 클레딩층(16), 발광층(15), 제1 클레딩층(14), 제1 오믹 접촉층(13), 버퍼층(12) 및 제 1 전극(25)이 존재하며, 상기 제 1 전극(25)은 사파이어 기판(11) 및 버퍼층(12)이 식각되어 형성된 제 1비아 홀을 통하여 제1 오믹 접촉층(13)과 전기적으로 연결(inter-connection)되어 있다.

여기서, 제 1전극(25)은 제 1비아 홀(via hole) 내부면의 일부를 덮고 있으며 제 1비아홀을 관통하여 제 1 오믹 접촉층(13)과 접촉하고 있고, 비아 홀(via hole)을 일정 깊이까지 채우는 형태로 형성되어 있다. 이 때, 비아 홀(via hole)은 아래로 갈수록 폭이 약간 좁아지는 형태를 가지는 것이 바람직하다. 또한 비아 홀(via hole)의 수평 단면 모양은 원, 사각형 등 다양하게 변형될 수 있고, 비아 홀(via hole)의 수는 하나는 물론 복수개로 형성할 수 있다. 이러한 구조에서 빛은 발광층(15)에서 발생하여 사파이어 기판(11)을 통하여 외부로 방출된다.

여기서 제1 오믹 접촉층은 n형, 제2 오믹 접촉층은 p형이 될 수 있다. 그리고 제 2산화막(18)위에 형성된 오믹전극은 제 1산화막(20)으로 덮여 있고 오믹전극 (19)과 제 1유테틱 금속(21)을 전기적으로 연결하기 위한 제 2 비아홀(27)은 제 2 산화막(18)과 엇갈려 존재하고 사파이어가 식각되어 형성된 제 1 비아홀(24)은 제 2 산화막(18)과 같은 선상에 존재 한다.

도 7은 본 발명의 제 2실시예에 따른 수직형 전극 구조를 갖는 발광 다이오드의 중간 제조과정을 도시한 도면이다. 도 7(a)에서와 같이, 사파이어 기판(11)위에 질화물 계 반도체 층(12, 13, 14, 15, 16, 17)의 성장이 끝나면, 제 2 오믹 접촉층(17)위에 SiO₂산화막(18)을 1μm 정도 증착한 후, 사진 식각기술로 패턴닝하여 사파이어 기판의 일부를 노출시키고, BOE(buffer oxide etchant)로 제 2산화막(18)을 식각하여 제 2산화막(18)의 일부만 남긴다.

제 2산화막(18)은 사파이어 기판(11)을 식각할 때 질화물 반도체(12, 13, 14, 15, 16, 17)의 보호막으로 활용된다. 제 2 산화막(18)을 일부만 남기는 것은 습식시각중에 반도체 박막을 보호하기 위한 것이다. 즉 SOG(spin on glass), SiO₂의 산화막(18)은 사파이어 기판(11)을 습식식각할 때 질화물 반도체(12, 13, 14, 15, 16, 17)의 보호막으로 활용된다. 즉 제 2산화막(18)이 없이 유테틱 금속만으로 질 화물 반도체를 보호하면 금속증착시에 형성되는 금속 클러스트 때문에 마이크로 파이프(micro pipe)가 형성되어 식각용액이 흐를 수 있는 통로를 제공하게 되고 식각용액이 p형 도전형 반도체 접촉층속으로 침투하여 반도체 박막을 식각시키게 됨으로서 습식식각으로 질화물계 반도체 발광소자를 안정하게 제작할 수 없게 된다.

이러한 문제점을 해결하기 위하여 비아홀이 형성될 부분의 맞은 편에 SiO₂의 산화막을 형성하면, 유테틱 금속의 마이크로 파이프를 통하여 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H ₃PO₄), 산화크롬(CrO₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 적어도 어느 하나 또는 이들의 조합에 의한 혼합된 식각용액이 유테틱 금속 속으로 침투해 들어오더라도 식각용액에 강한 SiO₂의 산화막이 반도체 박막을 덮고 있으므로 식각중에도 반도체 박막의 손상을 피할 수 있다.

즉 SiO₂의 산화막은 본 발명에서 사용하는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄), 산화크롬(CrO ₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치(4H₃PO₄+4CH₃COOH+HNO ₃+H₂O)중 적어도 어느 하나 또는 이들의 조합에 의한 혼합용액에 거의 식각되지 않을 뿐아니라 질화물 반도체와의 접착력도 대단히 강하다. SiO₂의 산화막은 PECVD, LPCVD(low pressure chemical vapor deposition), thermal CVD에 의해 반도체 박막위에 증착하는 것이 바람직하고 핀홀(pin hole)이 거의 존재하지 않는 양질의 산화막을 얻는 것이 더욱 바람직 하다. 핀홀이 없는 양질의 SiO₂의 산화막은 식각용액에서 거의 식각되지 않을 뿐아니라 유테틱 금속의 핀홀을 통하여 들어온 식각용액이 반도체 박막과 접촉할 우려가 없으므로 반도체 박막을 보호할 수 있다.

특히 사파이어가 식각되어 질화물계 반도체 박막이 식각액에 노출되면 반도체 결정 성장시에 형성된 결정결함 특히, 관통 결정결함은 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄ ), 산화크롬(CrO₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치(4H₃PO₄+4CH₃ COOH+HNO₃+H₂O)중 적어도 하나를 포함하는 혼합용액에 약하여 반도체 박막 전면을 손상시킬 수 있는데 비아홀 맞은 편에 산화막을 형성시켜 식각용액의 접촉을 차단함으로서 보다 안정하게 공정을 달성 할 수 있다는 잇점이 있다.

이때 비아 홀은 맞은편의 산화막위에 형성하고 산화막보다 작은 크기의 반도체 박막을 노출 시키는 것이 바람직하다. 그리고 인터 컨낵션 부분(27)은 오믹전극 및 유테틱 금속만으로 형성되기 때문에 전기적 도통에 문제가 없는 한 좁게 형성시켜주고, 오믹 금속 및 유테틱 금속자체를 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄), 산화크롬(CrO ₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치(4H₃PO₄+4CH₃COOH+HNO₃ +H₂O)중 적어도 하나를 포함하 는 식각용액에 손상받지 않는 Pt, Au 중 어느 하나를 포함하는 구조로 하는 것이 바람직하다.

즉, 제 2 산화막(18)이 없이 유테틱 금속만으로 질화물 반도체를 보호하면 금속증착시에 형성되는 금속 클러스트 때문에 마이크로 파이프(micro pipe)가 형성되고 마이크로 파이프는 식각용액이 흐를 수 있는 통로를 제공하여 식각용액이 질화물 반도체층 속으로 침투하게 됨으로서 오믹 금속(19) 및 제 2 오믹 접촉층(17)을 손상시키게 되는 것이다.

사파이어 기판(11)위에 버퍼층(12) 및 n형 및 p형 도전형 접촉층(13, 17), n형, p형 클래딩 층(14, 16), 발광층(15)은 In_x(Al_yGa_1-y)N 질화물계 반도체로 이루어져 있고 x와 y는 1≥x≥0, 1≥y≥0, x+y>0 값을 가진다. n형 도전형 접촉층(13)은 Si 불순물이 10¹⁸ 이상의 농도로 도핑되어 1x10^-2Ωcm² 이하의 접촉저항을 가지며, p형 도전형 접촉층(17)은 Mg 불순물이 10¹⁹ 이상의 농도로 도핑되어 1x10^-2Ωcm² 이하의 접촉저항을 갖도록 했다.

질화물계 반도체 박막의 전체 두께는 사파이어 기판 제거시 응력에 의한 질화물 반도체의 깨짐을 최소화하기 위하여 1μm 내지 20μm 두께를 갖는 것이 바람직하고 전류확산 및 식각 선택비를 개선시키기 위하여 n형 오믹 접촉층(13)은 2μm 이상, p형 접촉층(17)의 두께는 0.2μm 이상 두껍게 하는 것이 바람직하다.

이후에 도 7(b)에서 보는 바와 같이 오믹전극(19)을 증착하여 열처리하게 된다. 낮은 접촉저항과 광 반사성이 우수한 도전 물질을 얻기 위하여 오믹전극(19)은 Pd, Rh, Pt, Ta, Ni, Cr, Au, Ti 중의 어느 하나 또는 이들 금속의 합금을 증착하여 외부 양자효율을 증가 시킬 수 있다. 열처리는 산소 또는 질소분위기 하에서 450℃내지 700℃의 온도에서 2분간 수행하였다.

열처리가 끝나면 PECVD(plasma enhanced chemical vapour deposition)으로 제 1산화막(20)을 증착하고 사진식각하여 제 2비아홀을 형성한다 (도7(c)). 이 비아홀은 제 1 유테틱 금속과 오믹전극을 전기적으로 연결해주는 역할을 하고, 제 1 산화막(20)은 사파이어 기판을 식각할 때 질화물 반도체층(12, 13, 14, 15, 16, 17)의 보호막으로 활용된다.

이어서 제 1 유테틱 금속(21)을 상기 제 1 산화막층(20)위에 증착하고, 제 2 유테틱 금속(22)을 리셉터 기판(23)에 증착한다 (도7(d)). 제1, 제2 유테틱 금속(21, 22)은 산화막과 리셉터기판 사이에 우수한 접착력을 얻기 위하여 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 적어도 하나를 증착함으로서 얻었고, 질소를 포함하는 분위기의 퍼니스(furnace)에서 300℃ 내지 700℃ 사이의 온도로 열처리하였다. 바람직하게는 400℃ 내지 600℃의 온도로 열처리한다.

발광 다이오드의 동작전압은 금속과 반도체층과 접촉저항에 큰 영향을 받으므로 제 2유테틱 금속(22)은 리셉터 기판(23)과 낮은 접촉 저항을 얻도록 오믹 접촉을 하도록 하였다. 제 2 유테틱 금속(22)은 리셉터 기판의 종류에 따라 다르며, p형 실리콘 기판(23)을 리셉터 기판으로 쓰는 경우에는 Ti, Au, Ni, Pt 중 적어도 하나 이상으로 하고 열처리하여 실리콘 기판과의 밀착성을 향상시켰다. 이후에 도 7(e)에서 보는 바와 같이 제 1 유테틱 금속과 제 2 유테틱 금속을 열압착하여 접착 시켰다.

리셉터 기판은 지지체 및 전류 흐름의 통로가 되므로 전기를 통할 수 있도록 Si, GaAs, InP, InAs 등의 도전형 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 도전막, CuW, Mo, Au, Al, Cu 등의 금속 중의 적어도 하나를 포함하여 형성하고, 기판 접착시 In, Pd, Sn, Au, Pt, Ti, Ge 중 적어도 하나의 조합으로 약 200℃ 내지 500℃ 부근의 온도에서 약 1MP 내지 6MP (Mega pascal)의 압력으로 1분 내지 40분간 접착하는 것이 바람직하다.

이러한 열 압착 공정에서 제 1, 제2 유테틱 금속(21, 22)이 산화되는 것을 방지하기 위하여 Ar, He, Kr, Xe, Rn 등의 가스 분위기에서 진행하여 반도체 박막과 금속과의 접촉저항을 낮출 수 있도록 하였다.

이어서 도 7(e)에서 보는 바와 같이 사파이어 기판(11)을 랩핑(lapping and polishing)하고 SiO₂ 식각 마스크를 1μm정도 증착하였다. 이 때, 사파이어 기판(11)의 두께는 식각공정 시간을 최소화시키기 위하여 가능한 한 얇게 하는 것이 좋으나 너무 얇으면 사파이어 기판(11)이 휠 염려가 있거나 취급하기가 어려우므로 바람직하게는 10μm~200μm 정도이다.

또, 사파이어 기판(11) 표면의 거칠기가 질화물반도체 층(12, 13, 14, 15, 16, 17)에 그대로 전달되어 질화물 반도체 구조가 손상될 수 있기 때문에 경면 연마된 사파이어 기판(11) 표면의 거칠기는 20μm 이하가 되도록 하였다. 여기서 사파이어 기판(11)의 랩핑은 CMP(chemical mechanical polishing), ICP/RIE 건식 식 각, 알루미나(Al₂O₃) 가루를 이용한 기계적 연마 또는 염산(HCl), 질산(HNO₃ ), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄), 산화크롬(CrO₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치(4H₃PO₄+4CH₃COOH+HNO ₃+H₂O)중 적어도 하나를 포함하는 식각액으로 하는 습식식각에 의하여 진행한다. 이때, ICP/RIE 또는 RIE 의 식각 가스로는 BCL₃, Cl₂, HBr, Ar 중 적어도 하나를 사용한다.

이후 사파이어 기판을 식각하여 버퍼층(12)을 노출시켜 제 1전극 접촉면적을 확보했다(도7(h)). 버퍼층(12)을 노출시키기 위한 사파이어 기판(11)의 습식식각은 다음과 같은 방법으로 진행한다. 200℃ 내지 400℃ 온도의 황산(H₂SO₄)과 인산(H₃PO₄)으로 혼합된 식각 용액에 의한 사파이어 기판(11)의 식각 속도를 측정하여 사파이어 기판(11) 두께보다 5μm 정도의 두께를 더한만큼의 두께를 식각할 시간동안 식각 용액에 담가둔다. 여기서 사용되는 식각 용액을 사용하면 GaN 질화물 반도체의 식각속도는 사파이어 기판(11)에 비하여 1/10 이하의 식각 속도를 보였다. 즉, 사파이어 기초기판(11)에 대한 질화물계 반도체 층(12, 13, 14, 15, 16, 17)의 식각 선택비가 10 이상이다. 따라서 사파이어 기초기판(11)을 완전히 식각하고도 남을 시간동안 식각을 진행하더라도 질화물 반도체 층(12, 13, 14, 15, 16, 17)의 식각 속도가 느리기 때문에 질화물 반도체 층(12, 13, 14, 15, 16, 17)이 손상될 염려는 적다.

한편, 식각 용액의 온도는 100℃ 이상으로 유지하는 것이 식각 시간 단축을 위하여 바람직하다. 식각 용액의 온도를 100℃ 이상으로 유지하기 위한 가열은 히터 위에 용액을 올려놓거나 히터를 직접 용액에 접촉하도록 하는 직접 가열 방식과 광흡수를 이용한 간접 가열 방식으로 할 수 있다.

제 1전극(25)을 형성하기 위한 사파이어 기초기판(11)의 식각에는 ICP/RIE 기술을 사용할 수도 있다. 사파이어 기판(11)을 빠르게 식각하기 위하여 ICP와 RIE 파워를 가능한 한 높이는 것이 좋지만 에피층을 손상시킬 수 있기 때문에 주의가 필요하다.

사파이어 기판(11) 식각기술을 활용하여 비아 홀 형성과 동시에 소자의 다이싱 라인(dicing line) 또는 벽개(cleve, brake) 라인을 형성시킬 수 있다. 황산(H₂SO₄)과 인산(H₃PO₄)이 혼합된 용액으로 다양한 선폭을 갖는 패턴에 대한 사파이어 기판을 식각한 경우 식각된 깊이는 오픈된 패턴폭에 따라 달랐으며, 오픈된 선폭이 넓을수록 깊었고 선폭이 좁은 패턴인 경우에는 식각깊이가 자동으로 정지되는 것을 알 수 있었다. 다시 말하면, 습식식각에서 사파이어 기판은 습식식각에서 방향성을 갖고 있으며 식각깊이는 패턴된 선폭에 의존 한다. 주로 사용되는 사파이어의 기초기판(11)은 (0001)의 C면이며 습식식각을 하면 방향에 따라 식각면의 각도는 M면, R면, A면에 따라 54° 또는 25° 정도의 경사면을 이룬다. 이러한 현상은 (0001)의 C면과 식각된 (10-10)의 M면, (-1012)의 R면, (11-20)의 A면-식각파셋(etched facet)면이 식각 속도가 다르기 때문이다. 즉 사파이어 식각속도의 면방위 의존성을 살펴본 결과, C면>R면>M면>A면 순서이고, 이와 같은 결과로 미루어 볼 때 식각깊이는 오픈된 선폭에 의해 결정되며 오픈된 선폭을 조절하면 자유자제로 식각깊이를 조절할 수 있다는 것을 의미한다.

도 6에서 보는 바와 같이 식각된 표면을 현미경으로 관찰한 결과, 표면 모폴로지(morphology)는 매우 깨끗했고 큰 두께편차도 관측 할 수 없었다. (0001)면의 사파이어 기판을 일정한 깊이까지 식각하면 식각된 단면은 뾰족한 삼각형 형태 (V-grooved shaped)를 갖게 되어 그 어떤 다이아몬드 펜으로 벽개 라인을 형성했을 때보다 깨끗하게 만들 수 있었다. 다이싱 라인은 20μm 선폭이면 충분하고 비아 홀 식각하는 동안에 일정 깊이에서 식각이 정지되어 자동으로 스크라이빙 라인이 형성되므로 비아를 형성한 후 추가 공정없이 개별 칩으로 분리하기 위한 다이싱 라인을 형성할 수 있다.

도7(h)에서 도시한 바와 같이, 습식 또는 건식 방법을 하나 이상 조합한 방법으로 소자를 분리할 장소에 다이싱 라인을 형성시켜 줌으로서 용이하게 소자를 분리 할 수 있을 뿐만 아니라, 절단된 면을 깨끗한 경면을 만들 수 있다. 사파이어 습식식각 기술을 양산에 적용했을 경우에 다른 중요한 요소는 사파이어 기판(11)과 질화물 반도체 층(12, 13)과의 식각 선택 비를 높일 수 있는 공정 조건을 확보하는 것이며, 특히 질화물 반도체 층(12, 13)을 사파이어 식각 정지층 (etch stop layer)으로 활용하는 것이 효과적이다. 질화물 반도체 층(12, 13)으로는 In_x(Ga_yAl_1-y)N (1≥x≥0, 1≥y≥0, x+y>0) 계열을 사용할 수 있으며, 바람직하게는 Al의 조성비를 증가시키거나 Mg을 도핑한 p형 GaN를 사용하는 것이 효과적이고, 필 요에 따라서는 사파이어 기판(11)에 질화물 반도체 층(12)을 형성하기 전에 국지적으로 SiO₂나 SiNx 등의 보호막을 형성하여 식각 정지층을 별도로 형성할 수도 있다. 특히 SiO₂는 사파이어와 높은 습식식각 선택 비를 갖고 있다.

이후 도7(j)어서 보는 바와 같이, RIE를 이용하여 버퍼층(12)을 건식식각하여 제 1 오믹 접촉층(13)을 노출시키고 제 1 전극(25)을 형성시켜 열처리 한다. 낮은 접촉저항을 얻기 위하여 제 1전극(25)은 Al, Pt, Ta, Ni, Cr, Au, Ti 중의 어느 하나 또는 이들 금속의 합금을 증착하여 열처리한다. 열처리는 질소분위기 하에서 300℃내지 600℃ 온도에서 2분간 수행하였다.

이후 리셉터 기판(23)을 CMP, 또는 이면 연마 및 경면화했다. 다이싱(기판절단 또는 벽개)을 위하여 50μm 내지 100μm으로 얇게 하는 것이 바람직하다.

도 7(h) 내지 도7(i)에서 보는 바와 같이 기판을 다이싱하기 위하여 비아 홀을 형성 할때 다이싱할 부분의 사파이어도 제거되도록 SiO₂를 패턴닝하였다. 이는 일반적으로 사용하는 다이싱 장비는 다이아몬드 블레이드(blade)를 사용하고 있는데, 사파이어 기판을 절단하는 것은 다소 무리가 있고 생산성도 저하된다. 이러한 문제를 해결하기 위하여 비아홀을 형성할 때 다이싱 라인(31)을 동시에 형성했다.이렇게 하면 공정시간과 공정비용을 절감할 수 있는 장점뿐만 아니라 다이싱 장비를 사용하지 않고 벽개공정을 통해서도 소자를 분리되므로 제조원가가 절감된다.

실시예 3

도 8은 본 발명의 제 3실시예에 따른 수직형 전극구조를 갖는 발광 다이오드의 단면과 평면을 도시한 도면이다. 도 8에서 보는 바와 같이, 수직형 발광다이오드의 제작방법은 제 2 실시예와 유사하지만, 오믹전극과 제 1 유테틱금속과의 전기적 연결을 위한 제 2 비아홀(27)위치가 다르다.

즉, 사파이어 식각을 식각할 때 반도체 기판을 보호하는 제 2 산화막(18)과 제 2 오믹 전극을 덮고 있는 제 1 산화막(20)의 비아를 통하여 전기적으로 연결하는 제 2 비아홀(27)은 수직하게 존재하며, 보호막(18)과 제 1 비아홀(24)도 수직한 선상에 존재한다. 이러한 것은 오믹전극(19)이 사파이어 식각용액에서 질화물 반도체 층을 효과적으로 보호하지 못하기 때문에 사파이어 비아홀 형성위치에만 국부적으로 SiO₂산화막을 증착한 것이다. SiO₂는 본 발명에서 사용되는 식각용액에 20이상의 대단히 높은 식각 선택비를 갖고 있다.

제 3 실시예에서 제조된 발광다이오드의 특징을 요약하면 다음과 같다. 수직 전극형 다이오드는 제 2전극(26)이 형성되어 있는 리셉터 기판(23), 상기 리셉터 기판(23)위에 형성 되어 있는 제 2 유테틱 금속(22), 제 1유테틱 금속과 제 2 유테틱 금속이 열 압착으로 접착되어 있으며, 제 1 유테틱 금속은 산화막(20)의 비아(27)를 통하여 오믹전극(19)과 연결되며, 상기 제2 오믹전극(19)위에 산화막(18), 제 2 오믹 접촉층(17), 제2 클레딩층(16), 발광층(15), 제1 클레딩층(14), 제1 오믹 접촉층(13), 버퍼층(12) 및 제1 전극(25)이 존재하며, 상기 제1 전극(25)은 사파이어 기판(11) 및 버퍼층(12)이 식각되어 형성된 비아 홀을 통하여 제1 오믹 접촉층(13)과 전기적으로 연결(inter-connection)되어 있다. 여기서, 제 1전극(25)은 비아 홀(via hole) 내부면의 일부를 덮고 있으며 비아홀을 관통하여 제1 오믹 접촉층(13)과 접촉하고 있고, 비아 홀(via hole)을 일정 깊이까지 채우는 형태로 형성되어 있다.

이 때, 비아 홀(via hole)은 아래로 갈수록 폭이 약간 좁아지는 형태를 가지는 것이 바람직하다. 여기서 제1 오믹 접촉층은 n형, 제2 오믹 접촉층은 p형이 될 수 있다. 제 2산화막(18)위에 형성된 오믹전극은 보호막(20)으로 덮여 있고 오믹전극(19)과 제 1 유테틱 금속(21)을 전기적으로 연결하기 위한 비아 홀(27)은 제 2산화막(18)위에 존재 하며 사파이어가 식각되어 형성된 비아홀(24)은 제 2산화막(18)과 같은 선상에 존재 한다.

실시예 4

도 9는 본 발명의 제4 실시예에 따른 수직형 전극 구조를 갖는 발광 다이오드의 단면과 평면을 도시한 도면이다.

본 실시예의 발명은 도 9에서 보는 바와 같이, 수직 전극형 다이오드는 제 2전극(26)이 형성되어 있는 리셉터 기판(23), 상기 리셉터 기판(23) 위에 형성 되어 있는 제 2 유테틱 금속(22), 제 1 유테틱 금속과 제 2 유테틱 금속이 열 압착으로 접착되어 있으며, 제 1 유테틱 금속은 제 1산화막(20)의 비아(27)를 통하여 오믹전극(19)과 연결되며, 상기 오믹전극(19)위에 제 2 오믹 접촉층(17), 제 2 클레딩층(16), 발광층(15), 제1 클레딩층(14), 제1 오믹 접촉층(13), 버퍼층(12), 투명전극(28) 및 제1 전극(25)이 존재하며, 상기 투명전극(28)은 사파이어 기판(11) 및 버퍼층(12)이 식각되어 형성된 제 1 비아 홀을 통하여 제 1 오믹 접촉층(13)과 전기적으로 연결(inter-connection)되어 있다. 여기서, 투명전극(28)은 제 1비아 홀(via hole) 내부면을 덮고 있으며 제 1 비아홀을 관통하여 제1 오믹 접촉층(13)과 접촉하고 있고, 제1 전극(25)은 투명전극(28)위에 형성되어 있다.

이 때, 제 1 비아 홀(via hole)은 아래로 갈수록 폭이 약간 좁아지는 형태를 가지는 것이 바람직하다. 이러한 구조에서 빛은 발광층(15)에서 발생하여 사파이어 기판(11)을 통하여 외부로 방출된다. 여기서 제1 오믹 접촉층은 n형, 제2 오믹 접촉층은 p형이 될 수 있다. 오믹전극은 제 1 산화막(20)으로 덮여 있고 오믹전극(19)과 제1 유테틱 금속(21)을 전기적으로 연결하기 위한 제 2 비아홀(27)은 제 2산화막(18)위에 존재 하며 사파이어가 식각되어 형성된 제 1 비아홀(24)은 제 2 비아홀(27)과 엇갈린 선상에 존재 하는 것이 바람직하다.

제4 실시예의 상세한 제조방법은 다음과 같다. 사파이어 기판(11)위에 질화물 계 반도체 층(12, 13, 14, 15, 16, 17) 성장했다. 사파이어 기판(11)위의 버퍼층(12) 및 n형 및 p형 도전형 접촉층(13, 17), n형, p형 클래딩 층(14, 16) 및 발광층(15)은 In_x(Al_yGa_1-y)N 질화물계 반도체로 이루어져 있고 x와 y는 1≥x≥0, 1≥y≥0 값을 가진다. n형 도전형 접촉층(13)은 Si 불순물이 10¹⁸ 이상의 농도로 도핑되어 1E-2Ωcm-2 이하의 접촉저항이며, p형 접촉층(17)은 Mg 불순물이 10¹⁹ 이상의 농도로 도핑되어 1E-2Ωcm-2 이하의 접촉저항을 갖도록 했다.

질화물계 반도체 박막의 전체 두께는 사파이어 기판 제거시 응력에 의한 질화물 반도체의 깨짐을 최소화하기 위하여 1μm내지 20μm 두께를 갖는 것이 바람직하고 전류확산 및 식각 선택비를 개선시키기 위하여 n형 오믹 접촉층(13)의 두께는 2μm이상 및 p형 접촉층(17)의 두께는 0.2μm이상 두껍게 하는 것이 바람직하다.

이후에 사진 식각하여 일정한 크기의 모양으로 오믹전극(19)을 증착하여 열처리하게 된다. 낮은 접촉저항과 광 반사성이 우수한 도전 물질을 얻기 위하여 오믹전극(19)은 Pd, Rh, Pt, Ta, Ni, Cr, Au, Ti 중의 적어도 하나 이상을 증착하여 외부 양자효율을 증가 시킬 수 있다. 열처리는 산소 또는 질소분위기 하에서 450℃내지 700℃ 의 온도로 2분간 수행하였다.

열처리가 끝나면 PECVD(plasma enhanced chemical vapour deposition)으로 제 1 산화막(20)을 증착하고 사진식각하여 제 2 비아홀(27)을 형성한다. 제 2 비아홀(27)은 제1 유테틱 금속과 오믹전극을 전기적으로 연결해주는 역할을 하고 제 1 산화막(20)은 사파이어 기판을 식각할 때 질화물 반도체층(12, 13, 14, 15, 16, 17)의 보호막으로 활용된다.

이어서 제 1 유테틱 금속(21)을 반도체 기판에 증착하고, 제2 유테틱 금속(22)을 리셉터 기판(23)에 증착한다. 제1, 제2 뉴테틱 금속(21, 22)은 산화막과 리셉터기판 사이에 우수한 접착력을 얻기 위하여 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag, Sn 중의 어느 하나 또는 이들 금속의 합금 등을 증착함으로서 얻었고, 질소를 포함하는 분위기의 퍼니스(furnace)에서 300℃ 내지 700℃ 사이의 온도로 열처리하였다.

바람직하게는 400℃ 내지 600℃ 정도의 온도에서 열처리 한다. 제 2 유테틱 금속(22)은 리셉터 기판의 종류에 따라 다르며 p형 실리콘 기판(23)을 리셉터 기판으로 쓰는 경우에는 Ti, Au, Ni, Pt 중 어느 하나 이상의 조합으로 하고 열처리하여 실리콘 기판과의 밀착성을 향상시켰다.

이후에 제1 유테틱 금속과 제 2 유테틱 금속을 열압착하여 접착시켰다. 리셉터 기판은 지지체 및 전류 흐름의 통로가 되므로 전기를 통할 수 있도록, Si, GaAs, InP, InAs 등의 도전형 반도체 기판, ITO, ZrB, ZnO 등의 전도성 도전막, CuW, Mo, Au, Al, Cu등의 금속 중의 적어도 하나를 포함하여 형성하고, 기판 접착시 In, Pd, Sn, Au, Pt, Ti, Ge 중 적어도 하나 이상의 조합으로 200℃ 내지 500℃ 의 온도에서 약 1MP 내지 6MP (Mega pascal)의 압력으로 1분 내지 40분간 접착하는 것이 바람직하다.

이러한 열 압착 공정은 제1,제2 유테틱 금속(21, 22)이 산화되는 것을 방지하기 위하여 Ar, He, Kr, Xe, Rn 등의 가스 분위기에서 진행하여 반도체 박막과 금속과의 접촉저항을 낮출 수 있도록 하였다.

이어서 사파이어 기판(11)을 랩핑(lapping and polishing)하였다. 이 때, 사파이어 기판(11)의 두께는 식각공정 시간을 최소화시키기 위하여 가능한 얇게 하는 것이 좋으나 너무 얇으면 사파이어 기판(11)이 휠 염려가 있거나 취급하기가 어려우므로 바람직하게는 10μm~200μm 정도이다. 또, 사파이어 기판(11) 표면의 거칠기가 질화물반도체 층(12, 13, 14, 15, 16, 17)에 그대로 전달되어 질화물 반도체 구조가 손상될 수 있기 때문에 경면 연마된 사파이어 기판(11) 표면의 거칠기는 20 μm 이하가 되도록 하였다.

여기서 사파이어 기판(11)의 랩핑은 CMP(chemical mechanical polishing), ICP/RIE 건식 식각, 알루미나(Al₂O₃) 가루를 이용한 기계적 연마 또는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H ₃PO₄), 산화크롬(CrO₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 적어도 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 하는 습식식각에 의하여 진행한다. 이 때, ICP/RIE 또는 RIE 의 식각 가스로는 BCL₃, Cl₂, HBr, Ar 중의 어느 하나 또는 이들의 혼합 가스를 사용한다.

이후 사파이어 기판을 식각하여 버퍼층(12)을 노출시켜 제 1 전극 접촉면적을 확보했다. 버퍼층(12)을 노출시키기 위한 사파이어 기판(11)의 습식식각은 다음과 같은 방법으로 진행한다. 200℃ 내지 400℃ 온도의 황산(H₂SO₄)과 인산(H₃ PO₄)으로 혼합된 식각 용액에 의한 사파이어 기판(11)의 식각 속도를 측정하여 사파이어 기판(11) 두께보다 5μm 정도를 더 식각할 만큼의 시간을 더한 시간동안 식각 용액에 담가두었다.

제 1 전극(25)을 형성하기 위한 사파이어 기초기판(11)의 식각에는 ICP/RIE 기술을 사용할 수도 있다. 사파이어 기판(11)을 빠르게 식각하기 위하여 ICP와 RIE 파워를 가능한 한 높이는 것이 좋지만 에피층을 손상시킬 수 있기 때문에 주의가 필요하다.

이후 RIE를 이용하여 버퍼층(12)을 건식식각하여 제 1 오믹 접촉층(13)을 노출시키고 투명전극(28)을 증착하여 열처리 한다. 낮은 접촉저항과 투과성전극을 얻기 위하여 Ti, Pt, Ni, Cr, Au, Al 중의 어느 하나 또는 이들 금속의 합금을 증착하여 열처리한다. 열처리는 질소분위기 300℃내지 700℃ 온도에서 2분간 수행하였다.

투명전극(28)을 형성하는 경우에는 ITO, ZrB, ZnO, InO, SnO 등의 투명 도전체를 오믹층으로 형성하여 산소 또는 질소를 포함하는 분위기에서 300℃ 내지 700℃의 온도로 열처리하였다.

이후 리셉터 기판(23)을 CMP 또는 이면 연마 및 경면화했다. 랩핑은 다이싱(기판절단 또는 벽개)을 위하여 50μm 내지 100μm두께로 하였다. 기판을 다이싱하기 위하여 비아 홀을 형성 할때 다이싱할 부분의 사파이어도 제거되도록 SiO₂를 패턴닝하여 비아홀을 형성할 때 다이싱 라인(31)을 동시에 형성했다.

실시예 5

도 10은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 갖는 발광 다이오드의 단면과 평면을 도시한 도면이다. 도10에서 보는 바와 같이, 발광 다이오드의 특징을 요약하면 다음과 같다.

수직형 다이오드는 제 2전극(26)이 형성되어 있는 리셉터 기판(23), 상기 리 셉터 기판(23)위에 형성 되어 있는 제 2 유테틱 금속(22), 제 1유테틱 금속과 제 2 유테틱 금속이 열압착으로 접착되어 있으며, 제 1 유테틱 금속은 제 1 산화막(20)의 비아홀(27)을 통하여 오믹전극(19)과 연결되며, 상기 오믹전극(19) 위에 제 2 오믹 접촉층(17), 제2 클레딩층(16), 발광층(15), 제 1 클레딩층(14), 제1 오믹 접촉층(13) 및 제1 전극(25)이 존재하며, 상기 제1 전극은 사파이어 기초기판이 전부 제거되어 제1 오믹 접촉층위에 형성되었다. 여기서 제1 오믹 접촉층은 n형, 제2 오믹 접촉층은 p형이 될 수 있다.

오믹전극은 제 1산화막(20)으로 덮여 있고 오믹전극(19)과 제 1 유테틱 금속(21)과 전기적으로 연결하기 위한 제 2 비아홀(27)은 제 1산화막(20) 위에 존재하며 사파이어가 식각되어 형성된 제 1 비아홀(24)은 산화막의 제 2 비아홀(27)과 엇갈린 선상에 존재 하는 것이 바람직하다.

제5 실시예의 상세한 제조방법은 상기 제 1실시예와 같으나 사파이어 기판의 식각정도가 다르다. 제 5 실시예에서는 사파이어 기판을 전부 식각하여 버퍼층(12)을 노출시켜 제1 전극 접촉면적을 확보했다. 이후 RIE를 이용하여 버퍼층(12)을 건식 식각하여 제 1 오믹 접촉층(13)을 노출시키고 제 1 전극(25)을 증착하여 열처리 한다.

이상과 같이 본 발명과 같은 구조의 수직형 발광다이오드에서는 제1 전극(25)과 제2 전극(26)이 칩의 상하 양면에 별도로 형성되므로 수직형 전극구조 를 갖는 발광다이오드를 제조할 수 있으며, 칩의 면적을 줄일 수 있어 웨이퍼 당 칩 생산량을 크게 향상시킬 수 있다.

또한 사파이어 기판(11)에 비아 홀(via hole)을 형성하고 금속으로 제 1 전극(25)을 형성하므로 제1 전극 및 제2 전극을 통하여 열 방출과 정전기 방출이 효율적으로 이루어져 소자의 신뢰성 향상에 크게 기여한다. 아울러, 전류가 칩의 면적 전체를 통하여 균일하게 흐르므로 대 전류에서도 구동이 가능하게 되어 단일 소자에서도 높은 광 출력을 얻을 수 있다.

이러한 소자의 특성은 특히 조명 및 액정 표시 장치의 백라이트 유닛(back light unit)에 응용하기 위한 필수요건인 고 휘도 특성을 만족시키기 때문에 앞으로 활용 가능성은 무궁무진하다고 하겠다.

본 발명에서는 이면 연마와 건식 또는 습식 식각을 이용하여 사파이어 기판을 제거하기 때문에 생산성이 크게 향상되며, 레이저 리프트 오프 방식의 경우에 에피층이 받을 수 있는 열 손상을 방지할 수 있다. 또한 사파이어 기판과 질화물반도체 간에 식각 선택 비를 활용함으로서 공정의 재현성을 용이하게 향상시킬 수 있으며, 표준화된 공정이 가능하여 대량생산이 용이해진다.

본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.

Claims (29)

1. a.사파이어 기초기판 상에 복수개의 질화물계 반도체층을 형성하는 단계;

   a1. 상기 질화물계 반도체층 상에 제2 산화막층을 형성하고, 상기 제2 산화막층을 식각하여 일부만 남기도록 하는 단계;

   b.상기 질화물계 반도체층 및 상기 제2 산화막층 상에 오믹전극층을 형성하는 단계;

   c.상기 오믹전극층 상에 제1 산화막층을 형성하고, 상기 제1 산화막층에 상기 오믹전극층이 노출되도록 비아홀을 형성하는 단계;

   d.상기 제1 산화막층의 비아홀을 통해 상기 오믹전극층과 전기적으로 연결되도록, 상기 제1 산화막층 상에 제1 유테틱 금속층을 형성하는 단계;

   e.리셉터 기판의 일측면에 제2 유테틱 금속층을 형성하는 단계;

   f.상기 제1 유테틱 금속층과 제2 유테틱 금속층을 접착시키는 단계;

   g.상기 사파이어 기초기판을 소정 두께로 가공한 후, 상기 질화물계 반도체층의 적어도 일부가 노출되도록 식각하고, 식각을 통하여 상기 기초기판을 개별 칩 별로 분리하기 위한 벽개라인을 동시에 형성하는 단계;

   h.상기 노출된 질화물계 반도체층 상에 제1 전극을 형성하는 단계; 및

   i.상기 리셉터 기판의 제2 유테틱 금속이 형성된 일측면과 대응하는 타측면에 제2 전극을 형성하는 단계;를 포함하고,

   상기 a1 단계에서 식각되어 남겨진 제2 산화막층은 상기 질화물계 반도체층의 사파이어 기초기판을 통해 노출되는 부분과 동일한 수직선 상에 형성되고, 상기 비아홀은 상기 제2 산화막층 및 상기 질화물계 반도체층의 노출부분과 동일한 수직선상에 형성되는 것을 특징으로 하는 수직형 발광 다이오드 제조방법.
2. 제 1항에 있어서, 상기 a 단계는, 상기 사파이어 기초기판 상에 버퍼층을 형성하고 상기 버퍼층 상에 복수개의 질화물계 반도체층을 형성하는 단계가 되며, 상기 g 단계는 상기 기초기판과 상기 버퍼층을 함께 식각하도록 하는 것을 특징으로 하는 수직형 발광다이오드 제조방법.
3. 삭제
4. 삭제
5. 삭제
6. 제 2항에 있어서,

   g1. 상기 사파이어 기초기판 상에 투명전극층을 형성하는 단계를 추가적으로 포함하며,

   이때 상기 h 단계에서 상기 제 1전극은 상기 투명전극층 상에 형성되는 것을 특징으로 하는 수직형 발광다이오드 제조방법.
7. 제 6항에 있어서, 상기 투명전극층은 ITO(Indium Tin Oxide), ZnB, ZnO, InO, SnO 중 어느 하나로 형성되는 것을 특징으로 하는 수직형 발광다이오드 제조방법.
8. 제 2항에 있어서, 상기 g 단계에서 상기 사파이어 기초기판을 식각하여 완전히 제거하는 것을 특징으로 하는 수직형 발광다이오드 제조방법.
9. 제 2항에 있어서, 상기 오믹전극층은 Pd, Rh, Ta, Ni, Cr, Au, Ti 중의 적어도 하나를 증착하는 것에 의해 형성되는 것을 특징으로 하는 수직형 발광다이오드 제조방법.
10. 제 2항에 있어서, 상기 제1 및 제2 유테틱 금속층은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 적어도 하나를 증착하는 것에 의해 형성되는 것을 특징으로 하는 수직형 발광다이오드 제조방법.
11. 제 2항에 있어서, 상기 제1 유테틱 금속층 및 제2 유테틱 금속층은 200 내지 500 도씨의 온도에서 1 내지 6 MP 의 압력으로 1분 내지 40분간 접착하는 것을 특징으로 하는 수직형 발광다이오드 제조방법.
12. 제 11항에 있어서, 상기 접착단계(f)는 Ar, He, Kr, Xe, Rn 중 어느 하나의 가스 분위기하에서 진행되는 것을 특징으로 하는 수직형 발광다이오드 제조방법.
13. 제 2항에 있어서, 상기 g 단계에서 사파이어 기초기판의 식각은 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치(4H₃PO₄ +4CH₃COOH+HNO₃+H₂O) 중 적어도 하나를 포함하는 식각용액을 사용하여 습식식각 방식으로 수행되는 것을 특징으로 하는 수직형 발광다이오드 제조방법.
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15. 상하로 관통되도록 형성되는 제1 비아홀 및 식각을 통하여 기초기판을 개별 칩별로 분리하기 위한 벽개라인을 포함하는 사파이어 기초기판;

    상기 기초기판 상에 형성되는 복수개의 질화물계 반도체층;

    상기 질화물계 반도체층 중 상기 사파이어 기초기판 접촉면의 반대면 일부에형성되고, 상기 사파이어 기초기판 상에 형성되는 제1 비아홀과 동일한 수직선 상에 형성되는 제2 산화막층;

    상기 질화물계 반도체층 및 상기 제2 산화막층 상에 형성되는 오믹전극층;

    상기 사파이어 기초기판의 제1 비아홀을 통해 드러나는 상기 질화물계 반도체층 노출면에 형성되는 제1 전극;

    상기 오믹전극층 상에 형성되고, 상기 제2 산화막층 및 상기 제1 비아홀과 동일한 수직선 상에 상기 오믹전극층의 일부가 노출되도록 형성되는 제2 비아홀을 포함하는 제1 산화막층;

    상기 제2 비아홀을 통해 상기 오믹전극층과 연결되도록 상기 제1 산화막층 상에 형성되는 제1 유테틱 금속층; 및

    일면에 제2 전극이 형성되며, 타면에 상기 제1 유테틱 금속층과 접착되는 제2 유테틱 금속층이 형성되는 리셉터 기판;을 포함하는 수직형 발광 다이오드.
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19. 제 15항에 있어서, 상기 사파이어 기초기판과 질화물계 반도체층 사이에는 버퍼층이 형성되고, 상기 제1 비아홀은 상기 사파이어 기초기판 및 버퍼층에 걸쳐 서 형성되는 것을 특징으로 하는 수직형 발광다이오드.
20. 제 15항에 있어서, 상기 사파이어 기초기판과 제 1 비아홀에 걸쳐서 투명전극층이 형성되고, 상기 제 1전극은 상기 투명전극층 상에 형성되는 것을 특징으로 하는 수직형 발광다이오드.
21. 제 20항에 있어서, 투명전극은 ITO, ZnB, ZnO, InO, SnO 중의 적어도 하나로 형성된 것을 특징으로 하는 발광 다이오드.
22. 제 15항 내지 20항 중 어느 한 항에 있어서, 상기 질화물계 반도체층은 In_x(Al_yGa_1-y)N 질화물계 반도체로 이루어져 있고, x와 y는 1≥x≥0, 1≥y≥0, x+y>0값을 가지는 것을 특징으로 하는 수직형 발광다이오드.
23. 제 22항에 있어서, 상기 오믹 전극은 Pd, Rh, Ta, Ni, Cr, Au, Ti 중의 적어도 하나를 포함하는 것을 특징으로 하는 수직형 발광다이오드.
24. 제 22항에 있어서, 상기 제1 및 제2 유테틱 금속은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag중의 적어도 하나를 포함하는 것을 특징으로 하는 수직형 발광다이오드.
25. 제 22항에 있어서, 상기 리셉터 기판은 Si, GaAs, InP, InAs 의 도전형 반도체 기판, ITO, ZrB, ZnO 의 전도성 도전막, CuW, Mo, Au, Al, Cu 의 금속 중의 적어도 하나를 포함한 것을 특징으로 하는 수직형 발광다이오드.
26. 제 22항에 있어서, 상기 리셉터 기판은 p형 실리콘 기판을 사용하는 것을 특징으로 하는 수직형 발광다이오드.
27. 제 26항에 있어서, 상기 제 2 유테틱 금속은 Ti, Au, Ni, Pt중 적어도 하나인 것을 특징으로 하는 수직형 발광다이오드.
28. 제 22항에 있어서, 제 1 전극은 Al, Pt, Ta, Ni, Cr, Au, Ti 중의 적어도 하나를 포함하는 것을 특징으로 하는 수직형 발광다이오드.
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