JP2000183150A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000183150A JP2000183150A JP10352716A JP35271698A JP2000183150A JP 2000183150 A JP2000183150 A JP 2000183150A JP 10352716 A JP10352716 A JP 10352716A JP 35271698 A JP35271698 A JP 35271698A JP 2000183150 A JP2000183150 A JP 2000183150A
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- JP
- Japan
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- trench
- film
- silicon oxide
- oxide film
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 シリコン酸化膜でボイド無くトレンチを埋め
込む半導体装置の製造方法を提供する。 【解決手段】 トレンチが形成された下地２上に、有機
ＳＯＧ膜２０を塗布する。トレンチ部分に堆積した有機
ＳＯＧ膜２０の一部の有機基を、深さ方向に対して酸素
プラズマにより除去する。この工程で前記有機ＳＯＧ膜
中に有機基が残留している部分は、トレンチ内部の底面
から２００ｎｍだけになる。エッチレートの違いを利用
して少なくとも一部の有機基が除去された部分２２のみ
を選択的にエッチバック除去する。トレンチのアスペク
トを減じた後、埋め込み性に優れなおかつ熱酸化膜に近
い特性を持つ高密度プラズマＣＶＤシリコン酸化膜を堆
積する。これによりトレンチをボイド無く絶縁物質で埋
め込むことができる。
込む半導体装置の製造方法を提供する。 【解決手段】 トレンチが形成された下地２上に、有機
ＳＯＧ膜２０を塗布する。トレンチ部分に堆積した有機
ＳＯＧ膜２０の一部の有機基を、深さ方向に対して酸素
プラズマにより除去する。この工程で前記有機ＳＯＧ膜
中に有機基が残留している部分は、トレンチ内部の底面
から２００ｎｍだけになる。エッチレートの違いを利用
して少なくとも一部の有機基が除去された部分２２のみ
を選択的にエッチバック除去する。トレンチのアスペク
トを減じた後、埋め込み性に優れなおかつ熱酸化膜に近
い特性を持つ高密度プラズマＣＶＤシリコン酸化膜を堆
積する。これによりトレンチをボイド無く絶縁物質で埋
め込むことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にLSIの製造プロセスにおいて、トランジ
スター素子分離領域の形成工程に特徴を持つ製造方法に
関するものである。
法に関し、特にLSIの製造プロセスにおいて、トランジ
スター素子分離領域の形成工程に特徴を持つ製造方法に
関するものである。
【０００２】
【従来の技術】微細化された半導体集積回路を製造する
際、トランジスター素子をトレンチで分離する技術が行
われている。さらに微細化が進んだ半導体集積回路では
トレンチのアスペクト比が大きくなり、減圧ＣＶＤ法や
常圧ＣＶＤ法ではボイドフリーの埋め込みが困難になっ
てきている。アスペクト比が大きくなったトレンチを、
絶縁物質で埋め込む方法の提案がなされている。
際、トランジスター素子をトレンチで分離する技術が行
われている。さらに微細化が進んだ半導体集積回路では
トレンチのアスペクト比が大きくなり、減圧ＣＶＤ法や
常圧ＣＶＤ法ではボイドフリーの埋め込みが困難になっ
てきている。アスペクト比が大きくなったトレンチを、
絶縁物質で埋め込む方法の提案がなされている。
【０００３】図１に『DUMIC 1998ｐ115〜』に示された
方法を説明する。この方法は（Ａ）シリコン基板２にト
レンチ形成後回転塗布法によりＨＳＱ膜（ｈｙｄｏｒｉ
ｄｓｉｌｓｉｌｏｘａｎｅ）６をトレンチ内部に５００
Å堆積し、トレンチのアスペクト比を下げる。（Ｂ）そ
の後減圧ＣＶＤシリコン酸化膜８でトレンチをボイド無
く埋め込む方法である。
方法を説明する。この方法は（Ａ）シリコン基板２にト
レンチ形成後回転塗布法によりＨＳＱ膜（ｈｙｄｏｒｉ
ｄｓｉｌｓｉｌｏｘａｎｅ）６をトレンチ内部に５００
Å堆積し、トレンチのアスペクト比を下げる。（Ｂ）そ
の後減圧ＣＶＤシリコン酸化膜８でトレンチをボイド無
く埋め込む方法である。
【０００４】
【発明が解決しようとする課題】従来の方法では図２に
示すように、（Ａ）シリコン基板よりも上の部分にＨＳ
Ｑ膜６が堆積したままで、上層に減圧ＣＶＤシリコン酸
化膜８を堆積する。（Ｂ）後工程で化学的機械研磨、洗
浄処理により半導体シリコン基板よりも上のトレンチエ
ッヂ部分で、ウエットエッチレートが大きいＨＳＱ膜
が、選択的にエッチングされる部分１０が発生する。そ
の部分より洗浄液がトレンチ内部に混入し、電気的絶縁
性が劣化する可能性がある。
示すように、（Ａ）シリコン基板よりも上の部分にＨＳ
Ｑ膜６が堆積したままで、上層に減圧ＣＶＤシリコン酸
化膜８を堆積する。（Ｂ）後工程で化学的機械研磨、洗
浄処理により半導体シリコン基板よりも上のトレンチエ
ッヂ部分で、ウエットエッチレートが大きいＨＳＱ膜
が、選択的にエッチングされる部分１０が発生する。そ
の部分より洗浄液がトレンチ内部に混入し、電気的絶縁
性が劣化する可能性がある。
【０００５】そして液体を材料とする回転塗布法では、
堆積選択性が無いのでウエハ全面に連続的に膜が堆積す
る。その結果、薄膜化しても半導体シリコン基板よりも
上のトレンチエッヂ部分にはＨＳＱ膜が堆積し、上記の
不具合が懸念される。
堆積選択性が無いのでウエハ全面に連続的に膜が堆積す
る。その結果、薄膜化しても半導体シリコン基板よりも
上のトレンチエッヂ部分にはＨＳＱ膜が堆積し、上記の
不具合が懸念される。
【０００６】本発明は第１のシリコン酸化膜によりトレ
ンチのアスペクト比を下げ、次いで第２のシリコン酸化
膜でボイド無くトレンチを埋め込んだ素子分離領域を有
する半導体装置の製造方法を提供することを目的とす
る。
ンチのアスペクト比を下げ、次いで第２のシリコン酸化
膜でボイド無くトレンチを埋め込んだ素子分離領域を有
する半導体装置の製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明では、まず半導体基板の素子分離領域を形成し、
半導体基板に溝を形成し、前記基板上および前記溝内部
に有機基を有するシリコン酸化膜を形成し、前記基板表
面よりも下でトレンチ底部よりも上の部分まで、前記シ
リコン酸化膜の有機基を除去し、前記有機基を取り去っ
た部分の前記シリコン酸化膜を除去し、高密度プラズマ
ＣＶＤ法により、前記溝に形成された前記シリコン酸化
膜上に、あらたにシリコン酸化膜を形成する。これによ
りボイド無くトレンチを絶縁物質で埋め込み、素子分離
領域を形成することができる。
本発明では、まず半導体基板の素子分離領域を形成し、
半導体基板に溝を形成し、前記基板上および前記溝内部
に有機基を有するシリコン酸化膜を形成し、前記基板表
面よりも下でトレンチ底部よりも上の部分まで、前記シ
リコン酸化膜の有機基を除去し、前記有機基を取り去っ
た部分の前記シリコン酸化膜を除去し、高密度プラズマ
ＣＶＤ法により、前記溝に形成された前記シリコン酸化
膜上に、あらたにシリコン酸化膜を形成する。これによ
りボイド無くトレンチを絶縁物質で埋め込み、素子分離
領域を形成することができる。
【０００８】
【発明の実施の形態】本発明の一実施例について図３を
用いて説明する。
用いて説明する。
【０００９】（Ａ）半導体基板に膜厚１５０ｎｍのシリ
コン窒化膜４をハードマスクとして深さ４５０ｎｍのト
レンチが形成された下地２上に、有機ＳＯＧ膜２０を３
００ｎｍ塗布する。回転塗布法では溝部分への堆積膜厚
は溝幅に依存し、狭い溝ほど堆積膜厚は大きくなる。こ
の場合有機ＳＯＧ膜は非トレンチ領域では３００ｎｍ程
度堆積し、０．５ｕｍ以下の幅のトレンチではシリコン
窒化膜よりも上まで堆積している。
コン窒化膜４をハードマスクとして深さ４５０ｎｍのト
レンチが形成された下地２上に、有機ＳＯＧ膜２０を３
００ｎｍ塗布する。回転塗布法では溝部分への堆積膜厚
は溝幅に依存し、狭い溝ほど堆積膜厚は大きくなる。こ
の場合有機ＳＯＧ膜は非トレンチ領域では３００ｎｍ程
度堆積し、０．５ｕｍ以下の幅のトレンチではシリコン
窒化膜よりも上まで堆積している。
【００１０】（Ｂ）トレンチ部分に堆積した有機ＳＯＧ
膜２０の一部の有機基を、深さ方向に対して約４００ｎ
ｍ酸素プラズマにより除去する。この工程で前記有機Ｓ
ＯＧ膜中に有機基が残留している部分は、トレンチ内部
の底面から約２００ｎｍだけになる。
膜２０の一部の有機基を、深さ方向に対して約４００ｎ
ｍ酸素プラズマにより除去する。この工程で前記有機Ｓ
ＯＧ膜中に有機基が残留している部分は、トレンチ内部
の底面から約２００ｎｍだけになる。
【００１１】（Ｃ）少なくとも一部の有機基が除去され
ている部分２２は、膜に空孔あるいはＳｉ−ＯＨやＨ−
ＯＨの結合が多くなりエッチレートが大きくなる。この
違いを利用して少なくとも一部の有機基が除去された部
分２２のみを選択的にエッチバック除去する。例えばＣ
ＨＦ3、ＣＨ4ガスを１：１程度に混合した、ＲＩＥ（反
応性イオンエッチング）では有機基が除去されたＳＯＧ
は有機ＳＯＧの１．５〜２．０倍ほどエッチレートが大
きい。よってトレンチ内部のみに有機ＳＯＧ膜を残留さ
せることは十分可能である。
ている部分２２は、膜に空孔あるいはＳｉ−ＯＨやＨ−
ＯＨの結合が多くなりエッチレートが大きくなる。この
違いを利用して少なくとも一部の有機基が除去された部
分２２のみを選択的にエッチバック除去する。例えばＣ
ＨＦ3、ＣＨ4ガスを１：１程度に混合した、ＲＩＥ（反
応性イオンエッチング）では有機基が除去されたＳＯＧ
は有機ＳＯＧの１．５〜２．０倍ほどエッチレートが大
きい。よってトレンチ内部のみに有機ＳＯＧ膜を残留さ
せることは十分可能である。
【００１２】（Ｄ）トレンチのアスペクトを減じた後、
埋め込み性に優れなおかつ熱酸化膜に近い特性を持つＨ
ＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶ
Ｄシリコン酸化膜２４を４００ｎｍ程度、堆積する。こ
れによりトレンチをボイド無く絶縁物質で埋め込むこと
ができる。また有機ＳＯＧ膜はトレンチ底部にしか堆積
していないので、後工程で加工されるのはＨＤＰ−ＣＶ
Ｄシリコン酸化膜２４だけであり、洗浄液の浸食の可能
性も無い。
埋め込み性に優れなおかつ熱酸化膜に近い特性を持つＨ
ＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶ
Ｄシリコン酸化膜２４を４００ｎｍ程度、堆積する。こ
れによりトレンチをボイド無く絶縁物質で埋め込むこと
ができる。また有機ＳＯＧ膜はトレンチ底部にしか堆積
していないので、後工程で加工されるのはＨＤＰ−ＣＶ
Ｄシリコン酸化膜２４だけであり、洗浄液の浸食の可能
性も無い。
【００１３】（Ｅ）その後、ＣＭＰ（化学的機械研磨
法）で表面を平坦化し、次にＳｉＮを除去する。
法）で表面を平坦化し、次にＳｉＮを除去する。
【００１４】以上のように、本実施形態では、ＨＤＰに
よりシリコン酸化膜を堆積している。ＨＤＰで堆積した
膜は、他の方法、例えば普通のプラズマＴＥＯＳや、常
圧ＣＶＤ法で堆積したＳｉＯ2と比較して埋め込み性が
良く、また膜質が良い（ウエットエッチレートが小さ
い）のが特徴である。ＳＯＧと比べると、埋め込み性は
劣るものの、はるかに膜質が良いのが特徴であり、その
ために（トレンチ内部に堆積した有機膜の）キャップ膜
としての能力が高くなる。
よりシリコン酸化膜を堆積している。ＨＤＰで堆積した
膜は、他の方法、例えば普通のプラズマＴＥＯＳや、常
圧ＣＶＤ法で堆積したＳｉＯ2と比較して埋め込み性が
良く、また膜質が良い（ウエットエッチレートが小さ
い）のが特徴である。ＳＯＧと比べると、埋め込み性は
劣るものの、はるかに膜質が良いのが特徴であり、その
ために（トレンチ内部に堆積した有機膜の）キャップ膜
としての能力が高くなる。
【００１５】
【発明の効果】このように本発明では、高アスペクト比
のトレンチをシリコン酸化膜でボイド無く埋め込むこと
により、トランジスター素子分離領域が確実に電気的に
絶縁される。その結果、ＭＯＳＦＥＴ等の半導体装置の
信頼性が向上する。
のトレンチをシリコン酸化膜でボイド無く埋め込むこと
により、トランジスター素子分離領域が確実に電気的に
絶縁される。その結果、ＭＯＳＦＥＴ等の半導体装置の
信頼性が向上する。
【図１】従来の素子分離領域形成方法を示す工程断面図
【図２】課題を示す工程断面図
【図３】本実施形態である素子分離領域形成方法を示す
工程断面図
工程断面図
２ シリコン基板 ４ シリコン窒化膜 ６ ＨＳＱ膜 ８ 減圧ＣＶＤシリコン酸化膜 １０ 洗浄により選択的に除去された部分 ２０ 有機ＳＯＧ膜 ２２ 有機基を除去された有機ＳＯＧ膜 ２４ ＨＤＰ−ＣＶＤシリコン酸化膜
Claims (1)
- 【請求項１】半導体基板にトレンチを形成する工程と、 前記基板上および前記トレンチ内部に、有機基を有する
シリコン酸化膜を形成する工程と、 前記基板表面よりも下でトレンチ底部よりも上の部分ま
で、前記シリコン酸化膜の有機基を除去する工程と、 前記有機基を取り去った部分の前記シリコン酸化膜を除
去する工程と、 高密度プラズマＣＶＤ法により、前記トレンチに形成さ
れた前記シリコン酸化膜上にあらたにシリコン酸化膜を
形成する工程とを有する、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10352716A JP2000183150A (ja) | 1998-12-11 | 1998-12-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10352716A JP2000183150A (ja) | 1998-12-11 | 1998-12-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183150A true JP2000183150A (ja) | 2000-06-30 |
Family
ID=18425952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10352716A Pending JP2000183150A (ja) | 1998-12-11 | 1998-12-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183150A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203263A (ja) * | 2000-01-20 | 2001-07-27 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| US6566229B2 (en) * | 2001-03-05 | 2003-05-20 | Samsung Electronics Co., Ltd. | Method of forming an insulating layer in a trench isolation type semiconductor device |
| US7052971B2 (en) | 2001-07-13 | 2006-05-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| US7105397B2 (en) | 2003-11-28 | 2006-09-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| KR100816749B1 (ko) | 2006-07-12 | 2008-03-27 | 삼성전자주식회사 | 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들 |
| JP2008091368A (ja) * | 2006-09-29 | 2008-04-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR20100121437A (ko) | 2009-05-08 | 2010-11-17 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
-
1998
- 1998-12-11 JP JP10352716A patent/JP2000183150A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7060589B2 (en) * | 2000-01-20 | 2006-06-13 | Hitachi, Ltd. | Method for manufacturing a semiconductor integrated circuit device that includes covering the bottom of an isolation trench with spin-on glass and etching back the spin-on glass to a predetermined depth |
| JP2001203263A (ja) * | 2000-01-20 | 2001-07-27 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| US6566229B2 (en) * | 2001-03-05 | 2003-05-20 | Samsung Electronics Co., Ltd. | Method of forming an insulating layer in a trench isolation type semiconductor device |
| US7052971B2 (en) | 2001-07-13 | 2006-05-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| US7105397B2 (en) | 2003-11-28 | 2006-09-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| US7416987B2 (en) | 2003-11-28 | 2008-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| US7674685B2 (en) | 2006-07-12 | 2010-03-09 | Samsung Electronics Co, Ltd. | Semiconductor device isolation structures and methods of fabricating such structures |
| KR100816749B1 (ko) | 2006-07-12 | 2008-03-27 | 삼성전자주식회사 | 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들 |
| JP2008091368A (ja) * | 2006-09-29 | 2008-04-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR20100121437A (ko) | 2009-05-08 | 2010-11-17 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US8384187B2 (en) | 2009-05-08 | 2013-02-26 | Renesas Electronics Corporation | Semiconductor device with shallow trench isolation |
| US9029237B2 (en) | 2009-05-08 | 2015-05-12 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| CN105355540A (zh) * | 2009-05-08 | 2016-02-24 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
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