KR100540506B1

KR100540506B1 - 메모리 소자 테스트를 위한 알고리즘 패턴 생성기 및 이를이용한 메모리 테스터

Info

Publication number: KR100540506B1
Application number: KR1020040061085A
Authority: KR
Inventors: 강종구
Original assignee: 주식회사 유니테스트
Priority date: 2004-08-03
Filing date: 2004-08-03
Publication date: 2006-01-11
Also published as: TW200617977A; US7302623B2; JP2006047311A; US20060031725A1; TWI274350B; DE102005034922A1

Abstract

본 발명은 외부의 콘솔 PC로부터 테스트를 수행하는 인스트럭션을 포함하는 테스트 프로그램을 수신받아 저장하는 인스트럭션 메모리와, 테스트 수행시 상기 인스트럭션 메모리로부터 순차적으로 상기 테스트 프로그램의 인스트럭션을 페치(fetch)하는 시퀀스 제어부와, 외부 장치와의 인터페이스를 수행하는 인터페이스 유닛과, 동일한 위상을 가지는 클럭 신호를 생성하여 제공하는 PLL(Phase locked loop)과, 상기 PLL을 통해서 제공되는 각 클럭 사이클에 대해서 테스트에 필요한 커맨드 로직을 생성하는 커맨드 생성부와, 상기 각 클럭 사이클에 대해서 어드레스 스크램블링을 통하여 테스트에 필요한 어드레스 로직을 생성하는 어드레스 생성부와, 상기 각 클럭 사이클에 대해서 데이터 스크램블링을 통하여 테스트에 필요한 데이터 로직을 생성하는 데이터 생성부와, 상기 각 클럭 사이클에 대해서 상기 데이터 생성부에서 생성된 데이터와 테스트 데이터를 비교하고 불량 메모리에 대한 정보를 저장하는 데이터 비교부를 포함하는 메모리 소자 테스트를 위한 알고리즘 패턴 생성기에 관한 것이다.

본 발명에 따르면, 메모리 소자의 모듈 또는 컴포넌트 레벨의 테스트를 수행하는 메모리 테스터에 있어서 어드레스 스크램블링(scrambling) 및 데이터 스크램블링을 포함하여 메모리 테스터의 구성을 최적화할 수 있는 구성을 가지는 메모리 소자 테스트를 위한 알고리즘 패턴 생성기를 제공할 수 있다.

메모리 소자, 테스트, ALPG, 패턴 생성, 스크램블링

Description

메모리 소자 테스트를 위한 알고리즘 패턴 생성기 및 이를 이용한 메모리 테스터{AN ALGORITHM PATTERN GENERATOR FOR TESTING MEMORY DEVICE AND A MEMORY TESTER USING THEREOF}

도 1은 종래의 테스터의 예시적인 블록도.

도 2는 종래의 알고리즘 패턴 생성기의 블록도.

도 3은 본 발명에 따른 알고리즘 패턴 생성기를 포함하는 메모리 테스터의 블록도.

도 4는 본 발명에 따른 메모리 소자 테스트를 위한 알고리즘 패턴 생성기의 인스트럭션의 구성예를 도시하는 도면.

도 5는 본 발명에 따른 메모리 소자 테스트를 위한 알고리즘 패턴 생성기의 시퀀스 제어부의 구성예를 도시하는 도면.

도 6은 본 발명에 따른 메모리 소자 테스트를 위한 알고리즘 패턴 생성기의 어드레스 생성부의 구성예를 도시하는 도면.

도 7a, 7b, 7c는 본 발명에 따른 메모리 소자 테스트를 위한 알고리즘 패턴 생성기의 데이터 생성부의 구성예를 도시하는 도면.

도 8은 본 발명에 따른 메모리 소자 테스트를 위한 알고리즘 패턴 생성기의 데이터 비교부의 구성예를 도시하는 도면.

도 9는 본 발명에 따른 메모리 소자 테스트를 위한 알고리즘 패턴 생성기를 사용한 테스트 방법의 흐름도.

도 10a는 본 발명에 따른 메모리 소자 테스트를 위한 알고리즘 패턴 생성기를 사용한 테스트 방법에서 테스트 프로그램의 구조를 도시하는 도면.

도 10b는 본 발명에 따른 메모리 소자 테스트를 위한 알고리즘 패턴 생성기를 사용한 테스트 방법에서 소스 프로그램의 실제 예를 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

100: 메모리 테스터 110: 전원장치

120: 드라이버 130: 비교기

140: 패턴발생기 150: 타이밍 발생기

160: CPU 170: DC 테스트회로

180: 메모리 소자

210: 명령 메모리 220: 프로그램 카운터

230: 시퀀스 제어회로 240: 어드레스 연산회로

250: 테스트 데이터 생성회로

300: 메모리 테스터 310: 가변전원 공급부

320: 제어부 325: 패턴 생성 보드

330: 클럭 생성부 335: ALPG

340: 시퀀스 제어부 345: 인터페이스 유닛

350: PLL 355:　인스트럭션 메모리

360: 커맨드 생성부 365: 어드레스 생성부

370: 데이터 생성부 375: 데이터 비교부

본 발명은 메모리 소자 테스트를 위한 알고리즘 패턴 생성기에 관한 것으로, 더욱 구체적으로는 메모리 소자의 모듈 또는 컴포넌트 레벨의 테스트를 수행하는 메모리 테스터에 있어서 어드레스 스크램블링 및 데이터 스크램블링을 포함하여 메모리 테스터의 구성을 최적화할 수 있는 구성을 가지는 메모리 소자 테스트를 위한 알고리즘 패턴 생성기에 관한 것이다.

알고리즘 패턴 생성기(Algorithm pattern generator, 이하 "ALPG")는 반도체, 특히 메모리 모듈 또는 메모리 콤포넌트의 테스트에 사용되는 메모리 테스터 내부에서 패턴의 생성을 위해서 사용되는 장치로서, 데이터의 읽기 및 쓰기를 테스트하기 위한 인스트럭션의 코딩에 사용되는 장치이다.

반도체 테스터, 특히 메모리 테스터는 메모리 소자의 개발 상황, 특히 메모리 소자의 상당 부분을 차지하는 DRAM의 개발 상황에 따라서 설계되어 개발된다. 현재의 DRAM 발전 상황은 EDO(Extended Data Output) 기능을 탑재한 DRAM이나, SDRAM(Synchronous DRAM), 램버스(Rambus) DRAM에 이어서 DDR(Double Data Rate) DRAM으로 발전되고 있다.

이러한 DRAM을 테스트하기 위해서는 메모리의 고속화에 대응하여 메모리 테 스터도 고속 및 고정밀도가 요구된다. 또한 메모리의 대용량화에 따라 테스트 시간이 증가하게 되므로 테스트의 속도 역시 빨라져야 한다. 또한 소형화되고 경제적인 메모리 테스터를 구현하여 테스트 비용을 절감할 수 있어야 한다.

도 1은 종래의 메모리 테스터의 예시적인 블록도이다. 도 1에 도시되듯이, 메모리 테스터(100)는, 테스트되는 메모리 소자(메모리 모듈 또는 메모리 컴포넌트 포함, 180)에 전원전압을 공급하는 전원장치(110)와, 메모리 소자(180)의 입력부에 신호를 입력하는 드라이버(120)와, 메모리 소자(180)의 출력부에서 출력되는 신호와 기대치 신호를 비교하는 비교기(130)와, 메모리 소자(180)에 입력되는 신호열(테스트 패턴) 및 기대치 신호를 생성하는 패턴발생기(140)와, 메모리 소자(180)에 입력하는 신호의 인가 타이밍을 발생하는 타이밍 발생기(150)와, 이들 회로를 제어하는 제어기로서의 CPU(160) 등으로 구성되어 있다. 상기 CPU(160)는 외부의 기억장치에서 테스트 프로그램을 판독하여, 그것을 운영체제(OS)에 의해 해석하면서, 테스트용의 신호(테스트 패턴)의 발생과 판정을 행하고, 소정의 테스트를 실시하도록 구성되어 있다. 테스터(100)에는, 출력부의 전압레벨 검출 등의 직류 테스트를 행하기 위한 DC 테스트회로(170)가 설치되는 경우도 있다.

이러한 종래의 메모리 테스터는 DC 파라미터들이 회로의 디지털적 동작에 적합한 지를 테스트하는 DC 테스트, 신호의 전달 지연 시간, 셋업(set-up) 시간과 홀드(hold) 시간 등과 관련된 AC 마진(margin) 테스트를 포함하며 이를 위한 타이밍 생성기(timing generator) 등 다양한 기능을 가지고 있으며 메인프레임 등 부피가 크고 고가인 전용 장비를 사용하여 제작되는 것이므로 제작비용이 높은 단점이 있 다. 메모리 제조업체에서 소자의 생산 비용을 최소화하여 경쟁력을 높이기 위해서는 이러한 고비용의 메모리 테스터를 효율적으로 설계하는 것이 바람직하다. 따라서 메모리 테스터를 효율적으로 설계하여 소형이고 제작비용을 감소시키는 것이 바람직하다.

이러한 소형화를 위해서 특히 테스트 패턴의 생성과 관련된 ALPG를 최적화하기 위한 기술이 개발되고 있다.

예컨대, 가부시키가이샤 히타치세이사쿠쇼에서 2001년 7월 26일자로 출원한 "테스터 구축 데이터의 생성방법 및 테스터의 구축방법 및 테스트회로"라는 명칭의 한국특허출원번호 제2001-0045014호는 이러한 ALPG에 대해서 상세히 개시하고 있다.

도 2는 상기 특허출원 제2001-0045014호에 개시된 종래의 알고리즘 패턴 생성기의 블록도이다. 도시되듯이, 종래의 ALPG는, 테스트 패턴생성 알고리즘에 따라 기술된 복수의 마이크로 명령군으로 이루어지는 마이크로 프로그램이 저장된 명령 메모리(210)와, 상기 명령 메모리(210)에서 판독해야 할 마이크로 명령을 지정하는 프로그램 카운터(220)와, 명령 메모리(210)에서 판독된 마이크로 명령 내의 명령코드를 해독하여 메모리 회로에 대한 제어신호나 프로그램 카운터(220) 등 ALPG를 구성하는 기능 블록에 대한 제어신호를 형성하는 시퀀스 제어회로(230)와, 명령 메모리(210)에서 판독된 마이크로 명령에 따라 테스트 어드레스를 생성하는 어드레스 연산회로(240)와, 판독된 마이크로 명령에 따라 테스트 데이터 및 기대치 데이터를 생성하는 테스트 데이터 생성회로(250) 등으로 구성되어 있다.

또한, 검사대상의 메모리 회로가 정상인지 아닌지를 판정하는 경우 메모리 회로에서 판독된 데이터와 기록된 데이터를 비교하여 일치하고 있는가를 판정하는 수단이 부가될 수 있다. 또한 상기 명령 메모리(210)에 저장되는 마이크로 명령은, 도 2에 나타나 있는 바와 같이, 점프명령으로 사용하는 명령의 점프번지를 나타내는 PC(program counter) 어드레스가 저장되는 어드레스 필드(MFa)와, 시퀀스 제어코드가 저장되는 OP코드 필드(MFb)와, 명령의 반복회수 등이 저장되는 오퍼랜드 필드(MFc)와, 어드레스나 데이터의 출력 및 리드/라이트를 지시하는 제어코드가 저장되는 제어필드(MFd)와, 어드레스 연산명령코드가 저장되는 어드레스 연산코드 필드(MFe)와, 데이터생성 명령코드가 저장되는 데이터생성 코드필드(MFf) 등으로 이루어진다.

그러나 상기 특허출원 제2001-0045014호는 메모리의 어드레스 스크램블링이나 데이터 스크램블링에 대해서 전혀 개시하지 않고 있다. 어드레스 스크램블링은 메모리의 물리적 어드레스와 논리적 어드레스(로우와 컬럼으로 표현됨)를 매칭시키기 위해서 상호 변환하는 것을 의미하며, 데이터의 스크램블링은 어드레스의 함수로 표시되는 것으로 메모리 레이아웃에서 면적을 최소화하기 위해서 메모리 업체들이 사용하는 방식이 다르므로 이를 정합하기 위한 과정이다. 따라서 효율적으로 ALPG를 설계하여 메모리 테스터의 구성을 최적화하기 위해서는 상기 스크램블링을 고려한 ALPG 설계가 이루어져야 한다.

본 발명의 목적은 어드레스 스크램블링 및 데이터 스크램블링을 포함하여 메 모리 테스터의 구성을 최적화할 수 있는 구성을 갖는 메모리 소자 테스트를 위한 알고리즘 패턴 생성기를 제공하는 데 있다.

본 발명의 다른 목적은 상기 메모리 소자 테스트를 위한 알고리즘 패턴 생성기를 이용한 메모리 테스터를 제공하는데 있다.

본 발명의 또다른 목적은 상기 메모리 소자 테스트를 위한 알고리즘 패턴 생성기를 이용한 메모리 소자의 테스트 방법을 제공하는데 있다.

본 발명의 또다른 목적은 상기 메모리 소자 테스트를 위한 알고리즘 패턴 생성기를 위한 프로그램을 기록한 컴퓨터로 판독할 수 있는 기록매체를 제공하는데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 외부의 콘솔 PC로부터 테스트를 수행하는 인스트럭션을 포함하는 테스트 프로그램을 수신받아 저장하는 인스트럭션 메모리와, 테스트 수행시 상기 인스트럭션 메모리로부터 순차적으로 상기 테스트 프로그램의 인스트럭션을 페치하는 시퀀스 제어부와, 외부 장치와의 인터페이스를 수행하는 인터페이스 유닛과, 동일한 위상을 가지는 클럭 신호를 생성하여 제공하는 PLL과, 상기 PLL을 통해서 제공되는 각 클럭 사이클에 대해서 테스트에 필요한 커맨드 로직을 생성하는 커맨드 생성부와, 상기 각 클럭 사이클에 대해서 어드레스 스크램블링을 통하여 테스트에 필요한 어드레스 로직을 생성하는 어드레스 생성부와, 상기 각 클럭 사이클에 대해서 데이터 스크램블링을 통하여 테스트에 필요한 데이터 로직을 생성하는 데이터 생성부와, 상기 각 클럭 사이클에 대해서 상기 데이터 생성부에서 생성된 데이터와 테스트 데이터를 비교하고 불량 메모리에 대한 정보를 저장하는 데이터 비교부를 포함하는 메모리 소자 테스트를 위한 알고리즘 패턴 생성기를 제공한다.

또한 본 발명은 메모리 소자를 테스트하는 메모리 테스터에 있어서, 메모리 소자의 테스트에 필요한 각 전압을 공급하는 가변전원 공급부와, 테스트에 필요한 테스트 프로그램을 생성하고 테스트 결과를 수신받아 분석하는 기능을 포함하는 콘솔 PC와, 기준 클럭을 생성하는 클럭 생성부와 제어를 위한 제어부와, 상기 콘솔 PC로부터 상기 테스트 프로그램을 수신받아 테스트 패턴 신호를 생성하여 테스트될 메모리 소자로 송신하고 상기 메모리 소자로부터 출력되는 테스트 결과를 수신받아 비교하는 패턴 생성 보드를 포함하고, 상기 알고리즘 패턴 생성기를 사용하여 테스트 패턴을 생성하고 테스트를 수행하는 것인 메모리 소자를 테스트하는 메모리 테스터를 제공한다.

또한 본 발명은 알고리즘 패턴 생성기를 사용하여 메모리 소자를 테스트하는 방법으로서, 테스트에 대한 정보를 포함하는 소스 프로그램을 로딩하고 컴파일러에 의해서 컴파일하여 테스트 프로그램을 생성하는 단계와, 상기 테스트 프로그램을 본 발명에 따른 알고리즘 패턴 생성기로 전송하여 내부의 인스트럭션 메모리에 저장하는 단계와, 상기 테스트 프로그램 내에 저장된 인스트럭션을 페치하고 테스트에 필요한 커맨드 로직과 어드레스 로직과 데이터 로직을 포함하는 테스트 패턴을 생성하고 테스트될 메모리 소자에 인가하여 테스트를 수행하는 단계와, 테스트를 수행한 후 상기 메모리 소자에서 출력되는 데이터와 본 발명에 따른 알고리즘 패턴 생성기에서 생성되는 기대값 데이터를 비교하여 불량 여부를 판단하는 단계와, 불량 여부를 판단하여 불량이 발생한 경우 불량 판정된 메모리에 대한 정보를 저장하는 단계를 포함하는 알고리즘 패턴 생성기를 사용하여 메모리 소자를 테스트하는 방법을 제공한다.

또한 본 발명은 외부의 콘솔 PC로부터 테스트를 수행하는 인스트럭션을 포함하는 테스트 프로그램을 수신받아 저장하는 기능과, 테스트 수행시 인스트럭션 메모리로부터 순차적으로 상기 테스트 프로그램의 인스트럭션을 페치하는 기능과, 외부 장치와의 인터페이스를 수행하는 기능과, 동일한 위상을 가지는 클럭 신호를 생성하여 제공하는 기능과, 상기 클럭 신호의 클럭 사이클에 대해서 상기 각 클럭 사이클에 대해서 어드레스 스크램블링을 통하여 테스트에 필요한 어드레스 로직을 생성하는 기능과, 상기 각 클럭 사이클에 대해서 데이터 스크램블링을 통하여 테스트에 필요한 데이터 로직을 생성하는 기능과, 상기 각 클럭 사이클에 대해서 상기 데이터 생성부에서 생성된 데이터와 테스트 데이터를 비교하고 불량 메모리에 대한 정보를 저장하는 기능을 포함하는 프로그램을 기록한 컴퓨터로 판독할 수 있는 기록 매체를 제공한다.

이하, 본 발명의 메모리 테스터를 위한 알고리즘 패턴 생성기를 도면을 참조로 하여 보다 구체적으로 설명한다.

도 3은 본 발명에 따른 알고리즘 패턴 생성기를 포함하는 메모리 테스터의 개략적인 블록도이다. 도시되듯이, 본 발명에 따른 메모리 테스터(300)는 가변전원 공급부(310)와, 콘솔 PC(315)와, 제어부(320)와, 패턴 생성 보드(325)를 포함하며, 백플레인 버스를 통해서 데이터의 송수신이 이루어진다. 또한 패턴 생성 보드(325)는 클럭 생성부(330)와, ALPG(335)를 포함하며, ALPG(335)는 시퀀스 제어부(340)와, 인터페이스 유닛(345)과, PLL(Phase locked loop, 350)과, 인스트럭션 메모리(355)와, 커맨드 생성부(360)와, 어드레스 생성부(365)와, 데이터 생성부(370)와, 데이터 비교부(375)를 포함한다. 상기 ALPG(335)는 예컨대 FPGA로 원칩 형태로 구성될 수 있다.

가변전원 공급부(310)는 메모리 소자의 테스트에 필요한 다양한 전원을 공급한다. 가변전원 공급부(310)는 또한 테스트 될 메모리 소자(Device Under Test, 이하 "DUT"라 함)에 전원을 공급한다.

콘솔 PC(315)는 백플레인 버스를 통하여 패턴 생성 보드(325)에 연결되며, 테스트 프로그램을 패턴 생성보드(325)로 송신하고 테스트 결과를 패턴 생성보드(325)로부터 수신받아 분석하는 기능을 제공한다.

제어부(320)는 메모리 테스터(300)에 대한 제어를 수행한다.

또한 도시되지는 않았지만, 테스트될 소자를 장착하는 슬롯(예컨대 DIMM 슬롯)이나 콤포넌트 소켓을 포함하는 DUT 보드를 포함한다.

패턴 생성 보드(325)는 콘솔 PC(315)로부터 테스트 프로그램을 수신받아 ALPG(335)를 통하여 테스트 패턴 신호를 생성하여 테스트될 메모리 소자로 송신하고 상기 메모리 소자로부터 출력되는 테스트 결과를 수신받아 비교한다. 이 비교 결과(또는 테스트 결과 포함)는 콘솔 PC(315)로 송신되어 분석될 수 있다.

클럭 생성부(330)는 기준이 되는 클럭을 생성하여 ALPG(335) 내부의 인터페 이스 유닛(345)과 PLL(350)에 공급한다.

시퀀스 제어부(340)는 테스트 수행시 인스트럭션 메모리(355)로부터 순차적으로 테스트 프로그램 인스트럭션을 페치(fetch)한다.

인터페이스 유닛(345)은 ALPG(335)를 가변전원 공급부(310), 콘솔 PC(315) 및 제어부(320)와 백플레인 버스를 통해서 인터페이스한다. 또한 클럭 생성부(330)로부터 클럭을 입력받고 이를 PLL(350)에 공급한다. 인터페이스 유닛(345)은 또한 테스트 결과를 콘솔 PC(315)에 송신한다.

PLL(350)은 인터페이스 유닛(3450)에서 입력받은 클럭 신호와 클럭 생성부(330)에서 입력받은 클럭 신호 사이의 위상차를 0으로 만들어 동일한 위상을 가지는 클럭 신호를 생성한다. 상기 PLL(350)의 출력 CK, /CK는 클럭과 반전된 클럭을 의미한다.

인스트럭션 메모리(355)는 콘솔 PC(315)로부터 테스트 프로그램을 인터페이스 유닛(345)을 통하여 수신받아 저장한다.

커맨드 생성부(360)는 각 클럭 사이클에 대해서 테스트에 필요한 커맨드 로직을 생성한다. 상기 커맨드 생성부(360)의 출력 신호 CMD[8:0]은 예컨대 DDR SDRAM의 내부 커맨드 신호인 CS(chip select), RAS(Row Address Strobe), CAS(Column Address Strobe) 신호를 포함하는 커맨드를 의미한다.

어드레스 생성부(365)는 각 클럭 사이클에 대해서 어드레스 스크램블링을 통하여 테스트에 필요한 어드레스 로직을 생성한다. 상기 어드레스 생성부(365)의 출력신호 BA[2:0]은 뱅크 어드레스(Bank address)를 의미하며, ADD[15:0]은 물리적 주소이다.

데이터 생성부(370)는 각 클럭 사이클에 대해서 데이터 스크램블링을 통하여 테스트에 필요한 데이터 로직을 생성한다. 상기 데이터 생성부(370)의 출력신호인 DQ[7:0]은 데이터 입력/출력으로 데이터 버스를 의미하고, DQS는 데이터 스트로브(Data strobe)이며, DM은 상기 DQ와 DQS를 정합하기 위해 내부적으로 로딩되는 신호이다.

데이터 비교부(372)는 각 클럭 사이클에 대해서 데이터 생성부(370)에서 생성된 데이터와 테스트 데이터를 비교한다.

도 4는 본 발명에 따른 메모리 테스터를 위한 알고리즘 패턴 생성기의 인스트럭션의 구성을 도시하는 도면이다.

도시되듯이, 인스트럭션 메모리(355) 내에 저장되는 인스트럭션은 시퀀스 필드(410a 및 410b)와, 어드레스 필드(420)와, 데이터 필드(430)와, 제어 필드(440)를 포함한다.

시퀀스 필드(410a 및 410b)는 Opcode(410a)와 Operand(410b)의 두 가지 필드로 분류할 수 있으며, 각 클럭 사이클마다 인스트럭션 포인터를 계산하여 테스트 프로그램의 시퀀스 제어를 하는데 사용된다.

Opcode(410a)는 NOP(연산이 없는 상태), SET(레지스터 설정을 위한 Opcode), END(패턴의 종료), PAUSE(중지 시퀀스), JMP(무조건적인 점프), JNZ1 내지 JNZ8(대응되는 레지스터 CX1 내지 CX8이 0이 아닌 경우의 조건적인 점프), CALL(서브루틴 호출), RET(서브루틴으로부터의 리턴)을 포함하는 연산 코드를 나타낸다.

Operand(410b)는 점프에 대한 인덱스를 나타내거나 또는 Opcode=SET인 경우에는 레지스터를 나타낸다.

어드레스 필드(420)는 메모리 어드레스 라인의 생성을 위한 산술적 연산을 위한 필드이다.

메모리의 로우 어드레스(X)에 대한 연산을 수행하는 ALU-X와 메모리의 컬럼 어드레스(Y)에 대한 연산을 수행하는 ALU-Y와 메모리의 뱅크 어드레스(Z)에 대한 연산을 수행하는 ALU-Z 및, X와 Y 어드레스에 대한 추가적인 어드레스(DX, DY)에 대한 ALU인 ALU-DX, ALU-DY에 대해서 어드레스 연산을 나타낸다.

예컨대, ALU-X에 대해서는 X=X, X=/X, X=X*2, X=X/2, X=DX, X=X+DX, X=X-DX, X=X&DX, X=X|DX, X=X^DX, X=immX(X 어드레스의 즉시값), X=X+immX, X=X-immX, X=X&immX, X=X|immX, X=X^immX 등의 어드레스 연산을 수행하는 코드를 포함하고, ALU-Y에 대해서는 ALU-X와 마찬가지이다.

immX, immY와 같은 즉시값은 마이크로 코드에서 X나 Y 레지스터에 임의의 값을 할당할 수 있도록 명령어 세트를 구성하기 위한 값이다.

ALU-Z에 대해서는 Z=Z, Z=0, Z=/Z, Z=Z+1, Z=Z-1, Z=Z*2, Z=Z/2, Z=ZR, Z=1, Z=2, Z=3 등의 어드레스 연산을 수행하는 코드를 포함한다.

ALU-DX에 대해서는 DX=DX, DX=0, DX=/DX, DX=DX+1, DX=DX-1, DX=DX*2, DX=DX/2, DX=XR 등의 어드레스 연산을 수행하는 코드를 포함하며, ALU-DY에 대해서는 ALU-DX와 마찬가지이다.

ALU-X, ALU-Y, ALU-Z, ALU-DX, ALU-DY에 대한 설명은 이후 어드레스 생성부 (365)에서 상세히 설명한다.

데이터 필드(430)는 메모리 데이터 라인의 생성을 위한 산술적 연산을 위한 필드이다.

ALU-D 레지스터는 초기 레지스터와의 연산 또는 즉시값과의 연산을 통해서 갱신될 수 있다. DP 필드는 데이터 필드(430)의 일부분으로서 현재의 X-Y 어드레스 상태에 따른 데이터 생성의 단순화한 표시를 나타낸다. 최종적으로 ALU-D 레지스터와 DP 필드는 익스클루시브 OR 연산된다.

ALU-D에 대해서는 D=D, D=/D, D=D*2, D=D/2, D=DR, D=immD, D=D+immD, D=D-immD, D=D&immD, D=D|immD, D=D^immD 등의 어드레스 연산을 수행하는 코드를 포함한다.

DP 필드는 DP0(solid pattern), DP1(checker board pattern), DP2(row bar pattern), DP3(column bar pattern), DP4(diagonal pattern), DP5(mask parity)를 나타낼 수 있다.

제어 필드(440)는 메모리 제어 신호 상태, 실시간 인버전(inversion) 플래그 등을 포함하는 필드이다.

제어 필드(440)는 예컨대, CKE(clock enable), CS(chip select), RAS(row address enable), CAS(column address enable), WE(write enable), ODT(on-die termination enable), DMH(data mask at high going edge), DML(data mask at low going edge), CPEH(compare enable at high going edge), CPEL(compare enable at low going edge), ASCROFF(address scramble disable), DSCROFF(data scramble disable), AP(auto precharge enable), /X(row address inversion flag), /Y(column address inversion flag), /Z(bank address inversion flag), /D(data inversion flag), AY(column address enable), I(interrupt flag) 등을 나타낸다.

도 5는 본 발명에 따른 메모리 테스터를 위한 알고리즘 패턴 생성기의 시퀀스 제어부의 구성예이다.

도시되듯이, 시퀀스 제어부(340)는 시작 어드레스 레지스터(510)와, 인스트럭션 포인터(520)와, 제어 유닛(530)과, CX1 내지 CX8(550), 스택 레지스터(540), 플래그 레지스터(560)를 포함한다.

시작 어드레스 레지스터(start address register, STR, 510)는 시작 어드레스를 저장하는 레지스터로서 예컨대 10비트로 구성된다.

인스트럭션 포인터(instruction pointer, IP, 520)는 인스트럭션의 포인터를 저장하는 레지스터로 예컨대 10비트로 구성되며, 인스트럭션 메모리(355)의 Operand로부터 해당 포인터를 로딩하여 저장한다.

제어 유닛(530)은 인스트럭션 메모리(355)의 Opcode로부터 해당 오퍼레이션을 로딩하여 제어하며, IP(520) 또는 스택(540), CX1 내지 CX8(550) 레지스터에 대한 제어를 수행한다.

스택 레지스터(540)는 인스트럭션 포인터의 스택을 위한 레지스터로서, 예컨대 16비트/4depth로 구성된다.

CX1 내지 CX8(550)은 인스트럭션 카운터를 위한 레지스터로 예컨대 16비트로 구성된다.

플래그 레지스터(560)는 플래그 데이터를 저장한다.

도 6은 본 발명에 따른 메모리 테스터를 위한 알고리즘 패턴 생성기의 어드레스 생성부의 구성예이다.

도시되듯이, 어드레스 생성부(365)는 메모리의 로우 어드레스와 컬럼 어드레스와 뱅크 어드레스를 생성하기 위한 논리적 어드레스 생성부(600a)와, 상기 메모리의 로우 어드레스와 컬럼 어드레스의 스크램블링된 어드레스를 생성하기 위한 스크램블 어드레스 생성부(600b)와, 상기 스크램블링된 어드레스를 다중화하여 물리적 어드레스를 생성하는 어드레스 다중화부(600c)를 포함한다.

이하 논리적 어드레스 생성부(600a), 스크램블 어드레스 생성부(600b) 및 어드레스 다중화부(600c)에 대해서 상세히 설명한다.

논리적 어드레스 생성부(600a)에 대해서 설명하면 다음과 같다.

초기 레지스터 즉, XR(610a), YR(610b), ZR(610c)는 메모리의 로우 어드레스(X)와 컬럼 어드레스(Y)와 뱅크 어드레스의 초기값을 저장한다.

ALU-DX(615a)와 ALU-DY(615b)는 초기 레지스터 XR(610a)와 YR(610b)의 값을 입력받아 산술적 연산을 수행하여 추가적인 어드레스(DX, DY)를 생성한다.

ALU-X(620a) 및 ALU-Y(620b)는 ALU-DX(615a)와 ALU-DY(615b)의 출력값과 즉시주소값(immX, immY)을 입력받아 로우 및 컬럼 어드레스 생성을 위한 산술적 연산을 수행한다.

ALU-Z(620c)는 초기 레지스터 ZR(610c)의 값을 입력받아 뱅크 어드레스 생성을 위한 산술적 연산을 수행한다.

INV(625a, 625b, 625c)는 인버전 플래그(/X, /Y, /Z)를 입력받는 경우 각각의 데이터에 대한 반전을 수행한다.

이 결과 X[15:0], Y[15:0] 및 Z[2:0]이라는 메모리의 로우 어드레스(X)와 컬럼 어드레스(Y)와 뱅크 어드레스값이 생성된다. 뱅크 어드레스 Z[2:0]은 도 3에 도시된 BA[2:0]과 동일하다.

스크램블 어드레스 생성부(600b) 및 어드레스 다중화부(600c)에 대해서 설명하면 다음과 같다.

어드레스 스크램블링은 물리적 어드레스와 논리적 어드레스(로우와 컬럼으로 표현됨)를 매칭시키기 위해서 상호 변환하는 것을 의미한다.

상기 X[15:0], Y[15:0]를 입력받아 X-스크램블 로직(630a) 및 Y-스크램블 로직(630b)에서 어드레스 스크램블링을 수행한다. 이 경우 각각의 스크램블 테이블(650a, 650b)에 저장된 스크램블링의 기준이 되는 데이터를 기초로 스크램블링을 수행할 수 있다. 스크램블 테이블(650a, 650b)에 저장된 데이터는 각 메모리 소자 제조회사 별로 메모리 어드레스 생성을 위한 고유 데이터이다.

멀티플렉서(635a, 635b)는 스크램블 로직(630a, 630b)의 출력값과 상기 X[15:0], Y[15:0]을 입력받아 다중화를 수행한다. 이 경우 ASCRAM_EN(address scramble disable flag) 및 ASCROFF(real-time address scrambling disable flag)를 입력받아 다중화를 수행한다.

연산 로직(640a, 640b)은 상기 멀티플렉서(635a, 635b)의 출력값을 입력받아 다양한 연산을 수행하여 Xn[15:0], Yn[15:0]을 생성한다. 상기 Xn, Yn은 스크램블 로직으로 변환한 스크램블 어드레스를 의미한다.

Xn=NOT(Xi logic Xj), Yn=NOT(Yi logic Yj)로 정의되며, n, i, j는 0에서 15까지의 정수이고, 상기 logic은 NOP(non operation), AND, OR, XOR 연산이다.

상기 Xn, Yn은 물리적 어드레스이고 메모리로 동시에 입력될 수 없기 때문에 다중화를 통해서 어드레스 데이터인 A[15:0]를 생성한다. A[15:0]은 도 3에 도시된 ADD[15:0]과 동일하다.

어드레스 다중화부(645)는 멀티플렉서(645)를 포함하며, 상기 Xn[15:0], Yn[15:0]과 AY(Y-address select flag)를 입력받아 다중화를 수행하여 물리적 어드레스인 A[15:0] 데이터를 생성한다.

도 7은 본 발명에 따른 메모리 테스터를 위한 알고리즘 패턴 생성기의 데이터 생성부의 구성예이다.

데이터 생성부(370)는 논리적 데이터 생성부(700a)와, 스크램블 데이터 생성부(700b)와, 시리얼라이제이션(serialization)부(700c)와, 디시리얼라이제이션(de- serialization)부(700c)를 포함한다.

도 7a는 논리적 데이터 생성부(700a)와, 스크램블 데이터 생성부(700b)의 구성예를 도시하고, 도 7b는 시리얼라이제이션(serialization)부(700c)의 구성예를 도시하며, 도 7c는 디시리얼라이제이션(de-serialization)부(700d)의 구성예를 도시한다.

논리적 데이터 생성부(700a)에 대해서 설명하면 다음과 같다.

초기 레지스터(DR, 710)는 데이터의 초기값을 저장하는 레지스터이다.

ALU-D(720)는 상기 DR의 값과 immD(데이터의 즉시값)를 입력받아 산술연산을 수행한다.

데이터 패턴 생성부(725)는 어드레스 생성부(365)의 신호 X[15:0], Y[15:0]과 DP Select(Data pattern select) 신호를 입력받아 데이터 패턴을 생성한다.

DCMR(Data complement mask register, 730)은 데이터 보상을 위한 마스크 데이터를 저장하고 있는 레지스터로서, 예컨대 16 비트로 구성된다.

DFLG(consistent data inversion flag, 735)는 데이터의 반전을 위한 값을 저장하고 있는 레지스터이다.

인버터(740a)를 통해서 DCMR(730)의 마스크 데이터가 반전되고, 이 반전된 값은 /D(실시간 데이터 반전 플래그)와 함께 AND 논리(740)에서 AND 연산된다.

상기 ALU-D(720)의 출력값과, 상기 AND 논리(740)의 출력값과, 상기 DFLG(735)와, 상기 데이터 패턴 생성부(725)의 출력값은 익스클루시브 OR 논리(750)에서 익스클루시브 OR되어 D[15:0]를 생성한다.

스크램블 데이터 생성부(700b)에 대해서 설명하면 다음과 같다. 데이터의 스크램블링은 어드레스의 함수로 표시되며, 메모리 레이아웃에서 면적을 최소화하기 위해서 메모리 업체들이 사용하는 방식이 다르므로 이를 정합하기 위한 과정이다.

상기 D[15:0]을 입력받아 데이터 스크램블 로직(755)에서 데이터 스크램블링을 수행한다. 이 경우 데이터 스크램블 테이블(760)의 스크램블 데이터를 기준으로 스크램블링을 수행할 수 있다. 데이터 스크램블 테이블(760)에 저장된 데이터는 각 메모리 소자 제조회사 별로 데이터 생성을 위한 고유 데이터이다.

멀티플렉서(765)는 데이터 스크램블 로직(755)의 출력값과 X[3:0], Y[3:0]을 입력받아 다중화를 수행한다. 이 경우 DSCRAM_EN(data scramble disable flag) 및 DSCROFF(real-time data scrambling disable flag)를 입력받아 다중화를 수행한다. 출력된 값 Dn[15:0]은 상기 데이터[15:0]을 스크램블 로직(755)에 의해서 변환된 값이다. Dout[15:0]은 Dn[15:0]과 동일한 의미를 가지며, 단지 회로적으로 레지스터와 네트(net)를 구분한 기호이다.

연산 로직(770)은 상기 멀티플렉서(765)의 출력값을 입력받아 다양한 연산을 수행하여 Dout[15:0]을 생성한다. Dout[15:0]에서 Dn=NOT(Ai logic Aj), 로 정의되며, n은 0에서 7까지의 정수이고, A =X 또는 A=Y 이며, i, j는 0에서 3까지의 정수이다. 상기 logic은 NOP(non operation), AND, OR, XOR 로직이다.

Dout[15:0]은 시리얼라이제이션을 통해서 메모리의 DQ 신호로 입력된다. 이때 메모리의 DQ 신호는 양방향(bi-directional)이고 입력/출력 모두에 대해서 사용되므로, 메모리에 기록(write)할 때는 Dout 값이 DQ 라인으로 출력되고, 판독(read)시에는 DQ 라인에서 디시리얼라이제이션을 통해서 Din으로 사용된다. 이러한 기능을 위해서 데이터 생성부(375)는 데이터의 시리얼라이제이션(700c) 및 디시리얼라이제이션(700d)을 위한 유닛을 포함한다.

Dout[15:0]은 DH[7:0]과 DL[7:0]의 두 가지 부분으로 나뉘어져서 각각 D-플립플롭(775a 및 775b)으로 입력되고, 아웃클럭(outclock)의 상승 에지 또는 하강 에지에 의해서 값의 변화가 반영되어 출력된다. 각 플립플롭(775a 및 775b)의 출력은 아웃클럭 상승 에지 또는 하강 에지에 기초하여 멀티플렉서(780a)에 의해 다중 화되고 인버터(790)에서 반전되어 시리얼라이제이션된 출력 신호 DQ[7:0]을 출력한다.

또한 디시리얼라이제이션에 대해서는 메모리 소자로부터의 DQ[7:0] 신호가 각각 D-플립플롭(775c 및 775d)에 입력되고 인클럭(inclock)신호에 의해서 D-플립플롭(775c)에서는 DH[7:0]이, D-플립플롭(775d)에서는 DL[7:0]이 생성되며, 래치(775e)에 의해서 DH[7:0]이 래칭된다. 인클럭은 D-플립플롭(775d) 및 래치(775e)에 대해서는 반전되어 입력된다. 래치(775e)의 출력과 D-플립플롭(775d)의 출력이 합해져서 Din[15:0]이 출력된다.

도 8은 본 발명에 따른 메모리 테스터를 위한 알고리즘 패턴 생성기의 데이터 비교부의 구성예이다.

데이터 비교부(375)는 디지털 비교기(810)와, 불량 메모리 선정부(820)와, FMSR(830)와, 불량모드 레지스터(840)를 포함한다.

디지털 비교기(810)는 상기 데이터 생성부(375)의 신호인 Din[15:0]과, Dout[15:0]을 입력받아 데이터 비교를 수행하여 Cout[15:0]을 출력한다. 이 경우 CPE(compare enable) 신호를 입력받아 데이터 비교를 수행한다. 즉 메모리에서 판독한 데이터인 Din과, 기대값인 Dout이 비교기에서 비교되어 불량이 발생하면 해당 정보들이 저장되게 된다.

불량 메모리 선정부(820)는 상기 Din[15:0]과, Dout[15:0], X[15:0], Y[15:0], Xn[15:0], Yn[15:0]을 입력받아 불량이 발생한 메모리를 선정한다. 이 경우 불량 메모리 선정부(820)는 FMSR(Fail Memory Start Register, 830)와, 불량모 드 레지스터(Fail mode register, 840)에서 데이터 값을 불러올 수 있다.

이하 본 발명에 따른 알고리즘 패턴 생성기를 이용한 메모리 소자 테스트 방법을 도면을 참조로 하여 상세히 설명한다.

도 9는 본 발명에 따른 메모리 테스터를 위한 알고리즘 패턴 생성기를 사용한 테스트 방법의 흐름도이다.

도시되듯이, 우선 소스 프로그램을 로딩한다. 도 10은 상기 소스 프로그램의 일 예를 나타내는 도면으로서, 도 10a는 소스 프로그램의 구조를 나타내며, 도 10b는 소스 프로그램의 실제 예를 나타낸다.

도시되듯이, 소스 프로그램은 메모리 패턴 알고리즘과 레지스터에 대해 기술하고 있는 프로그램으로서, 매크로를 정의하는 부분(1010)과, 레지스터 초기값에 대해 정의하는 레지스터 이니셜 블록(1020)과, 테스트 기능에 대해 기술하는 시작함수 블록(1030)과, 서브함수에 대해 기술하는 서브함수 블록(1040)으로 구분될 수 있다.

도 10b는 이러한 소스 프로그램의 실제 예로서 일부 부분을 도시한다.

이렇게 작성된 소스 프로그램은 콘솔 PC에서 로딩되어 컴파일러에 의해서 테스트 프로그램으로 컴파일된다(S110). 상기 소스 프로그램과 컴파일러는 본 출원인에 의해서 개발된 TTL(Turbo Test Language) 및 TTL 컴파일러로 예시적으로 설명되었으며, 동일한 기능을 하는 다른 프로그램이 사용될 수도 있을 것 이다.

상기 컴파일러에 의해서 컴파일된 테스트 프로그램은 상기 콘솔 PC에서 상기 메모리 테스터 내의 본 발명에 따른 ALPG로 전송되어 내부의 인스트럭션 메모리에 저장된다(S130).

상기 ALPG 내부에서는 상기 테스트 프로그램을 분석하여 테스트 패턴을 생성하고 이를 테스트될 메모리 소자에 인가하여 테스트를 수행한다(S150). 즉 테스트 프로그램 내에 저장된 인스트럭션을 페치하고 테스트에 필요한 커맨드 로직과 어드레스 로직과 데이터 로직을 포함하는 테스트 패턴을 생성하고 테스트될 메모리 소자에 인가하여 테스트를 수행하게 된다.

테스트를 수행한 후 상기 메모리 소자에서 출력되는 데이터와 본 발명에 따른 ALPG에서 생성되는 기대값 데이터를 비교하여 불량 여부를 판단한다(S170).

불량 여부를 판단하여 불량이 발생한 경우 불량 판정된 메모리에 대한 정보를 저장한다(S190).

비록 본원 발명이 구성이 예시적으로 설명되었지만 이는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 보호 범위가 이들 예시에 의해 제한되는 것은 아니며, 본원 발명의 보호 범위는 청구범위의 기재를 통하여 정하여진다.

이상 설명한 바와 같이, 본 발명에 따르면 메모리 소자의 모듈 또는 컴포넌트 레벨의 테스트를 수행하는 메모리 테스터에 있어서 어드레스 스크램블링 및 데이터 스크램블링을 포함하여 메모리 테스터의 구성을 최적화할 수 있는 구성을 가지는 메모리 소자 테스트를 위한 알고리즘 패턴 생성기를 제공할 수 있다.

Claims

외부의 콘솔 PC로부터 테스트를 수행하는 인스트럭션을 포함하는 테스트 프로그램을 수신받아 저장하는 인스트럭션 메모리와,

테스트 수행시 상기 인스트럭션 메모리로부터 순차적으로 상기 테스트 프로그램의 인스트럭션을 페치(fetch)하는 시퀀스 제어부와,

외부 장치와의 인터페이스를 수행하는 인터페이스 유닛과,

동일한 위상을 가지는 클럭 신호를 생성하여 제공하는 PLL(Phase locked loop)과,

상기 PLL을 통해서 제공되는 각 클럭 사이클에 대해서 테스트에 필요한 커맨드 로직을 생성하는 커맨드 생성부와,

상기 각 클럭 사이클에 대해서 어드레스 스크램블링을 통하여 테스트에 필요한 어드레스 로직을 생성하는 어드레스 생성부와,

상기 각 클럭 사이클에 대해서 데이터 스크램블링을 통하여 테스트에 필요한 데이터 로직을 생성하는 데이터 생성부와,

상기 각 클럭 사이클에 대해서 상기 데이터 생성부에서 생성된 데이터와 테스트 데이터를 비교하고 불량 메모리에 대한 정보를 저장하는 데이터 비교부

를 포함하는 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제1항에 있어서, 상기 인터페이스 유닛은,

테스트에 필요한 각 전압을 공급하는 가변전원 공급부와, 테스트에 필요한 테스트 프로그램을 생성하고 테스트 결과를 수신받아 분석하는 기능을 포함하는 콘솔 PC와, 기준 클럭을 생성하는 클럭 생성부와, 제어를 위한 제어부를 포함하는 메모리 테스터와의 인터페이스를 수행하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제1항에 있어서, 상기 인스트럭션 메모리는,

각 클럭 사이클마다 인스트럭션 포인터를 계산하여 테스트 프로그램의 시퀀스 제어를 하는데 사용되는 데이터인 시퀀스 필드와,

메모리 어드레스 라인의 생성을 위한 산술적 연산을 위한 데이터인 어드레스 필드와,

메모리 데이터 라인의 생성을 위한 산술적 연산을 위한 데이터인 데이터 필드와,

메모리 제어 신호 상태 또는 실시간 인버전(inversion) 플래그 등을 위한 데이터인 제어 필드

를 포함하는 하나 이상의 인스트럭션을 저장하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제1항에 있어서, 상기 시퀀스 제어부는,

시작 어드레스를 저장하는 레지스터인 시작 어드레스 레지스터와,

상기 인스트럭션 메모리로부터 인스트럭션의 포인터를 로딩하여 저장하는 인스트럭션 포인터와,

인스트럭션 포인터의 스택을 위한 레지스터인 스택 레지스터와,

인스트럭션 카운터를 위한 인스트럭션 카운터 레지스터들과,

플래그 데이터를 저장하는 플래그 레지스터와,

상기 인스트럭션 메모리로부터 해당 오퍼레이션을 로딩하여 제어하며 상기 인스트럭션 포인터 또는 스택 레지스터 또는 상기 인스트럭션 카운터 레지스터들 또는 상기 플래그 레지스터에 대한 제어를 수행하는 제어 유닛

을 포함하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제1항에 있어서, 상기 커맨드 생성부는, CS(chip select), RAS(Row Address Strobe), CAS(Column Address Strobe) 신호를 포함하는 커맨드를 생성하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제1항에 있어서, 상기 어드레스 생성부는,

메모리의 로우 어드레스와 컬럼 어드레스와 뱅크 어드레스를 생성하기 위한 논리적 어드레스 생성부와,

상기 메모리의 로우 어드레스와 컬럼 어드레스의 스크램블링된 어드레스를 생성하기 위한 스크램블 어드레스 생성부와,

상기 스크램블링된 어드레스를 다중화하여 물리적 어드레스를 생성하는 어드 레스 다중화부를 포함하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제6항에 있어서, 상기 논리적 어드레스 생성부는,

메모리의 로우 어드레스(X)의 초기값을 저장하는 제1 초기값 레지스터와,

메모리의 컬럼 어드레스(Y)의 초기값을 저장하는 제2 초기값 레지스터와,

메모리의 뱅크 어드레스(Z)의 초기값을 저장하는 제3 초기값 레지스터와,

상기 제1 초기값 레지스터의 값을 입력받아 산술적 연산을 수행하여 추가적인 로우 어드레스(DX)를 생성하는 ALU-DX와,

상기 제2 초기값 레지스터의 값을 입력받아 산술적 연산을 수행하여 추가적인 컬럼 어드레스(DY)를 생성하는 ALU-DY와,

상기 ALU-DX의 출력값과 로우 어드레스의 즉시주소값(immX)을 입력받아 로우 어드레스 생성을 위한 산술적 연산을 수행하는 ALU-X와,

상기 ALU-DY의 출력값과 컬럼 어드레스의 즉시주소값(immY)을 입력받아 컬럼 어드레스 생성을 위한 산술적 연산을 수행하는 ALU-Y와,

상기 제3 초기값 레지스터의 값을 입력받아 뱅크 어드레스 생성을 위한 산술적 연산을 수행하는 ALU-Z와,

로우 어드레스 반전(inversion) 플래그를 입력받는 경우 상기 ALU-X의 출력값을 반전하여 메모리의 로우 어드레스를 출력하는 제1 반전기와,

컬럼 어드레스 반전 플래그를 입력받는 경우 상기 ALU-Y의 출력값을 반전하여 메모리의 컬럼 어드레스를 출력하는 제2 반전기와,

뱅크 어드레스 반전 플래그를 입력받는 경우 상기 ALU-Z의 출력값을 반전하여 메모리의 뱅크 어드레스를 출력하는 제3 반전기

을 포함하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제6항에 있어서, 상기 스크램블 어드레스 생성부는,

로우 어드레스 스크램블링의 기준이 되는 데이터를 저장하는 X-스크램블 테이블과,

컬럼 어드레스 스크램블링의 기준이 되는 데이터를 저장하는 Y-스크램블 테이블과,

상기 논리적 어드레스 생성부의 출력값인 메모리의 로우 어드레스(X)를 입력받아 상기 X-스크램블 테이블에 저장된 값을 기초로 어드레스 스크램블링을 수행하는 X-스크램블링 로직과,

상기 논리적 어드레스 생성부의 출력값인 메모리의 컬럼 어드레스(Y)를 입력받아 상기 Y-스크램블 테이블에 저장된 값을 기초로 어드레스 스크램블링을 수행하는 Y-스크램블링 로직과,

상기 X-스크램블링 로직의 출력값과 상기 논리적 어드레스 생성부의 출력값인 메모리의 로우 어드레스(X)를 입력받아 다중화를 수행하는 제1 멀티플렉서와,

상기 Y-스크램블링 로직의 출력값과 상기 논리적 어드레스 생성부의 출력값인 메모리의 컬럼 어드레스(Y)를 입력받아 다중화를 수행하는 제2 멀티플렉서와,

상기 제1 멀티플렉서의 출력값과 스크램블링에 관련된 플래그인 ASCRAM_EN(address scramble disable flag) 또는 ASCROFF(real-time address scrambling disable flag) 값을 입력받아 물리적 어드레스로 변환하기 위한 스크램블 로우 어드레스를 생성하는 X-연산로직과,

상기 제2 멀티플렉서의 출력값과 스크램블링에 관련된 플래그인 ASCRAM_EN 또는 ASCROFF 값을 입력받아 물리적 어드레스로 변환하기 위한 스크램블 컬럼 어드레스를 생성하는 Y-연산로직을 포함하는 것이고,

상기 X-연산로직은 Xn=NOT(Xi logic Xj)[n, i, j는 0에서 15까지의 정수이고, 상기 logic은 NOP(non operation), AND, OR, XOR 연산임]로 정의되는 출력값을 생성하는 것이고,

상기 Y-연산로직은 Yn=NOT(Yi logic Yj)[n, i, j는 0에서 15까지의 정수이고, 상기 logic은 NOP(non operation), AND, OR, XOR 연산임]로 정의되는 출력값을 생성하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제6항에 있어서, 상기 어드레스 다중화부는,

상기 스크램블 어드레스 생성부의 출력값을 AY(Y-address Select Flag)를 사용하여 다중화하여 물리적 어드레스를 생성하는 제3 멀티플렉서

를 포함하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제1항에 있어서, 상기 데이터 생성부는,

테스트될 데이터를 생성하는 논리적 데이터 생성부와,

상기 논리적 데이터 생성부의 출력신호를 스크램블링한 스크램블 데이터를 생성하는 스크램블 데이터 생성부와,

메모리의 DQ 신호로 입력되기 위해 스크램블 데이터를 시리얼라이제이션(serialization)하는 시리얼라이제이션부와,

메모리의 DQ 신호로부터 출력된 데이터를 디시리얼라이제이션(de-serialization)하는 디시리얼라이제이션부

를 포함하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제10항에 있어서, 상기 논리적 데이터 생성부는,

데이터의 초기값을 저장하는 초기 레지스터와,

상기 초기 레지스터에 저장된 값과 데이터의 즉시값을 입력받아 산술연산을 수행하는 ALU-D와,

DP 선택(Data pattern select) 신호와 상기 어드레스 생성부의 내부 신호값인 메모리의 로우 어드레스(X) 및 컬럼 어드레스(Y)를 입력받아 데이터 패턴을 생성하는 데이터 패턴 생성부와,

데이터 보상을 위한 마스크 데이터를 저장하고 있는 데이터 보상 마스크 레지스터(Data complement mask register)와,

데이터의 반전을 위한 값인 DFLG(consistent data inversion flag)을 저장하고 있는 DFLG 레지스터와,

상기 데이터 보상 마스크 레지스터의 마스크 데이터를 반전시키는 제4 반전 기와,

상기 제4 반전기의 출력신호 및 실시간 데이터 반전 플래그를 입력받아 AND 연산하는 AND 논리와,

상기 ALU-D의 출력값과 상기 AND 논리의 출력값과 상기 DFLG 레지스터에 저장된 값과 상기 데이터 패턴 생성기의 출력값을 익스클루시브 OR연산하여 논리적 데이터를 출력하는 익스클루시브 OR 논리

를 포함하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제10항에 있어서, 상기 스크램블 데이터 생성부는,

스크램블링의 기준이 되는 데이터를 저장하는 데이터-스크램블 테이블과,

상기 논리적 데이터 생성부의 출력 신호인 논리적 데이터와 상기 어드레스 생성부의 논리적 어드레스값의 일부를 입력받아 상기 데이터-스크램블 테이블에 저장된 값을 기초로 데이터 스크램블링을 수행하는 데이터 스크램블 로직과,

상기 데이터 스크램블 로직의 출력값과 스크램블링에 관련된 플래그인 DSCRAM_EN(data scramble disable flag) 또는 DSCROFF(real-time data scrambling disable flag) 값을 입력받아 다중화를 수행하는 제4 멀티플렉서와,

상기 제4 멀티플렉서의 출력값을 입력받아 스크램블 데이터를 생성하는 데이터 연산 로직을 포함하는 것이고,

상기 데이터 연산 로직은,

Dn=NOT(Ai logic Aj)[n은 0에서 7까지의 정수이고, A =X 또는 A=Y 이며, i, j는 0에서 3까지의 정수이고, 상기 logic은 NOP(non operation), AND, OR, XOR 로직임]로 정의되는 출력값을 생성하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제10항에 있어서, 상기 시리얼라이제이션부는,

상기 스크램블 데이터 생성부의 출력 신호 중 MSB(Most significant bits) 부분을 입력받아 아웃클럭을 기준으로 값의 변화를 반영하여 출력하는 제1 플립플롭과,

상기 스크램블 데이터 생성부의 출력 신호 중 LSB(Least significant bits) 부분을 입력받아 아웃클럭을 기준으로 값의 변화를 반영하여 출력하는 제2 플립플롭과,

상기 제1 플립플롭 및 제2 플립플롭의 출력값을 입력받아 상기 아웃클럭을 기준으로 다중화하는 제5 멀티플렉서와,

상기 제5 멀티플렉서에 의해 다중화된 신호를 반전하여 시리얼라이제이션된 출력 신호를 생성하는 제5 반전기

를 포함하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제10항에 있어서, 상기 디시리얼라이제이션부는,

상기 메모리의 DQ 신호를 입력받아 인클럭 신호를 기준으로 값의 변화를 반영하여 출력하는 제3 플립플롭과,

상기 시리얼라이제이션부의 출력 신호를 입력받아 상기 인클럭 신호의 반전된 값을 기준으로 값의 변화를 반영하여 출력하는 제4 플립플롭과,

상기 제3 플립플롭의 출력값을 입력받아 상기 인클럭 신호의 반전된 값을 기준으로 값의 변화를 반영하여 출력하는 래치와,

상기 래치 및 상기 제4 플립플롭의 출력신호를 결합하여 신호를 출력하는 출력부

를 포함하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제1항에 있어서, 상기 데이터 비교부는,

상기 데이터 생성부의 출력 신호를 입력받아 데이터 비교를 수행하는 디지털 비교부와,

불량이 발생한 메모리를 선정하는 불량 메모리 선정부와,

불량 메모리의 시작 레지스터 정보와 불량 모드에 대한 정보를 저장하는 저장 수단을 포함하는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
제1항 내지 제15항중 어느 한 항에 있어서, 상기 알고리즘 패턴 생성기는,

FPGA를 사용하여 원칩으로 구성되는 것인 메모리 소자 테스트를 위한 알고리즘 패턴 생성기.
메모리 소자를 테스트하는 메모리 테스터에 있어서,

메모리 소자의 테스트에 필요한 각 전압을 공급하는 가변전원 공급부와,

테스트에 필요한 테스트 프로그램을 생성하고 테스트 결과를 수신받아 분석하는 기능을 포함하는 콘솔 PC와,

기준 클럭을 생성하는 클럭 생성기와 제어를 위한 제어부와,

상기 콘솔 PC로부터 상기 테스트 프로그램을 수신받아 테스트 패턴 신호를 생성하여 테스트될 메모리 소자로 송신하고 상기 메모리 소자로부터 출력되는 테스트 결과를 수신받아 비교하는 패턴 생성 보드를 포함하고,

제1항 내지 제15항중 어느 한 항에 기재된 알고리즘 패턴 생성기를 사용하여 테스트 패턴을 생성하고 테스트를 수행하는 것인 메모리 소자를 테스트하는 메모리 테스터.
알고리즘 패턴 생성기를 사용하여 메모리 소자를 테스트하는 방법으로서,

테스트에 대한 정보를 포함하는 소스 프로그램을 로딩하고 컴파일러에 의해서 컴파일하여 테스트 프로그램을 생성하는 단계와,

상기 테스트 프로그램을 제1항 내지 제15항중 어느 한 항에 기재된 알고리즘 패턴 생성기로 전송하여 내부의 인스트럭션 메모리에 저장하는 단계와,

상기 테스트 프로그램 내에 저장된 인스트럭션을 페치하고 테스트에 필요한 커맨드 로직과 어드레스 로직과 데이터 로직을 포함하는 테스트 패턴을 생성하고 테스트될 메모리 소자에 인가하여 테스트를 수행하는 단계와,

테스트를 수행한 후 상기 메모리 소자에서 출력되는 데이터와 제1항 내지 제15항중 어느 한 항에 기재된 알고리즘 패턴 생성기에서 생성되는 기대값 데이터를 비교하여 불량 여부를 판단하는 단계와,

불량 여부를 판단하여 불량이 발생한 경우 불량 판정된 메모리에 대한 정보를 저장하는 단계

를 포함하는 알고리즘 패턴 생성기를 사용하여 메모리 소자를 테스트하는 방법.
외부의 콘솔 PC로부터 테스트를 수행하는 인스트럭션을 포함하는 테스트 프로그램을 수신받아 저장하는 기능과,

테스트 수행시 인스트럭션 메모리로부터 순차적으로 상기 테스트 프로그램의 인스트럭션을 페치하는 기능과,

외부 장치와의 인터페이스를 수행하는 기능과,

동일한 위상을 가지는 클럭 신호를 생성하여 제공하는 기능과,

상기 클럭 신호의 클럭 사이클에 대해서

상기 각 클럭 사이클에 대해서 어드레스 스크램블링을 통하여 테스트에 필요한 어드레스 로직을 생성하는 기능과,

상기 각 클럭 사이클에 대해서 데이터 스크램블링을 통하여 테스트에 필요한 데이터 로직을 생성하는 기능과,

상기 각 클럭 사이클에 대해서 상기 데이터 생성부에서 생성된 데이터와 테스트 데이터를 비교하고 불량 메모리에 대한 정보를 저장하는 기능

을 포함하는 프로그램을 기록한 컴퓨터로 판독할 수 있는 기록 매체.