KR100286101B1

KR100286101B1 - 반도체 장치의 신호 발생회로

Info

Publication number: KR100286101B1
Application number: KR1019990013715A
Authority: KR
Inventors: 박철홍; 강상석; 최종현
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1999-04-17
Filing date: 1999-04-17
Publication date: 2001-03-15
Also published as: TW550389B; JP2000306398A; JP3569863B2; KR20000066527A; US6658612B1

Abstract

본 발명은 반도체 장치의 신호 발생회로를 공개한다. 그 회로는 n개의 핀들로부터 입력되는 제1레벨(또는, 제2레벨, 또는, M개의 고전압 레벨)의 신호를 버퍼하여 버퍼된 제2레벨(또는, 제1레벨)과 버퍼된 제1레벨(또는, 제2레벨)의 신호들을 각각 제1, 2신호들로 발생하기 위한 n개의 버퍼들, n개의 핀들중 제1핀으로 부터 인가되는 고전압을 감지하여 정상 및 테스트 모드를 구별하기 위한 모드 설정신호를 발생하는 모드 설정신호 발생회로, 제2부터 제n까지의 핀들로부터 각각 인가되는 M개의 고전압 레벨의 신호를 각각 감지하여 M개의 고전압 검출신호들을 발생하기 위한 n-1개 그룹의 M개의 고전압 검출기들, 제2부터 제n까지의 핀들에 연결된 n-1개의 버퍼들로 부터의 제1, 2신호와 n-1개 그룹의 M개의 고전압 검출회로들로부터의 고전압 검출신호를 스크램블링하여 2+M개의 출력신호들을 발생하기 위한 n-1개의 스크램블 회로들로 구성되어 있다. 따라서, 테스트 모드시에는 테스터로 부터 입력 핀들로 3가지이상의 레벨의 신호를 인가함에 의해서 다양한 테스트 항목에 대한 테스트를 수행할 수 있고, 정상 모드시에 외부의 장치로 부터 3가지이상의 레벨의 신호를 인가할 수 있게 된다면 적은 수의 핀수로 내부적으로 많은 수의 신호들을 발생할 수가 있으므로 칩의 크기의 감소에 따른 핀수 증가의 한계를 극복할 수 있다.

Description

반도체 장치의 신호 발생회로{SIGNAL GENERATOR OF A SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 테스트 모드시에 테스트를 위하여 필요한 핀수를 증가함이 없이 많은 수의 테스트 모드 선택신호들을 발생할 수 있음은 물론, 정상 모드시에 외부의 핀수를 증가함이 없이 내부적으로 많은 수의 신호를 발생할 수 있는 반도체 장치의 신호 발생회로에 관한 것이다.

반도체 장치의 동작은 크게 정상 모드와 테스트 모드로 나눌 수 있으며, 또한, 테스트 모드는 복수개의 테스트 항목으로 나누어져 복수개의 테스트 항목들 각각에 대한 테스트를 모두 수행하여 양품인지, 불량품인지를 판단하게 된다.

따라서, 반도체 장치를 각각의 테스트 항목에 대한 테스트를 준비할 수 있는 상태로 가져가기 위하여 반도체 장치 내부적으로 모드를 설정할 수 있는 테스트 모드 선택신호를 발생하여야 한다.

이를 위하여 반도체 장치의 어드레스 또는 데이터 핀들중의 소정수의 핀을 테스트 모드 선택을 위한 테스트 모드 선택 핀으로 사용하고, 이들 핀들에 인가되는 '하이'레벨 또는 '로우'레벨의 신호를 버퍼하고 디코딩함에 의해서 복수개의 테스트 항목들을 지정하기 위한 테스트 모드 선택신호들을 발생하기 위한 테스트 모드 선택회로를 구비한다.

그런데, 종래의 반도체 장치의 테스트 모드 선택회로들은 테스트 모드 선택 핀들로부터 '하이'레벨 또는 '로우'레벨의 두가지 상태의 신호만이 입력되기 때문에 내부적으로 발생되는 테스트 모드 선택신호들은 2ⁿ(n은 핀의 수)개가 된다. 예를 들어, 테스트 모드시의 테스트 항목이 8가지인 경우에는 8개의 테스트 모드 선택신호들을 발생하면 되므로 3개의 핀을 테스트 모드 선택 핀들로 사용하면 된다. 만일, 테스트 모드 동작시의 테스트 항목의 수가 증가하게 되면 테스트 모드 선택핀들의 수도 증가하여야 한다.

그리고, 정상 동작시에는 외부로 부터 인가되는 신호의 레벨이 두가지 상태의 신호만이 입력되기 때문에 내부적으로 발생되는 신호들은 2ⁿ(n은 핀의 수)개가 된다. 따라서, 내부적으로 발생되어야 할 신호들의 수가 증가하는 경우에는 핀수가 증가하게 된다.

즉, 종래의 반도체 장치는 테스트 모드시와 정상 모드시에 내부적으로 발생되어야 할 신호들의 수가 증가하는 경우에는 핀수가 증가하여야 한다는 문제점이 있다.

그러나, 반도체 장치가 고집적화되어감에 따라 칩의 크기가 줄어들게 되고 외부의 핀수가 증가하게 되는데 이러한 핀수의 증가는 칩의 크기를 줄이는데 한계가 된다.

예를 들면, 반도체 메모리 장치의 경우에 고용량화에 따라 어드레스 및 데이터 핀 수가 증가하게 되는데 핀 수를 늘리는데는 한계가 있다.

도1은 종래의 반도체 장치의 테스트 모드 선택회로의 블럭도로서, 미국특허공보 번호 5,036,272에 공개되어 있다.

도1에 나타낸 블럭도는 입력 핀들(10, 14-1, 14-2, 14-3, 14-4), 버퍼들(12, 16-1, 16-2, 16-3, 16-4), 고전압 센싱회로(18), 디코더들(20, 22), 및 모드 선택회로(24)로 구성되어 있다.

도1에 나타낸 블럭도는 반도체 장치의 소정수의 핀을 정상 모드시에는 정상 동작을 위하여 사용하고 테스트 모드시에는 테스트 모드 선택신호를 위한 핀으로 사용한다.

그런데, 도1에 나타낸 종래의 반도체 장치의 테스트 모드 선택신호 발생회로는 외부로부터 2가지 레벨의 신호를 4개의 입력핀으로 인가하면 16개의 테스트 모드 선택신호들을 발생할 수 있도록 구성되어 있다.

따라서, 테스트 모드시에 테스트해야할 항목의 수가 증가하게 되면 그에 따라 테스트 선택신호 발생회로를 구성하기 위한 핀수도 증가하여야 한다는 문제점이 있다.

이와같은 현상은 칩의 크기의 감소에 따른 핀수 증가의 제한 문제를 해결할 수가 없게 된다는 문제점이 있다.

따라서, 본 발명의 목적은 테스트 모드시에 테스트를 위하여 필요한 핀수를 증가함이 없이 많은 수의 테스트 모드 선택신호를 발생할 수 있고 정상 모드시에 핀수를 증가함에 없이 내부적으로 많은 수의 신호를 발생할 수 있는 반도체 장치의 신호 발생회로를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 반도체 장치의 신호 발생회로는 n개의 핀들로 부터 입력되는 제1레벨(또는, 제2레벨(상기 제1레벨보다 큰 레벨), 또는, M개의 고전압 레벨(상기 제2레벨보다 크고, M단계로 증가하는 고전압 레벨))의 신호를 버퍼하여 버퍼된 제2레벨(또는, 제1레벨)과 버퍼된 제1레벨(또는, 제2레벨)의 신호들을 각각 제1, 2신호들로 발생하기 위한 n개의 버퍼들, 상기 n개의 핀들중 제1핀으로 부터 인가되는 고전압을 감지하여 정상 모드와 테스트 모드를 구별하기 위한 모드 설정신호를 발생하는 모드 설정신호 발생수단, 상기 n개의 핀들중 제2부터 제n까지의 핀으로부터 각각 인가되는 M개의 고전압 레벨의 신호를 각각 감지하여 M개의 고전압 검출신호들을 발생하기 위한 n-1개 그룹의 M개의 고전압 검출수단들, 및 상기 n개의 버퍼들중 상기 제2부터 제n까지의 핀들에 연결된 n-1개의 버퍼들로 부터의 상기 제1, 2신호와 상기 n-1개 그룹의 M개의 고전압 검출수단들로 부터의 상기 고전압 검출신호를 각각 스크램블링하여 2+M개의 출력신호들을 발생하기 위한 n-1개의 스크램블 수단들을 구비한 것을 특징으로 한다.

그리고, 본 발명의 신호 발생회로는 모드 선택신호를 발생하기 위하여 상기 n-1개의 스크램블 수단들 각각으로부터 출력되는 2+M개의 출력신호들을 디코딩함에 의해서 (2+M)^n-1개의 디코딩 출력신호들을 발생하기 위한 디코딩 수단, 및 상기 모드 설정신호 발생수단으로 부터의 모드 설정신호에 응답하여 상기 테스트 모드시에 상기 디코딩 수단으로부터 출력되는 (2+M)^n-1개의 디코딩 출력신호들을 모드 선택신호로 발생하는 모드 선택수단을 더 구비한 것을 특징으로 한다.

도1은 종래의 반도체 장치의 모드 선택신호 발생회로의 블럭도이다.

도2는 본 발명의 일실시예의 반도체 장치의 신호 발생회로의 블럭도이다.

도3은 도2에 나타낸 블럭도의 실시예의 회로도이다.

도4는 본 발명의 고전압 검출기의 일실시예의 회로도이다.

도5는 본 발명의 고전압 검출기의 다른 실시예의 회로도이다.

도6은 본 발명의 다른 실시예의 반도체 장치의 신호 발생회로의 블럭도이다.

도7은 도6에 나타낸 블럭도의 실시예의 회로도이다.

이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 장치의 신호 발생회로를 설명하면 다음과 같다.

도2는 본 발명의 반도체 장치의 신호 발생회로의 일실시예의 블럭도로서, 입력 핀들(30, 34-1, 34-2, ..., 34-n), 버퍼들(32, 36-1, 36-2, ..., 36-n), 고전압 검출기들(38-1, 38-2, ..., 38-n), 스크램블 회로들(40-1, 40-2, ..., 40-n), 고전압 센싱회로(42), 디코더(44), 및 모드 선택회로(46)로 구성되어 있다.

도2에서, 입력 핀(30)은 테스트 또는 정상 모드를 선택하기 위한 신호를 인가하기 위한 핀으로 사용하고, 입력 핀들(34-1, 34-2, ..., 34-n)은 테스트 모드시에 테스트 항목을 선택하기 위한 선택신호를 인가하기 위한 핀으로 사용한다. 그리고, 버퍼들(32, 36-1, 36-2, ..., 36-n)은 각각 입력신호(Ai(i=1, 2, ..., n))를 버퍼하여 서로 상보적인 레벨의 두 신호(PAiB, PAi(i=1, 2, ..., n))를 각각 발생한다. 고전압 검출기들(38-1, 38-2, ..., 38-n)은 각각 입력신호가 고전압인 경우에 신호(SAi(i=1, 2, ..., n-1))를 발생한다. 스크램블 회로들(40-1, 40-2, ..., 40-n)은 입력신호들(PAiB, PAi(i=2, ..., n-1))과 신호들(SAi(i=1, 2, ..., (n-1))을 각각 스크램블링하여 신호들(PAiB, PPAi, SAi(i=2, 3, ..., n, j=1, 2, ..., (n-1))을 발생한다. 고전압 센싱회로(42)는 테스트 모드시에 입력 핀(30)으로 부터의 고전압을 센싱하여 '하이'레벨의 신호를 발생하고, 정상 모드시에는 '로우'레벨의 신호를 발생한다. 디코더(44)는 스크램블 회로들(40-1, 40-2, ..., 40-n)의 출력신호들을 디코딩하여 모드 선택신호들을 발생한다. 모드 선택회로(46)는 '하이'레벨의 신호에 응답하여 디코더(44)로 부터 출력되는 모드 선택신호들을 선택하고 래치한다. 이와같이 발생되는 모드 선택신호들은 반도체 장치 내부의 상태를 테스트 모드중의 특정 테스트 항목을 테스트하기 위한 상태로 가져가게 된다.

도2에 나타낸 본 발명의 반도체 장치의 신호 발생회로는 테스트 모드시에 테스터로 3가지 레벨의 신호가 입력되어야 하고, 정상 모드시에는 반도체 장치 외부의 시스템으로 부터 2가지 레벨의 신호, 또는 3가지 레벨의 신호가 입력되어야 한다.

즉, 테스트 모드시에는 '로우'레벨, '하이'레벨, 또는 고전압 레벨의 신호가 입력되어야 하고, 정상 모드시에는 '로우'레벨, '하이'레벨의 신호가 입력되거나, '로우'레벨, '하이'레벨, 또는 고전압 레벨의 신호가 입력되어야 한다. 정상 모드시에 어드레스 입력 핀들로 만일 3가지 레벨의 신호를 입력할 수 있다면 어드레스 입력 핀들의 수를 줄일 수 있다.

도3은 도2에 나타낸 블럭도의 일실시예의 구성을 나타내는 회로도로서, 2개의 입력 핀으로 3가지 레벨의 입력신호를 각각 인가하여 9개의 모드 선택신호들(M1, M2, ..., M9)을 발생하는 회로도이다.

스크램블 회로(40-1)는 인버터들(I1, I2, I3), 및 NAND게이트(NA1)로 구성되고, 스크램블 회로(40-2)는 인버터들(I4, I5, I6), 및 NAND게이트(NA2)로 구성되어 있다.

그리고, 디코더(44)는 NAND게이트들(NA3, NA4, ..., NA11), 및 인버터들(I7, I8, ..., I15)로 구성되어 있다.

모드 선택회로(46)는 CMOS전송 게이트들(C1, C2, ..., C9), 인버터(I16), 및 래치들(L1, L2, ..., L9)로 구성되어 있다.

상술한 바와 같이 구성된 도3에 나타낸 회로의 각 부 기능을 설명하면 다음과 같다.

버퍼들(36-1, 36-2)은 각각 입력 핀들(34-1, 34-2)로 부터 입력되는 신호를 각각 버퍼하여 상보적인 출력신호((PA2B, PA2), (PA3B, PA3))을 각각 발생한다. 고전압 검출기들(38-1, 38-2)은 각각 입력 핀들(34-1, 34-2)로 부터 입력되는 고전압을 각각 검출하고 버퍼하여 '하이'레벨의 신호(SA1, SA2)를 각각 발생한다. 스크램블 회로(40-1)는 신호들(PA2B, SA1)은 그대로 출력하고, 신호들(PA2B, SA1)을 각각 인버터들(I1, I2)에 의해서 반전하고, 인버터들(I1, I2)의 출력신호들과 신호(PA2)를 NAND게이트(NA1)와 인버터(I3)에 의해서 논리곱함에 의해서 신호(PPA2)를 발생한다. 또한, 스크램블 회로(40-2)는 신호들(PA3B, SA2)을 그대로 출력하고, 신호들(PA3B, SA2)을 각각 인버터들(I4, I5)에 의해서 반전하고, 인버터들(I4, I5)의 출력신호들과 신호(PA3)를 NAND게이트(NA2)와 인버터(I6)에 의해서 논리곱함에 의해서 신호(PPA3)를 발생한다. 디코더(44)는 NAND게이트(NA3)와 인버터(I7)에 의해서 신호들(PA2B, PA3B)를 논리곱하여 신호(d1)을 발생하고, NAND게이트(NA4)와 인버터(I8)에 의해서 신호들(PA2B, PPA3)을 논리곱하여 신호(d2)를 발생하고, NAND게이트(NA5)와 인버터(I9)에 의해서 신호들(PA2B, SA2)을 논리곱하여 신호(d3)를 발생하고, NAND게이트(NA6)와 인버터(I10)에 의해서 신호들(PPA2, PA3B)을 논리곱하여 신호(d4)를 발생하고, NAND게이트(NA7)와 인버터(I11)에 의해서 신호들(PPA2, PPA3)을 논리곱하여 신호(d5)를 발생하고, NAND게이트(NA8)와 인버터(I12)에 의해서 신호들(PPA2, SA2)을 논리곱하여 신호(d6)를 발생하고, NAND게이트(NA9)와 인버터(I13)에 의해서 신호들(SA1, PA3B)을 논리곱하여 신호(d7)을 발생하고, NAND게이트(NA10)와 인버터(I14)에 의해서 신호들(SA1, PPA3)을 논리곱하여 신호(d8)을 발생하고, NAND게이트(NA11)와 인버터(I15)에 의해서 신호들(SA1, SA2)을 논리곱하여 신호(d9)를 발생한다. 모드 선택회로(46)는 '하이'레벨의 모드 설정신호(MRS)에 응답하여 디코더(44)의 출력신호들(d1, d2, ..., d9) 각각을 CMOS전송 게이트(C1, C2, ..., C9) 각각을 통하여 전송하고, 래치들(L1, L2, ..., L9)은 CMOS전송 게이트(C1, C2, ..., C9) 각각의 출력신호를 래치하여 모드 선택신호(M1, M2, ..., M9)로 각각 출력한다.

도4는 본 발명의 고전압 검출기의 일 실시예의 회로도로서, PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N1, N2), 및 인버터(I17)로 구성되어 있다. 즉, 도4에 나타낸 고전압 검출기는 차동 증폭기로 구성되어 있다.

도4에 나타낸 회로의 동작을 설명하면 다음과 같다.

우선, 고전압 검출기로 입력되는 기준전압(Vref)은 입력되는 '하이'레벨이상의 고전압 레벨로 설정한다.한다. 예를 들어, '로우'레벨의 전압을 0V, '하이'레벨의 전압을 3V, 고전압 레벨의 전압을 6V로 설정하였다면, 고전압 검출기로 입력되는 기준전압(Vref)은 4V 또는 5V의 레벨로 설정하여 두면 된다. 이와같이 전압이 설정되어 있다고 가정하고 고전압 검출기의 동작을 설명하면 다음과 같다.

입력 핀으로 인가되는 신호(Ai)의 전압이 '로우'레벨의 전압일 때, NMOS트랜지스터(N1)이 오프되고, NMOS트랜지스터(N2)가 온되어 PMOS트랜지스터들(P1, P2)가 온된다. 따라서, PMOS트랜지스터(P1)의 드레인에는 '하이'레벨의 전압이 걸리게 된다. 인버터(I17)는 '하이'레벨의 전압을 반전하여 '로우'레벨의 출력전압(SAi)을 발생한다.

그리고, 입력 핀으로 인가되는 신호(Ai)의 전압이 '하이'레벨의 전압일 때, NMOS트랜지스터(N1)가 오프되고, NMOS트랜지스터(N2)가 온되어 '로우'레벨의 출력전압(SAi)을 발생한다.

그리고, 입력 핀으로 인가되는 신호(Ai)의 전압이 고전압 레벨의 전압일 때, NMOS트랜지스터(N1)는 온되고, NMOS트랜지스터(N2)가 오프되어 PMOS트랜지스터(P1)의 드레인으로 '로우'레벨의 전압이 걸리게 된다. 인버터(I17)는 '로우'레벨의 전압을 반전하여 '하이'레벨의 출력전압(SAi)을 발생한다.

즉, 도4에 나타낸 고전압 검출기는 입력 핀(Ai)을 통하여 고전압 레벨의 전압이 인가되는 경우에 '하이'레벨의 출력전압(SAi)을 발생하고, 입력 핀(Ai)을 통하여 '하이'레벨 또는 '로우'레벨의 전압이 인가되는 경우에는 '로우'레벨의 출력전압(SAi)을 발생한다.

도5는 본 발명의 고전압 검출기의 다른 실시예의 회로도로서, NMOS트랜지스터들(N3, N4, ..., N7), 인버터들(I18, I19), 및 저항(R)로 구성되어 있다.

도5에 나타낸 고전압 검출기의 동작을 설명하면 다음과 같다.

만일, 입력 핀으로 인가되는 신호(Ai)의 '로우'레벨의 전압이 0V, '하이'레벨의 전압이 3V, 고전압 레벨의 전압이 6V이고, 직렬로 연결된 NMOS트랜지스터들(N3, N4, ..., N7)의 온저항이 저항(R)보다 훨씬 작다고 가정하고, 도5에 나타낸 고전압 검출기의 테스트 모드시의 동작을 설명하면 다음과 같다.

먼저, 입력 핀으로 인가되는 신호(Ai)가 0V, 또는 3V의 신호이면, 직렬로 연결된 NMOS트랜지스터들(N3, N4, ..., N7)이 오프되어 저항(R)에 의해 '로우'레벨의 신호가 출력된다. 인버터들(I18, I19)은 '로우'레벨의 신호를 버퍼하여 '로우'레벨의 고전압 검출신호(SAi)를 발생한다.

그리고, 만일 입력 핀으로 인가되는 신호(Ai)가 6V의 신호이면, NMOS트랜지스터들(N3, N4, ..., N7)을 통하여 '하이'레벨의 신호가 출력된다. 인버터들(I18, I19)은 '하이'레벨의 신호를 버퍼하여 '하이'레벨의 고전압 검출신호(SAi)를 발생한다.

한편, 정상 모드시에 '하이'레벨 또는 '로우'레벨의 신호(Ai)가 인가되면 직렬로 연결된 NMOS트랜지스터들(N3, N4, ..., N7)이 오프되어 저항(R)에 의해 '로우'레벨의 신호가 출력된다. 인버터들(I18, I19)은 '로우'레벨의 신호를 버퍼하여 '로우'레벨의 고전압 검출신호(SAi)를 발생한다.

즉, 도5에 나타낸 고전압 검출기 또한, 도4에 나타낸 고전압 검출기와 동일한 동작을 수행한다.

아래의 표1은 도3에 나타낸 회로의 진리표를 나타내는 것이다.

A2

A3

PA2B

PA2

SA1

PA3B

PA3

SA2

PA2B

PPA2

SA1

PA3B

PPA3

SA2

d1

d2

d3

d4

d5

d6

d7

d8

d9

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

SH

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

SH

L

H

L

H

L

H

L

H

L

H

L

SH

L

H

L

H

L

H

L

SH

H

L

H

L

H

L

H

L

H

L

H

L

SH

L

H

L

H

L

H

L

H

L

H

상기 표1에서, L은 '로우'레벨의 전압, H는 '하이'레벨의 전압, SH는 고전압 레벨의 전압을 각각 나타내고, A2, A3는 입력 핀들(34-1, 34-2)로 인가되는 신호를, PA2B, PA2는 버퍼(36-1)의 출력신호를, PA3B, PA3는 버퍼(36-2)의 출력신호를, SA1은 고전압 검출기(38-1)의 출력신호를, SA2는 고전압 검출기(38-2)의 출력신호를, PPA2는 스크램블 회로(40-1)의 하나의 출력신호를, PPA3은 스크램블 회로(40-2)의 하나의 출력신호를, d1, d2, d3, d4, d5, d6, d7, d8, d9는 디코더(44)의 출력신호들을 각각 나타낸다.

상기 표1를 이용하여 본 발명의 반도체 장치의 모드 선택신호들(M1, M2, M3, M4, M5, M6, M7, M8, M9)을 발생하는 동작을 설명하면 다음과 같다.

표1에서, 입력신호들(A2, A3)의 레벨이 모두 'L'레벨인 경우에 버퍼(36-1), 및 고전압 검출기(38-1)의 출력신호들(PA2B, PA2, SA1)은 각각 'H', 'L', 'L'레벨이 되고, 버퍼(36-2), 및 고전압 검출기(38-2)의 출력신호들(PA3B, PA3, SA2)은 각각 'H', 'L', 'L'레벨이 된다. 그리고, 스크램블 회로들(40-1, 40-2)의 출력신호들((PA2B, PPA2, SA1), (PA3B, PPA3, SA2))은 각각 'H', 'L', 'L'레벨이 된다. 따라서, 디코더(44)의 출력신호들(d1, d2, ..., d9)은 'H', 'L', ..., 'L'레벨이 된다. 모드 선택회로(46)는 디코더(44)의 출력신호들을 모드 설정신호(MRS)에 응답하여 모드 선택신호(M1, M2, ..., M9)로 출력한다.

그리고, 표1에서, 입력신호들(A2, A3)의 레벨이 각각 'SH', 'H'레벨인 경우에 버퍼(36-1), 및 고전압 검출기(38-1)의 출력신호들(PA2B, PA2, SA1)은 각각 'L', 'H', 'H'레벨이 되고, 버퍼(36-2), 및 고전압 검출기(38-2)의 출력신호들(PA3B, PA3, SA2)은 각각 'L', 'H', 'L'레벨이 된다. 그리고, 스크램블 회로들(40-1, 40-2)의 출력신호들((PA2B, PPA2, SA1), (PA3B, PPA3, SA2))은 각각 'L', 'L', 'H'레벨, 'L', 'H', 'L'레벨이 된다. 따라서, 디코더(44)의 출력신호들(d1, d2, ..., d9)은 'L', 'L', ..., 'L', 'H', 'L'레벨이 된다. 모드 선택회로(46)는 디코더(44)의 출력신호들을 모드 설정신호(MRS)에 응답하여 모드 선택신호(M1, M2, ..., M9)로 출력한다.

즉, 도3에 나타낸 본 발명의 반도체 장치는 2개의 입력 핀으로 3가지 레벨의 입력신호를 인가하면 내부적으로 9개의 모드 선택신호들을 발생한다. 만일 3개의 입력 핀으로 3가지 레벨의 입력신호를 인가하면 내부적으로 27개의 모드 선택신호들을 발생한다.

따라서, 테스트 모드시에 테스트 항목이 증가하게 되는 경우에 적은 수의 핀 수로 다양한 모드 선택신호들을 발생할 수 있다.

그리고, 정상 모드시에는 버퍼들(56-1, 56-2, ..., 56-n)의 출력신호들(PA2B, PA2, PA3B, PA3, ..., PAnB, PAn)을 발생하게 할 수도 있고, 스크램블 회로들(62-1, 62-2, ..., 62-n)의 출력신호들(PA2B, PPA2, PSA1, SB1, ..., PAnB, PPAn, PSA(n-1), SB(n-1))을 발생하게 할 수도 있다. 즉, 정상 모드시에는 핀으로 2개의 레벨의 입력신호가 인가되는 경우에는 버퍼들의 출력신호들을 어드레스 또는 데이터로 발생하면 되고, 3개의 레벨의 신호가 인가되는 경우에는 스크램블 회로들의 출력신호들을 어드레스 또는 데이터로 발생하면 된다.

도6은 본 발명의 반도체 장치의 신호 발생회로의 다른 실시예의 블럭도로서, 입력 핀들(50, 54-1, 54-2, ..., 54-n), 버퍼들(52, 56-1, 56-2, ..., 56-n), 제1고전압 검출기들(58-1, 58-2, ..., 58-n), 제2고전압 검출기들(60-1, 60-2, ..., 60-n), 스크램블 회로들(62-1, 62-2, ..., 62-n), 고전압 센싱회로(64), 디코더(66), 및 모드 선택회로(68)로 구성되어 있다.

도6에서, 입력 핀(50)은 테스트 또는 정상 모드를 선택하기 위한 신호를 인가하기 위한 핀으로 사용하고, 입력 핀들(54-1, 54-2, ..., 54-n)은 테스트 모드시에 테스트 항목을 선택하기 위한 선택신호를 인가하기 위한 핀으로 사용한다. 그리고, 버퍼들(52, 56-1, 56-2, ..., 56-n)은 각각 입력신호를 버퍼하여 서로 상보적인 레벨의 두 신호(PAi, PAib(i=1, 2, ..., n))를 각각 발생한다. 제1고전압 검출기들(58-1, 58-2, ..., 58-n)은 각각 입력신호와 기준전압을 비교하여 기준전압이상의 레벨이 인가되는 경우에 신호(SAi(i=1, 2, ..., n-1))를 발생한다. 제2고전압 검출기들(60-1, 60-2, ..., 60-n)은 각각 입력신호와 기준전압을 비교하여 기준전압이상의 레벨이 인가되는 경우에 신호(SBi(i=1, 2, ..., n-1))를 발생한다. 스크램블 회로들(62-1, 62-2, ..., 62-n)은 각각 입력신호들(PAiB, PAi, SAj, SBj(i=2, 3, ..., n, j=1, 2, ..., (n-1))을 스크램블링하여 신호들(PAiB, PPAi, PSAj,SBj(i=2, 3, ..., n, j=1, 2, ..., (n-1))을 발생한다. 고전압 센싱회로(64)는 테스트 모드시에 입력 핀(50)으로 부터의 고전압을 센싱하여 '하이'레벨의 신호를 발생하고, 정상 모드시에는 '로우'레벨의 신호를 발생한다. 디코더(66)는 스크램블 회로들(62-1, 62-2, ..., 62-n))의 출력신호들을 디코딩하여 모드 선택신호들을 발생한다. 모드 선택회로(68)는 '하이'레벨의 신호(MRS)에 응답하여 디코더(66)로 부터 출력되는 모드 선택신호들을 선택하고 래치한다. 이와같이 발생되는 모드 선택신호들은 반도체 장치 내부의 상태를 테스트 모드중의 특정 테스트 항목을 테스트하기 위한 상태로 가져가게 된다.

도6의 반도체 장치는 테스트 모드시에 테스터로 부터 4가지 레벨의 신호가 입력되어야 하고, 정상 모드시에는 반도체 장치 외부의 시스템으로 부터 2가지 레벨의 신호, 또는 4가지 레벨의 신호가 입력되어야 한다.

즉, 테스트 모드시에는 '로우'레벨, '하이'레벨, 제1고전압 레벨, 또는 제2고전압 레벨의 신호가 입력되어야 하고, 정상 모드시에는 '로우'레벨, '하이'레벨의 신호가 입력되거나, '로우'레벨, '하이'레벨, 제1고전압 레벨, 또는 제2고전압 레벨의 신호가 입력되어야 한다.

정상 모드시에 어드레스 입력 핀들로 만일 4가지 레벨의 신호를 입력할 수 있다면 어드레스 입력 핀들의 수를 많이 줄일 수 있다.

도7은 도6에 나타낸 블럭도의 다른 실시예의 구성을 나타내는 회로도로서, 2개의 입력 핀으로 4가지 레벨의 입력신호를 각각 인가하여 16개의 모드 선택신호들(M1, M2, ..., M16)을 발생하는 회로도이다.

스크램블 회로(62-1)는 인버터들(I20, I21, I22, I23), 및 NAND게이트들(NA12, NA13)로 구성되고, 스크램블 회로(62-2)는 인버터들(I24, I25, I26, I27), 및 NAND게이트들(NA14, NA15)로 구성되어 있다.

그리고, 디코더(66)는 NAND게이트들(NA16, NA17, ..., NA31), 및 인버터들(I28, I29, ..., I43)로 구성되어 있다.

모드 선택회로(68)는 CMOS전송 게이트들(C10, C11, ..., C25), 래치들(L10, L11, ..., L25), 및 인버터(I44)로 구성되어 있다.

상술한 바와 같이 구성된 도7에 나타낸 회로의 각 부 기능을 설명하면 다음과 같다.

버퍼들(56-1, 56-2)은 각각 입력 핀들(54-1, 54-2)로 부터 입력되는 신호를 각각 버퍼하여 상보적인 출력신호((PA2B, PA2), (PA3B, PA3))을 각각 발생한다. 고전압 검출기들(58-1, 58-2)은 각각 입력 핀들(54-1, 54-2)로 부터 입력되는 제1고전압을 각각 검출하고 버퍼하여 '하이'레벨의 신호(SA1, SA2)를 각각 발생한다. 고전압 검출기들(60-1, 60-2)은 각각 입력 핀들(54-1, 54-2)로 부터 입력되는 제2고전압을 검출하고 버퍼하여 '하이'레벨의 신호(SB1, SB2)를 각각 발생한다. 스크램블 회로(62-1)는 신호들(PA2B, SB1)은 그대로 출력하고, 신호들(SA1, SB1)을 인버터들(I20, I21)에 의해서 각각 반전하고, 신호(PA2)와 인버터들(I20, I21)에 의해서 반전된 신호들을 NAND게이트(NA12)와 인버터(I22)에 의해서 논리곱함에 의해서 신호(PPA2)를 발생하고, 신호(SA1)와 인버터(I21)에 의해서 반전된 신호를 NAND게이트(NA13)와 인버터(I23)에 의해서 논리곱함에 의해서 신호(PSA1)를 발생한다. 또한, 스크램블 회로(62-2)는 스크램블 회로(62-1)와 동일한 동작을 수행함에 의해서 신호들(PA3B, PPA3, PSA2, SB2)을 발생한다. 디코더(66)는 스크램블 회로(62-1)의 출력신호들(PA2B, PA2, SA1, SB1)과 스크램블 회로(62-2)의 출력신호들(PA3B, PA3, SA2, SB2)을 NAND게이트들(NA16, NA17, ..., NA31)과 인버터들(I28, I29, ..., I43)에 의해서 논리곱함에 의해서 디코딩된 신호들(d1, d2, ..., d16)을 발생한다. 모드 선택회로(68)는 '하이'레벨의 모드 설정신호(MRS)에 응답하여 디코더(66)의 출력신호들(d1, d2, ..., d16) 각각을 CMOS전송 게이트(C10, C11, ..., C25) 각각을 통하여 전송하고, 래치들(L10, L11, ..., L25)은 CMOS전송 게이트(C10, C11, ..., C25) 각각의 출력신호를 래치하여 모드 선택신호(M1, M2, ..., M16)로 각각 출력한다.

그리고, 도4에 나타낸 고전압 검출기를 도7의 제1, 2고전압 검출기에 적용할 경우에, 제1고전압 검출기(58-1, 58-2)의 기준전압(Vref)의 레벨은 '하이'레벨과 제1고전압 레벨사이의 전압으로 설정하면 되고, 제2고전압 검출기(60-1, 60-2)의 기준전압(Vref)의 레벨은 제1고전압 레벨보다 높게 설정하면 된다.

아래의 표2는 도7에 나타낸 회로의 진리표를 나타내는 것이다.

A2

A3

PA2B

PA2

SA1

SB1

PA3B

PA3

SA2

SB2

PA2B

PPA2

PSA1

SB1

PA3B

PPA3

PSA2

SB2

d1

d2

d3

d4

d5

d6

d7

d8

d9

d10

d11

d12

d13

d14

d15

d16

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

SH1

H

L

H

L

H

L

H

L

H

L

SH2

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

SH1

L

H

L

H

L

H

L

H

L

H

L

H

SH2

L

H

L

H

L

H

L

H

L

H

L

SH1

L

H

L

H

L

H

L

H

L

H

L

SH1

H

L

H

L

H

L

H

L

H

L

H

L

SH1

L

H

L

H

L

H

L

H

L

H

L

SH1

SH2

L

H

L

H

L

H

L

H

L

H

L

SH2

L

H

L

H

L

H

L

SH2

H

L

H

L

H

L

H

L

H

L

H

L

SH2

SH1

L

H

L

H

L

H

L

H

L

H

L

SH2

L

H

L

H

L

H

L

H

L

H

상기 표2에서, L은 '로우'레벨의 전압, H는 '하이'레벨의 전압, SH1은 제1고전압 레벨의 전압, SH2는 제2고전압 레벨의 전압을 각각 나타내고, A2, A3는 입력 핀들(54-1, 54-2)로 인가되는 신호를, PA2B, PA2는 버퍼(56-1)의 출력신호를, PA3B, PA3는 버퍼(56-2)의 출력신호를, SA1은 고전압 검출기(58-1)의 출력신호를, SA2는 고전압 검출기(58-2)의 출력신호를, SB1은 고전압 검출기(60-1)의 출력신호를, SB2는 고전압 검출기(60-2)의 출력신호를, PPA2와 PSA1은 스크램블 회로(62-1)의 출력신호들을, PPA3과 PSA2는 스크램블 회로(62-2)의 출력신호들을, d1, d2, ... , d16은 디코더(66)의 출력신호들을 각각 나타낸다.

상기 표2를 이용하여 본 발명의 반도체 장치의 모드 선택신호들(M1, M2, ..., M16)을 발생하는 동작을 설명하면 다음과 같다.

표2에서, 입력신호들(A2, A3)의 레벨이 모두 'L'레벨인 경우에 버퍼(56-1), 및 고전압 검출기들(58-1, 60-1)의 출력신호들(PA2B, PA2, SA1, SB1)은 각각 'H', 'L', 'L', 'L'레벨이 되고, 버퍼(56-2), 및 고전압 검출기들(58-2, 60-2)의 출력신호들(PA3B, PA3, SA2, SB2)은 각각 'H', 'L', 'L', 'L'레벨이 된다. 그리고, 스크램블 회로들(62-1, 62-2)의 출력신호들((PA2B, PPA2, PSA1, SB1), (PA3B, PPA3, PSA2, SB2))은 각각 'H', 'L', 'L', 'L'레벨이 된다. 따라서, 디코더(66)의 출력신호들(d1, d2, ..., d16)은 'H', 'L', ..., 'L'레벨이 된다. 모드 선택회로(68)는 디코더(66)의 출력신호들을 모드 설정신호(MRS)에 응답하여 모드 선택신호(M1, M2, ..., M16)로 출력한다.

그리고, 표2에서, 입력신호들(A2, A3)의 레벨이 각각 'SH2', 'H'레벨인 경우에 버퍼(56-1), 및 고전압 검출기들(58-1, 60-1)의 출력신호들(PA2B, PA2, SA1, SB1)은 각각 'L', 'H', 'H', 'H'레벨이 되고, 버퍼(56-2), 및 고전압 검출기들(58-2, 60-2)의 출력신호들(PA3B, PA3, SA2, SB2)은 각각 'L', 'H', 'L', 'L'레벨이 된다. 그리고, 스크램블 회로들(62-1, 62-2)의 출력신호들((PA2B, PPA2, PSA1, SB1), (PA3B, PPA3, PSA2, SB2))은 각각 'L', 'L', 'L', 'H'레벨, 및 'L', 'H', 'L', 'L'레벨이 된다. 따라서, 디코더(66)의 출력신호들(d1, d2, ..., d16)은 'L', 'L', ...,'L', 'H', 'L', 'L'레벨이 된다. 모드 선택회로(68)는 디코더(66)의 출력신호들을 모드 설정신호(MRS)에 응답하여 모드 선택신호(M1, M2, ..., M16)로 출력한다.

즉, 도7에 나타낸 본 발명의 반도체 장치의 신호 발생회로는 2개의 입력 핀으로 4가지 레벨의 입력신호를 인가하면 내부적으로 16개의 모드 선택신호들을 발생한다. 만일 3개의 입력 핀으로 4가지 레벨의 입력신호를 인가하면 내부적으로 64개의 모드 선택신호들을 발생한다.

그리고, 정상 모드시에는 버퍼들(56-1, 56-2, ..., 56-n)의 출력신호들(PA2B, PA2, PA3B, PA3, ..., PAnB, PAn)을 발생할 수도 있고, 스크램블 회로들(62-1, 62-2, ..., 62-n)의 출력신호들(PA2B, PPA2, PSA1, SB1, ..., PAnB, PPAn, PSA(n-1), SB(n-1))을 발생할 수도 있다.

즉, 정상 모드시에는 핀으로 2개의 레벨의 입력신호가 인가되는 경우에는 버퍼들의 출력신호들을 어드레스 또는 데이터로 발생하면 되고, 3개의 레벨의 신호가 인가되는 경우에는 스크램블 회로들의 출력신호들을 어드레스 또는 데이터로 발생하면 된다.

따라서, 본 발명의 반도체 장치의 신호 발생회로는 n개의 핀을 테스트 모드 선택신호를 발생하기 위한 핀으로 사용하고, n개의 핀들 각각으로 입력되는 신호의 레벨이 M가지인 경우에 Mⁿ개의 모드 선택신호를 발생할 수가 있게 된다.

그러므로, 테스트 모드의 테스트 항목이 증가하게 되는 경우에 적은 수의 핀 수로 다양한 모드 선택신호들을 발생할 수 있다.

그리고, 상술한 설명에서는 테스트 모드에 관하여 주로 설명하였지만 본 발명의 반도체 장치가 메모리 장치이고, 이를 시스템에 적용할 경우에 만일 어드레스 입력 핀에 본 발명의 모드 설정을 위한 회로가 구비되어 있고, 외부로 부터 인가되는 어드레스가 4가지 레벨의 신호라면 적은 수의 핀수로 많은 어드레스 디코딩 신호를 발생할 수 있다. 따라서, 칩 크기의 감소에 따른 핀 수 증가의 한계 문제를 극복할 수도 있게 된다.

본 발명의 반도체 장치의 신호 발생회로를 상술한 실시예에 의해서 설명하였지만, 본 발명은 상술한 실시예에만 국한되지 않으며 본 발명의 사상과 정신을 벗어나지 않는 범위내에서 다양한 수정과 변경이 가능하다.

따라서, 본 발명의 반도체 장치의 신호 발생회로는 테스트 모드시에는 테스터로 부터 입력 핀들로 3가지이상의 레벨의 신호를 인가함에 의해서 다양한 테스트 항목에 대한 테스트를 수행할 수 있다.

그리고, 정상 모드시에 외부의 장치로 부터 3가지이상의 레벨의 신호를 인가할 수 있게 된다면 적은 수의 핀수로 내부적으로 많은 수의 신호들을 발생할 수가 있으므로 칩의 크기의 감소에 따른 핀수 증가의 한계를 극복할 수 있다.

Claims

n개의 핀들로 부터 입력되는 제1레벨(또는, 제2레벨(상기 제1레벨보다 큰 레벨), 또는, M개의 고전압 레벨(상기 제2레벨보다 크고, M단계로 증가하는 고전압 레벨))의 신호를 버퍼하여 버퍼된 제2레벨(또는, 제1레벨)과 버퍼된 제1레벨(또는, 제2레벨)의 신호들을 각각 제1, 2신호들로 발생하기 위한 n개의 버퍼들;

상기 n개의 핀들중 제1핀으로 부터 인가되는 고전압을 감지하여 정상 모드와 테스트 모드를 구별하기 위한 모드 설정신호를 발생하는 모드 설정신호 발생수단;

상기 n개의 핀들중 제2부터 제n까지의 핀으로부터 각각 인가되는 M개의 고전압 레벨의 신호를 각각 감지하여 M개의 고전압 검출신호들을 발생하기 위한 n-1개 그룹의 M개의 고전압 검출수단들; 및

상기 n개의 버퍼들중 상기 제2부터 제n까지의 핀들에 연결된 n-1개의 버퍼들로 부터의 상기 제1, 2신호와 상기 n-1개 그룹의 M개의 고전압 검출수단들로 부터의 상기 고전압 검출신호를 각각 스크램블링하여 2+M개의 출력신호들을 발생하기 위한 n-1개의 스크램블 수단들을 구비한 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제1항에 있어서, 상기 반도체 장치의 신호 발생회로는

상기 n-1개의 스크램블 수단들 각각으로부터 출력되는 2+M개의 출력신호들을 디코딩함에 의해서 (2+M)^n-1개의 디코딩 출력신호들을 발생하기 위한 디코딩 수단; 및

상기 모드 설정신호 발생수단으로 부터의 모드 설정신호에 응답하여 상기 테스트 모드시에 상기 디코딩 수단으로부터 출력되는 (2+M)^n-1개의 디코딩 출력신호들을 모드 선택신호로 발생하는 모드 선택수단을 더 구비한 것을 특징으로 하는 반도체 장치의 신호 발생회로.
n개의 핀들로 부터 입력되는 제1레벨(또는, 제2레벨(상기 제1레벨보다 큰 레벨), 또는, 고전압 레벨(상기 제2레벨보다 큰 레벨))의 신호를 버퍼하여 버퍼된 제2레벨(또는, 제1레벨)과 버퍼된 제1레벨(또는, 제2레벨)의 신호들을 각각 제1, 2신호들로 발생하기 위한 n개의 버퍼들;

상기 n개의 핀들중 제1핀으로 부터 인가되는 고전압을 감지하여 정상 모드와 테스트 모드를 구별하기 위한 모드 설정신호를 발생하는 모드 설정신호 발생수단;

상기 n개의 핀들중 제2부터 제n까지의 핀들로부터 인가되는 고전압 레벨의 신호를 각각 감지하여 고전압 검출신호들을 발생하기 위한 n-1개의 고전압 검출수단들; 및

상기 n개의 버퍼들중 상기 제2부터 제n까지의 핀들에 연결된 n개의 버퍼들로 부터의 상기 제1, 2신호와 상기 n-1개의 고전압 검출수단들로 부터의 상기 고전압 검출신호를 각각 스크램블링하여 제1, 2, 및 3출력신호를 각각 발생하기 위한 n-1개의 스크램블 수단들을 구비한 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제3항에 있어서, 상기 반도체 장치의 신호 발생회로는

상기 n-1개의 스크램블 수단들 각각으로 부터 입력되는 제1, 2, 및 3 출력신호들을 디코딩함에 의해서 3^n-1개의 디코딩 출력신호들을 발생하기 위한 디코딩 수단; 및

상기 모드 설정신호 발생수단으로 부터의 모드 설정신호에 응답하여 상기 테스트 모드시에 상기 디코딩 수단으로부터 출력되는 3^n-1개의 디코딩 출력신호들을 모드 선택신호로 발생하는 모드 선택수단을 구비한 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제4항에 있어서, 상기 n-1개의 고전압 검출수단들 각각은

상기 핀으로 부터 입력되는 입력신호와 상기 제2레벨과 상기 고전압 레벨사이의 특정전압을 비교함에 의해서 상기 입력신호의 레벨이 상기 특정전압보다 작은 경우에는 제1레벨의 신호를 발생하고, 큰 경우에는 제2레벨의 신호를 발생하기 위한 차동 비교기로 구성된 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제4항에 있어서, 상기 n-1개의 고전압 검출수단들 각각은

상기 핀으로 부터 입력되는 입력신호를 소정 레벨만큼 감소하기 위한 레벨 강하 회로;

상기 레벨 강하 회로의 출력신호를 버퍼하여 출력하기 위한 2개의 직렬 연결된 제1, 2 인버터들; 및

상기 정상 모드시에 제1레벨의 신호를 상기 제1인버터로 출력하기 위한 리셋수단을 구비한 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제4항에 있어서, 상기 n-1개의 스크램블 수단들 각각은

상기 제1신호를 반전하기 위한 제3인버터;

상기 고전압 검출신호를 반전하기 위한 제4인버터; 및

상기 제3, 4인버터의 출력신호들과 상기 제2신호를 논리곱하기 위한 제1논리곱수단을 구비하고,

상기 제1신호 및 상기 고전압 검출신호를 제1 및 제3출력신호로 발생하고, 상기 제1논리곱 수단의 출력신호를 제2출력신호로 발생하는 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제4항에 있어서, 상기 디코딩 수단은

상기 n-1개의 스크램블 수단들로 부터 각각 출력되는 3개의 출력신호들을 디코딩함에 의해서 3^n-1개의 디코딩 출력신호를 발생하기 위한 디코더로 구성된 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제4항에 있어서, 상기 모드 선택수단은

상기 모드 설정신호에 응답하여 상기 디코딩 수단으로 부터 출력되는 3^n-1개의 디코딩 출력신호들을 각각 전송하기 위한 3^n-1개의 스위칭 수단들; 및

상기 3^n-1개의 스위칭 수단들의 출력신호들을 각각 래치하여 출력하기 위한 3^n-1개의 래치들을 구비한 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제9항에 있어서, 상기 스위칭 수단들 각각은

CMOS전송 게이트로 구성된 것을 특징으로 하는 반도체 장치의 신호 발생회로.
n개의 핀들로 부터 입력되는 제1레벨(또는, 제2레벨(상기 제1레벨보다 큰 레벨), 또는, 2개의 고전압 레벨(상기 제2레벨보다 큰 레벨))의 신호를 버퍼하여 버퍼된 제2레벨(또는, 제1레벨)과 버퍼된 제1레벨(또는, 제2레벨)의 신호들을 각각 제1, 2신호들로 발생하기 위한 n개의 버퍼들;

상기 n개의 핀들중 제1핀으로 부터 인가되는 고전압을 감지하여 정상 모드와 테스트 모드를 구별하기 위한 모드 설정신호를 발생하는 모드 설정신호 발생수단;

상기 n핀들중 제2부터 제n까지의 핀들로부터 인가되는 제1, 2고전압 레벨의 신호를 각각 감지하여 제1, 2고전압 검출신호들을 발생하기 위한 n-1개 그룹의 제1, 2고전압 검출수단들; 및

상기 n개의 버퍼들중 상기 제2부터 제n까지의 핀들에 연결된 n-1개의 버퍼들로 부터의 상기 제1, 2신호와 상기 n-1개 그룹의 제1, 2고전압 검출수단들로 부터의 상기 제1, 2고전압 검출신호를 각각 스크램블링하여 제1, 2, 3, 및 4출력신호들을 발생하기 위한 n-1개의 스크램블 수단들을 구비한 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제11항에 있어서, 상기 반도체 장치의 신호 발생회로는

상기 n-1개의 스크램블 수단들 각각으로 부터 입력되는 제1, 2, 3, 및 4 출력신호들을 디코딩함에 의해서 4^n-1개의 디코딩 출력신호들을 발생하기 위한 디코딩 수단; 및

상기 모드 설정신호 발생수단으로 부터의 모드 설정신호에 응답하여 상기 테스트 모드시에 상기 디코딩 수단으로부터 출력되는 4^n-1개의 디코딩 출력신호들을 모드 선택신호로 발생하는 모드 선택수단을 더 구비한 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제11항에 있어서, 상기 n-1개 그룹의 제1고전압 검출수단들 각각은

상기 핀으로 부터 입력되는 입력신호와 상기 제2레벨과 상기 고전압 레벨사이의 특정전압을 비교함에 의해서 상기 입력신호의 레벨이 상기 특정전압보다 작은 경우에는 제1레벨의 신호를 발생하고, 큰 경우에는 제2레벨의 신호를 발생하기 위한 차동 비교기로 구성된 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제11항에 있어서, 상기 n-1개의 그룹의 제2고전압 검출수단들 각각은

상기 핀으로 부터 입력되는 입력신호와 상기 제1고전압 레벨과 상기 제2고전압 레벨사이의 특정전압을 비교함에 의해서 상기 입력신호의 레벨이 상기 특정전압보다 작은 경우에는 제1레벨의 신호를 발생하고, 큰 경우에는 제2레벨의 신호를 발생하기 위한 차동 비교기로 구성된 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제11항에 있어서, 상기 n-1개의 스크램블 수단들 각각은

상기 제1고전압 검출신호를 반전하기 위한 제1인버터;

상기 제2고전압 검출신호를 반전하기 위한 제2인버터;

상기 제2신호와 상기 제1, 2인버터들의 출력신호들을 논리곱하기 위한 제1논리곱 수단; 및

상기 제1고전압 검출신호와 상기 제2인버터의 출력신호들을 논리곱하기 위한 제2논리곱 수단을 구비하여,

상기 제1신호 및 상기 제2고전압 검출신호를 제1 및 제4출력신호로 출력하고, 상기 제1 및 제2논리곱 수단들의 출력신호를 제2 및 제3출력신호로 출력하는 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제11항에 있어서, 상기 디코딩 수단은

상기 n-1개의 스크램블 수단들로 부터 각각 출력되는 4개의 출력신호들을 디코딩함에 의해서 4^n-1개의 디코딩 출력신호를 발생하기 위한 디코더로 구성된 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제11항에 있어서, 상기 모드 선택수단은

상기 모드 선택 제어신호에 응답하여 상기 디코딩 수단으로 부터 출력되는 4^n-1개의 디코딩 출력신호들을 각각 전송하기 위한 4^n-1개의 스위칭 수단들; 및

상기 4^n-1개의 스위칭 수단들의 출력신호들을 각각 래치하여 출력하기 위한 4^n-1개의 래치들을 구비한 것을 특징으로 하는 반도체 장치의 신호 발생회로.
제17항에 있어서, 상기 스위칭 수단들 각각은

CMOS전송 게이트로 구성된 것을 특징으로 하는 반도체 장치의 신호 발생회로.
n개의 핀들로 부터 입력되는 제1레벨(또는, 제2레벨(상기 제1레벨보다 큰 레벨), 또는, M개의 고전압 레벨(상기 제2레벨보다 크고, 순차적으로 증가하는 고전압 레벨))의 신호를 버퍼하여 버퍼된 제2레벨(또는, 제1레벨)과 버퍼된 제1레벨(또는, 제2레벨)의 신호들을 각각 제1, 2신호들로 발생하는 단계;

상기 n개의 핀들중 제2부터 제n까지의 핀으로부터 각각 인가되는 M개의 고전압 레벨의 신호를 각각 감지하여 n-1개 그룹의 M개의 고전압 검출신호들을 발생하는 단계;

상기 n개의 핀들중 제1핀으로 부터 인가되는 고전압을 감지하여 정상 모드와 테스트 모드를 구별하기 위한 모드 설정신호를 발생하는 단계; 및

상기 제2부터 제n까지의 핀들 각각으로 부터 입력되는 신호를 버퍼함에 의해서 발생되는 제1, 2신호와, 상기 M개의 고전압 검출신호를 각각 스크램블링하여 2+M개의 출력신호들을 발생하는 단계를 구비한 것을 특징으로 하는 반도체 장치의 신호 발생방법.
제19항에 있어서, 상기 반도체 장치의 신호 발생방법은

상기 2+M개의 출력신호들을 디코딩함에 의해서 (2+M)^n-1개의 디코딩 출력신호들을 발생하는 단계; 및

상기 모드 설정신호에 응답하여 상기 테스트 모드시에 상기 (2+M)^n-1개의 디코딩 출력신호들을 모드 선택신호로 발생하는 단계를 더 구비한 것을 특징으로 하는 반도체 장치의 신호 발생방법.