KR20010005819A - 상호접속부를 갖는 회로와 제 1 및 제 2 전자 회로간의 상호접속부들을 테스트하는 방법 - Google Patents

Abstract

본 발명은 회로의 상호접속부 테스트에 관한 것이다. 전자 회로(100)는 상기 전자 회로를 상호접속부를 통해 이웃하는 전자 회로와 접속하기 위한 다수의 다수개의 입력/출력(I/O) 노드들(130)과, 상기 전자 회로의 임의의 정상 모드 기능을 구현하기 위한 메인 유니트(110)와, 상기 상호접속부를 테스트하는 테스트 유니트(120)를 포함한다. 상기 테스트 유니트(120)는 테스트 모드에서 상기 I/O 노드들(130)을 통하여 낮은 복잡도의 메모리로서 동작가능하다. 이웃하는 회로에서 상기 테스트 유니트(120)에 기록하고 상기 테스트 유니트(120)로부터 판독함으로써, 상호접속부가 테스트된다. 본 발명은 특히 SDRAM(Synchronous Dynamic Random Access Memory)와 같은 복합 메모리 소자와 플래시 메모리 소자와 같은 비휘발성 메모리에 적용된다.

Description

상호접속부를 갖는 회로와 제 1 및 제 2 전자 회로간의 상호접속부들을 테스트하는 방법{CIRCUIT WITH INTERCONNECT TEST UNIT AND A METHOD OF TESTING INTERCONNECTS BETWEEN A FIRST AND A SECOND ELECTRONIC CIRCUIT}

본 발명은 전자 회로를 상호접속부를 통해 다른 전자 회로와 접속하는 다수개의 입력/출력 노드들과, 전자 회로의 정상 모드 기능을 구현하기 위한 메인 유니트와, 상호접속부를 테스트하는 테스트 유니트를 포함하는 전자 회로에 관한 것으로, 상기 전자 회로는 I/O 노드들이 논리적으로 메인 유니트에 접속되는 정상 모드와 I/O 노드들이 논리적으로 테스트 유니트에 접속되는 테스트 모드를 가지고 있다.

또한, 본 발명은 제 1 전자 회로와 제 2 전자 회로간의 상호접속부를 테스트하는 방법에 관한 것으로, 제 1 전자 회로는 제 1 전자 회로의 정상 모드 기능을 구현하는 메인 유니트와 상호접속부를 테스트하는 테스트 유니트를 포함하며, 상기 방법은 테스트 유니트를 논리적으로 상호접속부에 접속하는 단계와, 제 2 전자 회로를 통하여 상호접속부상에 테스트 데이터를 입력하는 단계를 포함한다.

상술한 회로는 논문 "Boundary-scan test, a particular approach", H. Bleeker, P. van den Eijnden과 F. de Jong, Kluwer, Boston, 1993, ISBN 0-7923-9296-5, Figures 1-19 으로부터 알려져 있는데, 이 논문에는, 바운더리-스캔 테스트 표준 IEEE Std. 1149.1에 따른 집적회로(IC)를 예시하고 있다. 상술한 공지의 회로는 회로의 정상 모드(normal mode)에서 임의의 특정 기능을 제공하는 메인 유니트 또는 코어 로직을 가지고 있다. 이러한 공지의 회로는 상호접속 테스트, 즉, 이 회로가 테스트 모드에서 그의 I/O 노드 또는 IC 핀을 통하여 다른 회로에 적절히 접속되어 있는 지에 관한 테스트를 수행하는 테스트 유니트를 더 가지고 있다. 미세화된(miniaturised)및/또는 복합 회로 조립체들(complex circuit assemblies)에 대한 효과적인 상호접속 테스트는 그러한 조립체들을 생산하는 공정중의 필요한 일부분이다. 바운더리-스캔 테스트 기법은 상호접속을 테스트하는 표준화된 해결책으로서 받아들여지고 있다. 이 기법은 대부분의 선두적인 마이크로프로세서 제조사들에게 유용하게 사용되고 있으며 IC 설계 공정에서 자동화된 툴을 이용하여 조직내에서 개발된 특수 목적 IC 용도로 지원되고 있다.

상술한 공지의 바운더리-스캔 회로의 테스트 유니트는 회로의 경계부를 따라서 테스트 제어 유니트 또는 테스트 억세스 포트 콘트롤러 및 시프트 레지스터 또는 바운더리-스캔 레지스터를 구비하며, 시프트 레지스터의 셀들은 테스트될 상호접속부에 대응하는 I/O 노드들에 접속되어 있다. 테스트 제어 유니트는 시프트 레지스터의 상태들을 제어하는 상태 머신(state machine)을 가지고 있는데, 이러한 상태들의 예는 입/출 데이터를 시프트 레지스터내에서 시프트하는 시프트 상태와 상호접속부들로부터 발생하는 데이터를 시프트 레지스터에서 획득하는 획득 상태(capture state)가 있다. 시프트 레지스터는 테스트 데이터 입력(Test Data In : TDI) 노드와 테스트 데이터 출력(Test Data output : TDO) 노드를 통하여 회로의 외부로부터 억세스가능하다. 테스트 클럭 신호(Test Clock signal : TCK)와 테스트 모드 선택 신호(Test Mode Selection signal : TMS)는 회로의 외부로부터 제공되어 여러 가지 상태가 단계적으로 수행되게 한다. 상술한 공지 회로의 정상 모드에서, I/O 노드들은 논리적으로 메인 유니트에 접속되어, 회로가 그의 정상 모드 기능(normal mode function)을 수행하도록 한다. 상술한 공지 회로의 테스트 모드에서, I/O 노드들은 논리적으로 테스트 유니트에 접속되어, 테스트 유니트가 상호접속부들을 억세스하게 된다.

다른 회로 또한 바운더리-스캔 테스트 표준에 따른 테스트 유니트를 가지고 있다면, 두 회로들간의 상호접속부는 표준 바운더리-스캔 테스트 방법에 따라 테스트될 수 있다. 지금까지는 먼저 두 회로들의 시프트 레지스터내로 적절한 테스트 데이터를 시프트시킨 다음, 상호접속부로 인가한다. 그 다음, 상호접속부들에서 발생하는 응답 데이터를 시프트 레지스터에서 획득한 다음, 시프트 레지스터로부터 시프트시켜 관측한다. 이러한 응답 데이터로부터 회로가 적절히 상호접속되어 있는 지를 판단할 수 있다. 단일 상호접속의 경우는 신호가 그의 단부들중의 한 단부로 인가되고 다른 단부에서 그 신호가 전송되었는 지를 관측하는 것을 의미한다. 이 방식에서는 상호접속부에서 개방 회로(open circuit) 가 발견될 수 있다. 부가적으로, 이웃하는 상호접속부들간, 또는 하나의 상호접속부와 전원 라인간의 단락 회로(short-circuit)를 체크하기 위하여 다수의 테스트 패턴이 상호접속부들로 인가될 것이다. 본질적으로, 상호접속 테스트는 개방 회로와 단락 회로를 검출하는 방식처럼, 테스트 데이터를 상호접속부의 한 단부로 인가하고 다른 단부에서 응답 데이터를 관측하는 것으로 귀착된다.

바운더리-스캔 방식이 가지고 있는 문제점은 몇몇 회로에서 핀 수(pin count)와 핀 호환성(pin compatibility)을 고려하는 경우 TCK, TMS, TDI, TDO 및 선택적 TRSTN 신호 용도로 설계하는 회로에 여분의 핀이 추가되지 못한다는 것이다. 더욱이, 몇몇 반도체 분야에서 바운더리-스캔 회로가 필요로하는 크기의 상호접속 테스트를 위한 영역을 확보하기에는 너무 가격적인 압박이 있다는 것이다.

그러므로, 본 발명의 목적은 서두에서 기술된 바와 같이 필요로 하는 I/O 노드들 및/또는 영역에 대하여 상호접속 테스트의 총경비가 줄어드는 회로를 제공하는 것이다. 이러한 목적은 본 발명에 따른 전자 회로에서 달성되는 것으로, 본 발명의 전자 회로는 테스트 모드에서 I/O 노드들을 통하여 테스트 유니트가 저복잡도메모리(low complexity memory)로서 동작가능한 것을 특징으로 한다. 저복잡도 메모리는 이들이 억세스될 수 있기전에 복잡한 초기화 과정을 통하지 않으면서, 기능적 제한없이 간단한 억세스 프로토콜을 갖는 메모리들이다. 그러한 테스트 유니트는 상호접속부의 한 단부로 테스트 데이터를 인가하고 다른 단부에서 응답 데이터를 관측하는 다른 대안의 절차를 가능하게 해준다. 저복잡도 메모리가 판독 전용 특성(read-only character)을 가지고 있고 다수의 어드레스들에서 미리 저장된 테스트 데이터를 보유하고 있다면, 다른 회로에 의해 어드레스 데이터 및 적절한 제어 데이터가 상호접속부들을 통하여 테스트 유니트로 인가되는 경우에, 테스트 유니트는 그의 상호접속부에서 상술한 미리 저장된 테스트 데이터를 발생한다. 그 다음에 다른 회로는 미리 저장된 테스트 데이터와 당연히 동일하여야 하는 응답 데이터를 받아들인다. 이러한 방식에 있어서, 어드레스와 제어 데이터를 전달하는데 사용되는 상호접속부들과 미리 저장된 데이터 그 자체를 전달하는데 사용되는 상호접속부들이 둘다 테스트된다. 테스트 유니트에 필요한 특정 입력 데이터, 즉 어드레스는 사전에 알고 있는 테스트 유니트로부터 제공된 출력 데이터, 즉 저장된 데이터로부터 발생된 것이라는 사실이 중요하다. 저복잡도 메모리가 판독 및 기록 억세스를 허용한다면, 다른 회로는 기록 모드에서 테스트 유니트의 상호접속부측으로 테스트 데이터를 인가함으로써, 테스트 유니트내에 테스트 데이터가 저장될 수 있다. 테스트 유니트의 후속하는 판독 모드에서, 다른 회로는 응답 데이터를 판독할 수 있다.

테스트 유니트가 판독 전용 또는 판독/기록 특성을 가지고 있는 경우, 바운더리-스캔 상태 머신과 같은 상태 머신은 필요하지 않으며, 따라서 보다 적은 영역을 차지하는 것으로 구현될 수 있다. 더욱이, 테스트 유니트가 단순하게 동작되기 때문에, 테스트 유니트를 테스트 모드에서 제어하는데는 보다 적은 핀 또는 결코 동수가 아닌 적은 핀이 사용된다. 판독 전용 및 판독/기록 테스트 유니트의 경우,일부의 상호접속부가 저장 데이터를 교환하는 데이터 버스로서 사용된다. 테스트 유니트가 최소한 판독/기록 특성을 가지고 있는 경우, 다른 일부의 상호접속부는 예를 들면, 판독 및/또는 기록 과정을 제어하는 제어 라인을 포함하는 제어버스로서 사용된다. 테스트 유니트가 최소한 판독 전용 특성을 가지고 있는 경우, 또 다른 일부의 상호접속부는 저장 장소를 선택하여 그로부터 데이터를 판독하는 어드레스 버스로서 사용된다. 본 발명의 중요한 특징은 테스트되는 상호접속부들상에서 데이터 버스, 제어 버스 및/또는 어드레스 버스를 구성하는 방식이 자유롭다는 것이다.

테스트 모드중에 제어 버스, 어드레스 버스 및 데이터 버스로의 억세스는, 예를 들면, 다른 회로의 바운더리-스캔 회로를 통하여 제공될 수도 있다. 통상의 바운더리-스캔 테스트 장치에 있어서, 데이터는 다른 회로에 대하여 시프트 입력 및 출력될 수 있다. 이러한 방식에 있어서는 제어 버스 및/또는 어드레스 버스로 공급되는 데이터와 테스트 유니트에 의해 데이터 버스를 통하여 리턴된 데이터가 처리될 수 있다. 또 다른 예로서, 다른 회로가 프로그램된 마이크로프로세서 또는 특수 목적 IC(ASIC)인 경우, 다른 회로는 다른 회로로 테스트 데이터를 공급하고 응답 데이터를 평가하는 외부 장비를 필요로 하지않는 스탠드 얼론 방식(stand alone fashion)으로 상호접속 테스트를 수행할 수 있다. 이와 달리, 다른 회로는 테스트 유니트를 저복잡도 메모리로서 동작시키는 둘 이상의 개별 회로로 구성할 수도 있음을 알아야 한다.

본 발명에 따른 전자 회로의 실시예는 특허청구범위 제 2 항에서 규정된다. 판독 전용 메모리(ROM)는 상호접속 테스트에서 필요로 하는 데이터를 보유하는데 적합한 소자이다. 에드레스 형태의 제어 데이터, 필요하다면 제한된 수의 다른 제어 신호가 회로에 인가될 때, ROM은 그 어드레스에 미리 저장되어 있는 데이터를 데이터 버스상에 출력한다. 이러한 방식으로 데이터 버스와 어드레스 버스가 테스트 될 것이며, 그리고 존재한다면 제어 버스도 테스트될 것이다. 통상적으로 상호접속부에서 개방회로와 상호접속부들간의 단락 회로를 검출할 수 있는 상호접속 테스트는 ROM내에 미리 저장된 소수의 테스트 패턴이면 충분할 것이다. 테스트 유니트가 저복잡도 메모리로서 동작가능한 경우, 테스트 유니트를 실제 ROM 테이블로서 구현하는 것은 필요치 않음이 더욱 분명해질 것이다. 특히, 소수의 테스트 패턴만이 사용된다면, 테스트 유니트는 더욱 효율적으로 영역을 사용하게 해주는 조합 회로(combinatorial circuit)로서 구현될 수도 있다.

본 발명에 따른 전자 회로의 실시예는 특허청구범위 제 3 항에서 규정된다. 판독/기록 레지스터와 관련하여, 제어 버스는 레지스터가 판독 모드 또는 기록 모드에서 제어되도록 하며, 데이터 버스는 테스트 유니트에 기록될 데이터를 공급하고 테스트 유니트로부터 다시 판독되는 데이터를 수신하는 데 사용된다. 본 실시예에 있어서, 단지 하나의 레지스터만이 사용되고 있기 때문에, 어떠한 어드레스 버스도 필요하지 않다.

본 발명에 따른 전자 회로의 실시예는 특허청구범위 제 5 항에서 규정된다. 본 실시예의 테스트 회로는 이 테스트 회로가 제조되는 비교적 적은 영역의 기판을 필요로 한다. 더욱이, 본 실시예는 단일 유형의 테스트에서 매우 양호한 테스트 범위로 상호접속을 테스트 하는 것을 가능하게 해준다. 즉, 상호접속부들에서 가능한 결합을 검출하는데는 소수의 패턴 세트이면 충분하다. 더욱이, 거의 모든 테스트 결함은 독특한 징후를 나타내기 때문에, 테스트의 진단적 해결은 매우 양호하다.

고복잡도(high complexity) 메모리 소자는 이들의 메모리 어레이로부터 판독하고 기록하는 프로토콜이 복잡한 메모리 소자이다. 그러므로, 저복잡도 메모리와 반대되는 것으로, 고복잡도 메모리는 데이터를 교환하는 과정이 너무 복잡하여 너무 많은 시간을 소모하기 때문에 상호접속 테스트용 테스트 유니트로서는 적합하지 않다. 고복잡도 메모리 소자의 예는 SDRAM들(Synchronous Dynamic Random Access memories)과 플래시 메모리 소자와 같은 비휘발성 메모리이다. 복잡한 억세스 프로토콜을 제외하고도, 고복잡도 메모리는 초기화를 필요로 하며 기능적 제한(dynamic restrictions)을 가지고 있다. 초기화는 (거의) 모든 제어 라인과 어드레스 라인이 성공적인 초기화를 위하여 정확히 접속되어 있어야 하기 때문에 테스트하는데 성가신일이다. 초기화의 실패로 인하여 소자로의 모든 억세스가 차단되기 때문에, 비록 제어 및 어드레스 라인들이 갖는 상호접속 문제가 검출될지라도, 그 실패에 대한 진단, 즉 어느 핀이 부정확하게 접속되었는지에 대한 진단은 매우 낮은 해결책이다.

통상 리플레쉬 타임(refresh time)과 최대 RAS 펄스 폭으로 규정되는 SDRAM의 기능적 제한은 (메모리 어레이내에 기록하고 그로부터 판독하는)테스트 패턴이 그 기능적 제한을 충족시켜주어야 하기 때문에 상호접속 테스트를 곤란하게 한다. 바운더리-스캔 회로를 이용하는 테스트 패턴의 적용 속도는 바운더리-스캔 레지스터의 길이와 최대 테스트 클럭 주파수에 의해 결정된다. 테스트 클럭 주파수는 바운더리 스캔-회로를 보드(board)상의 IC내에 구현하는 것에 의해 또는 바운더리-스캔 테스터의 최대 속도에 의해 결정된다.

이러한 이유 때문에, 고복잡도 메모리들은 효과적인 상호접속 테스트를 가능하게 하는 저복잡도 메모리를 추가하는 것으로 매우 좋은 이익을 얻을 수도 있는 회로의 한 부류를 형성한다. 이러한 사실은 틀림없는데, 이것은 특히 바운더리-스캔 방식이 핀 수 및/또는 핀 호환성을 고려함으로써 메모리 소자에서 거의 유용하지 않기 때문이다.

본 발명에 따른 회로의 실시예는 특허청구범위 제 6 항에서 규정된다. 테스트 모드를 동작시키는 이와 같은 독특한 방식이 가능한데, 그 이유는 대부분의 SDRAM에서 파워 업(power up) 이후 실행되는 첫 번째 동작은 기록 동작으로 규정되어 있기 때문이다. 그러므로, 파워 업시에 테스트 모드를 활성화시키는 판독 동작을 이용함으로써, SDRAM의 정상 동작은 영향을 받지 않는다. 그와 다른 대안으로, 본 발명에 따른 회로는 I/O 노드들상의 입력 신호의 특정 조합을 통하여 또는 이러한 기능에 사용되고 있는 사용중인 노드를 통하여 테스트 모드로 진행될 수 있다.

플래시 메모리 소자와 같은 비휘발성 메모리는 상호접속 테스트를 곤란하게 하는데, 그 이유는 플래시 메모리 소자가 이미 프로그램되어 있을 때는 테스트 목적을 위한 메모리 어레이로의 기록동작이 허용되지 않기 때문이다. 이러한 테스트는 기능적인 데이터를 파괴할 것이다. 프로그램 되어있지 않은 소자는 기록될 수는 있지만, 이후에는 소거되어야만 한다. 큰 메모리 블록을 소거하는 것은 수초의 시간이 소요될 수 있으며, 이것은 보드의 상호접속 테스트를 상당히 길어지게할 수 있다.

본 발명에 따른 테스트 유니트를 포함하므로써, 비휘발성 메모리를 포함하는 고복잡도 메모리가 효과적으로 상호접속 테스트될 수 있다. 뿐만아니라, 테스트 모드 용도로 정상 모드의 데이터 버스, 어드레스 버스 및/또는 제어 버스를 사용할 수도 있다. 또한, 고복잡도 메모리의 기능에 특유하며, 따라서 테스트 모드에서 테스트 유니트를 제어하는데는 필요하지 않은 신호를 제공하는 상호접속을 테스트하기 위하여, 데이터 버스 또는 어드레스 버스는 이러한 상호접속부들과 함께 연당될 수 있다. 본 발명은 실행에 수초만이 소요되는 테스트 패턴을 이용하여 상호접속 테스트가 가능하며, 이를 위한 테스트 패턴 발생기는 상업적으로 입수가능하다.

SRAM들(Static Random Access Memories)과 (프로그램가능) ROM들과 같은 저복잡도 메모리는 바운더리-스캔을 갖춘 이웃하는 회로 또는 이웃하는 마이크로프로세서 및/또는 ASIC 을 이용하여 이들의 연결관계가 쉽게 테스트될 수 있다. 이러한 저복잡도 메모리에 대한 상호접속 테스트의 경우, 테스트 유니트에 추가하는 형태의 어떠한 특별한 조치도 취해지지 않는다.

본 발명의 다른 목적은 서두에 규정된 바와 같이, 필요로 하는 I/O 노드들 및/또는 영역에 대하여 총경비를 줄이는 상호접속 테스트를 실행하는 방법을 제공하는 것이다. 이러한 목적은 본 발명에 따른 방법으로 성취되는 데, 본 발명의 방법은 입력 단계가 제 1 전자 회로를 제 2 전자 회로에 비하여 저복잡도 메모리로서 동작시키는 단계를 포함하는 것을 특징으로 한다.

비록 본 발명이 인쇄 회로 기판(PCB)과 같은 캐리어상의 IC들간의 상호접속을 테스트하는데 주로 적용되는 바운더리-스캔 테스트의 문맥으로 표현되어 있을 지라도, 본 발명의 원리는 단일 IC내 코어들간의 상호접속 또는 캐비넷내에 삽입되는 개별 PCB상의 IC간의 상호접속과 같이 두 개의 회로들간의 모든 상호접속을 테스트하는데 동일하게 적용가능하다.

본 발명과 본 발명의 부수적인 장점은 예시적인 실시예와 첨부하는 도면을 참조하여 보다 명확하게 밝혀질 것이다.

도 1은 본 발명에 따른 회로의 일 실시예를 예시하는 도면,

도 2는 본 발명에 따라서 상호접속 테스트중에 테스트가능한 회로에 억세스를 제공하는 방법을 예시하는 도면,

도 3은 본 발명에 따라서 상호접속 테스트중에 테스트가능한 회로에 억세스를 제공하는 다른 방법을 예시하는 도면,

도 4는 본 발명의 다른 실시예를 예시하는 도면,

도 5는 5-입력과 2-출력용 테스트 유니트를 개략적으로 도시하는 도면,

도 6은 5-입력과 2-출력용 테스트 유니트의 다른 예를 개략적으로 도시하는 도면.

상술한 도면에 있어서 대응하는 요소들은 동일한 참조부호로 표시된다.

도 1은 본 발명에 따른 회로(100)의 실시예를 도시한다. 회로(100)는 회로(100)가 외부 회로에 접속될 수 있는 I/O 노드(130, 140)를 가지고 있다. I/O 노드는 입력 노드, 즉 신호를 수신하는 데만 적합한 노드, 출력 노드, 즉 신호를 전송하는데만 적합한 노드, 또는 양방향 노드, 즉 신호를 수신하거나 전송하는 데 적합한 노드일 수 있다. 정상 모드 기능을 수행하기 위하여, 회로(100)는, 예를 들면, SDRAM으로 가정하는 메인 유니트(110)를 가지고 있다. 그래서, 회로(100)는 사실상 SDRAM 소자이다. 또한, 회로(100)는 어셈블리의 일부라고 가정되기도 하지만, 회로(100)와 어셈블리의 다른 부분과의 상호접속은 테스트될 수 있어야 한다. 지금까지, 회로(100)는 n 병렬 접속부를 통하여 메인 유니트(110)와 I/O 노드(130)에 접속된 테스트 유니트(120)를 가지고 있다. 회로(100)의 정상 모드에서, 테스트 유니트(120)는 동작하지 않으며(transparent), 신호는 I/O 노드(130)와 메인 유니트(110)사이에서 자유롭게 전송될 수 있다. 회로(100)의 테스트 모드에서, 메인 유니트(110)는 논리적으로 I/O 노드(130)으로부터 접속해제되며 테스트 유니트(120)는 제어하에 들어간다. 바람직하지만 필수적은 아닌 것으로, 모든 I/O 노드들은 상호접속 테스트를 위해 배열되어 있음을 알아야 한다. 이것을 나타내기 위하여, I/O 노드들(140)은 테스트 유니트(120)에 접속되어 있지 않으며, 따라서, 테스트 유니트(120)는 이들 I/O 노드들(140)에 대응하는 상호접속부의 테스트를 불가능하게 한다.

SDRAM 소자는 핀 레이아웃이 매우 표준화되어 있다. 도 1은 이러한 핀 레이아웃을 정확히 표시하지는 않지만, I/O 노드들이 SDRAM 소자위에 존재하고 있음을 개략적으로 예시하고 있다. 회로(100)는 데이터 버스(D0 -D3), 어드레스 버스(A0 A11) 그리고 제어 버스를 가지고 있으며, 상기 제어 버스는 칩 선택 핀(Chip Select pin : CSn), 출력 인에이블 핀(Output Enable pin : OEn), 기록 인에이블 핀(Write Enable pin : WEn), 클록 핀(Clock pin : CLK), 클록 인에이블 핀(Clock Enable pin : CKE), 행 어드레스 스트로브 핀(Row Address Strobe pin : RAS), 컬럼 어드레스 스트로브 핀(Column Address Strobe pin : CAS) 및 데이터 I/O 마스크 핀(Data I/O Mask pin : DQML 및 DQMH)를 구비한다. 이러한 핀들의 정확한 기능은 본 발명과 무관하다. 그러나, 표준화된 핀 레이아웃은 필요로 하는 여분의 핀 때문에 바운더리-스캔 회로의 추가를 방해하는 요인이 된다. 회로(100)와 같은 소자의 상호접속을 테스트하는 바운더리-스캔 회로를 이용하지 않는 다른 이유는 비용에 대한 많은 압박 때문이다. 그 결과로서, 상호접속 테스트와 같은 여분의 특징에 유용한 IC 영역이 매우 제한되어 있다. 본 발명에 따르면, 통상의 바운더리-스캔 테스트 유니트의 다른 대안으로서, 테스트 유니트(120)는 저복잡도 메모리로서 동작가능하다. 이러한 테스트 유니트는 IC 영역에 비추어 매우 효과적으로 구현될 수 있으며 핀을 보다 적게 또는 여분의 핀을 거의 필요로 하지 않는다.

저복잡도 메모리는 판독 전용 특성 또는 판독/기록 특성을 가질 수 있다. 본 발명에 따르면, 테스트 유니트는 연속적인 상호접속 테스트라는 국면에서 상술한 어느 한 종류의 특성을 가지고 있거나 두가지 종류의 특성을 가지고 있다. 회로(100)에서, 바람직한 첫 번째 부분의 상호접속 테스트중에, 테스트 유니트(120)는 판독 전용 특성을 가지며, 후속하는 두 번째 부분의 상호접속 테스트중에 테스트 유니트(120)는 판독/기록 특성을 가진다. 이러한 두 단계적 접근방식으로 인하여 회로(100)와 같은 SDRAM에 특히 적합한 전반적인 상호접속 테스트가 가능해진다. 첫 번째 부분의 상호접속 테스트는 회로(100)의 어드레스 버스를 테스트하려는 목적이 있고 이는 기능적으로 다음과 같이 설명된다:

1. 회로(100)의 파워 업 이후, 테스트 모드가 활성화되어 테스트 유니트(120)로의 판독 억세스를 가능하게 한다. 그 다음 테스트 유니트(120)는 ROM 테이블로서 동작가능하다. 다른 대안으로, 테스트 모드는 회로(100)의 I/O 노드들(130, 140)에 인가된 신호들의 특정 조합 또는 그 신호들의 순서(sequence)와 같은 다른 수단에 의해 활성화된다.

2. 테스트 유니트(120)로의 판독 억세스는 CSn=0, OEn=0 그리고 WEn=1에 의해 제어되고, CLK의 규정된 에지와 클럭 인에이블 CKE의 액티브 레벨에 의해 유효화된다.

3. 테스트 유니트의 ROM 테이블은 제어 신호들 RAS, CAS, DQML 및 DQMU에 따라서 확장된(extended) 실제 어드레스 버스로서 규정된 "확장된" 어드레스 버스에 의해 어드레스된다.

4. ROM 테이블의 폭은 회로(100)의 가능한 부가적인 출력의 폭과 데이터 버스의 폭을 합한 것과 같다.

5. 각각의 초기 어드레스(하나를 제외한 모든 어드레스 비트는 "0"이고, 하나의 어드레스 비트는 "1"이다)는 모든(all) "1" 데이터 워드를 판독한다. 다른 모든 확장된 어드레스는 모든 "0" 데이터 워드를 판독한다.

하기 표 1은 12-비트 폭 어드레스 버스, RAS, CAS, DQML 및 DQMU와 네 개의 데이터 핀을 갖는 회로(100)의 SDRAM 소자에 대한 ROM 테이블의 내용을 예시한다.

파워 업후 회로(100)의 상술한 기능적인 특성에 따르면, 확장된 어드레스 비트의 효과적인 테스트는 모든 기본 어드레스(상기 예에서는 16)와 하나의 다른 어드레스를 판독하는 단계로 이루어진다. 테스트 순서는 다음과 같은 과실을 망라한다:

1. 확장 어드레스 핀에서 1때 발생하는 스턱(stuck)

2. 확장 어드레스 핀에서 0때 발생하는 스턱

3. 쌍을 이루는 어드레스 핀들간의 2-네트(net) AND형 단락

4. 쌍을 이루는 어드레스 핀들간의 2-네트 OR형 단락

5. 데이터 핀에서 1때 발생하는 스턱

6. 데이터 핀에서 0때 발생하는 스턱

무슨 신호가 상호접속부로 인가될지라도 스턱 과실을 발생한 상호접속부는 논리 하이 또는 논리 로우를 그대로 유지한다. 제 1 및 제 2 상호접속부사이에서 발생한 2-네트 AND형 단락으로 인하여 두 상호접속부는 상호접속부들중의 어느 하나에 의해 결정된 동일한 논리 값을 가지게 된다. 제 1 및 제 2 상호접속부사이에서 발생한 2-네트 OR형 단락으로 인하여 두 상호접속부들은 상호접속부들중의 어느 하나에 의해 결정된 상보 논리 값을 가지게 된다.

상술한 테스트 순서는 단일 핀에 이르기까지 진단적 해결책을 제공한다. 이러한 테스트 개념은 확장 어드레스 라인의 개수 또는 데이터 라인의 개수와 무관하며, 두 개수들간에도 아무런 추측할만한 관계도 없다는 것을 알아야 한다.

두 번째 부분의 상호접속 테스트는 데이터 버스를 구성하는 상호접속부들간의 단락을 테스트하고자 하는 목적이 있으며, 이는 기능적으로 다음과 같이 기술된다.

1. 기록 억세스는 (실제) 어드레스 버스의 값이 로드되어 있는 명령 레지스터에 제공된다.

2. 상술한 명령 레지스터내에 로드된 이후, 논리적으로 테스트 유니트의 부분을 구성하는 단일 기록/판독 레지스터를 선택하는, 데이터 버스의 폭과 동일한 폭을 갖는, 어드레스 비트의 어떤 조합이 있을 것이다. 이러한 어드레스 비트의 조합은 소자의 제조자에 의해 결정되며 데이터 시트에 명시되는 것이다.

그 다음, 이러한 단일 기록/판독 레지스터는 데이터를 기록하고 데이터를 판독하는데 사용될 수 있다. 본 발명의 알고리즘은 쌍을 이루는 모든 데이터 라인들간의 모든 AND형과 OR형 단락을 포괄하는 최소 세트의 테스트 패턴을 생성하는데 유용하다. 하기 표 2는 16-비트 폭 데이터 버스용의 일련의 테스트 패턴을 예시한다.

회로(100)와 같은 다이나믹 메모리 소자의 경우, 상술한 상호접속 테스트의 두 부분은 모든 기능적 제한에 영향을 받지않는 테스트 유니트로의 판독 억세스 및 기록 억세스를 갖는다. 상술한 어느 부분에 대하여도 많은 변형예가 추측될 수 있다. 더욱이, 상술한 상호접속 테스트의 두 부분중의 하나만을 구현하도록 선택할 수도 있다. 플래시 소자의 경우, 예를 들면, 첫 번째 부분의 상호접속 테스트는 프로그램안된 소자에 대하여 적용가능하다. 제조자는 EPROM 소자(이들은 파워 업후 첫 번의 판독이 수행될 때 메인 메모리 어레이를 억세스한다)와의 호환성을 위하여, 이미 프로그램된 소자에 대하여 이러한 기능을 제공하지 않도록 선택할 수도 있다.

상술한 바와 같이, 회로를 정상 모드에서 테스트 모드로 전환하는 메커니즘은 상이한 방식으로 구현될 수 있다. SDRAM 실시예에서, 회로는 파워 업후 판독 동작을 실행함으로써 테스트 모드로 진행한다. 이와 같은 파워 업후 판독 동작은 회로에서 정상 동작의 일부를 구성하지 않는 특수한 동작이며 테스트 모드로 전환하기 위한 특수한 의미의 명령으로 주어져왔다. 일반적으로, 이러한 패턴 또는 패턴 순서가 회로의 정상 모드에서 사용되지 않는다면, 회로의 하나 또는 그 이상의 I/O 노드들에 인가되는 모든 패턴 또는 패턴 순서는 테스트 모드로 진행하기 위한 특수한 의미의 명령으로 제공될 수 있다. 그와 다른 방도는 회로가 정상 동작 모드 또는 테스트 모드에서 순조롭게 동작하는지를 제어하기 위하여 I/O 노드들이외에 사용중인 테스트 제어 노드를 회로에 제공하는 것이다. 각각의 모드에 대응하는 규정된 값들과 관련하여, 테스트 제어 노드에서의 실제 신호 값은 회로가 원하는 모드로 진행하게 해준다.

도 2는 본 발명에 따라서 상호접속 테스트중에 테스트가능한 회로(200)로의 억세스를 제공하는 방법을 예시한다. 회로(200)는 저복잡도 메모리로서 동작가능한 테스트 유니트(205)를 포함한다. 바운더리-스캔 회로를 갖는 이웃하는 회로(210)는 제어 및 어드레스 버스(220)과 양방향 데이터 버스(230)을 경유하여 데이터를 회로(200)로 제공하고 그로부터 데이터를 수신할 수 있다. 그와 다른 대안으로, 테스트 유니트(205)에서 ROM 특성만이 테스트될 때, 데이터 버스(230)는 단방향, 즉, 회로(200)로부터 회로(210)로 향하는 단방향 버스일 것이다.

다수의 상호접속부들은 제어 및 어드레스 버스(220)와 데이터 버스(230)를 구성한다. 정상 모드 동안에 이들 상호접속부들의 기능은 본 발명과 무관하다. 회로(200)가 메모리 소자인 경우에는 "정상 모드 데이터 버스"일 것이다. "테스트 모드 데이터 버스"(230)는 부분적으로 또는 완전하게 정상 모드 데이터 버스와 일치할 수도 있다. 똑같은 경우가 제어 및 어드레스 버스(220)에도 적용된다.

데이터는 바운더리-스캔 체인(240)을 통하여 회로(210)에 이전되며, 이 데이터는 회로(200)에 공급될 판독 및/또는 기록 명령을 구성한다. 판독 명령 이후, 바운더리-스캔 체인(240)은 데이터 버스(230)로 공급된 데이터를 회로(200)에 의해 획득한다. 이후 이 데이터는 분석을 위하여 외부로 이전된다.

도 3은 본 발명에 따라서 상호접속 테스트중에 테스트 가능한 회로(300)로의 억세스를 제공하는 다른 방식을 예시한다. 회로(300)는 저복잡도 메모리로서 동작가능한 테스트 유니트(305)를 포함한다. 마이크로프로세서인 이웃 회로(310)는 제어 및 어드레스 버스(320)과 데이터 버스(330)을 통하여 필요한 판독 및 기록 명령을 갖는 프로그램을 실행한다. 테스트 프로그램과 테스트 데이터는 회로(310)의 메모리(340)내에 저장된다. 바람직하게, 회로(310)는 회로(300)로부터 획득한 데이터를 분석한다. 그와 달리, 회로(310)는 ASIC일 수도 있다.

상술한 테스트를 위한 고안 방법(design-for-test)은 테스트 억세스 대상 소자에 대하여 이러한 유형의 메모리의 핀 수와 핀 호환 요건을 충족시키는 어떠한 부가적인 핀도 부가시키지 않는다. 실리콘 영역 총경비는 (작은) ROM 테이블, 또는 기능적인 등가물인 (아마도 기존 로직과 조합되는)판독/기록 데이터 레지스터 및 이와 연관된 디코딩 로직으로 제한된다. EIS 또는 JEDEC와 같은 주요부분에 의한 이러한 접근 방식의 규격화는 상이한 제조자들에 의해 제조된 소자들간의 호환성을 보장하게 할 것이다.

바운더리-스캔은 IC를 갖는 어셈블리상의 상호접속부들을 테스트하기 위한 바람직한 테스트를 위해 고안된 방법이다. 이 방법은 바운더리-스캔 회로가 구현된 소자들간의 모든 상호접속부들을 효과적으로 테스트하는데 사용될 수 있다. 또한, 이 방법은 테스트 패턴을 저복잡도 메모리 소자에 직접 적용하는데에도 사용될 수 있다. 상술한 테스트를 위해 고안된 방법이 복잡한 메모리 소자에 구현되는 경우, 이들 소자는 비휘발성 소자들에 대한 기능적 제한, 초기화 문제(initialisation issues) 및 소거 문제(erase issues)에 제한받지 않고도 바운더리-스캔 억세스를 이용하여 효과적으로 테스트될 수 있다. 상술한 상호접속 테스트 접근 방식은 부가적인 테스트 핀을 필요로 하지 않으며 단지 적은 실리콘 영역만을 필요로 한다.

도 4는 본 발명의 또 다른 실시예를 예시한다. 상술한 바와 동일하게, 상호접속부가 테스트되는 회로(402)는 메인 유니트(404)와 테스트 유니트(406)를 가지고 있다. 메인 유니트(404)는 회로의 정상 동작 모드에서 액티브 상태에 있으며 테스트 유니트는 회로의 테스트 모드에서 액티브 상태에 있다. 본 실시예에서 상호접속 테스트는 기능적으로 다음과 같이 기술된다.

1. 회로(100)를 파워 업 한후, 테스트 모드가 실행됨으로써 테스트 유니트(120)로의 판독 억세스가 수행될 수 있다. 그 다음, 테스트 유니트(120)는 ROM 테이블로서 동작가능하다. 그와 달리, 특정 핀을 활성화시키는 것과 같은 다른 수단에 의해 테스트 모드가 활성화된다. 그와 달리 회로(100)의 I/O 노드들(130, 140)에 인가된 신호의 특정 조합 또는 순서를 가지고 테스트 모드를 활성화시킬수도 있다.

2. 테스트 유니트(120)로의 판독 억세스는 CSn=0, CASn=0 및 CKE=0, 그 다음에는 CKE=1 에 의해 제어된다.

3. 테스트 유니트의 ROM 테이블은 나머지의 제어 신호 입력들(전형적인 64M SDRAM 예의 경우: A0 - A12, RASn, CLK, Wen, DQM0 - DQM3)로 확장된, 실제 어드레스 버스로서 규정된 "확장된" 어드레스 버스에 의해 어드레스된다.

4. 출력 테이블의 폭은 확장된 데이터 버스의 폭, 즉, 테스트 모드에 있을 때, 출력으로서 사용되는 소자의 모든 핀들이다.(전형적인 64M SDRAM 예의 경우: DQM0 - DQM3).(전형적인 플래시 소자의 경우: 판독/비지(read/busy) 핀을 포함하는 데이터 버스).

5. 테스트 모드중에, 각각의 확장된 데이터 버스, 확장된 어드레스 버스는 치환될 수도 있다.

6. 각각의 기본 어드레스들과 모든 "0" 및 모든 "1" 입력은 데이터 워드를 규정한 구현값을 판독한다. 어드레스 값이 다르면 이로부터 상이한 결과 값이 판독된다.

상호접속 테스트의 목적상, 회로(402)의 핀은 세 그룹, 즉 p 비트 폭의 제어 버스(408), n 비트 폭의 입력 버스(410) 및 m 비트 폭의 출력 버스(412)로 나누어진다. 제어 버스는 회로를 테스트 모드로 설정하는데 사용된다. 단일 라인 제어 버스, 즉, 회로가 테스트 모드 또는 정상 동작 모드에 설정되어 있는 지를 실제 신호 값으로 결정하는 하나의 핀이 사용될 수도 있다. 또는 다수개의 라인을 사용하여,각각의 핀에 인가된 신호의 특정 조합으로 회로를 테스트 모드로 설정할 수도 있다. 회로의 나머지 입력 핀들은 입력 버스로 그룹화된다. 회로의 출력 핀들과 회로의 양방향 핀들은 출력 버스로 그룹화된다. 다른 실시예로서, 하나 이상의 양방향 버스들이 입력 버스로 그룹화될 수 있다.

본 실시예의 테스트 유니트(406)는 입력 버스(410)와 출력 버스(412)의 조합 회로이다. 이 회로는 ROM 테이블의 기능을 구현한다. 조합 회로의 고안은 다음의 규칙에 근거한 것이다.

1. 각각의 출력 신호는 둘 또는 그 이상의 입력 신호의 익스클루시브-노아 함수(exclusive-nor function)의 출력이고;

2. 동일 세트의 입력 신호에 종속하는 두 개의 출력 신호는 없으며;

3. 각각의 입력 신호는 적어도 하나의 익스클루시브-노아 함수에 의해 출력 신호가 구성되게 한다.

하기의 예는 5 비트의 입력 버스와 2 비트의 출력 버스용 테스트 유니트의 설명서이다. 이 설명서는 표준 언어 버리로그(Verilog)로 작성된 것이다.

실시예 1 5-입력, 2-출력을 갖는 테스트 유니트

첫줄은 새로운 모듈을 시작하고 그 모듈의 신호를 규정하는 것을 나타낸다. 두 번째와 세 번째 줄은 각기 출력과 입력 신호를 나타낸다. 네 번째 줄은 출력 신호 o1과 입력 신호 i1 및 i2간의 관계를 익스클루시브-노아 함수를 구현하는 버리로그 프리머티브(Verilog primitive) xnor 로 규정한 것이다. "#1"라는 기호는 이러한 모듈을 시뮬레이트하는 시뮬레이터의 1 사이클 후 xnor 프리머티브의 출력이 구해진다는 것을 나타낸다.

도 5는 5-입력, 2-출력용 테스트 유니트를 개략적으로 도시한다. 이 도면은 상술한 실시예와 일치한다. 테스트 유니트(406)는 o1과 i1 및 i2간의 익스클루시브-노아 함수를 구현하는 2-입력 XNOR 게이트(502)를 가지고 있다. 이 테스트 유니트는 3-입력 XNOR 게이트(504)를 더 가지고 있는데, 이 게이트(504)는 입력 핀 i3, i4, i5과 출력 핀 o2간의 익스클루시브-노아 함수를 구현한다.

테스트 유니트의 또 다른 실시예는 하기와 같이 제시된다. 하기 실시예에서, 테스트 유니트는 5-입력, 5-출력을 가지고 있다.

실시예 2 5-입력, 5-출력을 갖는 테스트 유니트

이와 같은 테스트 유니트에 있어서, 상술한 규칙을 따르면서 출력을 공급하는 충분한 입력 핀이 있어야 한다. 일반적인 n-입력의 경우, 익스클루시브-노아 함수의 2ⁿ개의 가능한 조합이 얻어질 수 있다. 그러나, 상호접속부를 테스트하는 목적인 경우, 1-입력을 갖는 익스클루시브-노아 함수는 0-입력을 갖는 익스클루시브-노아 함수와 마찬가지로 배제되어야 한다. 이것은 m-출력을 공급하도록 하기 위하여 다음과 같은 수학식 1의 관계를 충족시켜야 한다.

지금까지의 5-입력의 실시예는 본 실시예에 따른 테스트 유니트를 구현하는 규칙을 따르면서 26개 만큼의 출력을 제공하기에 충분하다.

상술한 바와 같이 상호접속 테스트를 실행하는데 있어서, 입력에 인가되는 패턴은 다음과 같다.

모든 0의 패턴

1이 순환하는(walking) n 패턴

모든 1의 패턴

0가 순환하는 n 패턴

하기 표 3은 실시예 1에 대한 패턴과 그에 필요한 출력을 제시한다.

그래서, 테스트 유니트의 입력 핀에 인가되는 표 3의 두 번째 컬럼내에 제시된 비트들의 조합은 세 번째 컬럼의 대응하는 값들로 지정된 신호를 출력 핀에 제공한다. 하기 표 4는 실시예 2에 대한 입력 테스트 패턴과 그에 대응하는 출력을 제시한다.

실시예 1과 유사하지만, xor 프리머티브로 구현된 테스트 유니트의 제 3 실시예는 하기와 같이 제시된다.

제 3 실시예 xor 프리머티브를 이용한 5-입력과 2-출력을 갖는 테스트 유니트

도 6은 5-입력, 2-출력의 테스트 유니트의 다른 실시예를 개략적으로 예시한다. 도 6은 상기 실시예 3과 대응한다. 테스트 유니트(406)는 출력 핀 o1과 입력 핀 i1, i2 및 i3간의 요구된 익스클루시브-오아 함수를 구현하는 3-입력 XOR 게이트(602)를 가지고 있다. 이 테스트 유니트는 입력 핀 i3, i4 및 i5와 출력 핀 o2간의 익스클루시브-오아 함수를 구현하는 3-입력 XOR 게이트(604)를 더 가지고 있다.

하기 표 5는 실시예 3에 대한 패턴과 그에 요구된 출력을 함께 제시한다.

상술한 본 발명의 실시예는 본 발명을 제한적이 아닌 예시적인 것이며 본 기술분야에서 통상의 지식을 가진 자라면 첨부된 특허청구범위를 일탈하지 않고도 다른 많은 실시예를 구성하는 것이 가능하다는 것을 알아야 한다. 특허청구범위에서, 괄호안의 모든 참조부호는 청구범위를 한정하는 의미로 해석되어서는 안될 것이다.

Claims (13)

1. 전자 회로(100)에 있어서,

   상기 전자 회로를 상호접속부를 통해 다른 전자 회로와 접속하기 위한 다수의 입력/출력(I/O) 노드(130)와,

   상기 전자 회로의 정상 모드 기능을 구현하는 메인 유니트(110)와,

   상기 상호접속부를 테스트하는 테스트 유니트(120)를 포함하며,

   상기 전자 회로는 상기 I/O 노드(130)가 논리적으로 상기 메인 유니트(110)에 접속되는 정상 모드와 상기 I/O 노드(130)가 논리적으로 상기 테스트 유니트(120)에 접속되는 테스트 모드를 가지고 있으며,

   상기 테스트 모드에서, 상기 테스트 유니트(120)는 상기 I/O 노드(130)를 통하여 복잡도가 낮은 메모리로서 동작가능한 것을 특징으로 하는 전자 회로(100).
2. 제 1 항에 있어서,

   상기 테스트 유니트(120)는 판독 전용 메모리(ROM)를 포함하는 것을 특징으로 하는 전자 회로(100).
3. 제 1 항에 있어서,

   상기 테스트 유니트(120)는 판독/기록 레지스터를 포함하는 것을 특징으로 하는 전자 회로(100).
4. 제 1 항에 있어서,

   상기 테스트 유니트(406)는 XNOR 기능을 구현하고 상기 I/O 노드에 연결되어 있는 조합 회로(502)를 포함하는 것을 특징으로 하는 전자 회로(402).
5. 제 4 항에 있어서,

   상기 I/O 노드들중의 제 1의 선택노드(410)는 각각의 입력 신호를 전달하도록 배열되어 있고 상기 I/O 노드들중의 제 2의 선택 노드(412)는 각각의 출력 신호를 전달하도록 배열되어 있으며,

   상기 테스트 유니트(406)는,

   각각의 출력 신호가 적어도 2 입력 신호를 갖는 XNOR 함수로부터 생성되고,

   각각의 출력 신호가 입력 신호의 특정 조합에 종속하고,

   각각의 입력 신호가 특정 XNOR 함수를 통하여 적어도 하나의 출력 신호에 기여하는 규칙에 따라 배열되어 있는 것을 특징으로 하는 전자 회로(402).
6. 제 1 항에 있어서,

   상기 테스트 유니트(406)는 XOR 함수를 구현하고 상기 I/O 노드들에 연결되어 있는 조합 회로(602)를 포함하는 것을 특징으로 하는 전자 회로(402).
7. 제 1 항에 있어서,

   상기 메인 유니트(110)는 일부분의 I/O 노드들을 통하여 기설정된 패턴 또는 패턴 순서를 수신할 때 상기 전자 회로(100)가 상기 테스트 모드로 진행하도록 배열된 것을 특징으로 하는 전자 회로(100).
8. 제 1 항에 있어서,

   상기 전자 회로는 테스트 제어 노드를 가지고 있으며, 상기 전자 회로는 상기 테스트 제어 노드상의 신호 값에 따라 상기 테스트 모드로 전환되도록 배열된 것을 특징으로 하는 전자 회로(100).
9. 제 1 항에 있어서,

   상기 메인 유니트는 SDRAM(Synchronous Dynamic Random Access Memory)이고, 상기 테스트 모드는 상기 전자 회로를 파워 업한 후 판독 동작에 의해 활성화가능한 것을 특징으로 하는 전자 회로.
10. 전자 회로(100)에 있어서,

    상기 전자 회로를 상호접속부를 통해 다른 전자 회로와 접속하기 위한 다수의 입력/출력(I/O) 노드들(130)과,

    상기 전자 회로의 정상 모드 기능을 구현하는 메인 유니트(110)와,

    상기 상호접속부를 테스트하는 테스트 유니트(120)를 포함하며,

    상기 전자 회로는 상기 I/O 노드들(130)이 논리적으로 상기 메인 유니트(110)에 접속되는 정상 모드와 상기 I/O 노드들(130)이 논리적으로 상기 테스트 유니트(120)에 접속되는 테스트 모드를 가지고 있으며,

    상기 테스트 유니트는 적어도 두 개의 함수 입력들과 하나의 함수 출력을 갖는 XNOR 함수를 구현하는 적어도 하나의 조합 회로(502)를 포함하며,

    상기 함수 입력들은 상기 테스트 회로의 입력 노드들로서 동작하도록 배열된 특정 I/O 노드들에 접속되어 있으며, 상기 함수 출력은 상기 테스트 회로의 출력 노드로서 동작하도록 배열된 특정 I/O 노드에 접속되어 있는 것을 특징으로 하는 전자 회로(100).
11. 제 1 전자 회로(100)과 제 2 전자 회로(210)간의 상호접속부를 테스트하는 방법으로, 상기 제 1 전자 회로(100)는 상기 제 1 전자 회로의 정상 모드 기능을 구현하는 메인 유니트(110)와 상기 상호접속부들을 테스트하는 테스트 유니트(210)를 포함하는 상기 방법에 있어서,

    상기 테스트 유니트(120)를 논리적으로 상기 상호접속부에 접속하는 단계,

    상기 제 2 전자 회로(210)에 의해 상기 상호접속부들상에 테스트 데이터를 입력하는 입력 단계를 포함하며,

    상기 입력 단계는 상기 제 1 전자 회로(100)를 상기 제 2 전자 회로보다 낮은 복잡도의 메모리로서 동작시키는 단계를 포함하는 것을 특징으로 하는 상호접속 테스트 방법.
12. 제 11 항에 있어서,

    상기 테스트 데이터는 어드레스를 포함하며,

    상기 방법은 상기 제 1 전자 회로(100)에 의해 상기 상호접속부들에서 응답 데이터를 발생시키는 단계를 더 포함하며, 상기 응답 데이터는 상기 제 1 전자 회로(100)내 상기 어드레스에서 미리 저장되어 있는 데이터인 것을 특징으로 하는 상호접속 테스트 방법.
13. 제 12 항에 있어서,

    상기 테스트 데이터는 기록 데이터이며,

    상기 입력 단계는 상기 기록 데이터를 상기 제 1 전자 회로(100)에 저장하는 단계를 포함하며, 상기 방법은 상기 제 2 전자 회로에 의해 상기 저장된 기록 데이터를 판독하는 단계를 더 포함하는 것을 특징으로 하는 상호접속 테스트 방법.