JP2001514784A - メモリとテスト回路とを備えた集積回路 - Google Patents

Abstract

(57)【要約】 メモリ２は、テスト回路３によってテスト可能であり、かつこのテスト回路３に、データ線路Ｄ１，Ｄ２、アドレス線路ＡＤＲ、および制御線路ＲＡＳ，ＣＡＳ，ＯＥを介して接続されている。これら線路のうち少なくとも１つは、スイッチ手段を経由して案内されている。スイッチ手段Ｌ，Ｇは、集積回路１の外部端子６，７を介して制御可能であり、これによって相応の線路の信号経過と、ひいてはテストの時間経過とを外部から制御することができる。本発明は、例えば組み込み式メモリコアの自己テストを実現するために好適である。

Description

【発明の詳細な説明】 メモリとテスト回路とを備えた集積回路 集積回路では論理回路の他に、いわゆる組み込み式メモリコア(embedded memo ry core)を使用することも多くなっている。このようなメモリは、集積回路内で 発生したデータまたはこの集積回路が必要とするデータを記憶するために使用さ れる。一方、集積回路が機能するためには、集積回路の外部からメモリにアクセ スする必要はない。しかしそれでもメモリの機能性のテストは必要である。詳細 なテストのためには、アドレスおよびデータパターンをアルゴリズムで生成して メモリの端子に供給しなければならないだけでなく、供給されるアドレス、記憶 すべきデータおよび制御信号の時間経過も変化させなければならない。 メモリコアのテストを実行するために、少なくともテスト中にはメモリの端子 をすべて、集積回路の外部端子と接続する（いわゆる自由接続(Freischalten)） ように構成することができる。しかしこれには、数多くの外部端子が必要であり 、さらにアルゴリズムによって所要のテストパターンを生成する、これらの外部 端子に接続するためのメモリテスタが設けられていなければならない。 メモリの機能チェックを実行するための別の手段は 、いわゆるビルトインセルフテスト（ＢＩＳＴ）、すなわち組み込み式自己テス トである。ここではテストパターンを生成しかつ相応の信号のタイミングも決定 する、集積回路に設けられたテスト回路によって、メモリのテストが行われる。 ここでは集積回路の外部からテストを制御することはできない。自己テストが完 全に実行された後には、唯一の結果信号（Ｇｏ−／Ｎｏ−Ｇｏ−信号）を集積回 路の外部に通知することだけが必要である。このためには極端な場合には唯一の テスト信号出力側だけで十分である。この解決手段は確かに、最初に説明した手 段に比して、数多くのテストピンが回避され、かつ数多くのテスト端子を備えた 外部テスト装置が不要であるという利点を有する。しかしＢＩＳＴには、徹底的 なチェックのために数多くの異なるテストパターンと時間経過とを、集積回路に 設けられたテスト回路によって生成しなければならないという欠点がある。 ＢＩＳＴにおいてタイミングの変化を行えるようにするためには、多大なコス トが必要である。例えばこのためには、相応のテスト回路に（例えばリングカウ ンタの形態の）タイミング発生器と比較器とが必要である。殊にテストを行うべ きメモリの記憶容量が小さい場合には、この付加的な回路コストは重大である。 本発明の課題は、組み込み式メモリコアのメモリテストを行う際に、簡単にタ イミングを変化させること のできる集積回路を提供することである。 この課題は、請求項１の特徴部分に記載された集積回路によって解決される。 本発明の実施形態と発展形態は従属請求項に記載されている。 メモリテストを実行するために集積回路のメモリとテスト回路とは、データ線 路、アドレス線路および制御線路を介して相互に接続されており、これらの線路 のうちの少なくとも１つは、集積回路の外部端子に接続された制御入力側を有す るスイッチ手段を経由して案内されている。信号を外部端子に供給することによ り、このスイッチ手段を導通させることができる。したがって信号経過により相 応の線路を制御することができ、ひいてはテストの時間経過（タイミング）を制 御することができる。本発明の利点は、わずかなコストしかかからないＢＩＳＴ を集積回路上で実現することができ、しかも同時にスイッチ手段を介してタイミ ングを変化させることもできることである。 本発明の第１実施形態では、スイッチ手段は論理ゲート例えばＡＮＤゲートで あり、この論理ゲートの入力側のうちの１つは制御入力側である。 別の実施形態では、スイッチ手段はクロック入力側を備えたラッチであり、こ のクロック入力側は制御入力側である。 殊に有利であるのは、複数のデータおよび／またはアドレス線路が１つのデー タないしは１つのアドレス バスを形成し、各バスのすべて線路が、それぞれ１つのスイッチ手段を経由して 案内され、かつ各バスのスイッチ手段の制御入力側がすべて、集積回路のそれぞ れ同種の外部端子に接続されていることである。これによりタイミングを良好に 制御できると同時に、テストのために必要な外部端子の数を最小化することがで きる。 本発明を以下、本発明の実施例を示す図によって説明する。 図は、組み込み式メモリコアとしてのメモリ２と、メモリ２のテスト実行に使 用されるテスト回路３とを有する集積回路１を示している。メモリテストを可能 とするために、メモリ２とテスト回路３とは、次の線路を介して相互に接続され ている。 アドレスバスＡＤＲ。この線路はテスト回路３によって生成されたアドレスを メモリ２に供給して、メモリ２のメモリセルをアドレッシングする； 第１データバスＤ１。この線路を介して書き込むべきデータをテスト回路３か らメモリ２に伝送可能である； 第２データバスＤ２。この線路を介して読み出すべきデータをメモリ２からテ スト回路３に伝送可能である（本発明の別の実施形態では、唯一の双方向データ バスを設けることも当然可能である）； 制御線路ＲＡＳ，ＣＡＳ，ＯＥ。これらの線路を介 して、それぞれのメモリの選択のために必要な相応の制御信号を、テスト回路３ の出力側１０からメモリ２の対応する入力側９に伝送する。 考察している実施例では、メモリ２はＤＲＡＭであり、したがって制御信号の うちの１つは行選択信号ＲＡＳであり、別の１つの制御信号は列選択信号ＣＡＳ であり、第３の制御信号はアウトプットイネーブル信号ＯＥである。本発明の別 の実施形態では、これはライトイネーブル信号ＷＥであることもある。 上記の線路を介して、テスト回路３により生成した任意のテストパターンをメ モリ２に書き込み、つぎに再びこのメモリ２から読み出すことができる。メモリ ２のチェック結果としてテスト回路３は、チェック完了後に相応の結果信号を集 積回路１の第３の外部端子８に通報する。 集積回路１は付加的に、スイッチ手段Ｌ，Ｇを有しており、図示の実施例では これらのスイッチ手段Ｌ，Ｇを介して、図示の線路Ｄ１，Ｄ２，ＡＤＲ，ＲＡＳ ，ＣＡＳおよびＯＥのそれぞれ１つが案内されている。図示の実施例では、デー タ線路Ｄ１，Ｄ２およびアドレス線路ＡＤＲは、スイッチ手段としてのクロック レベル感応形のラッチＬを経由して案内される。これらのラッチは導通状態およ び阻止状態に切り換えることができる。ラッチが阻止状態の場合には、これらの ラッチの入力側Ｄにおける信号変化は、その出力側Ｑ に現れない。相応のレベルをラッチＬのクロック入力側ＣＬＫに供給することに より、これらのラッチは導通状態に切り換わり、したがって入力側Ｄの信号は出 力側Ｑにも現れる。本発明ではラッチＬのクロック入力側ＣＬＫは、第１外部端 子６に接続されている。 実施例では、第１データバスＤ１および第２データバスＤ２の各データ線路な らびにアドレスバスＡＤＲの各アドレス線路は、それぞれ１つのラッチＬを介し て案内されている。しかし当該バスＤ１，Ｄ２，ＡＤＲのラッチＬのクロック入 力側ＣＬＫはすべて、有利にも集積回路１のそれぞれ同種の第１端子６に接続さ れている。この第１外部端子６によって、テスト回路３により生成された信号の 時間経過またはメモリ２から読み出した信号の時間経過を遅延させることができ る。これは相応のラッチＬを任意の時点で導通状態に切り換えることによって行 う。 制御線路ＲＡＳ，ＣＡＳ，ＯＥは、別のスイッチ手段、すなわちＡＮＤゲート の形態の論理ゲートＧを介して案内されている。ここでゲートＧの各々の入力側 ４は、集積回路１の第２外部端子７のそれぞれ１つに接続されている。第２外部 端子７によって、制御信号ＲＡＳ，ＣＡＳ，ＯＥのレベル変化を、後になっては じめてそれぞれのゲートＧの出力側に発生させることができる。 本発明のスイッチ手段Ｌ，Ｇにより、集積回路１の 数少ない外部端子６，７だけを介して、テスト回路３によるメモリ２のチェック 中に、時間経過全体を制御することができる。外部端子６，７用の相応の信号を 生成するためには図示しないテスト装置が必要であるが、メモリ２の端子の数よ りも格段に少ない少数の出力端子だけを備えたテスト装置とすることができる。 これは例えばメモリテスト装置を備えていない簡単なロジックテスタとすること ができる。なぜならば集積回路１での書き込みデータのアドレス生成および読み 出しデータの比較は、集積回路１のテスト回路３によって実行されるからである 。外部テスト端子の数が少ないことにより（メモリ２を集積回路の端子に完全に 自由接続する場合には４０個もの端子が必要であるのとは異なり）、複数のチッ プを同時に並行して簡単にテストできる。ここではメモリの徹底した解析を実行 することが可能であり、その際にメモリのすべてのデータ入力側およびデータ出 力側、アドレス端子および制御信号を、集積回路１のそれぞれ１つの外部端子に 接続する必要はない。 したがって上に説明した本発明の実施例では、テストパターンがテスト回路に より生成されている間および読み出したデータがテスト回路３によりチェックさ れている間に、外部端子６，７を介して、信号のタイミングを、集積回路の外部 から制御することができる。殊に有利であるのは、データバス全体ないしはアド レスバス全体に対して、それぞれ１つしか外部端子６を必要としないことである 。外部端子６，７を介して例えばメモリサイクルの長さまたはテストすべきアク セス時間を変化させることができる。 テストパターン生成および読み出しデータの評価にために使用されテスト回路 ３は、テスト発生器として実現することも（ハードウェアによる解決手段）、ほ とんど場合にすでに集積回路に設けられているプロセッサないしはマイクコント ローラのテストソフトウェアとして実現することも可能である。 メモリ２とテスト回路３とを接続する線路の時間経過を制御するためのスイッ チ手段として、電界効果トランジスタ、または制御ゲートが集積回路１の外部端 子に接続されている伝達ゲート（すなわち例えば、並列に接続された相補するチ ャネルタイプの２つの電界効果トランジスタによって実現されるゲートであり、 これらの電界効果トランジスタは反転した信号により制御可能である）をそれぞ れ設けることができる。図示したラッチＬの代わりに、クロックパルスエッジで 制御されるフリップフロップを使用することもできる。 本発明の別の利点は、ＢＩＳＴの場合にはテスト回路３により通例は固定して 予め設定されているテスト経過を、このテスト経過の時間的な経過に関して外部 端子６，７を介して後からでも制御できることである 。したがってテスト回路３によるチェック中に信号の時間経過を変化させるため のコストは、本発明により低減することができる。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年１月２６日（１９９９．１．２６） 【補正内容】 、いわゆるビルトインセルフテスト（ＢＩＳＴ）、すなわち組み込み式自己テス トである。ここではテストパターンを生成しかつ相応の信号のタイミングも決定 する、集積回路に設けられたテスト回路によって、メモリのテストが行われる。 ここでは集積回路の外部からテストに作用を及ぼすことはできない。自己テスト が完全に実行された後には、唯一の結果信号（Ｇｏ−／Ｎｏ−Ｇｏ−信号）を集 積回路の外部に通知することだけが必要である。このためには極端な場合には唯 一のテスト信号出力側だけで十分である。この解決手段は確かに、最初に説明し た手段に比して、数多くのテストピンが回避され、かつ数多くのテスト端子を備 えた外部テスト装置が不要であるという利点を有する。しかしＢＩＳＴには、徹 底的なチェックのために数多くの異なるテストパターンと時間経過とを、集積回 路に設けられたテスト回路によって生成しなければならないという欠点がある。 ＢＩＳＴにおいてタイミングの変化を行えるようにするためには、多大なコス トが必要である。例えばこのためには、相応のテスト回路に（例えばリングカウ ンタの形態の）タイミング発生器と比較器とが必要である。殊にテストを行うべ きメモリの記憶容量が小さい場合には、この付加的な回路コストは重大である。 ＥＰ０２１３０３７Ａには、スイッチ手段を介して内部テスト回路に接続され たメモリが記載されている 。このスイッチ装置は、外部から制御され、テスト動作モード時にはメモリをテ スト回路に接続する。またこのスイッチは通常動作モード時には、メモリを外部 端子に接続する。 ＥＰ００５３６６５Ａには、メモリとテスト装置とを有する集積回路が記載さ れている。このテスト装置からデータおよびアドレスが、集積回路の外部から制 御されるゲートを介して、メモリに供給される。制御信号は、メモリに集積回路 の外部から直接供給される。 本発明の課題は、メモリテスト中にタイミングを簡単に変化させることが可能 な、集積回路の組み込み式メモリコアのためのテスト方法を提供することである 。 この課題は、請求項１の特徴部分に記載された集積回路によって解決される。 本発明の実施形態と発展形態は従属請求項に記載されている。 メモリテストを実行するために集積回路のメモリとテスト回路とは、データ線 路、アドレス線路および制御線路を介して相互に接続されており、これらの線路 のうちの少なくとも１つは、集積回路の外部端子に接続された制御入力側を有す るスイッチ手段を経由して案内されている。信号を外部端子に供給することによ り、このスイッチ手段を導通させることができる。したがって信号経過により相 応の線路を制御することが でき、ひいてはテストの時間経過（タイミング）を制御することができる。本発 明の利点は、わずかなコストしかかからないＢＩＳＴを集積回路上で実現するこ とができ、しかも同時にスイッチ手段を介してタイミングを変化させることもで きることである。 本発明の第１実施形態では、スイッチ手段は論理ゲート例えばＡＮＤゲートで あり、この論理ゲートの入力側のうちの１つは制御入力側である。 別の実施形態では、スイッチ手段はクロック入力側を備えたラッチであり、こ のクロック入力側は制御入力側である。 殊に有利であるのは、複数のデータおよび／またはアドレス線路が１つのデー タないしは１つのアドレス 請求の範囲 １． メモリ（２）と、該メモリ（２）にデータ線路（Ｄ１，Ｄ２）、アドレス 線路（ＡＤＲ）および制御線路（ＲＡＳ，ＣＡＳ，ＯＥ）を介して接続されたテ スト回路（３）とを有する集積回路（１）のテスト方法あって、 制御線路（ＲＡＳ，ＣＡＳ，ＯＥ）のうちの少なくとも１つは、スイッチ手 段（Ｇ）を経由して案内されており、 これによりテスト中にテスト回路から当該制御線路に供給された信号は、ス イッチ手段（Ｇ）の入力側（５）に供給され、さらにスイッチ手段が導通した時 にはじめてスイッチ手段の出力側（６）に伝送され、 スイッチ手段（Ｇ）は、制御入力側（ＣＬＫ；４）を有しており、該制御入 力側（ＣＬＫ；４）を介してスイッチ手段（５）の導通が制御され、 前記制御入力側（ＣＬＫ；４）は、集積回路（１）の外部端子（７）に接続 されている形式の集積回路のテスト方法において、 テスト回路により相応のテスト信号を、データ線路（Ｄ１，Ｄ２）、アドレ ス線路（ＡＤＲ）および制御線路（ＲＡＳ；ＣＡＳ；ＯＥ）に供給することによ って、メモリをテスト回路によりチェックし、 テスト中に回路（１）の外部端子（７）を介して相応の制御線路（ＲＡＳ； ＣＡＳ；ＯＥ）の信号経過を制御し、これによりテストの時間経過を制御するこ とを特徴とする、集積回路のテスト方法。

Claims (1)

1. 【特許請求の範囲】 １． メモリ（２）とテスト回路（３）とを備えた集積回路（１）において、 前記メモリ（２）は、テスト回路（３）によるテストのために該テスト回路 （３）に、データ線路（Ｄ１，Ｄ２）、アドレス線路（ＡＤＲ）および制御線路 （ＲＡＳ，ＣＡＳ，ＯＥ）を介して接続されており、 前記線路（Ｄ１，Ｄ２，ＡＤＲ，ＲＡＳ，ＣＡＳ，ＯＥ）のうちの少なくと も１つは、スイッチ手段（Ｌ；Ｇ）を経由して案内されており、 これによりテスト回路またはメモリから当該線路に供給される信号は、スイ ッチ手段（Ｌ；Ｇ）の入力側（Ｄ；５）に供給され、スイッチ手段が導通した時 にはじめて、スイッチ手段の出力側（Ｑ；６）に伝送され、 前記スイッチ手段（Ｌ；Ｇ）は、集積回路（１）の外部端子（６；７）に接 続されている制御入力側（ＣＬＫ；４）を有しており、 該制御入力側（ＣＬＫ；４）を介してスイッチ手段（Ｌ；Ｇ）は導通し、こ れにより相応の線路（Ｄ１；Ｄ２；ＡＤＲ；ＲＡＳ；ＣＡＳ；ＯＥ）の信号経過 が制御されて、テストの時間経過が制御されることを特徴とする、集積回路。 ２． スイッチ手段は、論理ゲート（Ｇ）であり、該論理ゲート（Ｇ）の入力側 の１つは前記制御入力側（４）である、請求項１に記載の集積回路。 ３． スイッチ手段は、クロック入力側（ＣＬＫ）を有するラッチ（Ｌ）であり 、前記クロック入力側は前記制御入力側である、請求項１に記載の集積回路。 ４． １つのデータバスないしはアドレスバスを形成し、かつそれぞれ１つのス イッチ手段（Ｌ）を経由して案内されている複数のデータ線路（Ｄ１；Ｄ２）お よび／またはアドレス線路（ＡＤＲ）が設けられており、 データバスないしはアドレスバスのスイッチ手段（Ｌ）の相応の制御入力側 （ＣＬＫ）は、それぞれ同種の外部端子（６）に接続されている、請求項１から ３までのいずれか１項に記載の集積回路。