KR950015386A - 반도체 메모리 장치 - Google Patents

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KR950015386A
KR950015386A KR1019930025329A KR930025329A KR950015386A KR 950015386 A KR950015386 A KR 950015386A KR 1019930025329 A KR1019930025329 A KR 1019930025329A KR 930025329 A KR930025329 A KR 930025329A KR 950015386 A KR950015386 A KR 950015386A
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서영호
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김광호
삼성전자 주식회사
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
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Abstract

본 발명은 반도체 메모리 장치에 있어서, 전원전압이 기준전압 이상인 경우 제1내부 제어 클럭을 입력하여 상기 제1내부 제어 클럭과 반대 위상의 제2내부 제어 클럭을 발생하는 제1경로, 상기 전원전압이 기준 전압 이하인 경우 상기 제1내부 제어 를럭을 입력하여 지연된 상기 제2내부 제어 클럭을 발생하기 위한 제2경로를 가지는 클럭 발생기와, 외부에서 입력되는 어드레스 신호를 래치하기 위한 래치 회로와 상기 제1내부 제어 클럭 및 제2내부 제어 클럭에 각각 대응하여 상기 래치 회로를 제어하기 위한 래치 제어 회로를 가지는 어드레스 버퍼를 구비함을 특징으로 한다. 본 발명에 의한 클럭 발생기와 어드레스 버퍼를 구비하는 반도체 메모리 장치에 의하여 외부에서 입력되는 전원전압이 변화하더라도 안정된 동작을 수행할 수 있을뿐만 아니라, 전원전압의 변화에 적응적으로 동작하여 입력 버퍼에 입력되는 각 제어 신호의 신호 마진을 확보할 수 있는 효과가 있다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 메모리 장치의 클럭 발생기 및 어드레스 버퍼를 구비하는 반도체 메모리 장치를 보이는 도면,
제4도는 제3도에 따른 전원전압 감지 회로를 보이는 도면.
제5도는 제3도에 따른 각 신호의 타이밍도를 보이는 도면.

Claims (7)

  1. 반도체 메모리 장치에 있어서, 전원전압이 기준전압 이상인 경우 제1내부 제어 클럭을 입력하여 상기 제1내부 제어 클럭과 반대 위상의 제2내부 제어 클럭을 발생하는 제1경로, 상기 전원전압이 기준 전압 이하인 경우 상기 제1내부 제어 클럭을 입력하여 지연된 상기 제2*내부 제어 클럭을 발생하기 위한 제2경로를 가지는 클럭 발생기와, 외부에서 입력되는 어드레스 신호를 래치하기 위한 래치회로와 상기 제1내부 제어 클럭 및 제2내부 제어 클럭에 각각 대응하여 상기 래치회로를 제어하기 위한 래치 제어 회로를 가지는 어드레스 버퍼를 구비함을 특징을 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1경로 및 상기 제2경로는 서로 상보적으로 동작함을 특징으로 하는 반도체 메모리 장치
  3. 반도체 메모리 장치에 있어서, 외부에서 입력되는 전원전압을 감지하여 전원전압 감지 신호를 발생하기 위한 전원전압 감지 회로와, 제1내부 제어 클럭과, 상기 제1내부 제어 클럭을 입력하여 상기 전원전압 감지 신호에 의해 선택적으로 제어되는 제1경로 또는 제2경로를 통하여 상기 제1내부 제어 클럭과 반대 위상의 제2내부 제어 클럭을 발생하는 클럭 발생기와, 외부에서 입력되는 어드레스 신호를 래치하기 위한 래치 회로와 상기 제1내부 제어 클럭 및 제2내부 제어 클럭에 각각 대응하여 상기 래치 회로를 제어하기 위한 래치 제어 회로를 가지는 어드레스 버퍼를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 전원전압의 전압 레벨이 기준전압 이상인 경우 상기 제1경로가 선택되고 상기 전원전압 레벨이 기준전압 이하인 경우 상기 제2경로가 선택됨을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1경로는 NMOS트랜지스터가 상기 전원전압 감지 신호에 의해 제어되며, PMOS트랜지스터가 반전된 상기 전원전압 감지 신호에 의해 제어되는 제1CMOS 전달 게이트를 구비함을 특징으로 하는 입력 버퍼.
  6. 제5항에 있어서, 상기 제2경로는 PMOS트랜지스터가 상기 전원전압 감지 신호에 의해 제어되며 NMOS트랜지스터가 반전된 상기 전원전압 감지 신호가 입력되는 NMOS트랜지스터로 구성되는 제2CMO 전 게이트와,소정의 지연 수단과, PMOS트랜지스터가 상기 전원전압 감지 신호에 의해 제어되며 NMOS트랜지스터가 반전된 상기 전원전압 감지 신호에 의해 제어되는 제3CMOS 전달 게이트로 구성됨을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 지연 수단은 저항 및 캐패시턴스를 구비함을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR100474734B1 (ko) * 1997-07-31 2005-07-01 삼성전자주식회사 동기형반도체메모리장치에적합한클럭발생회로
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