JPH09130213A - ダイナミックラッチ回路 - Google Patents
ダイナミックラッチ回路Info
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- JPH09130213A JPH09130213A JP7282939A JP28293995A JPH09130213A JP H09130213 A JPH09130213 A JP H09130213A JP 7282939 A JP7282939 A JP 7282939A JP 28293995 A JP28293995 A JP 28293995A JP H09130213 A JPH09130213 A JP H09130213A
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Abstract
(57)【要約】
【課題】ダイナミック保持手段の保持時間より長い周期
の制御クロック信号であっても、保持抜けを起さずに動
作するダイナミックラッチ回路を提供する。 【解決手段】ダイナミック保持ラインのプリチャージ、
サンプリングを行う制御クロック信号CCLKの立ち下
がり変化点でワンショットパルスを生成するパルス発生
回路103と、制御クロック信号CCLKとパルス発生
回路103の出力を選択するためのラッチクロック選択
信号CSELと、選択した信号を反転して出力する保持
クロック選択回路104、保持クロック選択回路104
の出力に従ってダイナミック保持ライン12の値を取り
込み保持するスタテックラッチ部105とで構成し、供
給する制御クロック信号の周波数が低速時はワンショッ
トパルスを、制御クロック信号の周波数が高速時には制
御クロック信号をラッチクロックとすることで幅広い周
波数で使用できるダイナミックラッチ回路を得る。
の制御クロック信号であっても、保持抜けを起さずに動
作するダイナミックラッチ回路を提供する。 【解決手段】ダイナミック保持ラインのプリチャージ、
サンプリングを行う制御クロック信号CCLKの立ち下
がり変化点でワンショットパルスを生成するパルス発生
回路103と、制御クロック信号CCLKとパルス発生
回路103の出力を選択するためのラッチクロック選択
信号CSELと、選択した信号を反転して出力する保持
クロック選択回路104、保持クロック選択回路104
の出力に従ってダイナミック保持ライン12の値を取り
込み保持するスタテックラッチ部105とで構成し、供
給する制御クロック信号の周波数が低速時はワンショッ
トパルスを、制御クロック信号の周波数が高速時には制
御クロック信号をラッチクロックとすることで幅広い周
波数で使用できるダイナミックラッチ回路を得る。
Description
【0001】
【発明の属する技術分野】本発明はダイナミックラッチ
回路に係わり、特にラッチクロックの周波数が高速時お
よび低速時の両方に対応して保持抜けを起さずにダイナ
ミック保持データをスタティックラッチにラッチさせる
ダイナミックラッチ回路に関する。
回路に係わり、特にラッチクロックの周波数が高速時お
よび低速時の両方に対応して保持抜けを起さずにダイナ
ミック保持データをスタティックラッチにラッチさせる
ダイナミックラッチ回路に関する。
【0002】
【従来の技術】この種の従来のダイナミックラッチ回路
は、その回路図を示した図3(a)、この回路で使用さ
れるパルス発生回路の回路図を示した図3(b)および
スタチックラッチの回路図を示した図3(c)を参照す
ると、外部から、第1の制御信号(制御クロック信号)
CCLKがインバータ301を介して第1の入力端に、
桁上がり信号CRYが第2の入力端にそれぞれ与えら
れ、制御クロック信号CCLKによりプリチャージを行
い制御クロック信号CCLKおよび桁上がり信号CRY
によりサンプリングを行うダイナミック保持回路部30
2と、制御クロック信号CCLKの論理レベルのハイレ
ベル(以下、“H”レベルと称す)からロウレベル(以
下、“L”レベルと称す)への立ち下がりのタイミング
に同期して所定幅のワンショットパルスを発生するパル
ス発生回路部303と、ダイナミック保持回路部302
の保持内容が出力されたライン34上のデータを、ライ
ン32上に出力されたワンショットパルスがインバータ
304で反転されたラッチクロックCLKSに応答して
取り込み保持するとともに、保持データを出力するスタ
ティックラッチ部305とを有する。
は、その回路図を示した図3(a)、この回路で使用さ
れるパルス発生回路の回路図を示した図3(b)および
スタチックラッチの回路図を示した図3(c)を参照す
ると、外部から、第1の制御信号(制御クロック信号)
CCLKがインバータ301を介して第1の入力端に、
桁上がり信号CRYが第2の入力端にそれぞれ与えら
れ、制御クロック信号CCLKによりプリチャージを行
い制御クロック信号CCLKおよび桁上がり信号CRY
によりサンプリングを行うダイナミック保持回路部30
2と、制御クロック信号CCLKの論理レベルのハイレ
ベル(以下、“H”レベルと称す)からロウレベル(以
下、“L”レベルと称す)への立ち下がりのタイミング
に同期して所定幅のワンショットパルスを発生するパル
ス発生回路部303と、ダイナミック保持回路部302
の保持内容が出力されたライン34上のデータを、ライ
ン32上に出力されたワンショットパルスがインバータ
304で反転されたラッチクロックCLKSに応答して
取り込み保持するとともに、保持データを出力するスタ
ティックラッチ部305とを有する。
【0003】ダイナミック保持回路部302は、電源電
位VDDおよび接地電位GND間にPチャネルMOSト
ランジスタP2とNチャネルMOSトランジスタN5と
N6とが直列接続状態で挿入され、PチャネルMOSト
ランジスタP2およびNチャネルMOSトランジスタN
5のそれぞれのゲート電極が第1の入力端を介してライ
ン32に共通接続され、NチャネルMOSトランジスタ
N6のゲート電極はライン33に接続され、Pチャネル
MOSトランジスタP2およびNチャネルMOSトラン
ジスタN5の直列接続点がライン34に接続されて構成
される。
位VDDおよび接地電位GND間にPチャネルMOSト
ランジスタP2とNチャネルMOSトランジスタN5と
N6とが直列接続状態で挿入され、PチャネルMOSト
ランジスタP2およびNチャネルMOSトランジスタN
5のそれぞれのゲート電極が第1の入力端を介してライ
ン32に共通接続され、NチャネルMOSトランジスタ
N6のゲート電極はライン33に接続され、Pチャネル
MOSトランジスタP2およびNチャネルMOSトラン
ジスタN5の直列接続点がライン34に接続されて構成
される。
【0004】一方、パル発生回路部303は、制御クロ
ック信号CCLKライン31がインバータ303aおよ
びDELAY(アナログディレイ部)303bの入力端
にそれぞれ接続され、それぞれの出力端がライン31a
および31bを介してNAND303cの入力端に接続
され、その出力端からラッチクロックCLKSを出力す
るように構成されている。
ック信号CCLKライン31がインバータ303aおよ
びDELAY(アナログディレイ部)303bの入力端
にそれぞれ接続され、それぞれの出力端がライン31a
および31bを介してNAND303cの入力端に接続
され、その出力端からラッチクロックCLKSを出力す
るように構成されている。
【0005】ダイナミックラッチ部305は、ダイナミ
ック保持ライン34とインバータ305aの入力端との
間にトランスファゲートN7が接続され、インバータ3
05aの出力端からライン36を介してクロックドイン
バータ305bの入力端に接続され、その出力端がイン
バータ305aの入力端に帰還接続される。ラッチクロ
ックCLKSラインはトランスファゲートN7のゲート
電極およびインバータ305cの入力端にそれぞれ接続
され、インバータ305cの出力端CLKSバーライン
がクロックドインバータ305bのクロック端子に接続
されて構成され、ライン36を介して保持データが出力
される。
ック保持ライン34とインバータ305aの入力端との
間にトランスファゲートN7が接続され、インバータ3
05aの出力端からライン36を介してクロックドイン
バータ305bの入力端に接続され、その出力端がイン
バータ305aの入力端に帰還接続される。ラッチクロ
ックCLKSラインはトランスファゲートN7のゲート
電極およびインバータ305cの入力端にそれぞれ接続
され、インバータ305cの出力端CLKSバーライン
がクロックドインバータ305bのクロック端子に接続
されて構成され、ライン36を介して保持データが出力
される。
【0006】上述した従来のダイナミックラッチ回路の
動作説明用のタイミングチャートを示した図4を併せて
参照すると、制御クロック信号CCLKが“H”レベル
の時、プリチャージタイミングで、“L”レベルの時が
サンプリングタイミングを示している。
動作説明用のタイミングチャートを示した図4を併せて
参照すると、制御クロック信号CCLKが“H”レベル
の時、プリチャージタイミングで、“L”レベルの時が
サンプリングタイミングを示している。
【0007】はじめに、プリチャージタイミングおよび
サンプリングタイミングの動作について説明する。
サンプリングタイミングの動作について説明する。
【0008】まず、プリチャージタイミングの制御クロ
ック信号CCLKのライン31が“L”レベルから
“H”レベルへ変化した時は、インバータ301の出力
が“L”レベルになってライン31c上に出力され、従
ってPチャネルMOSトランジスタP2は導通し、Nチ
ャネルMOSトランジスタN5は非導通となり、ダイナ
ミック保持ライン34には“H”レベルが出力される。
ック信号CCLKのライン31が“L”レベルから
“H”レベルへ変化した時は、インバータ301の出力
が“L”レベルになってライン31c上に出力され、従
ってPチャネルMOSトランジスタP2は導通し、Nチ
ャネルMOSトランジスタN5は非導通となり、ダイナ
ミック保持ライン34には“H”レベルが出力される。
【0009】一方、パルス発生回路303は、制御クロ
ック信号CCLKが“H”レベルになったので、インバ
ータ303aで反転されて“L”レベルになり2入力N
AND303cの出力は一義的に“H”レベルを出力す
るが前の状態も“H”レベルであるからその状態を持続
し、この信号がインバータ304で反転されたラッチク
ロックCLKSは“L”レベルである。ラッチクロック
CLKSが“L”レベルであるから、スタテックラッチ
305は読み込み動作をせず、前の値を保持する。
ック信号CCLKが“H”レベルになったので、インバ
ータ303aで反転されて“L”レベルになり2入力N
AND303cの出力は一義的に“H”レベルを出力す
るが前の状態も“H”レベルであるからその状態を持続
し、この信号がインバータ304で反転されたラッチク
ロックCLKSは“L”レベルである。ラッチクロック
CLKSが“L”レベルであるから、スタテックラッチ
305は読み込み動作をせず、前の値を保持する。
【0010】次に、サンプリングタイミングの制御クロ
ック信号CCLKが“H”レベルから“L”レベルに変
化すると、インバータ301の出力は“L”レベルから
“H”レベルに変化し、PチャネルMOSトランジスタ
P2は非導通になり、NチャネルMOSトランジスタN
5は導通する。ここで桁上げ信号CRYが“L”レベル
の時は、NチャネルMOSトランジスタN6は非導通に
なるので、ダイナミック保持ライン34の信号レベルは
“H”レベルのままである。
ック信号CCLKが“H”レベルから“L”レベルに変
化すると、インバータ301の出力は“L”レベルから
“H”レベルに変化し、PチャネルMOSトランジスタ
P2は非導通になり、NチャネルMOSトランジスタN
5は導通する。ここで桁上げ信号CRYが“L”レベル
の時は、NチャネルMOSトランジスタN6は非導通に
なるので、ダイナミック保持ライン34の信号レベルは
“H”レベルのままである。
【0011】ワショットパルス発生回路303は、制御
クロック信号CCLKが“H”レベルから“L”レベル
へ変化するタイミングでインバータ303aの出力ライ
ン31aの信号レベルが“H”レベルになるので、この
“H”レベル信号とアナログディレイ303bの出力ラ
イン31b上の遅延された信号との論理積により、アナ
ログディレイ303bで遅延された期間だけ“L”レベ
ルの幅を有するワンショットパルスを発生し出力する。
クロック信号CCLKが“H”レベルから“L”レベル
へ変化するタイミングでインバータ303aの出力ライ
ン31aの信号レベルが“H”レベルになるので、この
“H”レベル信号とアナログディレイ303bの出力ラ
イン31b上の遅延された信号との論理積により、アナ
ログディレイ303bで遅延された期間だけ“L”レベ
ルの幅を有するワンショットパルスを発生し出力する。
【0012】このワンショットパルスがインバータ30
4で反転されて“H”レベルの出力をするので、スタテ
ィックラッチ部305はこの“H”レベルをラッチクロ
ックCLKSとして入力し、ダイナミック保持ライン3
4の“H”レベル、この場合はデータD1,D2を取り
込んで保持するとともに、保持データD1,D2はスタ
テックラッチ部305の出力信号としてライン36から
出力する。
4で反転されて“H”レベルの出力をするので、スタテ
ィックラッチ部305はこの“H”レベルをラッチクロ
ックCLKSとして入力し、ダイナミック保持ライン3
4の“H”レベル、この場合はデータD1,D2を取り
込んで保持するとともに、保持データD1,D2はスタ
テックラッチ部305の出力信号としてライン36から
出力する。
【0013】すなわち、スタティックラッチ部305は
ラッチクロックCLKSが“H”レベルの時、トランス
ファゲートN7が導通しダイナミック保持ライン34の
値を取り込み、インバータ305aで反転させてライン
36から保持データを出力する。この時インバータ30
5cの出力は“L”レベルであるからクロックドインバ
ータ305bは出力が“L”レベルになっている。
ラッチクロックCLKSが“H”レベルの時、トランス
ファゲートN7が導通しダイナミック保持ライン34の
値を取り込み、インバータ305aで反転させてライン
36から保持データを出力する。この時インバータ30
5cの出力は“L”レベルであるからクロックドインバ
ータ305bは出力が“L”レベルになっている。
【0014】ラッチクロックCLKSが“L”レベルの
時はインバータ305cの出力CLKSバーは“H”レ
ベルとなり、クロックドインバータ305cは活性化さ
れ、その出力すなはちライン34aに反転された“H”
レベルが出力される。つまりスタティックラッチ部30
5はデータを保持する。
時はインバータ305cの出力CLKSバーは“H”レ
ベルとなり、クロックドインバータ305cは活性化さ
れ、その出力すなはちライン34aに反転された“H”
レベルが出力される。つまりスタティックラッチ部30
5はデータを保持する。
【0015】この時トランスファゲートN7のゲート電
極は“L”レベルであり、トランスファゲートN7は非
導通になっている。
極は“L”レベルであり、トランスファゲートN7は非
導通になっている。
【0016】また、サンプリングタイミングで桁上げ信
号CRYが“H”レベルのデータD1,D2,…の時
は、NチャネルMOSトランジスタN6が導通し、制御
クロック信号CCLKのライン32が“H”レベルであ
るからPチャネルMOSトランジスタP2およびNチャ
ネルMOSトランジスタN5の両方も導通するので、ダ
イナミック保持ライン34のレベルは接地電位GNDレ
ベルに引き下げられ、この接地電位GNDレベルがスタ
テックラッチ部305に取り込まれて保持される。
号CRYが“H”レベルのデータD1,D2,…の時
は、NチャネルMOSトランジスタN6が導通し、制御
クロック信号CCLKのライン32が“H”レベルであ
るからPチャネルMOSトランジスタP2およびNチャ
ネルMOSトランジスタN5の両方も導通するので、ダ
イナミック保持ライン34のレベルは接地電位GNDレ
ベルに引き下げられ、この接地電位GNDレベルがスタ
テックラッチ部305に取り込まれて保持される。
【0017】スタティックラッチ部305のラッチクロ
ックCLKSをワンショットパルスとすることで、制御
クロック信号CCLKの周期が遅くなった場合にダイナ
ミック保持ライン34のデータが保持抜けを起こしデー
タが失われてしまうことを防いでいる。
ックCLKSをワンショットパルスとすることで、制御
クロック信号CCLKの周期が遅くなった場合にダイナ
ミック保持ライン34のデータが保持抜けを起こしデー
タが失われてしまうことを防いでいる。
【0018】
【発明が解決しようとする課題】上述したスタティック
ラッチ部305は、制御クロック信号の周期がダイナミ
ック保持部302のダイナミック保持ライン34の電荷
保持時間よりも長くなると電荷保持抜けを起こして誤動
作する。そこでパルス発生回路部303を設け、制御ク
ロック信号CCLKの立ち下がりに同期したワンショッ
トパルスを発生させ、そのパルスでサンプリング結果の
ダイナミック保持データをラッチするように改良したも
のが従来の回路である。
ラッチ部305は、制御クロック信号の周期がダイナミ
ック保持部302のダイナミック保持ライン34の電荷
保持時間よりも長くなると電荷保持抜けを起こして誤動
作する。そこでパルス発生回路部303を設け、制御ク
ロック信号CCLKの立ち下がりに同期したワンショッ
トパルスを発生させ、そのパルスでサンプリング結果の
ダイナミック保持データをラッチするように改良したも
のが従来の回路である。
【0019】ところが、この回路によれば、制御クロッ
ク信号CCLKの周期がワンショットパルスの幅より短
いと、ワンショットパルスが発生しないという不具合が
あった。特に近年のマイクロコンピュータにこのダイナ
ミックラッチ回路を使用した場合、制御クロック信号の
周期は高速時と低速時では1桁以上違うので、低速時に
合わせて設計すると、高速時にはワンショットパルスが
発生しなくなる。
ク信号CCLKの周期がワンショットパルスの幅より短
いと、ワンショットパルスが発生しないという不具合が
あった。特に近年のマイクロコンピュータにこのダイナ
ミックラッチ回路を使用した場合、制御クロック信号の
周期は高速時と低速時では1桁以上違うので、低速時に
合わせて設計すると、高速時にはワンショットパルスが
発生しなくなる。
【0020】すなわち、制御クロック信号CCLKが低
速時に合せてワンショットパルスの幅を設定した場合の
タイミングチャートを示した図5(a)を参照すると、
制御クロック信号CCLKが低速時には生成されたラッ
チクロックCLKSは上述したように、遅延時間tdに
対応したパルス幅を有して出力されているが、高速にな
るに従い遅延時間tdは一定であるからパルス幅は狭く
なり、制御クロック信号CCLKの周期が遅延時間td
よりも短かくなると、パルス発生回路部303のNAN
D303cで2入力の信号が同時に“H”レベルとなる
期間が存在しなくなるので、ワンショットパルスである
CLKSが出力されないという現象が起る。
速時に合せてワンショットパルスの幅を設定した場合の
タイミングチャートを示した図5(a)を参照すると、
制御クロック信号CCLKが低速時には生成されたラッ
チクロックCLKSは上述したように、遅延時間tdに
対応したパルス幅を有して出力されているが、高速にな
るに従い遅延時間tdは一定であるからパルス幅は狭く
なり、制御クロック信号CCLKの周期が遅延時間td
よりも短かくなると、パルス発生回路部303のNAN
D303cで2入力の信号が同時に“H”レベルとなる
期間が存在しなくなるので、ワンショットパルスである
CLKSが出力されないという現象が起る。
【0021】また逆に制御クロック信号CCLKが高速
時に合せてワンショットパルスの幅を設定した場合のタ
イミングチャートを示した図5(b)を参照すると、ワ
ンショットパルスの幅は周期の短かい制御クロック信号
CCLKに対応して遅延時間tdも短かく設定されるの
で、制御クロック信号CCLKが高速になって周期が長
くなっても遅延時間tdは固定であるから周期に比して
パルス幅が狭くなり、かつその周期はダイナミック保持
ライン34の電荷保持時間よりも長くなるので、ダイナ
ミック保持ラインの値を取り込めなくなる。
時に合せてワンショットパルスの幅を設定した場合のタ
イミングチャートを示した図5(b)を参照すると、ワ
ンショットパルスの幅は周期の短かい制御クロック信号
CCLKに対応して遅延時間tdも短かく設定されるの
で、制御クロック信号CCLKが高速になって周期が長
くなっても遅延時間tdは固定であるから周期に比して
パルス幅が狭くなり、かつその周期はダイナミック保持
ライン34の電荷保持時間よりも長くなるので、ダイナ
ミック保持ラインの値を取り込めなくなる。
【0022】なお、あえて本発明と一部構成上の共通点
がある回路の一例が特開平3−34617号公報に記載
されている。同公報記載の回路は、制御クロック信号ま
たはこれを遅延した信号のどちらかをセレクタで選択し
ラッチ回路に入力する回路である。この回路は制御クロ
ック信号の周波数が高くなった場合、遅延回路を構成す
る遅延素子の周波数応答速度が制御クロック信号の数波
数に追従出来ず、スタテックラッチのラッチクロックが
発生しなくなるという点で従来技術のダイナミックラッ
チ回路と同じである。
がある回路の一例が特開平3−34617号公報に記載
されている。同公報記載の回路は、制御クロック信号ま
たはこれを遅延した信号のどちらかをセレクタで選択し
ラッチ回路に入力する回路である。この回路は制御クロ
ック信号の周波数が高くなった場合、遅延回路を構成す
る遅延素子の周波数応答速度が制御クロック信号の数波
数に追従出来ず、スタテックラッチのラッチクロックが
発生しなくなるという点で従来技術のダイナミックラッ
チ回路と同じである。
【0023】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、ダイナミック保持手段の保持時間より
長い周期の制御クロック信号であっても、保持抜けを起
さずに動作するダイナミックラッチ回路を提供すること
にある。
れたものであり、ダイナミック保持手段の保持時間より
長い周期の制御クロック信号であっても、保持抜けを起
さずに動作するダイナミックラッチ回路を提供すること
にある。
【0024】
【課題を解決するための手段】本発明のダイナミックラ
ッチ回路の特徴は、外部から第1の制御信号と桁上がり
信号とが与えられ、前記第1の制御信号によりプリチャ
ージを行い、前記第1の制御信号および前記桁上がり信
号によりサンプリングを行うダイナミック保持手段と、
前記第1の制御信号の論理レベルのハイレベルからロウ
レベルへの立ち下がりのタイミングに同期して所定幅の
ワンショットパルスを発生するパルス発生手段と、前記
ダイナミック保持手段の保持する値を前記ワンショット
パルスに応答して取り込み保持するスタティックラッチ
とを有するダイナミックラッチ回路において、前記第1
の制御信号が高速度または低速度に変化するのに対応
し、ハイレベルまたはロウレベルのいずれかに極性反転
した状態で外部から与えられる第2の制御信号に応答し
て前記第1の制御信号または前記ワンショットパルスの
いずれかを選択し、前記スタテックラッチにラッチクロ
ックとして供給するラッチクロック選択手段を備えるこ
とにある。
ッチ回路の特徴は、外部から第1の制御信号と桁上がり
信号とが与えられ、前記第1の制御信号によりプリチャ
ージを行い、前記第1の制御信号および前記桁上がり信
号によりサンプリングを行うダイナミック保持手段と、
前記第1の制御信号の論理レベルのハイレベルからロウ
レベルへの立ち下がりのタイミングに同期して所定幅の
ワンショットパルスを発生するパルス発生手段と、前記
ダイナミック保持手段の保持する値を前記ワンショット
パルスに応答して取り込み保持するスタティックラッチ
とを有するダイナミックラッチ回路において、前記第1
の制御信号が高速度または低速度に変化するのに対応
し、ハイレベルまたはロウレベルのいずれかに極性反転
した状態で外部から与えられる第2の制御信号に応答し
て前記第1の制御信号または前記ワンショットパルスの
いずれかを選択し、前記スタテックラッチにラッチクロ
ックとして供給するラッチクロック選択手段を備えるこ
とにある。
【0025】また、前記ラッチクロック選択手段は、前
記第1の制御信号の周期が、前記ワンショットパルス幅
よりも短かい高速時は前記第1の制御信号を、前記ワン
ショットパルス幅よりも長い低速時は前記第1の制御信
号に同期した前記ワンショットパルスをそれぞれ選択す
るように構成することができる。
記第1の制御信号の周期が、前記ワンショットパルス幅
よりも短かい高速時は前記第1の制御信号を、前記ワン
ショットパルス幅よりも長い低速時は前記第1の制御信
号に同期した前記ワンショットパルスをそれぞれ選択す
るように構成することができる。
【0026】さらに、前記ラッチクロック選択手段を用
いて、前記ダイナミック保持手段の保持時間より長い周
期の前記第1の制御信号であっても前記ダイナミック保
持手段の値が所定のレベル以下に低下する保持抜けを起
さずに前記スタティックラッチにラッチさせることもで
きる。
いて、前記ダイナミック保持手段の保持時間より長い周
期の前記第1の制御信号であっても前記ダイナミック保
持手段の値が所定のレベル以下に低下する保持抜けを起
さずに前記スタティックラッチにラッチさせることもで
きる。
【0027】さらにまた、前記第1の制御信号の前記低
速時の周期は、前記パルス発生手段において前記第1の
制御信号およびこの制御信号を所定時間遅延させた信号
の組み合せで前記ワンショットパルスを生成するための
アナログディレイ手段が有する周波数応答速度の範囲内
に設定される。
速時の周期は、前記パルス発生手段において前記第1の
制御信号およびこの制御信号を所定時間遅延させた信号
の組み合せで前記ワンショットパルスを生成するための
アナログディレイ手段が有する周波数応答速度の範囲内
に設定される。
【0028】
【発明の実施の形態】まず本発明の一実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【0029】図1(a)は本発明のダイナミックラッチ
回路の一実施の形態を示す回路図であり、図1(b)は
この回路に適用される保持クロック選択回路部の一例を
示す公知の回路図である。
回路の一実施の形態を示す回路図であり、図1(b)は
この回路に適用される保持クロック選択回路部の一例を
示す公知の回路図である。
【0030】図1(a)および図1(b)を参照する
と、本発明のダイナミックラッチ回路と従来のダイナミ
ックラッチ回路との相違点は、パルス発生回路部とスタ
チックラッチ部との間に保持クロック選択回路部を設け
たことである。
と、本発明のダイナミックラッチ回路と従来のダイナミ
ックラッチ回路との相違点は、パルス発生回路部とスタ
チックラッチ部との間に保持クロック選択回路部を設け
たことである。
【0031】すなわち、外部から、制御クロック信号C
CLKがインバータ101を介して第1の入力端に、桁
上がり信号CRYが第2の入力端にそれぞれ与えられ、
制御クロック信号CCLKによりプリチャージを行い、
制御クロック信号CCLKおよび桁上がり信号CRYに
よりサンプリングを行うダイナミック保持回路部102
と、制御クロック信号CCLKの“H”レベルから
“L”レベルへの立ち下がりのタイミングに同期して所
定幅のワンショットパルスを発生するパルス発生回路部
103と、制御クロック信号CCLKの周期が低速時に
は“L”レベル、高速時には“H”レベルに反転するラ
ッチクロック選択信号CSELが外部から供給されこの
信号が、“L”レベルのときにはパルス発生回路部10
3出力のライン12上のワンショットパルスを選択し、
“H”レベルのときには制御クロック信号CCLKを選
択してラッチクロックCLKSとして出力する保持クロ
ック選択回路部104と、この保持クロック選択回路部
104で選択的に出力されるラッチクロックCLKSに
応答して、ダイナミック保持回路部102の保持内容が
出力されたライン15上のデータを取り込み保持すると
ともに、保持データとして出力するスタティックラッチ
部105とを有する。
CLKがインバータ101を介して第1の入力端に、桁
上がり信号CRYが第2の入力端にそれぞれ与えられ、
制御クロック信号CCLKによりプリチャージを行い、
制御クロック信号CCLKおよび桁上がり信号CRYに
よりサンプリングを行うダイナミック保持回路部102
と、制御クロック信号CCLKの“H”レベルから
“L”レベルへの立ち下がりのタイミングに同期して所
定幅のワンショットパルスを発生するパルス発生回路部
103と、制御クロック信号CCLKの周期が低速時に
は“L”レベル、高速時には“H”レベルに反転するラ
ッチクロック選択信号CSELが外部から供給されこの
信号が、“L”レベルのときにはパルス発生回路部10
3出力のライン12上のワンショットパルスを選択し、
“H”レベルのときには制御クロック信号CCLKを選
択してラッチクロックCLKSとして出力する保持クロ
ック選択回路部104と、この保持クロック選択回路部
104で選択的に出力されるラッチクロックCLKSに
応答して、ダイナミック保持回路部102の保持内容が
出力されたライン15上のデータを取り込み保持すると
ともに、保持データとして出力するスタティックラッチ
部105とを有する。
【0032】保持クロック選択回路部104は、ラッチ
クロック選択選択信号CSELを入力とするインバータ
102aと、ラッチクロック選択信号CSELをゲート
電極に入力するトランスファゲートN3と、インバータ
102aの出力信号をライン13aを介してゲート電極
に入力するトランスファゲートN4と、トランスファゲ
ートN3の出力およびトランスファゲートN4の出力を
それぞれ出力ライン11aおよび出力ライン12aのO
R接続で入力するとともにそのいずれかを選択的にラッ
チクロックCLKSとして出力するインバータ102b
とから構成されている。
クロック選択選択信号CSELを入力とするインバータ
102aと、ラッチクロック選択信号CSELをゲート
電極に入力するトランスファゲートN3と、インバータ
102aの出力信号をライン13aを介してゲート電極
に入力するトランスファゲートN4と、トランスファゲ
ートN3の出力およびトランスファゲートN4の出力を
それぞれ出力ライン11aおよび出力ライン12aのO
R接続で入力するとともにそのいずれかを選択的にラッ
チクロックCLKSとして出力するインバータ102b
とから構成されている。
【0033】ダイナミック保持回路部102、パルス発
生回路103およびスタティックラッチ部105はそれ
ぞれ従来例で示したダイナミック保持回路部302、パ
ルス発生回路303およびスタティックラッチ部305
と同様な構成であるからここでの構成の説明は省略す
る。
生回路103およびスタティックラッチ部105はそれ
ぞれ従来例で示したダイナミック保持回路部302、パ
ルス発生回路303およびスタティックラッチ部305
と同様な構成であるからここでの構成の説明は省略す
る。
【0034】本発明のダイナッミックラッチ回路の動作
説明用タイミングチャートを示した図2を併せて参照す
ると、制御クロック信号CCLKが“H”レベルの時が
プリチャージタイミングで、“L”レベルの時がサンプ
リングタイミングであり、このプリチャージタイミング
およびサンプリングタイミングの動作について説明す
る。
説明用タイミングチャートを示した図2を併せて参照す
ると、制御クロック信号CCLKが“H”レベルの時が
プリチャージタイミングで、“L”レベルの時がサンプ
リングタイミングであり、このプリチャージタイミング
およびサンプリングタイミングの動作について説明す
る。
【0035】(イ)ラッチクロック選択信号CSELが
“L”レベルでプリチャージタイミングの時 ライン11上の制御クロック信号CCLKが“H”レベ
ルであれば、インバータ101の出力が“L”レベルに
なってライン14上に出力され、従ってPチャネルMO
SトランジスタP1は導通し、NチャネルMOSトラン
ジスタN1は非導通となる。
“L”レベルでプリチャージタイミングの時 ライン11上の制御クロック信号CCLKが“H”レベ
ルであれば、インバータ101の出力が“L”レベルに
なってライン14上に出力され、従ってPチャネルMO
SトランジスタP1は導通し、NチャネルMOSトラン
ジスタN1は非導通となる。
【0036】従ってダイナミック保持ライン15にはP
チャネルMOSトランジスタP1を介して電源電位VD
Dが供給され“H”レベルとなる。
チャネルMOSトランジスタP1を介して電源電位VD
Dが供給され“H”レベルとなる。
【0037】図1(b)に示す保持クロック選択回路1
04は、ライン13上のラッチクロック選択信号CSE
Lが“L”レベルにあるので、トランスファゲートN3
が非導通状態にある。一方、ラッチクロック選択信号C
SELがインバータ102aで反転された“H”レベル
がライン13aを介してトランスファゲートN4のゲー
ト電極に供給されるので導通状態になり、ライン12上
のワンショットパルス発生回路出力(このときはまだワ
ンショットパルスを発生しておらず“H”レベル状態)
を選択してライン12a上に転送し、この“H”レベル
状態をインバータ102bで反転して“L”レベル状態
のラッチクロック信号CLKSを出力する。
04は、ライン13上のラッチクロック選択信号CSE
Lが“L”レベルにあるので、トランスファゲートN3
が非導通状態にある。一方、ラッチクロック選択信号C
SELがインバータ102aで反転された“H”レベル
がライン13aを介してトランスファゲートN4のゲー
ト電極に供給されるので導通状態になり、ライン12上
のワンショットパルス発生回路出力(このときはまだワ
ンショットパルスを発生しておらず“H”レベル状態)
を選択してライン12a上に転送し、この“H”レベル
状態をインバータ102bで反転して“L”レベル状態
のラッチクロック信号CLKSを出力する。
【0038】このラッチクロック信号CLKSが“L”
レベルであるのでスタテックラッチ部105は前の値を
保持する(図2−プリチャージタイミング期間)。
レベルであるのでスタテックラッチ部105は前の値を
保持する(図2−プリチャージタイミング期間)。
【0039】(ロ)ラッチクロック選択信号CSELが
“L”レベルでサンプリングタイミングの時 ライン11上の制御クロック信号CCLKが“H”レベ
ルから“L”レベルに変化すると、インバータ101の
出力は“L”レベルから“H”レベルに変化し、Pチャ
ネルMOSトランジスタP1は非導通となり、Nチャネ
ルMOSトランジスタN1は導通する。ここで桁上げ信
号CRYが“L”レベルの時はNチャネルMOSトラン
ジスタN2は非導通となるので、ダイナミック保持ライ
ン15のレベルは“H”レベルのままである。
“L”レベルでサンプリングタイミングの時 ライン11上の制御クロック信号CCLKが“H”レベ
ルから“L”レベルに変化すると、インバータ101の
出力は“L”レベルから“H”レベルに変化し、Pチャ
ネルMOSトランジスタP1は非導通となり、Nチャネ
ルMOSトランジスタN1は導通する。ここで桁上げ信
号CRYが“L”レベルの時はNチャネルMOSトラン
ジスタN2は非導通となるので、ダイナミック保持ライ
ン15のレベルは“H”レベルのままである。
【0040】パルス発生回路103は制御クロック信号
CCLKの“H”レベルから“L”レベルへの変化タイ
ミングでアクティブレベル“L”レベルのワンショット
パルスを発生しライン12へ出力する。
CCLKの“H”レベルから“L”レベルへの変化タイ
ミングでアクティブレベル“L”レベルのワンショット
パルスを発生しライン12へ出力する。
【0041】このときラッチクロック選択信号CSEL
が“L”レベルであるので、保持クロック選択回路10
4は、インバータ102aでこのラッチクロック選択信
号CSELを“H”レベルに反転してトランスファゲー
トN4を導通させ、パルス発生回路102の出力信号ワ
ンショットパルスを選択し、インバータ102bで反転
してアクティブレベル“H”レベルのラッチクロックと
して出力する(図2−CLKS)。
が“L”レベルであるので、保持クロック選択回路10
4は、インバータ102aでこのラッチクロック選択信
号CSELを“H”レベルに反転してトランスファゲー
トN4を導通させ、パルス発生回路102の出力信号ワ
ンショットパルスを選択し、インバータ102bで反転
してアクティブレベル“H”レベルのラッチクロックと
して出力する(図2−CLKS)。
【0042】このラッチクロックCLKSをスタテック
ラッチ部105はクロックとして入力し、ダイナミック
保持ライン15の“H”レベルデータD1,D2を取り
込んで保持する。保持データはスタテックラッチ部10
5の出力ライン17に出力される。
ラッチ部105はクロックとして入力し、ダイナミック
保持ライン15の“H”レベルデータD1,D2を取り
込んで保持する。保持データはスタテックラッチ部10
5の出力ライン17に出力される。
【0043】一方、サンプリングタイミング時で桁上げ
信号CRYが“H”レベルの時は、NチャネルMOSト
ランジスタN2は導通し、PチャネルMOSトランジス
タP1は非導通状態、NチャネルMOSトランジスタN
1は導通状態であるから、ダイナミック保持ラインのレ
ベルはNチャネルMOSトランジスタN1およびNチャ
ネルMOSトランジスタN2の両方が導通しているので
接地電位GNDレベルに引き下げられる。この接地電位
GNDレベルがワンショットパルスのラッチクロックC
LKSに応答してスタテックラッチ部105に取り込ま
れて保持される(図2−サンプリングタイミング期
間)。
信号CRYが“H”レベルの時は、NチャネルMOSト
ランジスタN2は導通し、PチャネルMOSトランジス
タP1は非導通状態、NチャネルMOSトランジスタN
1は導通状態であるから、ダイナミック保持ラインのレ
ベルはNチャネルMOSトランジスタN1およびNチャ
ネルMOSトランジスタN2の両方が導通しているので
接地電位GNDレベルに引き下げられる。この接地電位
GNDレベルがワンショットパルスのラッチクロックC
LKSに応答してスタテックラッチ部105に取り込ま
れて保持される(図2−サンプリングタイミング期
間)。
【0044】(ハ)ラッチクロック選択信号CSELが
“H”レベルでプリチャージタイミングの時 ラッチクロック選択信号CSELが“H”レベルである
から保持クロック選択回路104はトランスファゲート
N3が導通してライン11上の制御クロック信号CCL
Kを選択し、インバータ102bで“L”レベルに反転
したラッチクロックCLKSとしてスタテックラッチ部
105に与える。この場合、プリチャージを行うタイミ
ングは上記(イ)の条件と同様に、制御クロック信号C
CLKが“H”レベルであるから、インバータ101の
出力が“L”レベルになり、従ってPチャネルMOSト
ランジスタP1は導通し、NチャネルMOSトランジス
タN1は非導通となる。
“H”レベルでプリチャージタイミングの時 ラッチクロック選択信号CSELが“H”レベルである
から保持クロック選択回路104はトランスファゲート
N3が導通してライン11上の制御クロック信号CCL
Kを選択し、インバータ102bで“L”レベルに反転
したラッチクロックCLKSとしてスタテックラッチ部
105に与える。この場合、プリチャージを行うタイミ
ングは上記(イ)の条件と同様に、制御クロック信号C
CLKが“H”レベルであるから、インバータ101の
出力が“L”レベルになり、従ってPチャネルMOSト
ランジスタP1は導通し、NチャネルMOSトランジス
タN1は非導通となる。
【0045】従ってダイナミック保持ライン15にはP
チャネルMOSトランジスタP1を介して電源電位VD
Dが供給され“H”レベルとなる。
チャネルMOSトランジスタP1を介して電源電位VD
Dが供給され“H”レベルとなる。
【0046】このとき上述したようにラッチクロック信
号CLKSが“L”レベルであるのでスタテックラッチ
部105は前の値を保持する(図2−プリチャージタイ
ミング期間)。
号CLKSが“L”レベルであるのでスタテックラッチ
部105は前の値を保持する(図2−プリチャージタイ
ミング期間)。
【0047】(ニ)ラッチクロック選択信号CSELが
“H”レベルでサンプリングタイミングの時 ラッチクロック選択信号CSELが“H”レベルである
から、上述の(ニ)と同様に、保持クロック選択回路1
04はライン11上の制御クロック信号CCLKを選択
する。制御クロック信号CCLKが“L”レベルの場
合、保持クロック選択回路104の出力するラッチクロ
ックCLKSは“H”レベルとなり、従ってスタティッ
クラッチ部105はサンプリング動作を行う。
“H”レベルでサンプリングタイミングの時 ラッチクロック選択信号CSELが“H”レベルである
から、上述の(ニ)と同様に、保持クロック選択回路1
04はライン11上の制御クロック信号CCLKを選択
する。制御クロック信号CCLKが“L”レベルの場
合、保持クロック選択回路104の出力するラッチクロ
ックCLKSは“H”レベルとなり、従ってスタティッ
クラッチ部105はサンプリング動作を行う。
【0048】すなわち、制御クロック信号CCLKが
“H”レベルから“L”レベルに変化すると、インバー
タ101の出力は“L”レベルから“H”レベルに変化
し、PチャネルMOSトランジスタP1は非導通とな
り、NチャネルMOSトランジスタN1は導通する。こ
こで桁上げ信号CRYが“L”レベルの時はNチャネル
MOSトランジスタN2は非導通となるので、ダイナミ
ック保持ライン15のレベルは“H”レベルのままであ
る(図2−サンプリングタイミング期間)。
“H”レベルから“L”レベルに変化すると、インバー
タ101の出力は“L”レベルから“H”レベルに変化
し、PチャネルMOSトランジスタP1は非導通とな
り、NチャネルMOSトランジスタN1は導通する。こ
こで桁上げ信号CRYが“L”レベルの時はNチャネル
MOSトランジスタN2は非導通となるので、ダイナミ
ック保持ライン15のレベルは“H”レベルのままであ
る(図2−サンプリングタイミング期間)。
【0049】上述したようにこのときのラッチクロック
CLKSは制御クロック信号CCLKが選択された
“H”レベルであるから、この信号をスタテックラッチ
部105はクロックとして入力し、ダイナミック保持ラ
イン15の“H”レベルデータD3,D4を取り込んで
保持する。保持データはスタテックラッチ部105の出
力ライン17に出力される。
CLKSは制御クロック信号CCLKが選択された
“H”レベルであるから、この信号をスタテックラッチ
部105はクロックとして入力し、ダイナミック保持ラ
イン15の“H”レベルデータD3,D4を取り込んで
保持する。保持データはスタテックラッチ部105の出
力ライン17に出力される。
【0050】一方、サンプリングタイミング時で桁上げ
信号CRYが“H”レベルの時は、NチャネルMOSト
ランジスタN2は導通し、PチャネルMOSトランジス
タP1は非導通状態、NチャネルMOSトランジスタN
1は導通状態であるから、ダイナミック保持ラインのレ
ベルはNチャネルMOSトランジスタN1およびNチャ
ネルMOSトランジスタN2の両方が導通しているので
接地電位GNDレベルに引き下げられる。この接地電位
GNDレベルが制御クロック信号CCLKが選択された
“H”レベルのラッチクロックCLKSに応答してスタ
テックラッチ部105に取り込まれて保持される(図2
−サンプリングタイミング期間)。
信号CRYが“H”レベルの時は、NチャネルMOSト
ランジスタN2は導通し、PチャネルMOSトランジス
タP1は非導通状態、NチャネルMOSトランジスタN
1は導通状態であるから、ダイナミック保持ラインのレ
ベルはNチャネルMOSトランジスタN1およびNチャ
ネルMOSトランジスタN2の両方が導通しているので
接地電位GNDレベルに引き下げられる。この接地電位
GNDレベルが制御クロック信号CCLKが選択された
“H”レベルのラッチクロックCLKSに応答してスタ
テックラッチ部105に取り込まれて保持される(図2
−サンプリングタイミング期間)。
【0051】したがって、上述した実施の形態によれ
ば、制御クロック信号CCLKが低速時の場合は、
“L”レベルで外部から供給されるラッチクロック選択
信号CSELを用いて、制御クロック信号CCLKから
生成したワンショトパルスをラッチクロックCLKSと
して選択し、制御クロック信号CCLKが高速時の場合
は、“H”レベルで外部から供給されるラッチクロック
選択信号CSELを用いて、制御クロック信号CCLK
の反転信号をラッチクロックCLKSとして選択するの
で、制御クロック信号CCLKの周波数が高速度になっ
てもラッチクロックCLKSが消滅してしまうことがな
く、また、低速度の場合でもダイナミック保持ラインの
保持容量が抜けない程度にあらかじめラッチクロック幅
を広く設定しておくことが出来るので保持抜けを防止出
来、誤動作のないダイナミックラッチ回路を提供するこ
とが出来る。
ば、制御クロック信号CCLKが低速時の場合は、
“L”レベルで外部から供給されるラッチクロック選択
信号CSELを用いて、制御クロック信号CCLKから
生成したワンショトパルスをラッチクロックCLKSと
して選択し、制御クロック信号CCLKが高速時の場合
は、“H”レベルで外部から供給されるラッチクロック
選択信号CSELを用いて、制御クロック信号CCLK
の反転信号をラッチクロックCLKSとして選択するの
で、制御クロック信号CCLKの周波数が高速度になっ
てもラッチクロックCLKSが消滅してしまうことがな
く、また、低速度の場合でもダイナミック保持ラインの
保持容量が抜けない程度にあらかじめラッチクロック幅
を広く設定しておくことが出来るので保持抜けを防止出
来、誤動作のないダイナミックラッチ回路を提供するこ
とが出来る。
【0052】なお、制御クロック信号の高速時には、パ
ルス発生回路103のアナログディレイ303bを構成
する素子の周波数応答速度が制御クロック信号の周波数
に追随しなくなるので、パルス発生回路103出力のワ
ンショットパルスは低速時にしか使用していない。した
がって、制御クロック信号の低速時のクロック周期はア
ナログディレイの周波数応答速度の範囲内に設定され
る。
ルス発生回路103のアナログディレイ303bを構成
する素子の周波数応答速度が制御クロック信号の周波数
に追随しなくなるので、パルス発生回路103出力のワ
ンショットパルスは低速時にしか使用していない。した
がって、制御クロック信号の低速時のクロック周期はア
ナログディレイの周波数応答速度の範囲内に設定され
る。
【0053】上述した実施の形態におけるパルス発生回
路、保持クロック選択回路、スタティックラッチは、上
述した所定の動作を行う回路であれば回路構成が異なっ
ても適用できる。
路、保持クロック選択回路、スタティックラッチは、上
述した所定の動作を行う回路であれば回路構成が異なっ
ても適用できる。
【0054】
【発明の効果】以上説明したように本発明のダイナミッ
クラッチ回路は、制御クロック信号が低速時の場合は
“L”レベルで、高速時の場合は“H”レベルで外部か
ら供給されるラッチクロック選択信号を用いて、制御ク
ロック信号から生成したワンショトパルスまたは制御ク
ロック信号の反転信号のいずれかを選択的にラッチクロ
ック出力する保持クロック選択手段を有するので、制御
クロック信号周期がワンショットパルス幅よりも短い時
は制御クロック信号そのものを用いてプリチャージ、サ
ンプリングおよびスタテックラッチの動作を行い、制御
クロック信号周期がワンショットパルス幅よりも長い時
は制御クロック信号の立ち下がりに同期したワンショッ
トパルスでスタティックラッチにラッチさせることによ
り、アナログディレイを構成する素子の周波数応答速度
が制御クロック周波数に追従しなくなるという欠点を回
避し、かつダイナミック保持時間よりも長い周期の制御
クロック信号でも保持抜けを起こさずに安定して動作さ
せることが出来、従って広範囲な制御クロック信号周期
で動作させることが出来るので信頼性の向上に寄与する
効果を有する。
クラッチ回路は、制御クロック信号が低速時の場合は
“L”レベルで、高速時の場合は“H”レベルで外部か
ら供給されるラッチクロック選択信号を用いて、制御ク
ロック信号から生成したワンショトパルスまたは制御ク
ロック信号の反転信号のいずれかを選択的にラッチクロ
ック出力する保持クロック選択手段を有するので、制御
クロック信号周期がワンショットパルス幅よりも短い時
は制御クロック信号そのものを用いてプリチャージ、サ
ンプリングおよびスタテックラッチの動作を行い、制御
クロック信号周期がワンショットパルス幅よりも長い時
は制御クロック信号の立ち下がりに同期したワンショッ
トパルスでスタティックラッチにラッチさせることによ
り、アナログディレイを構成する素子の周波数応答速度
が制御クロック周波数に追従しなくなるという欠点を回
避し、かつダイナミック保持時間よりも長い周期の制御
クロック信号でも保持抜けを起こさずに安定して動作さ
せることが出来、従って広範囲な制御クロック信号周期
で動作させることが出来るので信頼性の向上に寄与する
効果を有する。
【図1】(a)本発明のダイナミックラッチ回路におけ
る一実施の形態の回路図である。 (b)上記回路に適用される保持クロック選択回路部の
一例を示す公知の回路図である。
る一実施の形態の回路図である。 (b)上記回路に適用される保持クロック選択回路部の
一例を示す公知の回路図である。
【図2】図1に示した一実施の形態の動作説明用タイミ
ングチャートである。
ングチャートである。
【図3】(a)従来のダイナミックラッチ回路の一例を
示す回路図である。 (b)従来のダイナミックラッチ回路に適用するパルス
発生回路の一例を示す回路図である。 (c)従来の従来のダイナミックラッチ回路に適用する
スタティックラッチ部の一例を示す回路図である。
示す回路図である。 (b)従来のダイナミックラッチ回路に適用するパルス
発生回路の一例を示す回路図である。 (c)従来の従来のダイナミックラッチ回路に適用する
スタティックラッチ部の一例を示す回路図である。
【図4】従来のダイナミックラッチ回路の動作説明用タ
イミングチャートである。
イミングチャートである。
【図5】(a)制御クロック信号CCLKの低速時に合
せてワンショットパルスの幅を設定した場合の動作説明
用タイミングチャートである。図である。 (b)制御クロック信号CCLKの高速時に合せてワン
ショットパルスの幅を設定した場合の動作説明用タイミ
ングチャートである。
せてワンショットパルスの幅を設定した場合の動作説明
用タイミングチャートである。図である。 (b)制御クロック信号CCLKの高速時に合せてワン
ショットパルスの幅を設定した場合の動作説明用タイミ
ングチャートである。
11,31 制御クロック信号の入力ライン 12,32 パルス発生回路部の出力ライン 13 ラッチクロック選択信号の入力ライン 15,34 ダイナミック保持ライン 14,31a,31c 制御クロック信号の反転出力
ライン 16,33 桁上げ信号の入力ライン 17,36 保持データ出力ライン 31b アナログディレイ303bの出力ライン 34a トランスファゲートN7の出力ライン 104 保持クロック選択回路部 105,305 スタテックラッチ部 N3,N4,N7 トランスファーゲート 101,102a,102b,301,304,303
a,305a,305c インバータ 103,303 パルス発生回路部 305b クロックドインバータ 303b アナログディレイ(DELAY) 303c NAND CCLK 制御クロック信号 CLKS ラッチクロック CLKSバー 制御クロック信号の反転信号 CRY 桁上げ信号 CSEL ラッチクロック選択信号
ライン 16,33 桁上げ信号の入力ライン 17,36 保持データ出力ライン 31b アナログディレイ303bの出力ライン 34a トランスファゲートN7の出力ライン 104 保持クロック選択回路部 105,305 スタテックラッチ部 N3,N4,N7 トランスファーゲート 101,102a,102b,301,304,303
a,305a,305c インバータ 103,303 パルス発生回路部 305b クロックドインバータ 303b アナログディレイ(DELAY) 303c NAND CCLK 制御クロック信号 CLKS ラッチクロック CLKSバー 制御クロック信号の反転信号 CRY 桁上げ信号 CSEL ラッチクロック選択信号
Claims (4)
- 【請求項1】 外部から第1の制御信号と桁上がり信号
とが与えられ、前記第1の制御信号によりプリチャージ
を行い、前記第1の制御信号および前記桁上がり信号に
よりサンプリングを行うダイナミック保持手段と、前記
第1の制御信号の論理レベルのハイレベルからロウレベ
ルへの立ち下がりのタイミングに同期して所定幅のワン
ショットパルスを発生するパルス発生手段と、前記ダイ
ナミック保持手段の保持する値を前記ワンショットパル
スに応答して取り込み保持するスタティックラッチとを
有するダイナミックラッチ回路において、前記第1の制
御信号が高速度または低速度に変化するのに対応し、ハ
イレベルまたはロウレベルのいずれかに極性反転した状
態で外部から与えられる第2の制御信号に応答して前記
第1の制御信号または前記ワンショットパルスのいずれ
かを選択し、前記スタテックラッチにラッチクロックと
して供給するラッチクロック選択手段を備えることを特
徴とするダイナミックラッチ回路。 - 【請求項2】 前記ラッチクロック選択手段は、前記第
1の制御信号の周期が、前記ワンショットパルス幅より
も短かい高速時は前記第1の制御信号を、前記ワンショ
ットパルス幅よりも長い低速時は前記第1の制御信号に
同期した前記ワンショットパルスをそれぞれ選択するよ
うに構成される請求項1記載のダイナミックラッチ回
路。 - 【請求項3】 前記ラッチクロック選択手段を用いて、
前記ダイナミック保持手段の保持時間より長い周期の前
記第1の制御信号であっても前記ダイナミック保持手段
の値が所定のレベル以下に低下する保持抜けを起さずに
前記スタティックラッチにラッチさせる請求項2記載の
ダイナミックラッチ回路。 - 【請求項4】 前記第1の制御信号の前記低速時の周期
は、前記パルス発生手段において前記第1の制御信号お
よびこの制御信号を所定時間遅延させた信号の組み合せ
で前記ワンショットパルスを生成するためのアナログデ
ィレイ手段が有する周波数応答速度の範囲内に設定され
る請求項1または2記載のダイナミックラッチ回路。
Priority Applications (1)
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JP28293995A JP3147743B2 (ja) | 1995-10-31 | 1995-10-31 | ダイナミックラッチ回路 |
Applications Claiming Priority (1)
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Family Applications (1)
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JP28293995A Expired - Fee Related JP3147743B2 (ja) | 1995-10-31 | 1995-10-31 | ダイナミックラッチ回路 |
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Country | Link |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR101638565B1 (ko) * | 2010-01-20 | 2016-07-11 | 삼성전자주식회사 | 반도체 장치의 테스트 젠더 |
-
1995
- 1995-10-31 JP JP28293995A patent/JP3147743B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100611309B1 (ko) * | 2005-06-29 | 2006-08-10 | 고려대학교 산학협력단 | 래치 및 이를 구비하는 플립플롭 |
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