KR100512059B1 - Method of manufacturing a semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 88
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 claims abstract description 44
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 37
- 238000010438 heat treatment Methods 0.000 claims abstract description 28
- 230000004888 barrier function Effects 0.000 claims abstract description 6
- 230000002265 prevention Effects 0.000 claims description 18
- 239000010936 titanium Substances 0.000 claims description 18
- 239000010941 cobalt Substances 0.000 claims description 12
- 229910017052 cobalt Inorganic materials 0.000 claims description 12
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 239000011261 inert gas Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000006731 degradation reaction Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 86
- 238000005530 etching Methods 0.000 description 5
- 229910019001 CoSi Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 229910001429 cobalt ion Inorganic materials 0.000 description 3
- XLJKHNWPARRRJB-UHFFFAOYSA-N cobalt(2+) Chemical compound [Co+2] XLJKHNWPARRRJB-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- -1 titanium ions Chemical class 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 난-샐리사이드 지역과 샐리사이드 지역이 공존하는 소자에서, 난-샐리사이드 지역의 소오스/드레인 콘택 부분과 같은 특정 부분에 금속-실리사이드층을 형성할 때 실리사이드 방지막의 두께를 조절하여 소오스/드레인 콘택 부분의 애스팩트 비를 조절함에 의해 소오스/드레인 콘택 부분에 증착되는 실리사이드 형성용 금속층이 샐리사이드 지역에 증착되는 두께의 70 % 이하로 증착되도록 하므로, 후속 급속 열처리로 특정 부분에 형성되는 금속-실리사이드층의 가장 두꺼운 부분이 샐리사이드 지역에 형성되는 금속-실리사이드층의 두께와 유사하거나 얇게되어 특정 부분에서의 접합부 누설 전류 열화를 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein a metal-silicide layer is formed on a specific portion such as a source / drain contact portion of an egg-salicide region in a device in which the egg-salicide region and the salicide region coexist. By controlling the aspect ratio of the source / drain contact portion by adjusting the thickness of the silicide barrier layer, the silicide forming metal layer deposited on the source / drain contact portion is deposited to 70% or less of the thickness deposited on the salicide region. Subsequent rapid heat treatment may cause the thickest portion of the metal-silicide layer formed in the particular portion to be similar or thinner than the thickness of the metal-silicide layer formed in the salicide region to prevent junction leakage current degradation in the particular portion.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 난-샐리사이드(non-salicide) 지역과 샐리사이드 지역이 공존하는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a non-salicide region and a salicide region coexist.
일반적으로, 반도체 소자의 제조 공정에서 특히, 로직(logic) 소자 제조 공정에서는 소자의 동작 속도가 매우 중요한 요소로 작용하기 때문에 저항 감소를 위해 금속-실리사이드층을 적용하고 있다. 이러한 금속-실리사이드층은 실리사이드 형성용 금속층을 증착하고 열 공정을 실시하는 샐리사이드(salicide; self aligned silicide) 공정으로 형성한다. 그런데, 로직 소자에서는 금속-실리사이드층을 필요로 하는 지역뿐만 아니라 회로 구성에 필요한 저항체를 형성하기 위해 금속-실리사이드층이 없는 지역도 동시에 형성할 필요가 있다. 이와 같이 금속-실리사이드층이 필요로 하는 지역은 샐리사이드 공정이 적용되어야 하므로 샐리사이드 지역이라 칭하고, 금속-실리사이드층을 형성할 수 없는 지역은 샐리사이드 공정이 적용되지 않으므로 난-샐리사이드 지역이라 칭한다.In general, metal-silicide layers are applied to reduce resistance because the operation speed of the device is a very important factor in the semiconductor device manufacturing process, especially in the logic device manufacturing process. The metal-silicide layer is formed by a salicide (self aligned silicide) process in which a metal layer for silicide formation is deposited and a thermal process is performed. However, in the logic device, not only the area requiring the metal-silicide layer but also the area without the metal-silicide layer needs to be formed at the same time in order to form the resistor required for the circuit configuration. As such, the area requiring the metal-silicide layer is referred to as the salicide region because the salicide process should be applied, and the area where the metal-silicide layer cannot be formed is called the non-salicide region because the salicide process is not applied. .
샐리사이드 지역과 난-샐리사이드 지역이 공존하는 웨이퍼 상에서 샐리사이드 공정을 진행하기 위해서는 실리사이드 형성용 금속층을 증착하기 전에 웨이퍼 전면에 실리사이드 방지막을 형성하고, 포토리소그라피 공정 및 식각 공정으로 샐리사이드 지역에 존재하는 실리사이드 방지막은 모두 제거하고, 난-샐리사이드 지역에 존재하는 실리사이드 방지막을 남긴다. 이와 같이 난-샐리사이드 지역에 실리사이드 방지막이 존재하는 상태에서 샐리사이드 공정을 진행하여 샐리사이드 지역에 금속-실리사이드층을 형성한다.In order to proceed with the salicide process on the wafer where the salicide region and the non-salicide region coexist, a silicide prevention layer is formed on the entire surface of the wafer before the deposition of the silicide forming metal layer, and the photolithography process and the etching process exist in the salicide region. All of the silicide prevention film is removed, leaving the silicide prevention film existing in the egg-salicide region. As described above, the salicide process is performed while the silicide prevention layer is present in the non-salicide region to form a metal-silicide layer in the salicide region.
그런데, 난-샐리사이드 지역은 공정상 필요에 의해 금속-실리사이드층을 형성하지 않을 뿐 트랜지스터와 같은 소자의 성능 향상을 위해서는 금속-실리사이드층을 필요로 하는 특정 부분들이 있다. 특정 부분들은 예를 들어, 난-샐리사이드 지역에 형성되는 트랜지스터의 소오스/드레인 영역과 같이 콘택 저항을 낮추기 위해 금속-실리사이드층이 필요한 부분들을 칭한다. 소오스/드레인 영역의 콘택 부분에 금속-실리사이드층을 형성하기 위해서는 포토리소그라피 공정 및 식각 공정으로 샐리사이드 지역에 존재하는 실리사이드 방지막은 모두 제거할 때, 난-샐리사이드 지역의 콘택 부분의 실리사이드 방지막도 제거하여 난-샐리사이드 지역의 소오스/드레인 영역이 노출되는 콘택홀을 형성해야 한다. 콘택홀이 형성된 상태에서 실리사이드 형성용 금속층을 증착하여 샐리사이드 공정을 진행한다. 샐리사이드 공정에 의해 샐리사이드 지역의 소오스/드레인 영역의 표면 및 게이트 전극의 표면에 금속-실리사이드층이 형성되고, 동시에 난-샐리사이드 지역의 콘택홀 저면을 이루는 소오스/드레인 영역의 표면에도 금속 실리사이드층이 형성된다. 샐리사이드 지역에 형성된 금속-실리사이드층의 두께는 전체적으로 균일하였으나, 난-샐리사이드 지역에 형성된 금속-실리사이드층의 두께는 콘택홀 가장자리 부분에서 필요 이상으로 두껍게 형성되어 접합부 누설 전류의 열화를 발생시키는 문제를 야기시키고 있다.However, the egg-salicide region does not form a metal-silicide layer due to a process requirement, and there are certain parts that require a metal-silicide layer for improving performance of a device such as a transistor. Specific portions refer to portions where a metal-silicide layer is needed to lower the contact resistance, such as, for example, a source / drain region of a transistor formed in the non-salicide region. In order to form the metal-silicide layer on the contact portion of the source / drain region, when the silicide barrier layer in the salicide region is removed by the photolithography process and the etching process, the silicide barrier layer in the contact portion of the non-salicide region is also removed. Thus, contact holes must be formed to expose the source / drain regions of the egg-salicide region. In the state in which the contact hole is formed, the silicide forming metal layer is deposited to proceed with the salicide process. By the salicide process, a metal-silicide layer is formed on the surface of the source / drain region of the salicide region and the surface of the gate electrode, and at the same time, the metal silicide is formed on the surface of the source / drain region that forms the contact hole bottom of the non-salicide region. A layer is formed. Although the thickness of the metal-silicide layer formed in the salicide region was generally uniform, the thickness of the metal-silicide layer formed in the non-salicide region was formed to be thicker than necessary at the edge of the contact hole, causing deterioration of the junction leakage current. Is causing.
따라서, 본 발명은 난-샐리사이드 지역과 샐리사이드 지역이 공존하는 소자에서, 난-샐리사이드 지역의 소오스/드레인 콘택 부분과 같은 특정 부분에 형성되는 금속-실리사이드층의 가장 두꺼운 부분이 샐리사이드 지역에 형성되는 금속-실리사이드층의 두께와 유사하거나 얇게 형성하여 특정 부분에서의 접합부 누설 전류 열화를 방지할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다. Therefore, in the device in which the egg-salicide region and the salicide region coexist, the thickest portion of the metal-silicide layer formed in a specific portion such as the source / drain contact portion of the egg-salicide region is the salicide region. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of forming a thickness similar to or thinner than that of a metal-silicide layer formed in the semiconductor layer to prevent degradation of a junction leakage current at a specific portion.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 난-샐리사이드 지역 및 샐리사이드 지역 각각에 트랜지스터가 형성된 반도체 기판 상에 실리사이드 방지막을 형성하는 단계; 실리사이드 방지막의 일부분을 제거하고, 이로 인하여 샐리사이드 지역은 모두 노출되며, 난-샐리사이드 지역에는 특정 부분이 노출되는 적어도 2.0의 애스팩트 비를 갖는 콘택홀이 형성되는 단계; 콘택홀이 형성된 실리사이드 방지막을 포함한 전체 구조 상부 표면을 따라 실리사이드 형성용 금속층을 형성하는 단계; 및 제 1 열처리 공정을 실시하고, 제 1 열처리 공정 동안 미반응된 실리사이드 형성용 금속층을 제거하고, 제 2 열처리 공정을 실시하여 금속-실리사이드층을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming a silicide prevention layer on a semiconductor substrate having transistors formed in each of an egg salicide region and a salicide region; Removing a portion of the silicide barrier, thereby forming a contact hole having an aspect ratio of at least 2.0 in which the salicide region is exposed and the particular portion is exposed; Forming a silicide forming metal layer along an upper surface of the entire structure including the silicide prevention layer having contact holes formed thereon; And performing a first heat treatment process, removing an unreacted silicide forming metal layer during the first heat treatment process, and performing a second heat treatment process to form a metal-silicide layer.
상기에서, 콘택홀의 애스팩트 비는 상기 실리사이드 방지막의 높이나 콘택홀의 폭으로 조절한다. 콘택홀은 2.0 내지 5.0의 애스팩트 비가 되도록 형성한다. 실리사이드 형성용 금속층은 코발트(Co)나 티타늄(Ti)을 스퍼터링 방식으로 50 내지 300 Å의 두께로 형성한다. 콘택홀 저면에 증착되는 실리사이드 형성용 금속층의 두께는 샐리사이드 지역에 증착되는 실리사이드 형성용 금속층의 두께에 대해 30 내지 70 %이다. 실리사이드 형성용 금속층 상에 티타늄나이트라이드(TiN)이나 티타늄(Ti)을 사용하여 100 내지 500 Å의 두께로 캡핑층을 형성하는 것을 포함한다. 금속-실리사이드층은 난-샐리사이드 지역의 상기 콘택홀 저면, 샐리사이드 지역의 소오스/드레인 영역 및 샐리사이드 지역의 게이트 전극 각각의 표면에 형성한다. 콘택홀이 형성되는 특정 부분은 난-샐리사이드 지역의 소오스/드레인 영역이다. 실리사이드 형성용 금속층이 코발트일 경우, 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 400 내지 600 ℃의 온도로 10 내지 60초간 실시하고, 제 2 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 10 내지 60초간 실시한다. 실리사이드 형성용 금속층이 티타늄일 경우, 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 500 내지 800 ℃의 온도로 10 내지 60초간 실시하고, 제 2 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 10 내지 60초간 실시한다.In the above, the aspect ratio of the contact hole is adjusted by the height of the silicide prevention layer or the width of the contact hole. The contact holes are formed to have an aspect ratio of 2.0 to 5.0. The silicide forming metal layer is formed of cobalt (Co) or titanium (Ti) in a thickness of 50 to 300 kPa by the sputtering method. The thickness of the silicide forming metal layer deposited on the bottom of the contact hole is 30 to 70% of the thickness of the silicide forming metal layer deposited on the salicide region. It includes forming a capping layer with a thickness of 100 to 500 kW using titanium nitride (TiN) or titanium (Ti) on the silicide-forming metal layer. A metal-silicide layer is formed on the bottom of the contact hole in the non-salicide region, on the surface of each of the source / drain regions of the salicide region and the gate electrode of the salicide region. The specific part where the contact hole is formed is the source / drain region of the non-salicide region. When the silicide-forming metal layer is cobalt, the first rapid heat treatment is performed for 10 to 60 seconds at a temperature of 400 to 600 ° C. in an inert gas atmosphere such as N 2 or Ar, and the second rapid heat treatment is inert such as N 2 or Ar. It is performed for 10 to 60 seconds at the temperature of 600-1000 degreeC in a gas atmosphere. When the silicide forming metal layer is titanium, the first rapid heat treatment is performed for 10 to 60 seconds at a temperature of 500 to 800 ° C. in an inert gas atmosphere such as N 2 or Ar, and the second rapid heat treatment is inert such as N 2 or Ar. It is performed for 10 to 60 seconds at the temperature of 600-1000 degreeC in a gas atmosphere.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. Like numbers refer to like elements on the drawings.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1E are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(10)에 소자 분리막(11)을 형성하여 난-샐리사이드 지역 및 샐리사이드 지역을 정의(define)한다. 난-샐리사이드 지역 및 샐리사이드 지역 각각의 반도체 기판(10) 상에 트랜지스터들을 형성한다. 샐리사이드 지역의 트랜지스터는 반도체 기판(10)의 일부분 상에 형성된 제 1 게이트 산화막(12S), 제 1 게이트 산화막(12S) 상에 형성된 제 1 게이트 전극(13S) 및 제 1 게이트 전극(13S) 양측 반도체 기판(10)에 형성된 제 1 소오스/드레인 영역(14S)으로 구성되며, 난-샐리사이드 지역의 트랜지스터는 반도체 기판(10)의 일부분 상에 형성된 제 2 게이트 산화막(12N), 제 2 게이트 산화막(12N) 상에 형성된 제 2 게이트 전극(13N) 및 제 2 게이트 전극(13N) 양측 반도체 기판(10)에 형성된 제 2 소오스/드레인 영역(14N)으로 구성된다. 게이트 전극들(13S 및 13N)은 도핑된 폴리실리콘으로 형성하며, 소오스/드레인 영역들(14S 및 14N)은 N-타입 또는 P-타입 불순물 이온을 주입하여 형성한다. 게이트 전극들(13S 및 13N)의 측벽에는 절연막 스페이서(15)를 형성한다. 트랜지스터들이 형성된 전체 구조상에 실리사이드 방지막(16N)을 형성하고, 포토리소그라피 공정 및 식각 공정으로 샐리사이드 지역에 존재하는 실리사이드 방지막(16N)을 모두 제거하여 샐리사이드 지역의 제 1 게이트 전극(13S) 및 제 1 소오스/드레인 영역(14S)을 노출시킨다. 그런데, 난-샐리사이드 지역에 형성된 트랜지스터의 성능 향상을 위해 특정 부분들 예를 들어, 난-샐리사이드 지역의 제 2 소오스/드레인 영역(14N)에 금속-실리사이드층을 형성할 필요가 있으며, 이를 위해 상기한 포토리소그라피 공정 및 식각 공정 시에 난-샐리사이드 지역의 실리사이드 방지막(16N)도 일부분 제거하여 난-샐리사이드 지역의 제 2 소오스/드레인 영역(14N)이 노출되는 콘택홀(17N)을 형성한다. 실리사이드 방지막(16N)은 후에 층간 절연막의 일부분을 이루기 때문에 산화물 계통으로 형성하는 것이 바람직하다.Referring to FIG. 1A, an isolation layer 11 is formed on a semiconductor substrate 10 to define an egg salicide region and a salicide region. Transistors are formed on the semiconductor substrate 10 in each of the non-salicide region and the salicide region. Transistors in the salicide region are formed on both sides of the first gate oxide film 12S formed on a portion of the semiconductor substrate 10, the first gate electrode 13S and the first gate electrode 13S formed on the first gate oxide film 12S. A first source / drain region 14S formed in the semiconductor substrate 10, wherein the transistors in the non-salicide region are formed of the second gate oxide film 12N and the second gate oxide film formed on a portion of the semiconductor substrate 10. A second gate electrode 13N formed on 12N and a second source / drain region 14N formed on both semiconductor substrates 10 on both sides of the second gate electrode 13N. The gate electrodes 13S and 13N are formed of doped polysilicon, and the source / drain regions 14S and 14N are formed by implanting N-type or P-type impurity ions. An insulating film spacer 15 is formed on sidewalls of the gate electrodes 13S and 13N. The silicide prevention layer 16N is formed on the entire structure where the transistors are formed, and the first gate electrode 13S and the first gate electrode of the salicide region are removed by removing all of the silicide prevention layer 16N present in the salicide region by a photolithography process and an etching process. One source / drain region 14S is exposed. However, in order to improve the performance of the transistor formed in the non-salicide region, it is necessary to form a metal-silicide layer in certain portions, for example, the second source / drain region 14N of the non-salicide region. For the photolithography process and the etching process, a portion of the silicide barrier layer 16N of the non-salicide region is also partially removed to expose the contact hole 17N exposing the second source / drain region 14N of the non-salicide region. Form. Since the silicide prevention film 16N forms part of the interlayer insulating film later, it is preferable to form the oxide system.
상기에서, 콘택홀(17N)의 애스팩트 비(aspect ratio)를 조절하는 것이 종래의 문제점을 해결하기 위한 중요한 요소이다. 통상적으로 콘택홀(17N)의 폭(W)은 디자인 룰에 따라 정해지기 때문에 실리사이드 방지막(16N)의 높이(H)를 조절하여 애스팩트 비를 조절하는 것이 바람직하지만 콘택홀(17N)의 폭(W)을 조절하여 애스팩트 비를 조절하여도 된다. 애스팩트 비는 후에 증착될 실리사이드 형성용 금속층의 최종 두께에 대해 콘택홀(17N) 저면에 증착되는 두께가 70 % 이하, 바람직하게는 30 내지 70 %가 되도록 조절해야 하며, 이에 따라 적어도 2.0 이상, 바람직하게는 2.0 내지 5.0의 애스팩트 비가 되도록 해야 한다. 예를 들어, 0.13 ㎛ 로직 소자의 경우 탑 콘택홀 사이즈가 0.16 ㎛정도이고, 콘택 식각후 버텀 콘택홀 사이즈가 0.12 ㎛이고, 이 크기에 0.02 ㎛를 더 넓게 하면 총 0.2 ㎛의 영역에 실리사이드 형성용 금속층이 증착되며, 이에 따라 실리사이드 형성용 금속층이 콘택홀(17N) 부분에서 약 70 %의 두께로 증착되기 위해 애스팩트 비가 약 2.0 정도 되어야 하기 때문에 실리사이드 방지막(16N)은 약 0.4 ㎛의 높이로 형성해야 한다.In the above, adjusting the aspect ratio of the contact hole 17N is an important factor for solving the conventional problem. In general, since the width W of the contact hole 17N is determined according to a design rule, it is preferable to adjust the aspect ratio by adjusting the height H of the silicide prevention layer 16N, but the width of the contact hole 17N ( The aspect ratio may be adjusted by adjusting W). The aspect ratio should be adjusted so that the thickness deposited on the bottom of the contact hole 17N is 70% or less, preferably 30 to 70%, relative to the final thickness of the silicide forming metal layer to be deposited later, so that at least 2.0, Preferably it should be an aspect ratio of 2.0 to 5.0. For example, a 0.13 μm logic element has a top contact hole size of about 0.16 μm, a bottom contact hole size of 0.12 μm after contact etching, and a larger 0.02 μm in this size for silicide formation in a total area of 0.2 μm. The metal layer is deposited, and thus, the silicide prevention layer 16N is formed to a height of about 0.4 μm because the aspect ratio of the silicide forming metal layer must be about 2.0% in order to deposit about 70% of the thickness in the contact hole 17N. Should be.
도 1b를 참조하면, 콘택홀(17N)이 형성된 실리사이드 방지막(16N)을 포함한 전체 구조 상부 표면을 따라 실리사이드 형성용 금속층(18)을 형성한다. 실리사이드 형성용 금속층(18)은 코발트(Co)나 티타늄(Ti)이 널리 사용되며, 스퍼터링 방식으로 50 내지 300 Å의 두께로 형성한다. 이전 공정에서 콘택홀(17N)을 2.0 이상의 애스팩트 비로 형성했기 때문에 콘택홀(17N) 저면에 증착되는 두께(T1)는 샐리사이드 지역 전체면에 증착되는 두께(T2)에 대해 70 % 이하로 얇다. 이에 따라 비록 콘택홀(17N) 가장자리 부분이 중앙부분보다 두껍게 형성되겠지만 샐리사이드 지역에 증착되는 두께(T2)보다 더 두껍게 증착되지 않는다.Referring to FIG. 1B, the silicide forming metal layer 18 is formed along the upper surface of the entire structure including the silicide prevention layer 16N having the contact hole 17N formed thereon. Cobalt (Co) or titanium (Ti) is widely used as the silicide forming metal layer 18, and is formed to have a thickness of 50 to 300 kPa by a sputtering method. Since the contact hole 17N was formed with an aspect ratio of 2.0 or more in the previous process, the thickness T1 deposited on the bottom surface of the contact hole 17N is less than 70% of the thickness T2 deposited on the entire surface of the salicide region. . Accordingly, although the edge portion of the contact hole 17N is formed thicker than the center portion, it is not deposited thicker than the thickness T2 deposited in the salicide region.
도 1c를 참조하면, 실리사이드 형성용 금속층(18)의 표면을 따라 캡핑층(19)을 형성하고, 제 1 급속 열처리를 실시하여 난-샐리사이드 지역의 콘택홀(17N) 저면, 샐리사이드 지역의 소오스/드레인 영역(14S) 및 샐리사이드 지역의 게이트 전극(13S) 각각의 표면에 금속-실리사이드층(180)을 형성한다.Referring to FIG. 1C, the capping layer 19 is formed along the surface of the silicide forming metal layer 18, and the first rapid heat treatment is performed to contact the bottom of the contact hole 17N in the non-salicide region and the salicide region. A metal-silicide layer 180 is formed on the surface of each of the source / drain region 14S and the gate electrode 13S of the salicide region.
상기에서, 캡핑층(19)은 티타늄나이트라이드(TiN)이나 티타늄(Ti)을 사용하여 100 내지 500 Å의 두께로 형성하며, 실리사이드 형성용 금속층(18)이 코발트일 경우 공기중의 산소와의 반응에 코발트 이온이 참여하지 못하게 하는 역할을 한다. 실리사이드 형성용 금속층(18)이 티타늄일 경우 캡핑층(19)은 형성하지 않아도 된다.In the above, the capping layer 19 is formed using a titanium nitride (TiN) or titanium (Ti) to a thickness of 100 to 500 kPa, and when the silicide-forming metal layer 18 is cobalt with oxygen in the air It prevents cobalt ions from participating in the reaction. If the silicide forming metal layer 18 is titanium, the capping layer 19 may not be formed.
제 1 급속 열처리는 실리사이드 형성용 금속층(18)의 종류에 따라 약간의 차이가 있다.The first rapid heat treatment is slightly different depending on the type of the silicide-forming metal layer 18.
실리사이드 형성용 금속층(18)이 코발트일 경우, 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 400 내지 600 ℃의 온도로 10 내지 60초간 실시하며, 열처리 과정에서 초기에는 코발트 이온 주 이동자가 되어 Co2Si상이 형성되고, Co2Si상이 형성된 후 실리콘(Si) 이온 주 이동자가 되어 상전이를 하게되어 CoSi상을 갖는 코발트 실리사이드층(180)이 형성된다.When the silicide-forming metal layer 18 is cobalt, the first rapid heat treatment is performed for 10 to 60 seconds at a temperature of 400 to 600 ° C. in an inert gas atmosphere such as N 2 or Ar, and initially moves cobalt ions in the heat treatment process. The Co 2 Si phase is self-formed, and after the Co 2 Si phase is formed, it becomes a silicon (Si) ion main mover and undergoes a phase transition to form a cobalt silicide layer 180 having a CoSi phase.
실리사이드 형성용 금속층(18)이 티타늄일 경우, 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 500 내지 800 ℃의 온도로 10 내지 60초간 실시하며, 열처리 과정에서 실리콘 이온이 주 이동자가 되어 티타늄 이온 반응하게되어 C49-TiSi2상을 갖는 티타늄 실리사이드층(180)이 형성된다.In the case where the silicide forming metal layer 18 is titanium, the first rapid heat treatment is performed for 10 to 60 seconds at a temperature of 500 to 800 ° C. in an inert gas atmosphere such as N 2 or Ar. Then, titanium ions react to form a titanium silicide layer 180 having a C49-TiSi 2 phase.
도 1d를 참조하면, 캡핑층(19)과 제 1 급속 열처리 공정 동안 미반응된 실리사이드 형성용 금속층(18)을 제거하고, 제 2 급속 열처리를 실시하여 제 1 급속 열처리에 의해 형성된 금속-실리사이드층(180)의 막질을 안정화시킨다.Referring to FIG. 1D, the metal-silicide layer formed by the first rapid heat treatment by removing the capping layer 19 and the unreacted silicide forming metal layer 18 during the first rapid heat treatment process and performing a second rapid heat treatment Stabilize the film quality of 180.
상기에서, 제 2 급속 열처리는 실리사이드 형성용 금속층(18)이 코발트 혹은 티타늄에 관계없이 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 10 내지 60초간 실시한다. 제 1 급속 열처리로 형성된 것이 코발트 실리사이드층(180)일 경우, 제 2 급속 열처리 과정에서 CoSi상의 코발트 실리사이드층(180)의 코발트 이온이 주 이동자가 되어 CoSi상이 상전이 되어 CoSi2상을 갖는 안정된 코발트 실리사이드층(180)으로 된다. 제 1 급속 열처리로 형성된 것이 티타늄 실리사이드층(180)일 경우, C49-TiSi2상을 갖는 티타늄 실리사이드층(180)은 그레인 사이즈(grain size)가 증가된 C54-TiSi2상으로 상전이 되어 안정된 티타늄 실리사이드층(180)으로 된다.In the above, the second rapid heat treatment is performed for 10 to 60 seconds in the silicide-forming metal layer 18 at a temperature of 600 to 1000 ° C. in an inert gas atmosphere such as N 2 or Ar regardless of cobalt or titanium. In the case where the cobalt silicide layer 180 is formed by the first rapid heat treatment, the cobalt ions of the cobalt silicide layer 180 of the CoSi phase become the main transporter during the second rapid heat treatment, and the CoSi phase becomes a phase shift so that the stable cobalt silicide having the CoSi 2 phase Layer 180. In the case where the titanium silicide layer 180 is formed by the first rapid heat treatment, the titanium silicide layer 180 having the C49-TiSi 2 phase is phase-changed to the C54-TiSi 2 phase having an increased grain size and thus stabilized titanium silicide. Layer 180.
도 1e를 참조하면, 금속-실리사이드층(180)을 포함한 전체 구조 상부의 표면을 따라 BLC(Border Less Contact) 절연막(20)을 형성한다. BLC 절연막(20) 상에 BPSG 등을 증착하고 평탄화하여 층간 절연막(21)을 형성한다. 이후, 통상의 공정을 실시하여 난-샐리사이드 지역 및 샐리사이드 지역 각각에 소자를 완성시킨다.Referring to FIG. 1E, a Border Less Contact (BLC) insulating film 20 is formed along the surface of the entire structure including the metal silicide layer 180. BPSG and the like are deposited and planarized on the BLC insulating film 20 to form the interlayer insulating film 21. Thereafter, a conventional process is performed to complete the device in each of the egg-salicide region and the salicide region.
상기에서, BLC 절연막(20)은 회로 선폭이 0.18㎛이하의 로직 공정에서 기본적으로 채택하고 있는 BLC 공정을 위해 질화막을 화학기상증착법으로 300 내지 500Å의 두께로 증착하여 적용하고 있다.In the above, the BLC insulating film 20 is applied by depositing a nitride film with a thickness of 300 to 500 kW by chemical vapor deposition for the BLC process, which is basically adopted in a logic process having a circuit line width of 0.18 µm or less.
상기한 본 발명의 실시예에 따르면, 난-샐리사이드 지역의 소오스/드레인 영역(14N)과 같은 특정 부분에 금속-실리사이드층(180)을 형성할 때 실리사이드 방지막(16N)의 두께를 조절하여 콘택홀(17N)의 애스팩트 비가 2.0 이상이 되도록하여 이 콘택홀(17N) 부분에 증착되는 실리사이드 형성용 금속층(18)이 샐리사이드 지역에 증착되는 두께의 70 % 이하로 증착되도록 하고, 제 1 및 제 2 급속 열처리에 의해 콘택홀(17N) 저면에 형성되는 금속-실리사이드층(180)의 가장 두꺼운 부분(콘택홀의 가장자리 부분)이 샐리사이드 지역에 형성되는 금속-실리사이드층(180)의 두께와 유사하거나 얇게된다.According to the above-described embodiment of the present invention, when the metal-silicide layer 180 is formed in a specific portion such as the source / drain region 14N of the non-salicide region, the thickness of the silicide prevention layer 16N is adjusted. The aspect ratio of the hole 17N is 2.0 or more so that the silicide forming metal layer 18 deposited in the contact hole 17N portion is deposited to 70% or less of the thickness deposited in the salicide region. The thickest portion (edge portion of the contact hole) of the metal-silicide layer 180 formed on the bottom surface of the contact hole 17N by the second rapid heat treatment is similar to the thickness of the metal-silicide layer 180 formed in the salicide region. Or thinner.
상술한 바와 같이, 본 발명은 난-샐리사이드 지역과 샐리사이드 지역이 공존하는 소자에서, 난-샐리사이드 지역의 소오스/드레인 콘택 부분과 같은 특정 부분에 형성되는 금속-실리사이드층의 가장 두꺼운 부분이 샐리사이드 지역에 형성되는 금속-실리사이드층의 두께와 유사하거나 얇게 형성하여 특정 부분에서의 접합부 누설 전류 열화를 방지할 수 있다.As described above, in the device in which the egg-salicide region and the salicide region coexist, the thickest portion of the metal-silicide layer formed in a specific portion, such as the source / drain contact portion of the egg-salicide region, The thickness of the metal-silicide layer formed in the salicide region may be similar to or thinner to prevent degradation of the junction leakage current at a specific portion.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1E are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 반도체 기판 11: 소자 분리막10: semiconductor substrate 11: device isolation film
12S: 제 1 게이트 산화막 12N: 제 2 게이트 산화막12S: first gate oxide film 12N: second gate oxide film
13S: 제 1 게이트 전극 13N: 제 2 게이트 전극13S: first gate electrode 13N: second gate electrode
14S: 제 1 소오스/드레인 영역 14N: 제 2 소오스/드레인 영역14S: first source / drain region 14N: second source / drain region
15: 절연막 스페이서 16N: 실리사이드 방지막15: insulating film spacer 16N: silicide prevention film
17N: 콘택홀 18: 실리사이드 형성용 금속층17N: contact hole 18: metal layer for silicide formation
19: 캡핑층 20: BLC 절연막19: capping layer 20: BLC insulating film
21: 층간 절연막 180: 금속-실리사이드층 21: interlayer insulating film 180: metal-silicide layer
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| Application Number | Priority Date | Filing Date | Title |
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| KR10-2003-0088280A KR100512059B1 (en) | 2003-12-05 | 2003-12-05 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR10-2003-0088280A KR100512059B1 (en) | 2003-12-05 | 2003-12-05 | Method of manufacturing a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050055225A KR20050055225A (en) | 2005-06-13 |
| KR100512059B1 true KR100512059B1 (en) | 2005-09-05 |
Family
ID=37250228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0088280A KR100512059B1 (en) | 2003-12-05 | 2003-12-05 | Method of manufacturing a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100512059B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642648B1 (en) | 2005-09-13 | 2006-11-10 | 삼성전자주식회사 | Contact structure having silicide layers, semiconductor device employing the same, and methods of fabricating the same |
-
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- 2003-12-05 KR KR10-2003-0088280A patent/KR100512059B1/en active IP Right Grant
Also Published As
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|---|---|
| KR20050055225A (en) | 2005-06-13 |
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