KR100507791B1 - Electric component embedded module and method of manufacturing the same - Google Patents
Electric component embedded module and method of manufacturing the same Download PDFInfo
- Publication number
- KR100507791B1 KR100507791B1 KR10-2002-0003163A KR20020003163A KR100507791B1 KR 100507791 B1 KR100507791 B1 KR 100507791B1 KR 20020003163 A KR20020003163 A KR 20020003163A KR 100507791 B1 KR100507791 B1 KR 100507791B1
- Authority
- KR
- South Korea
- Prior art keywords
- wiring pattern
- insulation layer
- electrical insulation
- component
- wiring
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 52
- 238000010292 electrical insulation Methods 0.000 claims abstract description 164
- 239000004065 semiconductor Substances 0.000 claims description 125
- 239000011347 resin Substances 0.000 claims description 87
- 229920005989 resin Polymers 0.000 claims description 87
- 238000000034 method Methods 0.000 claims description 48
- 239000000945 filler Substances 0.000 claims description 21
- 238000003475 lamination Methods 0.000 claims description 21
- 239000000203 mixture Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 18
- 229920001187 thermosetting polymer Polymers 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 11
- CPLXHLVBOLITMK-UHFFFAOYSA-N Magnesium oxide Chemical compound [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 claims description 10
- 239000000843 powder Substances 0.000 claims description 9
- 239000003822 epoxy resin Substances 0.000 claims description 7
- 239000011888 foil Substances 0.000 claims description 7
- 229920000647 polyepoxide Polymers 0.000 claims description 7
- 229910052582 BN Inorganic materials 0.000 claims description 6
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 6
- 239000005011 phenolic resin Substances 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 239000004593 Epoxy Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 239000000919 ceramic Substances 0.000 claims description 5
- XLJMAIOERFSOGZ-UHFFFAOYSA-M cyanate Chemical compound [O-]C#N XLJMAIOERFSOGZ-UHFFFAOYSA-M 0.000 claims description 5
- 239000000395 magnesium oxide Substances 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 239000011342 resin composition Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- BFKJFAAPBSQJPD-UHFFFAOYSA-N tetrafluoroethene Chemical group FC(F)=C(F)F BFKJFAAPBSQJPD-UHFFFAOYSA-N 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 4
- 229920001343 polytetrafluoroethylene Polymers 0.000 claims description 3
- 239000004810 polytetrafluoroethylene Substances 0.000 claims description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 202
- 230000008569 process Effects 0.000 description 23
- 229910000679 solder Inorganic materials 0.000 description 21
- 238000010438 heat treatment Methods 0.000 description 18
- 239000000853 adhesive Substances 0.000 description 12
- 230000001070 adhesive effect Effects 0.000 description 12
- 238000012545 processing Methods 0.000 description 10
- 238000007789 sealing Methods 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910052709 silver Inorganic materials 0.000 description 7
- 239000004332 silver Substances 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 239000006071 cream Substances 0.000 description 4
- 238000003825 pressing Methods 0.000 description 4
- 238000007639 printing Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 239000004721 Polyphenylene oxide Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 229920013636 polyphenyl ether polymer Polymers 0.000 description 3
- 229920006380 polyphenylene oxide Polymers 0.000 description 3
- -1 polytetrafluoroethylene Polymers 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 239000007822 coupling agent Substances 0.000 description 2
- 239000002270 dispersing agent Substances 0.000 description 2
- 239000012772 electrical insulation material Substances 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 239000006082 mold release agent Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000013522 chelant Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- QUCZBHXJAUTYHE-UHFFFAOYSA-N gold Chemical compound [Au].[Au] QUCZBHXJAUTYHE-UHFFFAOYSA-N 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000004745 nonwoven fabric Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910000498 pewter Inorganic materials 0.000 description 1
- 239000010957 pewter Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000003756 stirring Methods 0.000 description 1
- 238000010897 surface acoustic wave method Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
- H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
- H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01025—Manganese [Mn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
전기 절연층(101)과, 전기 절연층(101)을 통해 적층된 복수 층의 제1 배선 패턴(102a, 102b)과, 다른 층에 있는 제1 배선 패턴 사이를 전기 접속하는 적어도 하나의 제1 내부 비아(104)와, 전기 절연층(101)의 내부에 매설되고, 복수 층의 제1 배선 패턴 중 어느 하나에 실장된 적어도 하나의 전자 부품(103)을 갖고, 제1 내부 비아(104)의 적어도 하나는, 제1 배선 패턴(102a, 102b)의 적층 방향에 있어서 전자 부품(103)이 차지하는 범위와 중복되는 범위를 차지하고, 또한 상기 방향에서의 그 높이는 전자 부품(103)의 높이보다 낮다. 제1 내부 비아(104)의 높이가 낮으므로, 비아 직경을 작게 할 수 있다. 따라서, 고신뢰성으로 고밀도 실장 가능한 부품 내장 모듈을 제공할 수 있다.At least one first electrical connection between the electrical insulation layer 101, the plurality of first wiring patterns 102a and 102b laminated through the electrical insulation layer 101, and the first wiring pattern on the other layer. First internal via 104 having an internal via 104 and at least one electronic component 103 embedded in an electrical insulation layer 101 and mounted on any one of a plurality of first wiring patterns. At least one occupies a range overlapping with the range occupied by the electronic component 103 in the stacking direction of the first wiring patterns 102a and 102b, and its height in the direction is lower than the height of the electronic component 103. . Since the height of the first inner via 104 is low, the via diameter can be made small. Therefore, it is possible to provide a component built-in module which can be mounted at high reliability with high reliability.
Description
본 발명은 반도체 및/또는 회로 부품 등의 전자 부품이 전기 절연층의 내부에 배치된 부품 내장 모듈 및 그 제조 방법에 관한 것이다.The present invention relates to a component built-in module in which electronic components such as semiconductors and / or circuit components are disposed inside the electrical insulation layer, and a method of manufacturing the same.
최근의 전자 기기의 고성능화·소형화의 흐름 속에, 회로 부품의 고밀도, 고기능화가 한층 요구되고 있다. 회로 부품을 탑재한 모듈에 있어서도, 고밀도, 고기능화에 대한 대응이 요구되고 있다. 회로 부품을 고밀도로 실장하기 위해, 배선 패턴도 복잡해지고, 현재 배선판이 다층화하는 경향이 있다.In recent years, in the trend of high performance and miniaturization of electronic devices, high density and high functionality of circuit components are required. Also in modules equipped with circuit components, a response to high density and high functionality is required. In order to mount circuit components at a high density, wiring patterns are also complicated, and current wiring boards tend to be multilayered.
종래의 유리-에폭시 기판에서는 드릴에 의한 관통구멍 구조를 사용하여 다층화하고 있다. 이 구조는 신뢰성은 높으나, 관통구멍으로 다른 층에 있는 배선 패턴 사이를 접속하므로, 배선 패턴이 제한되어 버린다. 또, 배선판 표면의 관통구멍이 있는 부분에는 반도체 또는 회로 부품을 실장할 수 없어, 고밀도 실장에는 적합하지 않다.In conventional glass-epoxy substrates, the multilayer structure is formed by using a drilled through-hole structure. Although this structure has high reliability, the wiring pattern is limited because the wiring hole connects wiring patterns in different layers. In addition, a semiconductor or a circuit component cannot be mounted in the part with a through hole on the wiring board surface, and is not suitable for high density mounting.
그 때문에, 회로의 고밀도화를 가장 도모할 수 있는 방법으로서, 내부 비아에 의한 전기 접속을 사용한 다층 배선판도 사용되고 있다. 내부 비아 접속에 의해, LSI(large scale integrated circuit) 사이나 부품간의 배선 패턴을 최단거리로 접속할 수 있어 필요한 배선 패턴층 사이만의 접속이 가능해져, 회로 부품의 실장성도 향상된다. 또, 회로 부품을 배선판에 내장함으로써, 부품의 실장 효율을 한층 높일 수 잇다.Therefore, the multilayer wiring board using the electrical connection by internal via is also used as a method which can achieve the highest density of a circuit. By internal via connection, the wiring patterns between the LSI (large scale integrated circuit) and the components can be connected in the shortest distance, and only the necessary wiring pattern layers can be connected, and the mountability of the circuit components is also improved. In addition, by incorporating the circuit components into the wiring board, the mounting efficiency of the components can be further increased.
그러나, 회로 부품을 내장하고, 또한 내부 비아로 접속하기 위해서는 신뢰성면에서 문제가 있었다. 내부 비아 접속의 신뢰성에는 내부 비아의 직경에 대한 높이의 비(어스펙트비 = 높이/직경)가 크게 영향을 준다. 회로 부품을 배선판에 내장하면 회로 부품의 높이 이상의 전기 절연층이 필요해져, 필연적으로 내부 비아도 높아진다. 따라서, 접속 신뢰성을 향상시키기 위해서는, 내부 비아의 직경을 크게 할 필요가 있었다. 그런데, 직경을 크게 하면 실장 밀도가 저하한다. However, there is a problem in terms of reliability in order to embed circuit components and to connect to internal vias. The ratio of the height to the diameter of the inner via (aspect ratio = height / diameter) greatly influences the reliability of the inner via connection. Embedding a circuit component in a wiring board requires an electrical insulation layer that is greater than or equal to the height of the circuit component, which inevitably increases internal vias. Therefore, in order to improve connection reliability, it is necessary to increase the diameter of the internal via. However, when the diameter is increased, the mounting density decreases.
본 발명은 신뢰성이 높고 고밀도 실장 가능한 부품 내장 모듈과 그 제조 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a component built-in module capable of high reliability and high density mounting and a method of manufacturing the same.
본 발명은 상기 목적을 달성하기 위해 이하와 같이 구성된다.The present invention is configured as follows to achieve the above object.
본 발명의 제1 부품 내장 모듈은, 전기 절연층과, 상기 전기 절연층을 통해 적층된 복수 층의 제1 배선 패턴과, 다른 층에 있는 상기 제1 배선 패턴 사이를 전기 접속하는 적어도 하나의 제1 내부 비아와, 상기 전기 절연층의 내부에 매설되고, 상기 복수 층의 제1 배선 패턴 중 어느 하나에 실장된 적어도 하나의 전자 부품을 갖고, 상기 제1 내부 비아의 적어도 하나는, 상기 제1 배선 패턴의 적층 방향에 있어서 상기 전자 부품이 차지하는 범위와 중복되는 범위를 차지하고, 또한 상기 방향에서의 그 높이는 상기 전자 부품의 높이보다 낮은 것을 특징으로 한다.The first component-embedded module of the present invention includes at least one agent for electrically connecting an electrical insulation layer, a plurality of first wiring patterns stacked through the electrical insulation layer, and the first wiring pattern in another layer. A first internal via and at least one electronic component embedded in the electrical insulation layer and mounted on any one of the plurality of first wiring patterns, wherein at least one of the first internal vias is provided in the first It occupies a range overlapping with the range occupied by the electronic component in the lamination direction of the wiring pattern, and its height in the direction is lower than the height of the electronic component.
여기서, 본 발명에서 「전자 부품의 높이」란, 전자 부품이 실장된 배선 패턴의 상면부터 상기 전자 부품의 상면까지의 거리를 말한다. 보다 바람직하게는, 상기 전자 부품의 두께를 말한다. 또, 「중복된다」란, 대상으로 하는 2개의 범위가 적어도 일부에서 상호 겹쳐져 있는 것을 의미하며, 양 범위가 완전히 일치할 필요는 없다.Here, in this invention, "the height of an electronic component" means the distance from the upper surface of the wiring pattern in which the electronic component was mounted, to the upper surface of the said electronic component. More preferably, it refers to the thickness of the said electronic component. In addition, "duplicate" means that two target ranges overlap each other at least one part, and both ranges do not need to correspond completely.
이에 의해, 전자 부품을 내장함에도 불구하고, 제1 배선 패턴의 적층 방향과 직교하는 방향으로 전자 부품과 대략 대향하는 제1 내부 비아의 높이를 저감할 수 있다. 그 결과, 비아직경을 작게 해도 어스펙트비가 증가함에 따른 신뢰성의 저하를 방지할 수 있다. 따라서, 고신뢰성으로 고밀도 실장 가능한 부품 내장 모듈을 제공할 수 있다.This makes it possible to reduce the height of the first internal via that substantially opposes the electronic component in the direction orthogonal to the stacking direction of the first wiring pattern even though the electronic component is embedded. As a result, even if the via diameter is made small, it is possible to prevent a decrease in reliability due to an increase in the aspect ratio. Therefore, it is possible to provide a component built-in module which can be mounted at high reliability with high reliability.
상기 제1 부품 내장 모듈에 있어서, 적어도 2층의 제2 배선 패턴과, 다른 층에 있는 상기 제2 배선 패턴 사이를 전기 접속하는 관통구멍 및/또는 제2 내부 비아를 구비하는 배선판을 또한 갖고, 상기 배선판은 상기 전기 절연층의 내부에 매설되어 있으며, 상기 복수 층의 제1 배선 패턴 중 어느 하나와, 상기 제2 배선 패턴이 내부 비아로 전기 접속되어 있는 것이 바람직하다.The first component embedded module, further comprising a wiring board having a through hole and / or a second internal via for electrically connecting between the second wiring pattern of at least two layers and the second wiring pattern in another layer, It is preferable that the said wiring board is embedded inside the said electrical insulation layer, and any one of the said 1st wiring pattern of the said several layer, and the said 2nd wiring pattern are electrically connected to the internal via.
이에 의해, 배선판의 고신뢰성을 이용하여, 고밀도 실장 가능한 부품 내장 모듈을 제공할 수 있다. 또, 일반적으로 사용되고 있는 배선판을 사용할 수 있어 저비용화로 이어진다.Thereby, the component built-in module which can mount a high density can be provided using the high reliability of a wiring board. Moreover, the wiring board generally used can be used and it leads to cost reduction.
다음으로, 본 발명의 제2 부품 내장 모듈은, 전기 절연층과, 상기 전기 절연층을 통해 적층된 복수 층의 제1 배선 패턴과, 다른 층에 있는 상기 제1 배선 패턴 사이를 전기 접속하는 적어도 하나의 제1 내부 비아와, 적어도 2층의 제2 배선 패턴과, 다른 층에 있는 상기 제2 배선 패턴 사이를 전기 접속하는 관통구멍 및/또는 제2 내부 비아를 구비하는 배선판과, 상기 전기 절연층의 내부에 매설되고, 상기 제2 배선 패턴 중 어느 하나에 실장된 적어도 하나의 전자 부품을 갖고, 상기 제1 내부 비아의 적어도 하나는, 상기 제1 배선 패턴의 적층 방향에서 상기 전자 부품이 차지하는 범위와 중복되는 범위를 차지하고, 또한 상기 방향에서의 그 높이는 상기 전자 부품의 높이보다 낮은 것을 특징으로 한다.Next, the second component-embedded module of the present invention includes at least electrical connection between an electrical insulation layer, a plurality of first wiring patterns stacked through the electrical insulation layer, and the first wiring pattern in another layer. A wiring board having one first internal via, at least two second wiring patterns, a through hole and / or a second internal via for electrically connecting the second wiring pattern in another layer, and the electrical insulation Embedded in a layer and having at least one electronic component mounted on any one of the second wiring patterns, wherein at least one of the first internal vias is occupied by the electronic component in a stacking direction of the first wiring pattern. It occupies a range overlapping with the range, and its height in the direction is lower than that of the electronic component.
이에 의해, 배선판 상에 전자 부품을 실장한 기존의 실장체를 사용하여, 상기 전자 부품의 실장면 상에 전기 절연층을 적층한 부품 내장 모듈에 있어서, 제1 배선 패턴의 적층 방향과 직교하는 방향으로 전자 부품과 대략 대향하는 제1 내부 비아의 높이를 저감할 수 있다. 그 결과, 비아 직경을 작게 해도, 어스펙트비가 증가함에 따른 신뢰성의 저하를 방지할 수 있다. 따라서, 고신뢰성으로 고밀도 실장 가능한 부품 내장 모듈을 제공할 수 있다.Thereby, in the component built-in module which laminated | stacked the electrical insulation layer on the mounting surface of the said electronic component using the existing mounting body which mounted the electronic component on the wiring board, the direction orthogonal to the lamination direction of a 1st wiring pattern As a result, the height of the first internal via substantially opposed to the electronic component can be reduced. As a result, even if a via diameter is made small, the fall of the reliability by which an aspect ratio increases can be prevented. Therefore, it is possible to provide a component built-in module which can be mounted at high reliability with high reliability.
상기 제1 및 제 2 부품 내장 모듈에 있어서, 상기 복수 층의 제1 배선 패턴 중 어느 하나에 실장되고, 또한 상기 전기 절연층 내에 매설되어 있지 않은 적어도 하나의 전자 부품을 구비하는 것이 바람직하다. 이에 의해, 고신뢰성으로 더욱 고밀도 실장 가능한 부품 내장 모듈을 제공할 수 있다.In the first and second component built-in modules, it is preferable to include at least one electronic component mounted on any one of the plurality of first wiring patterns and not embedded in the electrical insulation layer. Thereby, the component built-in module which can mount more densely with high reliability can be provided.
또, 상기 제1 및 제 2 부품 내장 모듈에 있어서, 상기 전기 절연층이 필러와 절연성 수지를 포함하는 혼합물로 이루어지는 것이 바람직하다. 이에 의해, 필러의 종류를 선택함으로써 전기 절연층의 열전도도, 선팽창계수, 유도율 등의 조정이 가능해진다.Moreover, in the said 1st and 2nd component built-in module, it is preferable that the said electrical insulation layer consists of a mixture containing a filler and insulating resin. Thereby, by selecting the type of filler, adjustment of the thermal conductivity, the linear expansion coefficient, the induction rate, and the like of the electrical insulation layer can be performed.
이 경우에, 상기 필러가 알루미나, 마그네시아, 질화붕소, 질화알루미, 질화규소, 테트라플루오로에틸렌, 및 실리카로부터 선택된 적어도 하나를 함유하는 것이 바람직하다. 이에 의해, 방열성이 뛰어난 전기 절연층이 얻어진다. 또, 필러로서 알루미나를 사용한 경우는, 저비용화를 도모할 수 있다. 필러로서 마그네시아를 사용한 경우는, 전기 절연층의 선팽창계수를 크게 할 수 있다. 또, 필러로서 질화붕소, 질화알루미, 질화규소를 사용한 경우에는 선팽창계수를 낮게 할 수 있다. 또, 필러로서 테트라플루오로에틸렌, 실리카를 사용한 경우는 전기 절연층의 유전율을 작게 할 수 있다.In this case, it is preferable that the filler contains at least one selected from alumina, magnesia, boron nitride, alumina nitride, silicon nitride, tetrafluoroethylene, and silica. Thereby, the electrical insulation layer excellent in heat dissipation is obtained. Moreover, when alumina is used as a filler, cost reduction can be aimed at. When magnesia is used as a filler, the linear expansion coefficient of an electrical insulation layer can be enlarged. Moreover, when boron nitride, alumina nitride, and silicon nitride are used as a filler, a linear expansion coefficient can be made low. Moreover, when tetrafluoroethylene and silica are used as a filler, the dielectric constant of an electrical insulation layer can be made small.
또, 상기 절연성 수지가 에폭시 수지, 페놀 수지, 불소 수지, 시아네이트 수지, PTFE(폴리테트라플루오로에틸렌) 수지, PPO(폴리페닐렌옥사이드) 수지 및, PPE(폴리페닐에테르) 수지로부터 선택된 적어도 하나의 절연성 수지를 함유하는 것이 바람직하다. 이에 의해, 절연성 수지 재료를 선택함으로써, 내열성이나 전기 절연성, 고주파 특성을 향상시킬 수 있다.The insulating resin is at least one selected from an epoxy resin, a phenol resin, a fluorine resin, a cyanate resin, a PTFE (polytetrafluoroethylene) resin, a PPO (polyphenylene oxide) resin, and a PPE (polyphenylether) resin. It is preferable to contain the insulating resin of. Thereby, heat resistance, electrical insulation, and high frequency characteristics can be improved by selecting an insulating resin material.
또, 상기 제1 및 제2 부품 내장 모듈에 있어서, 상기 제1 배선 패턴이 금속박, 리드 프레임, 도전성 수지 조성물 중 적어도 하나로 형성되어 있는 것이 바람직하다. 이에 의해, 낮은 전기 저항으로 미세한 배선 패턴을 형성할 수 있다.Moreover, in the said 1st and 2nd component built-in module, it is preferable that the said 1st wiring pattern is formed with at least one of a metal foil, a lead frame, and a conductive resin composition. Thereby, a fine wiring pattern can be formed with low electric resistance.
또, 상기 제1 및 제2 부품 내장 모듈에 있어서, 상기 전자 부품이 반도체 베어 칩인 것이 바람직하다. 이에 의해, 고밀도로 반도체 소자를 실장할 수 있어, 반도체 두께도 얇아져 전기 절연층의 두께도 얇게 할 수 있다.In the first and second component embedded modules, the electronic component is preferably a semiconductor bare chip. As a result, the semiconductor element can be mounted at a high density, the thickness of the semiconductor can be reduced, and the thickness of the electrical insulation layer can be reduced.
이 경우에 있어서, 상기 반도체 베어 칩이 플립 칩 본딩에 의해 실장되어 있는 것이 바람직하다. 이에 의해, 고밀도로 반도체 소자를 실장할 수 있다.In this case, it is preferable that the semiconductor bare chip is mounted by flip chip bonding. Thereby, the semiconductor element can be mounted at a high density.
또, 상기 제1 및 제2 부품 내장 모듈에 있어서, 상기 제1 내부 비아가 도전성 분말과 열경화성 수지를 함유하는 비아 페이스트로 이루어지는 것이 바람직하다. 이에 의해, 전기 절연층과 제1 내부 비아를 동시에 경화할 수 있어 공정 수를 삭감할 수 있다.Moreover, in the said 1st and 2nd component built-in module, it is preferable that the said 1st internal via consists of the via paste containing electroconductive powder and a thermosetting resin. Thereby, the electrical insulation layer and the first internal via can be cured simultaneously, and the number of steps can be reduced.
또, 상기 배선판이 세라믹 기판, 유리 에폭시 기판, 또는 내부 비아 접속을 갖는 다층 기판으로 형성되어 있는 것이 바람직하다. 이에 의해, 일반적으로 사용되고 있는 배선판을 사용하여 부품 내장 모듈을 작성할 수 있어, 저비용화로 연결된다.Moreover, it is preferable that the said wiring board is formed from the ceramic board | substrate, a glass epoxy board | substrate, or the multilayer board | substrate which has an internal via connection. Thereby, a component built-in module can be created using the wiring board generally used, and it leads to cost reduction.
또, 상기 제1 및 제2 부품 내장 모듈에 있어서, 상기 전자 부품과 접하는 상기 전기 절연층과, 상기 제1 내부 비아와 접하는 상기 전기 절연층이 일체로 형성되어 있는 것이 바람직하다. 여기서, 「일체로 형성되어 있다」란, 상기 2개의 전기 절연층이 공통된 조성을 갖고, 이음새 없이 연속하고 있는 것을 의미한다. 양 전기 절연층 사이에 경계선이 없이 연속하므로, 신뢰성이 향상된다.In the first and second component built-in modules, it is preferable that the electrical insulation layer in contact with the electronic component and the electrical insulation layer in contact with the first internal via are integrally formed. Here, "it is formed integrally" means that the said two electrical insulation layers have a common composition, and are continuous without a seamless. Since there is no boundary between both electrical insulating layers, the reliability is improved.
또, 상기 제1 및 제2 부품 내장 모듈에 있어서, 상기 제1 배선 패턴의 적층 방향에서 복수의 상기 전자 부품이 서로 대향하여 배치되어 있는 것이 바람직하다. 이에 의해, 전자 부품을 고밀도로 실장할 수 있다.In the first and second component built-in modules, it is preferable that a plurality of the electronic components are arranged to face each other in the stacking direction of the first wiring pattern. Thereby, the electronic component can be mounted at a high density.
또, 상기 제1 및 제2의 부품 내장 모듈에 있어서, 상기 제1 배선 패턴은 상기 제1 내부 비아와 전기 접속된 랜드 형상부를 포함하는 것이 바람직하다. 이에 의해, 전자 부품을 내장할 수 있는 영역이 커져, 고밀도로 실장할 수 있다.In the first and second component built-in modules, the first wiring pattern preferably includes a land-shaped portion electrically connected to the first internal via. Thereby, the area | region which can embed an electronic component becomes large and it can mount in high density.
다음으로, 본 발명의 부품 내장 모듈의 제1 제조 방법은, 전기 절연층에 제1 내부 비아를 형성하는 공정과, 제1 배선 패턴 상에 전자 부품을 실장하는 공정과, 상기 제1 배선 패턴의 상기 전자 부품이 실장된 측의 면 상에, 상기 전기 절연층과, 상기 제1 배선 패턴과는 다른 배선 패턴을 이 순서로 적층하고, 상기 전기 절연층을 통해 대향하는 상기 제1 배선 패턴과 상기 다른 배선 패턴을 상기 제1 내부 비아로 전기 접속하는 공정을 포함하고, 상기 적층 방향에서 상기 적층 전의 상기 전기 절연층의 두께는, 상기 전자 부품의 높이보다 작은 것을 특징으로 한다.Next, the first manufacturing method of the component built-in module of the present invention comprises the steps of forming a first internal via in the electrical insulation layer, mounting a electronic component on the first wiring pattern, and the first wiring pattern On the surface of the side on which the electronic component is mounted, the electrical insulation layer and a wiring pattern different from the first wiring pattern are laminated in this order, and the first wiring pattern facing through the electrical insulation layer and the And a step of electrically connecting another wiring pattern to the first internal via, wherein the thickness of the electrical insulation layer before the lamination in the lamination direction is smaller than the height of the electronic component.
이에 의해, 용이하게 본 발명의 상기 제1 부품 내장 모듈을 제조할 수 있다.Thereby, the said 1st component built-in module of this invention can be manufactured easily.
상기 제1 제조 방법에 있어서, 상기 다른 배선 패턴이 상기 전기 절연층과는 다른 전기 절연층의 한쪽 면에 형성되어 있고, 상기 다른 배선 패턴은 상기 다른 전기 절연층에 형성된 내부 비아와 접속되어 있는 것이 바람직하다. 이에 의해, 상기 다른 배선 패턴의 취급이 용이해짐과 동시에, 적은 공정 수로 다층의 배선 패턴을 적층할 수 있다.In the first manufacturing method, the other wiring pattern is formed on one surface of an electrical insulation layer different from the electrical insulation layer, and the other wiring pattern is connected to an internal via formed in the other electrical insulation layer. desirable. As a result, the handling of the other wiring patterns becomes easy, and a multilayer wiring pattern can be laminated with a small number of steps.
또, 상기 제1 제조 방법에 있어서, 상기 다른 배선 패턴이 캐리어에 담지되어 있으며, 상기 적층 후에 상기 캐리어를 박리하는 것이 바람직하다. 이에 의해, 상기 다른 배선 패턴의 취급이 용이해진다.Moreover, in the said 1st manufacturing method, it is preferable that the said other wiring pattern is carried by the carrier, and the said carrier is peeled off after the said lamination | stacking. This facilitates handling of the other wiring pattern.
또, 상기 제1 제조 방법에 있어서, 상기 다른 배선 패턴이 적어도 2층의 제2 배선 패턴과, 다른 층에 있는 상기 제2 배선 패턴 사이를 전기 접속하는 관통구멍 및/또는 제2 내부 비아를 구비하는 배선판의 표면에 노출된 상기 제2 배선판 패턴인 것이 바람직하다. 이에 의해, 전자 부품과 함께 일반적으로 사용되고 있는 고신뢰성을 구비한 배선판을 내장할 수 있다.In the first manufacturing method, the other wiring pattern includes a through hole and / or a second internal via for electrically connecting the second wiring pattern of at least two layers with the second wiring pattern in another layer. It is preferable that it is the said 2nd wiring board pattern exposed on the surface of the wiring board. Thereby, the wiring board with the high reliability generally used with an electronic component can be built.
다음으로, 본 발명의 부품 내장 모듈의 제2 제조 방법은, 전기 절연층에 제1 내부 비아를 형성하는 공정과, 적어도 2층의 제2 배선 패턴과, 다른 층에 있는 상기 제2 배선 패턴 사이를 정기 접속하는 관통구멍 및/또는 제2 내부 비아를 구비하는 배선판을 작성하는 공정과, 상기 배선판의 표면에 노출된 상기 제2 배선 패턴 상에 전자 부품을 실장하는 공정과, 상기 전자 부품이 실장된 상기 제2 배선 패턴 상에, 상기 전기 절연층과, 제1 배선 패턴을 이 순서로 적층하고, 상기 전기 절연층을 통해 대향하는 상기 제2 배선 패턴과 상기 제1 배선 패턴을 상기 제1 내부 비아로 전기 접속하는 공정을 포함하고, 상기 적층 방향에서 상기 적층 전의 상기 전기 절연층의 두께는 상기 전자 부품의 높이보다 작은 것을 특징으로 한다.Next, the second manufacturing method of the component built-in module of the present invention comprises the steps of forming a first internal via in an electrical insulation layer, at least two layers of second wiring patterns, and the second wiring patterns in different layers. A step of making a wiring board having a through hole and / or a second internal via for regularly connecting the wires, a step of mounting an electronic component on the second wiring pattern exposed on the surface of the wiring board, and the electronic component is mounted On this second wiring pattern, the electrical insulation layer and the first wiring pattern are laminated in this order, and the second wiring pattern and the first wiring pattern which face each other through the electrical insulation layer are formed in the first interior. And electrically connecting to the via, wherein the thickness of the electrical insulation layer before the lamination in the lamination direction is smaller than the height of the electronic component.
이에 의해, 용이하게 본 발명의 상기 제2 부품 내장 모듈을 제조할 수 있다.Thereby, the said 2nd component built-in module of this invention can be manufactured easily.
상기 제2 제조 방법에 있어서, 상기 제1 배선 패턴이 상기 전기 절연층과는 다른 전기 절연층의 한쪽 면에 형성되어 있으며, 상기 제1 배선 패턴은 상기 다른 전기 절연층에 형성된 내부 비아와 접속되어 있는 것이 바람직하다. 이에 의해, 상기 제1 배선 패턴의 취급이 용이해짐과 동시에, 적은 공정 수로 다층의 배선 패턴을 적층할 수 있다. In the second manufacturing method, the first wiring pattern is formed on one side of an electrical insulation layer different from the electrical insulation layer, and the first wiring pattern is connected to an internal via formed in the other electrical insulation layer. It is desirable to have. As a result, the handling of the first wiring pattern becomes easy, and a multilayer wiring pattern can be laminated with a small number of steps.
또, 상기 제2 제조 방법에 있어서, 상기 제1 배선 패턴이 캐리어에 담지되어 있고, 상기 적층 후에 상기 캐리어를 박리하는 것이 바람직하다. 이에 의해, 상기 제1 배선 패턴의 취급이 용이해진다.Moreover, in the said 2nd manufacturing method, it is preferable that the said 1st wiring pattern is carried by the carrier, and the said carrier is peeled off after the said lamination | stacking. This facilitates handling of the first wiring pattern.
또, 상기 제1 및 제2 제조 방법에 있어서, 적층 전의 상기 전기 절연층이 상기 전자 부품을 내장하기 위한 구멍을 구비하는 것이 바람직하다. 이에 의해, 전자 부품을 매설할 때 제1 내부 비아의 위치 어긋남을 저감할 수 있다.Moreover, in the said 1st and 2nd manufacturing method, it is preferable that the said electrical insulation layer before lamination | stack is provided with the hole for embedding the said electronic component. Thereby, when shifting an electronic component, the position shift of the 1st internal via can be reduced.
상기 제1 및 제2 제조 방법에 있어서, 상기 전기 접속할 때, 상기 전자 부품의 적어도 일부를 상기 전기 절연층중에 매설하는 것이 바람직하다. 이에 의해,용이하게 본 발명의 부품 내장 모듈을 제조할 수 있다.In the first and second manufacturing methods, at the time of the electrical connection, at least a part of the electronic component is preferably embedded in the electrical insulation layer. Thereby, the component built-in module of this invention can be manufactured easily.
또, 상기 제1 및 제2 제조 방법에 있어서, 상기 전기 접속할 때, 상기 전기 절연층을 경화하는 것이 바람직하다. 이에 의해, 본 발명의 부품 내장 모듈을 적은 공정으로 제조할 수 있다.Moreover, in the said 1st and 2nd manufacturing method, when making the said electrical connection, it is preferable to harden the said electrical insulation layer. Thereby, the component built-in module of this invention can be manufactured by few processes.
또, 상기 제1 및 제2 제조 방법에 있어서, 상기 전기 접속할 때, 상기 전자 부품의 적어도 일부를 상기 전기 절연층중에 매설함과 동시에, 상기 전기 절연층을 경화하는 것이 바람직하다. 이에 의해, 본 발명의 부품 내장 모듈을 적은 공정으로 제조할 수 있다.Moreover, in the said 1st and 2nd manufacturing method, at the time of the said electrical connection, it is preferable to embed at least one part of the said electronic component in the said electrical insulation layer, and to harden the said electrical insulation layer. Thereby, the component built-in module of this invention can be manufactured by few processes.
또, 상기 제1 및 제2 제조 방법에 있어서, 상기 적층 전의 상기 전기 절연층이 미경화 상태인 것이 바람직하다. 이에 의해, 전자 부품과 접하는 전기 절연층과, 제1 내부 비아와 접하는 전기 절연층이 일체로 형성된, 고신뢰성의 본 발명의 부품 내장 모듈을 제조할 수 있다.Moreover, in the said 1st and 2nd manufacturing method, it is preferable that the said electrical insulation layer before the said lamination | stacking is in an uncured state. Thereby, the highly reliable component built-in module of this invention in which the electrical insulation layer which contact | connects an electronic component, and the electrical insulation layer which contact | connects a 1st internal via can be manufactured.
또, 상기 제1 및 제2 제조 방법에 있어서, 상기 다른 전기 절연층의 다른쪽 면에 배선 패턴이 형성되어 있으며, 상기 다른쪽 면의 배선 패턴이 상기 다른 전기 절연층의 상기 내부 비아와 접속되어 있는 것이 바람직하다. 이에 의해, 다른 전기 절연층에 형성된 내부 비아가 노출되어 있지 않으므로, 다른 전기 절연층의 취급이 용이해짐과 동시에, 상기 내부 비아의 접속 신뢰성이 향상된다.In the first and second manufacturing methods, a wiring pattern is formed on the other side of the other electrical insulation layer, and the wiring pattern on the other side is connected to the internal via of the other electrical insulation layer. It is desirable to have. As a result, since the internal vias formed in the other electrical insulating layers are not exposed, the handling of the other electrical insulating layers becomes easy, and the connection reliability of the internal vias is improved.
(실시형태 1)(Embodiment 1)
도 1은 실시형태 1에서의 부품 내장 모듈의 단면도이다. 도 1에서, 부품 내장 모듈은 전기 절연층(101)과, 배선 패턴(제1 배선 패턴)(102a, 102b)과, 전자 부품으로서의 반도체(103)와, 비아 페이스트로 이루어지는 내부 비아(제1 내부 비아)(104)를 갖고 있다.1 is a cross-sectional view of a component built-in module according to the first embodiment. In Fig. 1, a component built-in module includes an internal insulating layer 101, wiring patterns (first wiring patterns) 102a and 102b, a semiconductor 103 as an electronic component, and internal vias made of via paste (first interior). Vias 104.
전기 절연층(101)은 예를 들면 절연성 수지, 또는 필러와 절연성 수지의 혼합물 등을 사용할 수 있다. 전기 절연층(101)으로서, 필러와 절연성 수지의 혼합물을 사용한 경우, 필러 및 절연성 수지를 적당히 선택함으로써, 전기 절연층(101)의 선팽창계수, 열전도도, 유전율 등을 용이하게 제어할 수 있다.The electrical insulation layer 101 can use, for example, an insulating resin or a mixture of a filler and an insulating resin. When the mixture of a filler and insulating resin is used as the electrical insulation layer 101, by selecting a filler and an insulating resin suitably, the linear expansion coefficient, thermal conductivity, dielectric constant, etc. of the electrical insulation layer 101 can be easily controlled.
예를 들면, 필러로서 알루미나, 마그네시아, 질화붕소, 질화알루미, 질화규소, 테트라플루오로에틸렌(예를 들면 「테프론」(듀퐁사의 상표)), 및 실리카 등을 사용할 수 있다. 알루미나, 질화붕소, 또는 질화알루미를 사용함으로써 종래의 유리-에폭시 기판보다 열전도도가 높은 기판이 제작 가능해져, 반도체(103)의 발열을 효과적으로 방열시킬 수 있다. 또, 알루미나는 비용이 싸다는 이점도 있다. 실리카를 사용한 경우, 전기 절연층의 선팽창계수가 실리콘 반도체의 선팽창계수에 보다 가까워지므로, 온도 변화에 의한 크랙의 발생 등을 방지할 수 있어, 반도체를 직접 실장하는 플립 칩시에 바람직하다. 또, 유전율이 낮은 전기 절연층이 얻어지고 비중도 가벼우므로, 휴대전화 등의 고주파용 기판으로서 바람직하다. 질화규소나 테트라플루오로에틸렌을 사용해도 유전율이 낮은 전기 절연층을 형성할 수 있다. 또, 질화 붕소를 사용함으로써 선팽창계수를 저감할 수 있다. 마그네시아를 사용함으로써, 전기 절연층의 선팽창계수를 크게 할 수 있다.For example, alumina, magnesia, boron nitride, alumina nitride, silicon nitride, tetrafluoroethylene (for example, "Teflon" (trademark of DuPont)), silica, and the like can be used as the filler. By using alumina, boron nitride, or alumina nitride, a substrate having a higher thermal conductivity than a conventional glass-epoxy substrate can be produced, which can effectively dissipate heat generation of the semiconductor 103. Alumina also has the advantage of being inexpensive. In the case of using silica, the coefficient of linear expansion of the electrical insulation layer is closer to the coefficient of linear expansion of the silicon semiconductor. Therefore, it is possible to prevent the occurrence of cracks due to temperature changes, and is preferable for flip chips in which the semiconductor is directly mounted. Moreover, since the electrical insulation layer with a low dielectric constant is obtained and its specific gravity is also light, it is suitable as a high frequency board | substrate, such as a mobile telephone. Silicon nitride or tetrafluoroethylene can also be used to form an electrical insulating layer having a low dielectric constant. Moreover, the linear expansion coefficient can be reduced by using boron nitride. By using magnesia, the linear expansion coefficient of an electrical insulation layer can be enlarged.
절연성 수지로는 열경화성 수지나 광경화성 수지를 사용할 수 있다. 내열성이 높은 에폭시 수지, 페놀 수지, 시아네이트 수지를 사용함으로써 전기 절연층의 내열성을 높일 수 있다. 또, 유전 정접(正接)이 낮은 불소 수지, PTEE 수지, PPO 수지, PPE 수지를 함유하는 수지, 또는 그들 수지를 변성시킨 수지를 사용함으로써 전기 절연층의 고주파 특성이 향상된다. 또한, 분산제, 착색제, 커플링제 또는 이형제를 함유하고 있어도 된다. 분산제에 의해 절연성 수지중의 필러를 균일성 높게 분산시킬 수 있다. 착색제에 의해 부품 내장 모듈의 방열성을 좋게 할 수 있다. 커플링제에 의해 절연성 수지와 필러의 접착 강도를 높게 할 수 있으므로, 전기 절연층의 절연성을 향상시킬 수 있다. 이형제에 의해 금형과 혼합물의 이형성을 향상시킬 수 있으므로, 생산성을 향상시킬 수 있다.As the insulating resin, a thermosetting resin or a photocurable resin can be used. The heat resistance of an electrical insulation layer can be improved by using the epoxy resin, phenol resin, and cyanate resin with high heat resistance. Moreover, the high frequency characteristic of an electrical insulation layer improves by using fluororesin with low dielectric loss tangent, resin containing PTEE resin, PPO resin, PPE resin, or resin which modified | denatured these resin. Moreover, you may contain the dispersing agent, a coloring agent, a coupling agent, or a mold release agent. A filler in insulating resin can be disperse | distributed highly uniformly with a dispersing agent. The colorant can improve the heat dissipation of the component built-in module. Since the adhesive strength of insulating resin and a filler can be made high by a coupling agent, the insulation of an electrical insulation layer can be improved. Since the mold release agent can improve the mold release property of a metal mold | die and a mixture, productivity can be improved.
배선 패턴(102a, 102b)은 전기 전도성을 갖는 물질로 이루어지며, 예를 들면 금속박이나 도전성 수지 조성물, 금속판을 가공한 리드 프레임을 사용할 수 있다. 금속박이나 리드 프레임을 사용함으로써, 에칭 등에 의해 미세한 배선 패턴의 작성이 용이해진다. 또, 금속박을 사용하는 경우에는 캐리어를 사용한 전사 등에 의한 배선 패턴의 형성도 가능해진다. 특히, 구리박은 가격도 싸고, 전기 전도성도 높으므로 바람직하다. 또, 캐리어 상에 배선 패턴을 형성함으로써 배선 패턴이 취급하기 쉬워진다. 도전성 수지 조성물을 사용하는 경우는 스크린 인쇄 등에 의한 배선 패턴의 제작이 가능해진다. 또, 도전성 수지 조성물을 사용하는 경우, 금, 은, 구리, 니켈 등의 금속 분말이나 카본 분말을 사용함으로써 낮은 전기 저항의 배선 패턴이 얻어진다. 또, 수지로서 에폭시 수지, 페놀 수지 및 시아네이트 수지로부터 선택된 적어도 하나의 열경화성 수지를 함유함으로써, 내열성의 향상을 도모할 수 있다. 리드 프레임을 사용함으로써 전기 저항이 낮고 두께가 있는 금속을 사용할 수 있다. 또, 에칭에 의한 미세 패턴화나 블랭킹 가공 등의 간단한 제조법을 사용할 수 있다. 리드 프레임은 각각의 배선 패턴을 리드 프레임의 외주부에서 접속해 둠으로써, 복수의 패턴을 일체로서 취급할 수 있다. 또, 이들 배선 패턴(102a, 102b)은 표면에 도금 처리를 함으로서 내식성이나 전기 전도성을 향상시킬 수 있다. 또, 배선 패턴(102a, 102b)의 전기 절연층(101)과의 접촉면을 거칠게 함으로써, 전기 절연층(101)과의 접착성을 향상시킬 수 있다. 이하의 설명에서는, 복수 층(도 1에서는 3층)의 배선 패턴 중 부품 내장 모듈의 외 표면에 노출된 배선 패턴에는 첨자「a」를 붙여 「배선 패턴 102a」로 부르고, 부품 내장 모듈 내에 매설된 배선 패턴에는 첨자 「b」를 붙여 「배선 패턴 102b」또는 「내부 배선 패턴 102b」로 부른다. 후술하는 실시형태 2 ∼ 4, 7 ∼ 10도 마찬가지다.The wiring patterns 102a and 102b are made of a material having electrical conductivity. For example, a lead frame obtained by processing a metal foil, a conductive resin composition, or a metal plate may be used. By using metal foil and a lead frame, preparation of a fine wiring pattern by etching etc. becomes easy. Moreover, when using metal foil, formation of the wiring pattern by transfer etc. using a carrier is also possible. In particular, copper foil is preferable because of its low price and high electrical conductivity. In addition, by forming the wiring pattern on the carrier, the wiring pattern becomes easy to handle. When using a conductive resin composition, preparation of the wiring pattern by screen printing etc. becomes possible. Moreover, when using a conductive resin composition, the wiring pattern of low electrical resistance is obtained by using metal powders, such as gold, silver, copper, nickel, and carbon powder. Moreover, heat resistance can be improved by containing at least 1 thermosetting resin selected from an epoxy resin, a phenol resin, and a cyanate resin as resin. By using a lead frame, it is possible to use a metal having a low electrical resistance and a thickness. Moreover, a simple manufacturing method, such as fine patterning and blanking process by an etching, can be used. By connecting each wiring pattern in the outer peripheral part of a lead frame, a lead frame can handle several patterns as one body. Moreover, these wiring patterns 102a and 102b can be improved in corrosion resistance and electrical conductivity by plating on the surface. Moreover, adhesiveness with the electrical insulation layer 101 can be improved by making the contact surface with the electrical insulation layer 101 of the wiring patterns 102a and 102b rough. In the following description, the wiring pattern exposed on the outer surface of the component built-in module among the wiring patterns of the plurality of layers (three layers in FIG. 1) is denoted by the subscript "a" and called "wiring pattern 102a", and is embedded in the component built-in module. A subscript "b" is attached to the wiring pattern and is called "wiring pattern 102b" or "internal wiring pattern 102b". The same applies to Embodiments 2 to 4 and 7 to 10 described later.
반도체(103)로는 예를 들면 트랜지스터, IC(integrated circuit), LSI 등의 반도체 소자를 사용할 수 있다. 반도체 소자는 반도체 베어 칩이어도 된다. 또, 반도체 소자는 봉지 수지를 사용하여 반도체 소자를, 또는 반도체 소자와 배선 패턴(102a, 102b)의 접속부의 적어도 일부를 봉지해도 된다. 배선 패턴(102a, 102b)과 반도체(103)의 접속에는 예를 들면 플립 칩 본딩에 의한 경우는 도전성 접착제, 이방성 도전 필름(ACF)이 사용된다. 또, 범프(105)를 형성하여 접속해도 된다. 또, 전기 절연층(101)에 의해 반도체(103)를 외기로부터 차단할 수 있으므로, 습도에 의한 신뢰성 저하를 방지할 수 있다. 또, 전기 절연층(101)의 재료로서 필러와 절연성 수지의 혼합물을 사용하면, 세라믹 기판과 달리 고온에서 소성할 필요가 없어, 반도체(103)를 내장하는 것이 용이하다. As the semiconductor 103, for example, a semiconductor element such as a transistor, an integrated circuit (IC), or an LSI can be used. The semiconductor element may be a semiconductor bare chip. In addition, the semiconductor element may encapsulate the semiconductor element or at least a part of the connection portion between the semiconductor element and the wiring patterns 102a and 102b using a sealing resin. For the connection of the wiring patterns 102a and 102b and the semiconductor 103, for example, by flip chip bonding, a conductive adhesive and an anisotropic conductive film (ACF) are used. Further, bumps 105 may be formed and connected. In addition, since the semiconductor 103 can be shielded from the outside air by the electrical insulation layer 101, it is possible to prevent a decrease in reliability due to humidity. In addition, when a mixture of a filler and an insulating resin is used as the material of the electrical insulating layer 101, it is not necessary to bake at a high temperature unlike a ceramic substrate, and it is easy to embed the semiconductor 103.
내부 비아(104)를 형성하기 위한 비아 페이스트는 다른 층의 배선 패턴(102a)과 배선 패턴(102b) 사이를 접속하는 기능을 갖는 도전성 분말과 수지의 혼합물이다. 예를 들면, 금속 분말이나 카분 분말 등의 도전성 분말과, 열경화성 수지나 광경화성 수지의 혼합물을 사용할 수 있다. 금속 분말로는 금, 은, 구리 또는 니켈 등을 사용할 수 있다. 금, 은, 구리 또는 니켈은 도전성이 높으므로 바람직하다. 구리는 도전성이 높고 마이그레이션도 적으므로 특히 바람직하다. 구리를 은으로 피복한 금속 분말을 사용해도 높은 도전성과 적은 마이그레이션의 양쪽 특성을 만족시킬 수 있다. 열경화성 수지로는 예를 들면 에폭시 수지, 페놀 수지 또는 시아네이트 수지를 사용할 수 있다. 에폭시 수지는 내열성이 높으므로 특히 바람직하다. 또, 광경화성 수지도 사용할 수 있다.The via paste for forming the inner via 104 is a mixture of conductive powder and resin having a function of connecting between the wiring pattern 102a and the wiring pattern 102b of another layer. For example, the mixture of electroconductive powder, such as a metal powder and a car powder, and a thermosetting resin and a photocurable resin can be used. As the metal powder, gold, silver, copper or nickel can be used. Gold, silver, copper or nickel is preferred because of its high conductivity. Copper is particularly preferable because of its high conductivity and little migration. The use of a metal powder coated with silver can satisfy both high conductivity and low migration. As a thermosetting resin, an epoxy resin, a phenol resin, or a cyanate resin can be used, for example. Epoxy resins are particularly preferred because of their high heat resistance. Moreover, photocurable resin can also be used.
본 실시형태에 있어서는, 배선 패턴(102a, 102b)의 적층 방향(도 1의 지면의 상하 방향)에서 내부 비아(104)의 높이와, 반도체(103)가 실장된 배선 패턴(102a)의 실장면부터 반도체(103)의 상면까지의 거리(바람직하게는 반도체(103)의 두께)보다 작다. 특히, 상기 방향에 있어서 반도체(103)가 차지하는 범위와 중복되는 범위를 차지하는 내부 비아(104)(즉, 도 1의 지면의 가로방향에서 반도체(103)와 대향하여 배치된 내부 비아(104))가 반도체(103)와 상기 높이의 관계를 만족시키는 것이 바람직하다. 상기 적층 방향에서 대향하는 배선 패턴(102a, 102) 사이를 하나의 내부 비아로 직접 접속하는 것이 아니라, 내부 배선 패턴(102b)을 개재시켜 복수의 내부 비아(104)로 접속함으로써 상기 높이의 관계를 만족시킬 수 있다. 이렇게 내부 배선 패턴(102b)과 배선 패턴(102a)을 내부 비아(104)로 전기적으로 접속함으로써 내부 비아(104)의 높이의 직경에 대한 비를 저감할 수 있다. 본 실시형태에서는 내부 배선 패턴(102b)을 1층만 형성하고 있으므로, 상기 비는 내부 배선 패턴(102b)이 없는 경우의 약 1/2가 되어 있다. 그 결과, 신뢰성이 높은 접속이 가능해져, 반도체의 내장에 적합한 부품 내장 모듈을 제공할 수 있다.In the present embodiment, the height of the internal via 104 and the mounting surface of the wiring pattern 102a on which the semiconductor 103 is mounted in the stacking direction of the wiring patterns 102a and 102b (up and down direction of the paper in FIG. 1). Is smaller than the distance from the upper surface of the semiconductor 103 (preferably, the thickness of the semiconductor 103). In particular, internal vias 104 (ie, internal vias 104 disposed opposite the semiconductors 103 in the transverse direction of the sheet of FIG. 1) occupying a range overlapping with the range occupied by the semiconductor 103 in the direction. It is desirable to satisfy the relationship between the semiconductor 103 and the height. Rather than directly connecting the wiring patterns 102a and 102 facing each other in the stacking direction with one internal via, the relationship between the heights is established by connecting the plurality of internal vias 104 via the internal wiring patterns 102b. Can satisfy. Thus, by electrically connecting the internal wiring pattern 102b and the wiring pattern 102a to the internal via 104, the ratio to the diameter of the height of the internal via 104 can be reduced. In this embodiment, since only one layer of internal wiring pattern 102b is formed, the said ratio is about 1/2 of the case where there is no internal wiring pattern 102b. As a result, highly reliable connection can be attained, and a component built-in module suitable for embedding a semiconductor can be provided.
또한, 본 실시형태에서는 부품 내장 모듈의 양 표면의 배선 패턴(102a)이 전기 절연층에 매설되어 있지 않은 경우를 나타냈으나, 적어도 한쪽 표면에서는 배선 패턴이 노출되어 있지 않고, 전기 절연층에 의해 덮혀 있어도 된다. 또, 본 실시형태에서는 내부 배선 패턴(102b)이 1층인 경우를 나타냈으나, 층 수는 한정되는 것은 아니다. 내부 배선 패턴(102b)이 복수 층 존재하는 경우에는 다른 층에 있는 내부 배선 패턴(102b) 사이도 내부 비아(104)로 접속된다. 또, 내장되는 전자 부품은 본 실시형태와 같은 소위 기능 부품인 반도체(103)에 한정되지 않고, 다른 소위 수동 부품인 회로 부품(예를 들면, LCR(inductance, resistance, capacitance) 등의 칩 부품, SAW(surface acoustic wave) 필터, 발룬) 등이어도 된다.In addition, in this embodiment, although the wiring pattern 102a of the both surfaces of the component built-in module was not embed | buried in the electrical insulation layer, the wiring pattern is not exposed in at least one surface, but the electrical insulation layer does not expose it. It may be covered. In addition, in this embodiment, although the case where the internal wiring pattern 102b is one layer was shown, the number of layers is not limited. In the case where a plurality of internal wiring patterns 102b exist, the internal vias 104 are also connected between the internal wiring patterns 102b in different layers. Incidentally, the embedded electronic component is not limited to the semiconductor 103 which is a so-called functional component as in the present embodiment, but a circuit component which is another so-called passive component (for example, a chip component such as LCR (inductance, resistance, capacitance), SAW (surface acoustic wave filter, balun) or the like.
(실시형태 2)(Embodiment 2)
실시형태 2는 도 1에 나타낸 부품 내장 모듈을 제조하는 방법의 일례이다. 부품 내장 모듈의 구성에 사용되는 재료는 실시형태 1에서 설명한 재료와 동일하다. 도 2A ∼ 도 2G는 실시형태 2에서의 부품 내장 모듈의 제조 방법을 공정순으로 나타낸 단면도이다.Embodiment 2 is an example of the method of manufacturing the component built-in module shown in FIG. The material used for the structure of a component built-in module is the same as the material demonstrated in Embodiment 1. 2A to 2G are sectional views showing the manufacturing method of the component built-in module according to the second embodiment in the order of steps.
먼저 도 2A에 나타낸 바와 같이, 전기 절연층(201)을 작성한다. 전기 절연층(201)의 작성 방법의 일례는 이하와 같다. 부품 내장 모듈은 기판 형상을 하고있으며, 전기 절연층(201)으로는 절연성 수지나, 필러와 절연성 수지의 혼합물 등을 사용할 수 있다. 후자의 경우는 처음에 필러와 절연성 수지를 혼합하고 교반함으로써 페이스트형상의 절연성 수지 혼합물을 제작한다. 절연성 수지 혼합물에는 점도를 조정하기 위해 용제를 첨가해도 된다. 이 절연성 수지 혼합물을 시트형상으로 성형함으로써, 전기 절연층(201)을 형성할 수 있다. 시트형상으로 성형하는 방법으로는, 예를 들면 닥터블레이드법 등에 의해 필름 상에 절연성 수지 혼합물층을 형성하는 방법을 사용할 수 있다. 전기 절연층(201)은 경화 온도 이하의 온도로 가열하여 건조시킴으로써 점착성을 저하시킬 수 있다. 이 열 처리에 의해 판형상의 전기 절연층의 점착성이 소실되므로 필름과의 박리가 용이해진다. 미경화 상태(B스테이지)로 함으로써 취급이 용이해진다. 다음으로, 판형상의 전기 절연층에 비아(비아 홀)(206)을 형성한다. 전기 절연층(201)에 형성하는 비아(206)는 예를 들면 레이저 가공이나 드릴 가공, 펀칭 가공에 의해 제작할 수 있다. 레이저 가공은 미세한 피치로 비아를 형성할 수 있어, 절삭 찌꺼기도 발생하지 않으므로 바람직하다. 레이저 가공의 경우, 탄산가스 레이저나 YAG 레이저, 엑시머 레이저 등을 사용할 수 있다. 또, 드릴 가공, 펀칭 가공의 경우, 범용성이 있는 기존의 설비로의 비아 형성이 용이하다.First, as shown to FIG. 2A, the electrical insulation layer 201 is created. An example of the preparation method of the electrical insulation layer 201 is as follows. The component built-in module has a substrate shape, and an insulating resin, a mixture of a filler and an insulating resin, or the like may be used for the electrical insulating layer 201. In the latter case, a paste-like insulating resin mixture is prepared by first mixing and stirring the filler and the insulating resin. In order to adjust a viscosity, you may add a solvent to insulating resin mixture. The electrical insulating layer 201 can be formed by molding this insulating resin mixture into a sheet shape. As a method of shape | molding in a sheet form, the method of forming an insulating resin mixture layer on a film by the doctor blade method etc. can be used, for example. The electrical insulation layer 201 can reduce adhesiveness by heating and drying to the temperature below hardening temperature. Since the adhesiveness of a plate-shaped electrical insulation layer is lost by this heat processing, peeling with a film becomes easy. Handling becomes easy by setting it to the uncured state (B stage). Next, vias (via holes) 206 are formed in the plate-shaped electrical insulation layer. The vias 206 formed in the electrical insulation layer 201 can be produced by, for example, laser processing, drill processing, or punching processing. Laser processing is preferred because it can form vias at a fine pitch and no cutting debris occurs. In the case of laser processing, a carbon dioxide gas laser, a YAG laser, an excimer laser, etc. can be used. In addition, in the case of the drill processing and the punching processing, via formation is easily performed in the existing facility with versatility.
다음으로, 도 2B에 나타낸 바와 같이 비아(206)에 비아 페이스트(204)를 충전한다. 비아 페이스트(204)의 충전에는 인쇄나 주입에 의한 방법을 사용할 수 있다. 특히, 인쇄의 경우 배선 패턴의 형성도 동시에 행할 수 있다. 비아 페이스트(204)를 사용함으로써 복수 층의 배선 패턴 사이의 접속이 가능해진다.Next, via paste 204 is filled in via 206 as shown in FIG. 2B. For the filling of the via paste 204, a method by printing or injection can be used. In particular, in the case of printing, the wiring pattern can be formed at the same time. By using the via paste 204, the connection between the wiring patterns of a plurality of layers is enabled.
다음으로 도 2C에 나타낸 바와 같이, 캐리어(207) 상에 배선 패턴(202a, 202b)을 형성한다. 배선 패턴(202a, 202b)은 에칭, 인쇄 등의 방법을 사용하여 형성할 수 있다. 특히, 에칭을 사용하는 경우는 포토리소그래피 공법 등 미세한 배선 패턴의 형성법을 이용할 수 있다. 캐리어(207)로는 PET(폴리에틸렌테레프탈레이트)나 PPS(폴리페닐렌설파이트)와 같은 수지 필름 외에, 구리박, 알루미박과 같은 금속박 등을 사용할 수 있다. 캐리어(207)를 사용함으로써 배선 패턴(202a, 202b)의 취급이 용이해진다. 또, 배선 패턴(202a, 202b)을 벗기기 쉽게 하기 위해, 배선 패턴(202a, 202b)과 캐리어(207) 사이에 박리층을 형성하거나, 캐리어(207)의 표면에 이형 처리를 실시하거나 해도 된다. 형성한 배선 패턴(202a, 202b)과 전기 절연층(201)을 위치 맞춤하여 겹친다. 이것을 가압함으로써 배선 패턴(202a, 202b)을 전기 절연층(201)에 전사할 수 있다.Next, as shown in FIG. 2C, wiring patterns 202a and 202b are formed on the carrier 207. The wiring patterns 202a and 202b can be formed using a method such as etching or printing. In particular, when etching is used, a method of forming a fine wiring pattern such as a photolithography method can be used. As the carrier 207, in addition to a resin film such as PET (polyethylene terephthalate) or PPS (polyphenylene sulfite), a metal foil such as copper foil, aluminum foil, or the like can be used. By using the carrier 207, the handling of the wiring patterns 202a and 202b becomes easy. Moreover, in order to make it easy to peel off the wiring patterns 202a and 202b, you may form a peeling layer between the wiring patterns 202a and 202b and the carrier 207, or may perform a mold release process on the surface of the carrier 207. FIG. The formed wiring patterns 202a and 202b and the electrical insulating layer 201 are aligned and overlapped. By pressurizing this, the wiring patterns 202a and 202b can be transferred to the electrical insulation layer 201.
도 2D에 나타낸 바와 같이, 가압 후 캐리어(207)를 박리함으로써 전기 절연층(201)의 앞뒷면에 배선 패턴(202a, 202b)을 전사하고 잔류시킨다. 이 공정은 절연성 수지에 열경화 수지를 사용한 경우, 전기 절연층(201)중의 열경화성 수지가 경화하는 온도 이하에서, 또는 경화 시간 이내에 행한다. 이에 의해, 전기 절연층(201)이 미경화 상태에서 배선 패턴(202a, 202b)을 형성하는 것이 가능해진다. 배선 패턴(202b)을 형성함으로써, 비아 페이스트(204)의 높이의 직경에 대한 비를 저감할 수 있어, 신뢰성의 향상, 비아 직경의 저 사이즈화를 획득하는 것이 가능해진다.As shown in Fig. 2D, after pressing, the carrier 207 is peeled off to transfer and retain the wiring patterns 202a and 202b on the front and back surfaces of the electrical insulation layer 201. When the thermosetting resin is used for the insulating resin, this step is performed at or below the temperature at which the thermosetting resin in the electrical insulating layer 201 cures or within the curing time. Thereby, it becomes possible to form wiring patterns 202a and 202b in the uninsulated state of the electrical insulation layer 201. By forming the wiring pattern 202b, the ratio to the diameter of the height of the via paste 204 can be reduced, so that the reliability can be improved and the via size can be reduced.
상기 공정과 병행하여 도 2E에 나타낸 바와 같이, 캐리어(207) 상에 배선 패턴(202a)을 형성하여 부재를 또 하나 형성한다. 그리고, 배선 패턴(202a) 상에 반도체(203)를 실장한다. 실장 방법으로는 배선 패턴(202a)에 크림 땜납을 인쇄하고, 가열에 의해 땜납 실장하는 방법을 사용할 수 있다. 그 외에, 크림 땜납을 대신하여 ACF, 도전성 접착제(예를 들면, 금, 은, 구리, 구리-파라디움 합금 등을 열경화성 수지로 혼연한 것)를 사용한 방법이어도 된다. 또, 금 와이어 본딩법으로 제작한 범프(205) 또는 땜납에 의한 범프를 반도체(203)측에 미리 형성하고, 열처리에 의해 금 또는 땜납을 용해시켜 반도체(203)를 실장하는 것도 가능하다. 또한, 범프(205)와 도전성 접착제를 병용하는 것도 가능하다. 또한, 반도체(203)와 배선 패턴(202a) 사이에 봉지 수지를 주입해도 된다. 봉지 수지의 주입에 의해 다음 공정에서 반도체(203)를 전기 절연층(201)에 매설할 때, 반도체(203)와 배선 패턴(202a) 사이에 극간이 생기는 것을 방지할 수 있다. 봉지 수지에는 통상의 플립 칩 본딩에 사용되는 언더 필 수지를 사용할 수 있다.In parallel with the above process, as shown in FIG. 2E, the wiring pattern 202a is formed on the carrier 207 to form another member. Then, the semiconductor 203 is mounted on the wiring pattern 202a. As a mounting method, the cream solder is printed on the wiring pattern 202a, and the method of solder mounting by heating can be used. In addition, a method using ACF or a conductive adhesive (eg, a mixture of gold, silver, copper, copper-paradium alloy, etc. with a thermosetting resin) may be used instead of the cream solder. It is also possible to form bumps 205 produced by gold wire bonding or bumps by solder in advance on the semiconductor 203 side, and to mount the semiconductor 203 by dissolving gold or solder by heat treatment. It is also possible to use the bump 205 together with the conductive adhesive. Moreover, you may inject sealing resin between the semiconductor 203 and the wiring pattern 202a. When the semiconductor 203 is embedded in the electrical insulating layer 201 in the next step by the injection of the sealing resin, it is possible to prevent the gap between the semiconductor 203 and the wiring pattern 202a from occurring. The underfill resin used for normal flip chip bonding can be used for sealing resin.
그 후, 도 2F에 나타낸 바와 같이 배선 패턴(202a, 202b)을 형성한 도 2D의 전기 절연층(201), 도 2B와 동일한 전기 절연층(201), 및 반도체(203)를 실장한 배선 패턴(202a)을 구비하는 도 2E의 캐리어(207)를 위치 맞춤하여 겹친다.Then, as shown in FIG. 2F, the electrical insulation layer 201 of FIG. 2D in which the wiring patterns 202a and 202b were formed, the electrical insulation layer 201 similar to FIG. 2B, and the wiring pattern in which the semiconductor 203 was mounted are shown. The carrier 207 of FIG. 2E having 202a is aligned and overlapped.
이것을 가압·가열함으로써 도 2G에 나타낸 바와 같이, 배선 패턴(202a, 202b), 반도체(203)를 전기 절연층(201)에 매설할 수 있다. 절연성 수지로서 열경화 수지를 사용한 경우, 가압 후 가열함으로써 전기 절연층(201)중의 열경화성 수지를 경화시켜, 반도체(203)가 매설된 판형상의 전기 절연층(201)을 형성할 수 있다. 가열은 열경화성 수지가 경화하는 온도 이상의 온도에서 행한다. 이 공정에 의해 배선 패턴(202a, 202b)과 반도체(203)와 전기 절연층(201)이 기계적으로 강고하게 접착된다. 또한, 가열에 의해 열경화성 수지를 경화시킬 때, 가열하면서 100g/㎟ ∼ 2kg/㎟의 압력으로 가압함으로서 부품 내장 모듈의 기계적 강도를 향상시킬 수 있다. 전기 절연층(201)을 경화시킨 후, 캐리어(207)를 제거함으로써, 배선 패턴(202b)과 반도체(203)가 전기 절연층(201) 내에 내장된 실시형태 1에서 설명한 부품 내장 모듈이 제작된다.By pressurizing and heating this, as shown to FIG. 2G, the wiring patterns 202a and 202b and the semiconductor 203 can be embedded in the electrical insulation layer 201. FIG. In the case where a thermosetting resin is used as the insulating resin, the thermosetting resin in the electrical insulating layer 201 can be cured by pressing and heating to form a plate-shaped electrical insulating layer 201 in which the semiconductor 203 is embedded. Heating is performed at the temperature more than the temperature which a thermosetting resin hardens | cures. By this process, the wiring patterns 202a and 202b, the semiconductor 203, and the electric insulation layer 201 are mechanically and firmly adhered. Moreover, when hardening a thermosetting resin by heating, it can pressurize at the pressure of 100g / mm <2> -2kg / mm <2>, heating, and can improve the mechanical strength of a module with a built-in component. After hardening the electrical insulation layer 201, the carrier 207 is removed, whereby the component embedded module described in Embodiment 1 in which the wiring pattern 202b and the semiconductor 203 are embedded in the electrical insulation layer 201 is produced. .
상기 도 2F에 있어서, 2장의 전기 절연층(201) 중 하측의 전기 절연층(201)의 두께는 반도체(203)가 실장된 배선 패턴(202a)의 실장면부터 반도체(203)의 상면까지의 거리(바람직하게는 반도체(203)의 두께)보다 작다. 이에 의해, 비아 페이스트(204)의 어스펙트비를 작게 할 수 있다.In FIG. 2F, the thickness of the lower electrical insulating layer 201 of the two electrical insulating layers 201 is from the mounting surface of the wiring pattern 202a on which the semiconductor 203 is mounted to the upper surface of the semiconductor 203. It is smaller than the distance (preferably the thickness of the semiconductor 203). Thereby, the aspect ratio of the via paste 204 can be made small.
또한, 본 실시형태에서는 배선 패턴(202a, 202b)의 형성 방법으로서 전사법을 예로 하여 설명했으나, 배선 패턴의 형성 방법은 이것에 한정되는 것은 아니다.In addition, in this embodiment, although the transfer method was demonstrated as an example of the formation method of the wiring patterns 202a and 202b, the formation method of a wiring pattern is not limited to this.
(실시형태 3)(Embodiment 3)
실시형태 3은 부품 내장 모듈의 제조 방법의 일례이다. 도 3A ∼ 도 3G는 실시형태 3에서의 부품 내장 모듈의 제조 방법을 공정순으로 나타낸 단면도이다. 동 도면에서 실시형태 2와 동일 명칭의 요소는 실시형태 2와 동일한 구성으로서, 동일 제조법에 의해 제조되며, 특별히 설명이 없는 한 동일한 기능을 갖는다. Embodiment 3 is an example of the manufacturing method of a component built-in module. 3A to 3G are sectional views showing the manufacturing method of the component built-in module according to the third embodiment in order of process. In the figure, the element of the same name as Embodiment 2 is the same structure as Embodiment 2, manufactured by the same manufacturing method, and has the same function unless there is particular notice.
먼저 도 3A에 나타낸 바와 같이, 전기 절연층(201)에는 도 2A와 동일한 비아(306)에 더해, 반도체를 내장하기 위한 구멍(308)이 미리 형성된다. 구멍(308)을 형성해 둠으로써, 반도체(303)를 전기 절연층(301)에 내장할 때, 비아(306)의 위치 어긋남이 발생하기 어려워진다.First, as shown in FIG. 3A, in addition to the same via 306 as in FIG. 2A, the electrical insulation layer 201 is preformed with holes 308 for embedding semiconductors. By forming the holes 308, when the semiconductor 303 is embedded in the electrical insulating layer 301, positional deviation of the vias 306 is less likely to occur.
다음으로, 도 3B에 나타낸 바와 같이 비아(306)에 비아 페이스트(304)를 충전한다. Next, via paste 304 is filled into via 306 as shown in FIG. 3B.
도 3A, 도 3B의 공정과 병행하여, 도 3C에 나타낸 바와 같이, 캐리어(307) 상에 배선 패턴(302a)을 형성하고, 배선 패턴(302) 상에 반도체(303)를 실장한다. 실장 방법으로는 땜납, ACF, NCF(non-conductive particle film)에 의한 실장 외에, 도전성 접착제(305)를 사용한 방법을 사용할 수 있다. 도전성 접착제(305)로는 예를 들면, 금, 은, 구리, 구리-파라디움 합금 등을 열경화성 수지로 혼연한 것도 사용할 수 있다. 또, 미리 배선 패턴(302a), 반도체(303)에 킬레이트 처리 등을 실시함으로써 접착성을 향상시켜 두어도 된다. 봉지 수지의 주입에 의해 다음 공정에서 반도체(303)를 전기 절연층(301)에 매설할 때, 반도체(303)와 배선 패턴(302a) 사이에 극간이 생기는 것을 방지할 수 있다. 봉지 수지로는 통상의 플립 칩 본딩에 사용되는 언더 필 수지를 사용할 수 있다. 도전성 접착제(305)는 가열함으로써 경화시킬 수 있으나, 이 공정에서는 미경화 상태인 채여도 된다.In parallel with the process of FIGS. 3A and 3B, as shown in FIG. 3C, the wiring pattern 302a is formed on the carrier 307, and the semiconductor 303 is mounted on the wiring pattern 302. As a mounting method, in addition to mounting by solder, ACF, and non-conductive particle film (NCF), the method using the conductive adhesive 305 can be used. As the conductive adhesive 305, for example, a mixture of gold, silver, copper, a copper-paradium alloy, or the like with a thermosetting resin can be used. Moreover, you may improve adhesiveness by performing a chelate process etc. to the wiring pattern 302a and the semiconductor 303 previously. When the semiconductor 303 is embedded in the electrical insulating layer 301 in the next step by the injection of the sealing resin, it is possible to prevent the gap between the semiconductor 303 and the wiring pattern 302a from occurring. As the sealing resin, the underfill resin used for normal flip chip bonding can be used. The conductive adhesive 305 can be cured by heating, but may be left uncured in this step.
다음으로 도 3D에 나타낸 바와 같이 따로 제작한 배선 패턴(302b)을 구비하고, 반도체(303)에 대응하는 위치를 개구시킨 캐리어(307)와, 도 3B의 전기 절연층(301)과, 반도체(303)를 실장한 배선 패턴(302a)을 구비하는 도 3C의 캐리어(307)를 위치 맞춤하여 겹친다. 여기서, 전기 절연층(301)의 두께는 반도체(303)가 실장된 배선 패턴(302a)의 실장면부터 반도체(303)의 상면까지의 거리(바람직하게는 반도체(303)의 두께)보다 작다.Next, as shown in FIG. 3D, a carrier 307 having a wiring pattern 302b prepared separately, an opening corresponding to the semiconductor 303 is opened, an electrical insulating layer 301 of FIG. 3B, and a semiconductor ( The carrier 307 of FIG. 3C including the wiring pattern 302a mounted with the 303 is positioned and overlapped. The thickness of the electrical insulation layer 301 is smaller than the distance (preferably the thickness of the semiconductor 303) from the mounting surface of the wiring pattern 302a on which the semiconductor 303 is mounted to the upper surface of the semiconductor 303.
적층 후 가압하고 도 3E에 나타낸 바와 같이, 배선 패턴(302a, 302b), 반도체(303)를 전기 절연층(301)에 매설한다. 이러한 매설은 전기 절연층(301)의 두께가 반도체(303)의 높이보다 얇은 경우라도, 배선 패턴(302b)을 구비하는 캐리어(307)가 개구와 소정의 두께를 가짐으로써 달성 가능하다. 이 공정에서, 전기 절연층(301)을 경화시켜도 된다. 절연성 수지에 열경화 수지를 사용한 경우, 가압 후 가열함으로써 전기 절연층(301)중의 열경화성 수지를 경화시켜, 반도체(303), 비아 페이스트(304)가 매설된 판형상의 전기 절연층(301)을 형성할 수 있다. 가열은 열경화성 수지가 경화하는 온도 이상의 온도에서 행한다. 이 공정에 의해 배선 패턴(302a, 302b)과 반도체(303)와 비아 페이스트(304)와 전기 절연층(301)이 기계적으로 강고하게 접착된다. 또한, 가열에 의해 열경화성 수지를 경화시킬 때, 가열하면서 100g/㎟ ∼ 2kg/㎟의 압력으로 가압함으로서 부품 내장 모듈의 기계적 강도를 향상시킬 수 있다. 이 전기 절연층(301)을 경화시키는 공정에서, 도전성 접착제(305)도 동시에 경화시킬 수 있다. 동시 경화를 행함으로써 공정을 삭감할 수 있어, 반도체(303) 등에 가해지는 열량도 저감할 수 있어, 반도체(303)의 특성 열화를 방지할 수 있다. 그 후, 배선 패턴(302b)측의 캐리어(307)를 박리하여 제거한다.It is pressurized after lamination, and as shown in FIG. 3E, the wiring patterns 302a and 302b and the semiconductor 303 are embedded in the electrical insulation layer 301. Such embedding can be achieved by the carrier 307 having the wiring pattern 302b having an opening and a predetermined thickness even when the thickness of the electrical insulation layer 301 is thinner than the height of the semiconductor 303. In this step, the electrical insulation layer 301 may be cured. When the thermosetting resin is used as the insulating resin, the thermosetting resin in the electrical insulating layer 301 is cured by pressing and heating to form a plate-shaped electrical insulating layer 301 in which the semiconductor 303 and the via paste 304 are embedded. can do. Heating is performed at the temperature more than the temperature which a thermosetting resin hardens | cures. By this process, the wiring patterns 302a and 302b, the semiconductor 303, the via paste 304, and the electrical insulation layer 301 are mechanically and firmly adhered. Moreover, when hardening a thermosetting resin by heating, it can pressurize at the pressure of 100g / mm <2> -2kg / mm <2>, heating, and can improve the mechanical strength of a module with a built-in component. In the process of hardening this electrical insulation layer 301, the electrically conductive adhesive 305 can also be hardened simultaneously. By performing simultaneous hardening, a process can be reduced, the quantity of heat applied to the semiconductor 303 etc. can also be reduced, and the deterioration of the characteristic of the semiconductor 303 can be prevented. Thereafter, the carrier 307 on the wiring pattern 302b side is peeled off and removed.
이어서, 도 3F에 나타낸 바와 같이, 도 3E의 전기 절연층(301), 도 2B와 동일한 다른 전기 절연층(301), 및 배선 패턴(302a)을 구비하는 캐리어(307)를 위치 맞춤하여 겹친다.Subsequently, as shown in FIG. 3F, the carrier 307 including the electrical insulation layer 301 of FIG. 3E, another electrical insulation layer 301 similar to FIG. 2B, and the wiring pattern 302a is positioned and overlapped.
적층 후, 도 3E와 동일하게 전기 절연층(301)을 경화시킨다. 그 후, 겉과 안의 캐리어(307)를 제거함으로써, 배선 패턴(302a, 302b)과 반도체(303)와 비아 페이스트(304)가 전기 절연층(301) 내에 내장된 부품 내장 모듈을 완성한다.After lamination, the electrical insulation layer 301 is cured as in FIG. 3E. Thereafter, by removing the outer and inner carriers 307, the component embedded module in which the wiring patterns 302a and 302b, the semiconductor 303, and the via paste 304 are embedded in the electrical insulation layer 301 is completed.
(실시형태 4)(Embodiment 4)
실시형태 4는 부품 내장 모듈의 다른 예이다. 도 4는 본 실시형태에서의 부품 내장 모듈의 단면도이다. 동 도면에서 실시형태 1과 동일 명칭의 요소는 실시형태 1과 동일한 구성으로서, 동일한 제조법에 의해 제조되며, 특별히 설명이 없는 한 동일한 기능을 갖는다.Embodiment 4 is another example of a component built-in module. 4 is a cross-sectional view of a component built-in module in the present embodiment. In the figure, the element of the same name as Embodiment 1 is the same structure as Embodiment 1, manufactured by the same manufacturing method, and has the same function unless there is particular notice.
도 4에서 부품 내장 모듈은 전기 절연층(401), 배선 패턴(제1 배선 패턴)(402a, 402b), 전자 부품으로서의 반도체(403), 비아 페이스트로 이루어지는 내부 비아(제1 내부 비아)(404), 및 전자 부품으로서의 회로 부품(406)을 갖고 있다.In FIG. 4, the component embedded module includes an electrical insulating layer 401, wiring patterns (first wiring patterns) 402a and 402b, a semiconductor 403 as an electronic component, and an internal via (first internal via) 404 formed of a via paste. ) And a circuit component 406 as an electronic component.
본 실시형태에서는 회로 부품(406)이 전기 절연층(401)에 내장되어 있다. 회로 부품(406)을 내장함으로써 부품 내장 모듈의 기능성을 향상시킬 수 있다. 또, 배선 길이를 짧게 할 수 있어 고주파화에도 적합하다.In this embodiment, the circuit component 406 is incorporated in the electrical insulation layer 401. By embedding the circuit component 406, the functionality of the component embedded module can be improved. Moreover, since the wiring length can be shortened, it is also suitable for high frequency.
회로 부품(406)으로는 예를 들면 LCR 등의 칩 부품, SAW 필터, 또는 발룬 등의 부품을 사용할 수 있다. 배선 패턴(402a, 402b)과 회로 부품(406)의 접속에는 땜납(407)이나 도전성 접착제가 사용된다. 또, 전기 절연층(401)에 의해 회로 부품(406)을 외기로부터 차단할 수 있으므로, 습도에 의한 신뢰성 저하를 방지할 수 있다. 또, 전기 절연층(401)의 재료로서 필러와 절연성 수지의 혼합물을 사용하면, 세라믹 기판과 달리 고온에서 소성할 필요가 없어, 디스크리트의 회로 부품(406)을 내장하는 것이 가능해진다.As the circuit component 406, for example, a chip component such as an LCR, a SAW filter, or a component such as a balun can be used. Solder 407 or a conductive adhesive is used to connect the wiring patterns 402a and 402b to the circuit component 406. Moreover, since the circuit component 406 can be interrupted | blocked from outside air by the electrical insulation layer 401, the reliability fall by humidity can be prevented. When the mixture of the filler and the insulating resin is used as the material of the electrical insulation layer 401, unlike the ceramic substrate, it is not necessary to bake at a high temperature, and thus it is possible to embed the discrete circuit component 406.
또, 전기 절연층(401)에 내장되는 반도체(403)와 회로 부품(406)을 배선 패턴(402a, 402b)의 적층 방향(두께 방향)에 대향하여 배치하고 있다. 이 구조에 의해, 내장하는 부품 점수를 늘릴 수 있어, 보다 고밀도의 실장이 가능해진다.Moreover, the semiconductor 403 and the circuit component 406 which are built in the electrical insulation layer 401 are arrange | positioned facing the lamination direction (thickness direction) of the wiring patterns 402a and 402b. This structure can increase the number of parts to be embedded, and enables higher density mounting.
또, 외표면에 노출된 배선 패턴(402a) 상에 반도체(403)와 회로 부품(406)이 실장되어 있다. 반도체(403)는 범프(405)를 형성하여 실장되어 있다. 회로 부품(406)은 땜납(407)을 사용하여 실장되어 있다. 반도체(403) 및 회로 부품(406)의 실장에는 도전성 접착제를 사용할 수도 있다. 비아 페이스트로 이루어지는 내부 비아(404)로 전기 접속함으로써 외표면 전체에 반도체(403)나 회로 부품(406)을 고밀도로 실장할 수 있다.The semiconductor 403 and the circuit component 406 are mounted on the wiring pattern 402a exposed on the outer surface. The semiconductor 403 is formed by forming a bump 405. The circuit component 406 is mounted using the solder 407. A conductive adhesive can also be used for mounting the semiconductor 403 and the circuit component 406. By electrically connecting to the inner via 404 made of the via paste, the semiconductor 403 and the circuit component 406 can be mounted at high density on the entire outer surface.
본 실시형태에서는 배선 패턴(402a, 402b)의 적층 방향(도 4의 지면의 상하 방향)에서, 내부 비아(404)의 높이는 전기 절연층(401)중의 반도체(403)나 회로 부품(406)이 실장된 배선 패턴(402a)의 실장면부터 상기 반도체(403)나 상기 회로 부품(406)의 상면까지의 거리(바람직하게는, 상기 반도체(403)나 상기 회로 부품(406)의 두께)보다 작다. 특히, 상기 방향에서 전기 절연층(401)중의 반도체(403)나 회로 부품(406)이 차지하는 범위와 중복되는 범위를 차지하는 내부 비아(404)(즉, 도 4의 지면의 가로 방향에서 상기 반도체(403)나 상기 회로 부품(406)과 대향하여 배치된 내부 비아(404))가 상기 반도체(403)나 상기 회로 부품(406)과 상기 높이의 관계를 만족하는 것이 바람직하다. 상기 적층 방향에서 대향하는 배선 패턴(402a, 402a) 사이를 하나의 내부 비아로 직접 접속하는 것이 아니라, 내부 배선 패턴(402b)을 개재시켜 복수의 내부 비아(404)로 접속함으로써, 상기 높이의 관계를 만족시킬 수 있다. 이렇게 내부 배선 패턴(402b)과 배선 패턴(402a) 사이를, 또는 다른 층에 있는 내부 배선 패턴(402b, 402b) 사이를 내부 비아(404)로 전기적으로 접속함으로써, 내부 비아(404)의 높이의 직경에 대한 비를 저감할 수 있다. 본 실시형태에서는 내부 배선 패턴(402b)을 2층 형성하고 있으며, 내부 비아(404)의 높이의 직경에 대한 비는 내부 배선 패턴(402b)이 없는 경우의 약 1/3이 되어 있다. 그 결과, 신뢰성이 높은 접속이 가능하며, 비아 직경을 감소시킬 수도 있어, 반도체의 내장에 적합한 부품 내장 모듈을 제공할 수 있다.In this embodiment, in the stacking direction of the wiring patterns 402a and 402b (up and down direction of the paper in Fig. 4), the height of the internal via 404 is such that the semiconductor 403 or the circuit component 406 in the electrical insulating layer 401 is formed. The distance from the mounting surface of the mounted wiring pattern 402a to the upper surface of the semiconductor 403 or the circuit component 406 (preferably, the thickness of the semiconductor 403 or the circuit component 406). . In particular, an internal via 404 that occupies a region overlapping with a region occupied by the semiconductor 403 or the circuit component 406 in the electrical insulation layer 401 in the direction (that is, the semiconductor ( It is preferable that 403 or the internal via 404 disposed opposite the circuit component 406 satisfy the relationship between the semiconductor 403 or the circuit component 406 and the height. Rather than directly connecting the wiring patterns 402a and 402a facing each other in the stacking direction with one internal via, instead of connecting the plurality of internal vias 404 through the internal wiring pattern 402b, the relationship of the height is achieved. Can satisfy. In this way, the internal via 404 is electrically connected between the internal wiring pattern 402b and the wiring pattern 402a or between the internal wiring patterns 402b and 402b in different layers, thereby increasing the height of the internal via 404. The ratio to the diameter can be reduced. In the present embodiment, two layers of the internal wiring pattern 402b are formed, and the ratio to the diameter of the height of the internal via 404 is about one third when the internal wiring pattern 402b is not present. As a result, a highly reliable connection can be made and the via diameter can be reduced, so that a component built-in module suitable for embedding a semiconductor can be provided.
또한, 본 실시형태에 있어서는, 한쪽 표면에 노출된 배선 패턴(402a)에만 반도체 및 회로 부품을 실장한 예를 나타냈으나, 양면의 배선 패턴(402a)에 실장해도 된다.In addition, in this embodiment, although the semiconductor and the circuit component were mounted only in the wiring pattern 402a exposed to one surface, you may mount in the wiring pattern 402a of both surfaces.
(실시형태 5)(Embodiment 5)
실시형태 5는 부품 내장 모듈의 또 다른 예이다. 도 5는 본 실시형태에서의 부품 내장 모듈의 단면도이다. 동 도면에서 실시형태 1과 동일 명칭의 요소는 실시형태 1과 동일한 구성으로서, 동일 제조법에 의해 제조되며, 특별히 설명이 없는 한 동일한 기능을 갖는다.Embodiment 5 is another example of a component built-in module. 5 is a cross-sectional view of a component built-in module in the present embodiment. In the figure, the element of the same name as Embodiment 1 is the same structure as Embodiment 1, manufactured by the same manufacturing method, and has the same function unless there is particular notice.
도 5에서 부품 내장 모듈은 전기 절연층(501), 배선 패턴(제1 배선 패턴)(502a), 전자 부품으로서의 반도체(503), 비아 페이스트로 이루어지는 내부 비아(제1 내부 비아)(504), 전자 부품으로서의 회로 부품(506), 및 배선판(508)을 갖고 있다. 반도체(503)는 범프(505)에 의해 회로 부품(506)은 땜납(507)에 의해 각각 배선 패턴(502a)과 접속되어 있다.In FIG. 5, the component embedded module includes an electrical insulation layer 501, a wiring pattern (first wiring pattern) 502a, a semiconductor 503 as an electronic component, an internal via (first internal via) 504 made of via paste, The circuit component 506 as an electronic component and the wiring board 508 are provided. The semiconductor 503 is connected to the wiring pattern 502a by the bump 505 and the circuit component 506 by the solder 507, respectively.
본 실시형태에서는 배선판(508)을 전기 절연층(501)으로 덮은 구성이 채용되어 있다. 배선판(508)으로는 유리 에폭시 기판, 세라믹 기판, 또는 내부 비아 접속을 갖는 다층 기판(예를 들면, 빌드업 기판, 「ALIVH」(마츠시타덴키산교(주)의 상표)을 사용할 수 있다. 배선판(508)은 적어도 2층 이상의 배선 패턴(제2 배선 패턴)(502b)과, 다른 층의 제2 배선 패턴(502b) 사이를 접속하는 관통구멍(509)을 갖는다. 관통구멍(509)을 형성한 배선판(508)을 사용함으로써 기존의 신뢰성이 있는 전기 접속을 이용할 수 있어, 반도체의 내장에 적합한 부품 내장 모듈을 제공할 수 있다. 또, 일반적으로 사용되고 있는 배선판을 이용할 수 있다. 전기 절연층(501)을 통해 제1 배선 패턴(502a)과 배선판(508)의 최표층(最表層)의 제2 배선 패턴(502b)을 내부 비아(504)로 접속함으로써, 배선 패턴(502a)의 표면에 반도체 및 회로 부품을 실장하는 것(실시형태 4를 참조)이 가능해져, 고밀도화에 적합한 부품 내장 모듈을 제공할 수 있다.In this embodiment, the structure which covered the wiring board 508 with the electrical insulation layer 501 is employ | adopted. As the wiring board 508, a glass epoxy substrate, a ceramic substrate, or a multilayer substrate having an internal via connection (for example, a buildup substrate, "ALIVH" (trademark of Matsushita Denki Sangyo Co., Ltd.) can be used. 508 has a through-hole 509 for connecting between at least two wiring patterns (second wiring patterns) 502b and second wiring patterns 502b of another layer. The existing reliable electrical connection can be used by using the wiring board 508, so that a component built-in module suitable for embedding a semiconductor can be provided, and a wiring board generally used can be used. Through the internal via 504 by connecting the first wiring pattern 502a and the second wiring pattern 502b of the outermost layer of the wiring board 508 to the internal via 504 through the semiconductor and the surface of the wiring pattern 502a. It is possible to mount circuit components (see Embodiment 4). Off, it is possible to provide a component built-in module suitable for high density.
또한, 본 실시형태에서는 배선판(508)의 양 면을 전기 절연층(501)으로 덮은 예를 나타냈으나, 편면만을 덮은 구성이어도 된다.In addition, although the example which covered both surfaces of the wiring board 508 with the electrical insulation layer 501 was shown in this embodiment, the structure which covered only one surface may be sufficient.
또, 본 실시형태에서는 관통구멍(509)을 사용한 배선판(508)을 내장한 예를 나타냈으나, 내부 비아(제2 내부 비아)를 사용한 배선판이어도 된다.In addition, in this embodiment, although the wiring board 508 which used the through-hole 509 was built in the example, the wiring board which used the internal via (2nd internal via) may be sufficient.
(실시형태 6)Embodiment 6
실시형태 6은 도 5에 나타낸 부품 내장 모듈의 제조 방법의 일례이다. 도 6A ∼ 도 6E는 실시형태 6에서의 부품 내장 모듈의 제조 방법을 공정 순으로 나타낸 단면도이다. 동 도면에서 실시형태 1 ∼ 5와 동일 명칭의 요소는 실시형태 1 ∼ 5와 동일한 구성으로서, 동일 제조법에 의해 제조되며, 특별히 설명이 없는 한 동일한 기능을 갖는다.Embodiment 6 is an example of the manufacturing method of the component built-in module shown in FIG. 6A to 6E are sectional views showing the manufacturing method of the component built-in module according to the sixth embodiment in order of process. In the figure, the element of the same name as Embodiment 1-5 is the same structure as Embodiment 1-5, is manufactured by the same manufacturing method, and has the same function unless there is particular notice.
도 6A, 도 6B, 도 6C에 나타낸 공정은 도 2A, 도 2B, 도 2E와 각각 동일한 공정이다. 도 6A에 나타낸 바와 같이, 전기 절연층(601)에 비아(606)를 형성하고, 도 6B에 나타낸 바와 같이 비아(606)에 비아 페이스트(604)를 충전한다. 이 때는 전기 절연층(601)은 미경화 상태이다. 이와 병행하여, 도 6C에 나타낸 바와 같이 캐리어(607) 상에 형성한 배선 패턴(제1 배선 패턴)(602a)에 범프(605)를 사용하여 반도체(603)를 실장한다.6A, 6B, and 6C are the same processes as those in FIGS. 2A, 2B, and 2E, respectively. As shown in FIG. 6A, a via 606 is formed in the electrical insulation layer 601, and the via paste 604 is filled in the via 606 as shown in FIG. 6B. At this time, the electrical insulation layer 601 is in an uncured state. In parallel with this, the semiconductor 603 is mounted using bumps 605 on the wiring pattern (first wiring pattern) 602a formed on the carrier 607 as shown in FIG. 6C.
또한, 이들과는 별도로 도 6D에 나타낸 바와 같이 회로 부품(608)을 크림 땜납(609)을 사용하여 실장한 배선 패턴(제1 배선 패턴)(602a)을 구비하는 캐리어(607), 복수 층의 배선 패턴(제2 배선 패턴)(602b)과 이들을 접속하는 관통구멍(611)을 갖고, 반도체(603) 및 배선판(610)의 구멍(612)을 채우기 위한 미경화 상태의 전기 절연 재료(614)를 준비한다. 전기 절연 재료(614)로는 전기 절연층(601)과 같은 재료를 사용할 수 있다. 그리고, 도 6D에 나타낸 바와 같이 위로부터 차례로 회로 부품(608)을 실장한 배선 패턴(602a)을 구비하는 캐리어(607)와, 도 6B의 전기 절연층(601)과, 전기 절연 재료(614)와, 배선판(610)과, 도 6B의 전기 절연층(601)과, 반도체(603)를 실장한 배선 패턴(602a)을 구비하는 도 6C의 캐리어(607)를 위치 맞춤하여 겹친다. 가압·가열함으로써 그들 부재가 일체 경화된다. 동시에 제1 배선 패턴(602a)과 제2 배선 패턴(602b)이 비아 페이스트(604)로 전기 접속된다. 여기서, 도 6D에 나타낸 2장의 전기 절연층(601) 중 상측의 전기 절연층(601)의 두께는 회로 부품(608)의 높이보다 작다. 또, 도 6D의 하측의 전기 절연층(601)의 두께는 반도체(603)의 높이보다 작다.Apart from these, as shown in FIG. 6D, a carrier 607 having a wiring pattern (first wiring pattern) 602a in which the circuit component 608 is mounted using the cream solder 609, a plurality of layers An electrically insulating material 614 having a wiring pattern (second wiring pattern) 602b and a through hole 611 for connecting them, and filling the holes 612 of the semiconductor 603 and the wiring board 610. Prepare. As the electrical insulation material 614, a material such as the electrical insulation layer 601 may be used. 6D, the carrier 607 provided with the wiring pattern 602a which mounted the circuit component 608 in order from the top, the electrical insulation layer 601 of FIG. 6B, and the electrical insulation material 614 are shown. And the carrier 607 of FIG. 6C including the wiring board 610, the electrical insulation layer 601 of FIG. 6B, and the wiring pattern 602a on which the semiconductor 603 is mounted. These members are integrally hardened by pressurizing and heating. At the same time, the first wiring pattern 602a and the second wiring pattern 602b are electrically connected to the via paste 604. Here, the thickness of the upper electrical insulating layer 601 of the two electrical insulating layers 601 shown in FIG. 6D is smaller than the height of the circuit component 608. In addition, the thickness of the lower electrical insulating layer 601 in FIG. 6D is smaller than the height of the semiconductor 603.
그 후, 겉과 안의 캐리어(607)를 박리하여 도 6E에 나타낸 부품 내장 모듈을 얻는다. 표면에 노출된 배선 패턴(602a) 상에 반도체 및 회로 부품을 실장하는 것(실시형태 4를 참조)이 가능해져, 고밀도화에 적합한 부품 내장 모듈을 제공할 수 있다. 또, 신뢰성이 높은 관통구멍(611)을 이용하여 부품 내장 모듈을 형성할 수 있다.Thereafter, the carrier 607 is peeled off from the face and the inside to obtain a component built-in module shown in FIG. 6E. It is possible to mount a semiconductor and a circuit component (refer to Embodiment 4) on the wiring pattern 602a exposed on the surface, and can provide a component built-in module suitable for high density. In addition, a component built-in module can be formed using the highly reliable through hole 611.
(실시형태 7)(Embodiment 7)
실시형태 7은 부품 내장 모듈을 제조하는 방법의 일례이다. 도 7A ∼ 도 7G는 실시형태 7에서의 부품 내장 모듈의 제조 방법을 공정순으로 나타낸 단면도이다. 동 도면에서 실시형태 1 ∼ 6과 동일 명칭의 요소는 실시형태 1 ∼ 6과 동일한 구성으로서, 동일한 제조법에 의해 제조되며, 특별히 설명이 없는 한 동일한 기능을 갖는다.Embodiment 7 is an example of the method of manufacturing a component built-in module. 7A to 7G are sectional views showing the manufacturing method of the component built-in module according to the seventh embodiment in order of process. In the figure, the element of the same name as Embodiment 1-6 is the same structure as Embodiment 1-6, is manufactured by the same manufacturing method, and has the same function unless there is particular notice.
먼저 도 7A에 나타낸 바와 같이 전기 절연층(701)을 제작한다. 전기 절연층(701)의 제작 방법의 일례는 이하와 같다. 부품 내장 모듈은 기판 형상을 하고 있으며, 전기 절연층(701)으로는 절연성 수지나, 필러와 절연성 수지의 혼합물 등을 사용할 수 있다. 또, 유리 클로스나 부직포와 같은 보강재가 들어 있어도 된다. 전기 절연층(701)은 1층당 500㎛ 이하의 두께를 통상 사용할 수 있으며, 본 실시형태에서는 200㎛의 시트를 사용했다. 다음으로, 판형상의 전기 절연층(701)에 비아(708)를 형성한다. 비아(708)의 직경은 1mm 이하가 타당하며, 전기 절연층(701)의 두께에 따라 선택할 필요가 있다. 본 실시형태에서는 직경 200㎛로 했다.First, as shown in FIG. 7A, an electrical insulation layer 701 is fabricated. An example of the manufacturing method of the electrical insulation layer 701 is as follows. The component built-in module has a substrate shape, and as the electrical insulation layer 701, an insulating resin, a mixture of a filler and an insulating resin, or the like can be used. Moreover, reinforcement materials, such as a glass cloth and a nonwoven fabric, may be contained. The electrical insulation layer 701 can normally use the thickness of 500 micrometers or less per layer, and the 200 micrometers sheet was used in this embodiment. Next, vias 708 are formed in the plate-shaped electrical insulation layer 701. The diameter of the via 708 is preferably 1 mm or less, and needs to be selected according to the thickness of the electrical insulation layer 701. In this embodiment, it was 200 micrometers in diameter.
다음으로, 도 7B에 나타낸 바와 같이 비아(708)에 비아 페이스트(704)를 충전한다.Next, as shown in FIG. 7B, the via paste 704 is filled into the via 708.
다음으로, 도 7C에 나타낸 바와 같이 캐리어(709) 상에 배선 패턴(702b)을 형성한다. 도 7B의 전기 절연층(701)의 양 면에 배선 패턴(702b)을 형성한 캐리어(709)를 위치 맞춤하여 겹친다.Next, as shown in FIG. 7C, a wiring pattern 702b is formed on the carrier 709. The carriers 709 having the wiring patterns 702b formed on both surfaces of the electrical insulation layer 701 of FIG. 7B are aligned and overlapped.
도 7D에 나타낸 바와 같이 가공 후, 캐리어(709)를 박리함으로써 겉과 안에 배선 패턴(702b)을 형성한 전기 절연층(701)을 제작할 수 있다. 이 공정에서 배선 패턴(702b)을 전기 절연층(701)에 전사할 수 있어, 비아 페이스트(704)에서 겉과 안의 배선 패턴(702b) 사이가 전기 접속된다. 비아 페이스트(704)의 겉과 안에 배선 패턴(702b)을 대향시켜 적층함으로써, 비아 페이스트(704)가 노출되지 않은 상태로 전기 절연층(701)을 취급할 수 있다. 배선 패턴(702b)의 전사 형성은 전기 절연층(701)이 완전히 경화되지 않는 조건으로 행했다. 완전 경화되지 않는 조건이란, 절연성 수지의 경화 온도 이상에서 경화 시간 이내(본 실시형태에서는 180℃×5분) 또는, 경화 온도 이하를 의미한다. 배선 패턴(702b)을 형성함으로써, 비아 페이스트(704)의 높이의 직경에 대한 비를 저감할 수 있어, 신뢰성의 향상, 비아 직경의 저 사이즈화를 획득하는 것이 가능해진다.As shown in FIG. 7D, after the processing, the carrier 709 is peeled off, whereby the electrical insulating layer 701 having the wiring pattern 702b formed on the outside and inside can be produced. In this step, the wiring pattern 702b can be transferred to the electrical insulation layer 701, and the via paste 704 is electrically connected between the outer and inner wiring patterns 702b. By laminating the wiring pattern 702b on the inside and inside of the via paste 704, the electrical insulating layer 701 can be handled without the via paste 704 being exposed. The transfer formation of the wiring pattern 702b was performed under the condition that the electrical insulation layer 701 was not completely cured. The condition which is not fully hardened means within hardening time (180 degreeC * 5 minutes in this embodiment) or below hardening temperature above the hardening temperature of insulating resin. By forming the wiring pattern 702b, the ratio with respect to the diameter of the height of the via paste 704 can be reduced, so that the reliability can be improved and the via size can be reduced.
상기 공정과 병행하여 도 7E에 나타낸 바와 같이, 캐리어(709) 상에 배선 패턴(702a)을 형성한 부재를 2개 제작한다. 그리고, 각 부재의 배선 패턴(702a) 상에 반도체(703), 회로 부품(706)을 각각 실장한다. 회로 부품(706)의 실장 방법으로는 배선 패턴(702a)에 크림 땜납(707)을 인쇄하고, 가열에 의해 땜납 실장하는 방법을 사용할 수 있다. 그 외에, 도전성 접착제를 사용해도 된다. 반도체(703)의 실장 방법으로는 ACF, NCF, NCP(non-conductive particle paste), 금-금 합금, 스터드 범프를 사용한 플립 칩 실장이나, R-CSP(Real-Chip-Size-Package)에 의한 땜납 실장을 사용할 수 있다. 본 실시형태에서는 스터드 범프(705)를 사용하고 있다. 또한, 반도체(703)와 배선 패턴(702a) 사이에 봉지 수지(710)를 주입해도 된다. 봉지 수지(710)의 주입에 의해, 다음 공정에서 반도체(703)를 전기 절연층(701)에 매설할 때, 반도체(703)와 배선 패턴(702a) 사이에 극간이 생기는 것을 방지할 수 있다. 봉지 수지(710)에는 통상의 플립 칩 본딩에 사용되는 언더 필재를 사용할 수 있다. 봉지 수지(710)를 사용함으로써 반도체(703)의 파손 방지, 신뢰성 향상을 기대할 수 있다. 반도체(703)와 회로 부품(706)을 다른 부재의 배선 패턴(702a)에 실장함으로써, 다른 실장 프로세스(예를 들면, 땜납 실장과 플립 칩 실장)를 사용하는 것이 용이해진다. 또, 반도체(703)로서 R-CSP를 사용한 경우에는 반도체(703)와 회로 부품(706)에 동일한 실장 프로세스를 사용할 수 있어, 동일 배선 패턴(702a) 상으로의 실장이 용이해진다.In parallel with the above process, as shown in FIG. 7E, two members on which the wiring pattern 702a is formed on the carrier 709 are produced. Then, the semiconductor 703 and the circuit component 706 are mounted on the wiring pattern 702a of each member, respectively. As a method of mounting the circuit component 706, a method of printing the cream solder 707 on the wiring pattern 702a and solder mounting by heating can be used. In addition, you may use a conductive adhesive. The semiconductor 703 is mounted by flip chip mounting using ACF, NCF, non-conductive particle paste (NCP), gold-gold alloy, or stud bump, or by Real-Chip-Size-Package (R-CSP). Solder mounting can be used. In this embodiment, the stud bump 705 is used. In addition, the sealing resin 710 may be injected between the semiconductor 703 and the wiring pattern 702a. By injecting the encapsulation resin 710, it is possible to prevent the gap between the semiconductor 703 and the wiring pattern 702a from being embedded when the semiconductor 703 is embedded in the electrical insulating layer 701 in the next step. The underfill material used for normal flip chip bonding can be used for the sealing resin 710. By using the sealing resin 710, it is possible to prevent the semiconductor 703 from being damaged and to improve reliability. By mounting the semiconductor 703 and the circuit component 706 on the wiring pattern 702a of another member, it is easy to use other mounting processes (for example, solder mounting and flip chip mounting). When the R-CSP is used as the semiconductor 703, the same mounting process can be used for the semiconductor 703 and the circuit component 706, and the mounting on the same wiring pattern 702a is facilitated.
그 후, 도 7A, 도 7B의 공정을 거쳐 비아 페이스트(704)가 충전된 전기 절연층(701)을 동일하게 2장 제작한다. 각 전기 절연층(701)에 회로 부품(706) 및 반도체(703)를 내장하기 위한 구멍(712)을 형성한다. 그리고, 도 7F에 나타낸 바와 같이, 위로부터 차례로 회로 부품(706)을 실장한 배선 패턴(702a)을 구비하는 도 7E의 캐리어(709)와, 구멍(712)을 형성한 전기 절연층(701)과, 배선 패턴(702b)을 양 면에 형성한 도 7D의 전기 절연층(701)과, 구멍(712)을 형성한 전기 절연층(701)과, 반도체(703)를 실장한 배선 패턴(702a)을 구비하는 도 7E의 캐리어(709)를 위치 맞춤하여 겹친다. 여기서, 도 7F에 나타낸 3장의 전기 절연층(701) 중 가장 위의 전기 절연층(701)의 두께는 회로 부품(706)의 높이보다 작다. 또, 도 7F의 가장 아래의 전기 절연층(701)의 두께는 반도체(703)의 높이보다 작다.Thereafter, two electrical insulating layers 701 filled with the via paste 704 are produced in the same manner through the processes of FIGS. 7A and 7B. Holes 712 are formed in each electrical insulating layer 701 for embedding the circuit component 706 and the semiconductor 703. And as shown in FIG. 7F, the carrier 709 of FIG. 7E provided with the wiring pattern 702a which mounted the circuit component 706 in order from the top, and the electrical insulation layer 701 in which the hole 712 was formed. And the electrical insulation layer 701 of FIG. 7D in which the wiring patterns 702b are formed on both surfaces, the electrical insulation layer 701 in which the holes 712 are formed, and the wiring pattern 702a in which the semiconductor 703 is mounted. Carriers 709 of FIG. Here, the thickness of the uppermost electrical insulating layer 701 of the three electrical insulating layers 701 shown in FIG. 7F is smaller than the height of the circuit component 706. In addition, the thickness of the lowermost electrically insulating layer 701 of FIG. 7F is smaller than the height of the semiconductor 703.
가압·가열함으로써 반도체(703), 회로 부품(706)을 전기 절연층(701)에 매설할 수 있으며, 전기 절연층(701)을 일체로 성형할 수 있다. 실시형태 6에 나타낸 배선판(610)에 구멍(612)을 형성하여 반도체, 회로 부품을 내장하는 방법과 달리, 내장하는 반도체, 회로 부품을 임의의 위치에 배치할 수 있다. 가압 후, 가열함으로써 전기 절연층(701)을 경화시킨다. 경화시킨 후, 캐리어(709)를 제거함으로써 표면에 배선 패턴(702a)을 갖고, 내부 배선 패턴(702b)과, 반도체(703)와, 회로 부품(706)을 내장하고, 배선 패턴(702b)에 의해 내부 비아(비아 페이스트)(704)의 어스펙트비를 저감시킨 부품 내장 모듈을 제작할 수 있다.By pressurizing and heating, the semiconductor 703 and the circuit component 706 can be embedded in the electrical insulation layer 701, and the electrical insulation layer 701 can be molded integrally. Unlike the method in which the holes 612 are formed in the wiring board 610 shown in the sixth embodiment to embed semiconductors and circuit components, the semiconductors and circuit components to be embedded can be arranged at arbitrary positions. After pressurizing, the electrical insulation layer 701 is cured by heating. After curing, the carrier 709 is removed to have the wiring pattern 702a on the surface, and the internal wiring pattern 702b, the semiconductor 703, and the circuit component 706 are built in the wiring pattern 702b. As a result, a component built-in module can be manufactured in which the aspect ratio of the internal via (via paste) 704 is reduced.
그 후, 표면의 배선 패턴(702a) 상에 다른 반도체나 회로 부품을 실장함으로써, 도 4에 나타낸 부품 내장 모듈이 얻어진다.Thereafter, another semiconductor or circuit component is mounted on the wiring pattern 702a on the surface, whereby the component built-in module shown in FIG. 4 is obtained.
(실시형태 8)Embodiment 8
실시형태 8은 부품 내장 모듈의 또 다른 예이다. 도 8은 본 실시형태에서의 부품 내장 모듈의 단면도이다. 동 도면에서 실시형태 1 ∼ 7과 동일 명칭의 요소는 실시형태 1 ∼ 7과 동일한 구성으로서, 동일 제조법에 의해 제조되며, 특별히 설명이 없는 한 동일한 기능을 갖는다.Embodiment 8 is another example of a component built-in module. 8 is a sectional view of a component built-in module in the present embodiment. In the figure, the elements of the same name as Embodiment 1-7 are the same structure as Embodiment 1-7, are manufactured by the same manufacturing method, and have the same function unless there is particular notice.
도 8에서 부품 내장 모듈은 전기 절연층(801), 배선 패턴(802a, 802b), 전자 부품으로서의 반도체(803), 비아 페이스트로 이루어지는 내부 비아(804), 및 전자 부품으로서의 회로 부품(806)을 갖고 있다. 반도체(803)는 범프(805)에 의해, 회로 부품(806)은 땜납(807)에 의해 각각 배선 패턴(802a)와 접속되어 있다. 또, 반도체(803)와 배선 패턴(802a)의 접합부를 봉지 수지(808)로 보호하고 있다.In FIG. 8, the component embedded module includes an electrical insulation layer 801, wiring patterns 802a and 802b, a semiconductor 803 as an electronic component, an internal via 804 made of via paste, and a circuit component 806 as an electronic component. Have The semiconductor 803 is connected to the wiring pattern 802a by the bump 805 and the circuit component 806 by the solder 807. In addition, the bonding portion of the semiconductor 803 and the wiring pattern 802a is protected by the sealing resin 808.
본 실시형태에서는 반도체(803), 회로 부품(806)이 전기 절연층(801)에 내장되어 있다. 반도체(803) 및 회로 부품(806)과 접하고 있는 전기 절연층과, 내부 비아(804)와 접하고 있는 전기 절연층이 일체로 형성되어 있다. 이렇게 일체로 형성함으로써 반도체(803), 회로 부품(806), 및 내부 배선 패턴(802b)를 전기 절연층(801) 내의 임의의 위치에 형성할 수 있다. 이 때, 내부 배선 패턴(802b)을 랜드 형상부만으로 하면, 반도체(803)나 회로 부품(806)을 내장할 수 있는 영역이 최대가 되어, 보다 고밀도의 부품 내장 모듈을 제공할 수 있다. 여기서, 「랜드 형상부」란 상하의 내부 비아(804)와만 접속되며, 가로 방향으로는 상호 절연된 배선 패턴을 말한다.In this embodiment, the semiconductor 803 and the circuit component 806 are built in the electrical insulation layer 801. An electrical insulation layer in contact with the semiconductor 803 and the circuit component 806 and an electrical insulation layer in contact with the internal via 804 are integrally formed. By integrally forming in this manner, the semiconductor 803, the circuit component 806, and the internal wiring pattern 802b can be formed at any position in the electrical insulation layer 801. At this time, when the internal wiring pattern 802b is formed only as the land-shaped portion, the area in which the semiconductor 803 or the circuit component 806 can be built is maximized, and a higher density component embedded module can be provided. Here, the "land-shaped part" refers to a wiring pattern which is connected only to the upper and lower inner vias 804 and is insulated from each other in the horizontal direction.
(실시형태 9)(Embodiment 9)
실시형태 9는 부품 내장 모듈의 또 다른 예이다. 도 9는 본 실시형태에서의 부품 내장 모듈의 단면도이다. 동 도면에서 실시형태 1 ∼ 8과 동일 명칭의 요소는 실시형태 1 ∼ 7과 동일한 구성으로서, 동일 제조법에 의해 제조되며, 특별히 설명이 없는 한 동일한 기능을 갖는다. Embodiment 9 is another example of a component built-in module. 9 is a sectional view of a component built-in module in the present embodiment. In the figure, the element of the same name as Embodiment 1-8 is the same structure as Embodiment 1-7, is manufactured by the same manufacturing method, and has the same function unless there is particular notice.
도 9에서 부품 내장 모듈은 전기 절연층(901), 배선 패턴(902a, 902b), 전자 부품으로서의 반도체(903), 내부 비아(904), 및 전자 부품으로서의 회로 부품(906)을 갖고 있다. 반도체(903)는 범프(905)에 의해 내부 배선 패턴(902b)과, 또 회로 부품(906)은 땜납(907)에 의해 배선 패턴(902a)과 접속되어 있다.In FIG. 9, the component embedded module includes an electrical insulation layer 901, wiring patterns 902a and 902b, a semiconductor 903 as an electronic component, an internal via 904, and a circuit component 906 as an electronic component. The semiconductor 903 is connected to the internal wiring pattern 902b by the bump 905, and the circuit component 906 is connected to the wiring pattern 902a by the solder 907.
본 실시형태에서는 반도체(903)를 실장하고 있는 배선 패턴은 전기 절연층(901)의 내부에 형성된 내부 배선 패턴(902b)이다. 회로 부품(906)도 내부 배선 패턴(902b)에 실장하는 것이 가능하다. 반도체(903) 및 회로 부품(906)과 같은 전자 부품을 내부 배선 패턴(902b)에도 실장함으로서, 최단거리의 회로 형성이 기능해져 모듈의 소형화로 이어진다.In the present embodiment, the wiring pattern in which the semiconductor 903 is mounted is the internal wiring pattern 902b formed in the electrical insulation layer 901. The circuit component 906 can also be mounted on the internal wiring pattern 902b. By mounting electronic components such as the semiconductor 903 and the circuit component 906 on the internal wiring pattern 902b, the shortest distance circuit formation is functioned, leading to miniaturization of the module.
본 실시형태와 같이, 내부 배선 패턴(902b)에 전자 부품을 실장하기 위해서는, 예를 들면 실시형태 2에 나타낸 제조 방법(도2A ∼ 도 2G)에서, 도 2G에서 얻은 부품 내장 모듈의 하면에 도 2B에 나타낸 전기 절연층(201)과, 도 2C에 나타낸 배선 패턴을 형성한 캐리어(207)를 적층하면 된다.As in the present embodiment, in order to mount the electronic component on the internal wiring pattern 902b, for example, in the manufacturing method (FIGS. 2A to 2G) shown in Embodiment 2, the lower surface of the component built-in module obtained in FIG. What is necessary is just to laminate | stack the electrical insulation layer 201 shown to 2B and the carrier 207 in which the wiring pattern shown to FIG. 2C was formed.
또는, 앞뒤로 배선 패턴이 형성되고, 양 배선 패턴을 내부 비아로 접속한 전기 절연층의 한쪽의 배선 패턴 상에 전자 부품을 실장한 것을 도 2E에 나타낸 실장체 대신 사용하여 실시형태 2와 동일한 공정을 거쳐, 또는 도 3C에 나타낸 실장체 대신 사용하여 실시형태 3과 동일한 공정을 거쳐 제조할 수 있다.Alternatively, the same steps as those of the second embodiment are carried out by using a wiring pattern formed in front and back, and mounting an electronic component on one wiring pattern of the electrical insulation layer in which both wiring patterns are connected by internal vias, instead of the package shown in FIG. 2E. It can manufacture through the process similar to Embodiment 3, or using instead of the mounting body shown to FIG. 3C.
(실시형태 10)Embodiment 10
실시형태 10은 부품 내장 모듈의 또 다른 예이다. 도 10은 본 실시형태에서의 부품 내장 모듈의 단면도이다. 동 도면에서 실시형태 1 ∼ 9와 동일 명칭의 요소는 실시형태 1 ∼ 9와 동일한 구성으로서, 동일 제조법에 의해 제조되며, 특별히 설명이 없는 한 동일한 기능을 갖는다.Embodiment 10 is another example of a component built-in module. 10 is a sectional view of a component built-in module in the present embodiment. In the figure, the element of the same name as Embodiment 1-9 is the same structure as Embodiment 1-9, is manufactured by the same manufacturing method, and has the same function unless there is particular notice.
도 10에서 부품 내장 모듈은 전기 절연층(1001), 배선 패턴(제1 배선 패턴)(1002a, 1002b), 전자 부품으로서의 반도체(1003), 내부 비아(제1 내부 비아)(1004), 전자 부품으로서의 회로 부품(1006), 및 배선판(1008)을 갖고 있다. 배선판(1008)은 적어도 2층 이상의 배선 패턴(제2 배선 패턴)(1002c)과, 다른 층의 제2 배선 패턴(1002c) 사이를 접속하는 관통구멍(1009)을 갖는다. 반도체(1003)는 범프(1005)에 의해, 또 회로 부품(1006)은 땜납(1007)에 의해 각각 배선판(1008)의 표층의 배선 패턴(1002c)과 접속되어 있다.In FIG. 10, the component embedded module includes an electrical insulation layer 1001, wiring patterns (first wiring patterns) 1002a and 1002b, a semiconductor 1003 as an electronic component, an internal via (first internal via) 1004, and an electronic component. As a circuit component 1006 and a wiring board 1008. The wiring board 1008 has at least two wiring patterns (second wiring patterns) 1002c and through holes 1009 for connecting between the second wiring patterns 1002c of other layers. The semiconductor 1003 is connected to the wiring pattern 1002c of the surface layer of the wiring board 1008 by the bump 1005 and the circuit component 1006 by the solder 1007, respectively.
본 실시형태에서는 반도체(1003), 회로 부품(1006)을 실장하고 있는 배선 패턴(1002c)은 배선판(1008)에 형성된 배선 패턴(1002c)이다. 배선판(1008)의 외표면에 반도체(1003)나 회로 부품(1006) 등의 전자 부품을 실장한 기존의 모듈 구조체를 사용하여, 상기 반도체(1003)나 상기 회로 부품(1006)을 전기 절연층(1001) 내에 매설하여, 상기 전기 절연층(1001)의 표면에 형성한 배선 패턴(1002a)에, 또한 반도체(1003)나 회로 부품(1006) 등의 전자 부품을 실장할 수 있다. 이에 의해, 모듈의 고밀도 실장화가 가능해진다.In this embodiment, the wiring pattern 1002c on which the semiconductor 1003 and the circuit component 1006 are mounted is the wiring pattern 1002c formed on the wiring board 1008. The semiconductor 1003 and the circuit component 1006 are electrically insulated by using an existing module structure in which electronic components such as the semiconductor 1003 and the circuit component 1006 are mounted on the outer surface of the wiring board 1008. An electronic component such as a semiconductor 1003, a circuit component 1006, or the like can be mounted in the wiring pattern 1002a formed in the surface of the electrical insulation layer 1001 by being embedded in 1001. This enables high density mounting of the module.
본 실시형태의 부품 내장 모듈은 배선판(1008) 표면의 배선 패턴(1002c) 상에 전자 부품을 실장한 것을, 도 2E에 나타낸 실장체 대신 사용하여 실시형태 2와 동일한 공정을 거쳐, 또는 도 3C에 나타낸 실장체 대신 사용하여 실시형태 3과 동일한 공정을 거쳐 제조할 수 있다.In the component built-in module of this embodiment, the electronic component is mounted on the wiring pattern 1002c on the surface of the wiring board 1008, instead of the mounting body shown in Fig. 2E, through the same process as in Embodiment 2, or in Fig. 3C. It can be manufactured through the same process as Embodiment 3, using instead of the mounting body shown.
이하에, 본 발명의 구체적인 실시예를 설명한다.Hereinafter, specific examples of the present invention will be described.
(실시예 1)(Example 1)
본 발명의 부품 내장 모듈의 신뢰성의 내부 비아의 어스펙트비(비아 직경에 대한 비아 높이의 비)에 대한 의존성에 대해, 그 검토 결과의 일례를 설명한다.An example of the result of examination is demonstrated about the dependence on the aspect ratio (ratio of via height to via diameter) of the internal via of the reliability of the component-embedded module of this invention.
본 실시예에서는 표 1에 나타낸 비아 직경, 비아 높이, 내부 배선층 수로 부품 내장 모듈을 제작했다.In this embodiment, a component built-in module was manufactured with the via diameter, the via height, and the number of internal wiring layers shown in Table 1.
이 실시예에서는 필러에 실리카, 절연성 수지로서 에폭시 수지를 사용한 시트형상의 전기 절연층을 사용했다. 전기 절연층의 두께는 내부 배선층 수 = 0인 경우는 800㎛, 내부 배선층 수 = 1인 경우는 400㎛로 하고, 어느 경우에도 합계 두께는 800㎛로 했다.In this example, a sheet-shaped electric insulation layer using silica and an epoxy resin as the insulating resin was used as the filler. The thickness of the electrical insulation layer was 800 µm when the number of internal wiring layers = 0 and 400 µm when the number of internal wiring layers = 1, and the total thickness was 800 µm in all cases.
처음에 미경화 상태(B 스테이지)의 전기 절연층에 펀쳐를 사용하여 복수의 비아를 형성했다. 비아 직경은 표 1에 나타낸 바와 같다. 비아 형성 후, 비아 페이스트(은 입자, 에폭시-페놀 수지, 및 경화제의 혼합 조성물)를 충전했다.Initially, a plurality of vias were formed in the electrical insulation layer in the uncured state (B stage) by using a puncher. Via diameters are as shown in Table 1. After via formation, the via paste (a mixed composition of silver particles, epoxy-phenol resin, and curing agent) was filled.
병행하여, 캐리어(필름) 상에 형성한 구리박을 노광·현상·에칭함으로써, 배선 패턴을 형성했다. 형성한 배선 패턴에 반도체 베어 칩(두께 : 500㎛)을 땜납 범프를 사용하여 실장했다.In parallel, the wiring pattern was formed by exposing, developing and etching the copper foil formed on the carrier (film). A semiconductor bare chip (thickness: 500 µm) was mounted on the formed wiring pattern using solder bumps.
반도체 실장 후, 배선 패턴(반도체 실장 완료) / 전기 절연층 / 배선 패턴(반도체 실장 없음) 순으로 위치 맞춤하여 겹치고, 6MN의 압력으로 가압하면서 170℃의 온도로 1시간 가열함으로써 전기 절연층을 경화시켰다. 동시에 비아 페이스트도 경화하여, 배선 패턴 사이(내부 배선층을 형성한 경우에는, 배선 패턴과 내부 배선 패턴 사이)가 전기적으로 접속되었다. 내부 배선층을 형성한 시료에서는, 도 2D에 나타낸 것과 동일한, 양 면에 배선 패턴을 형성한 전기 절연층을 상기 전기 절연층과 배선 패턴 사이에 개재시켜 적층했다.After the semiconductor mounting, the wiring pattern (semiconductor mounting completed) / electrical insulation layer / wiring pattern (semiconductor mounting) are aligned and overlapped, and the electrical insulation layer is cured by heating at a temperature of 170 ° C. for 1 hour while pressing at a pressure of 6 MN. I was. At the same time, the via paste was also cured to electrically connect the wiring patterns (between the wiring patterns and the internal wiring patterns when the internal wiring layers were formed). In the sample in which the internal wiring layer was formed, the electrical insulation layer in which the wiring pattern was formed on both surfaces similar to that shown in FIG. 2D was laminated between the electrical insulation layer and the wiring pattern.
전기 절연층의 경화 후, 캐리어를 박리하여 부품 내장 모듈을 얻었다.After hardening of the electrical insulation layer, the carrier was peeled off to obtain a component built-in module.
본 실시예에 의해 제작한 부품 내장 모듈의 신뢰성을 평가하기 위해, 땜납 리플로 시험을 행했다. 땜납 리플로 시험은 벨트식 리플로 시험기를 사용하여, 최고 온도가 260℃에서 10초간 유지한 후에 상온까지 냉각하는 공정으로 이루어지는 사이클을 10회 반복함으로써 행했다. 땜납 리플로 시험 전후에 각 내부 비아의 저항값을 측정하여, 시험 후의 저항값이 시험 전의 저항값에 비해 50% 이상 변화한 내부 비아를 「불량」으로 판단하고, 이러한 불량의 내부 비아의 비율을 비아 불량률로 했다. 그 결과를 표 1에 나타낸다.In order to evaluate the reliability of the component built-in module produced by the present Example, the solder reflow test was done. The solder reflow test was performed by repeating the cycle which consists of a process which cools to normal temperature after hold | maintaining the maximum temperature at 260 degreeC for 10 second using a belt reflow tester. Measure the resistance value of each internal via before and after the solder reflow test, and judge that the internal via whose resistance value after the test has changed by more than 50% compared to the resistance value before the test is regarded as 'bad', and the ratio of the internal via of such defect is determined. Via failure rate. The results are shown in Table 1.
이 표 1에 나타낸 바와 같이, 비아 직경에 대한 비아 높이의 비가 부품 내장 모듈의 신뢰성에 영향을 주고 있으며, 내부 배선층을 사용함으로써 동일한 비아 직경이어도 높은 신뢰성을 얻을 수 있는 것을 알 수 있었다.As shown in Table 1, the ratio of the via height to the via diameter affects the reliability of the component built-in module, and it was found that high reliability can be obtained even with the same via diameter by using an internal wiring layer.
본 발명에 의하면, 신뢰성이 높고 고밀도 실장 가능한 부품 내장 모듈을 제공할 수 있다. According to the present invention, it is possible to provide a component built-in module having high reliability and high density mounting.
도 1은 본 발명의 실시형태 1에서의 부품 내장 모듈의 단면도,1 is a cross-sectional view of a component built-in module according to the first embodiment of the present invention;
도 2는 본 발명의 실시형태 2에서의 부품 내장 모듈의 제조 방법을 공정순으로 나타낸 단면도,Fig. 2 is a sectional view showing the manufacturing method of a component built-in module according to the second embodiment of the present invention in the order of steps;
도 3은 본 발명의 실시형태 3에서의 부품 내장 모듈의 제조 방법을 공정순으로 나타낸 단면도,3 is a cross-sectional view showing a manufacturing method of a component built-in module according to the third embodiment of the present invention in the order of steps;
도 4는 본 발명의 실시형태 4에서의 부품 내장 모듈의 단면도,4 is a cross-sectional view of a component built-in module according to Embodiment 4 of the present invention;
도 5는 본 발명의 실시형태 5에서의 부품 내장 모듈의 단면도,5 is a cross-sectional view of a component built-in module according to Embodiment 5 of the present invention;
도 6은 본 발명의 실시형태 6에서의 부품 내장 모듈의 제조 방법을 공정순으로 나타낸 단면도,Fig. 6 is a sectional view showing the manufacturing method of a component built-in module according to the sixth embodiment of the present invention in the order of steps;
도 7은 본 발명의 실시형태 7에서의 부품 내장 모듈의 제조 방법을 공정순으로 나타낸 단면도,Fig. 7 is a sectional view showing the manufacturing method of the component built-in module according to the seventh embodiment of the present invention in the order of steps;
도 8은 본 발명의 실시형태 8에서의 부품 내장 모듈의 단면도,8 is a cross-sectional view of a component built-in module according to Embodiment 8 of the present invention;
도 9는 본 발명의 실시형태 9에서의 부품 내장 모듈의 단면도,9 is a cross-sectional view of a component built-in module according to Embodiment 9 of the present invention;
도 10은 본 발명의 실시형태 10에서의 부품 내장 모듈의 단면도이다.10 is a cross-sectional view of a component built-in module according to Embodiment 10 of the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
101, 201, 301, 401, 501, 601, 701, 801, 901, 1001 … 전기 절연층101, 201, 301, 401, 501, 601, 701, 801, 901, 1001... Electrical insulation layer
102a, 102b, 202a, 202b, 302a, 302b, 402a, 402b, 502a, 502b, 602a, 602b, 702a, 702b, 802a, 802b, 902a, 902b, 1002a, 1002b, 1002c … 배선 패턴102a, 102b, 202a, 202b, 302a, 302b, 402a, 402b, 502a, 502b, 602a, 602b, 702a, 702b, 802a, 802b, 902a, 902b, 1002a, 1002b, 1002c. Wiring pattern
103, 203, 303, 403, 503, 603, 703, 803, 903, 1003 … 반도체103, 203, 303, 403, 503, 603, 703, 803, 903, 1003... semiconductor
104, 204, 304, 404, 504, 604, 704, 804, 904, 1004 … 비아 페이스트(내부 비아)104, 204, 304, 404, 504, 604, 704, 804, 904, 1004... Via Paste (Inner Via)
105, 205, 405, 505, 605, 705, 805, 905, 1005 … 범프105, 205, 405, 505, 605, 705, 805, 905, 1005... Bump
305 … 도전성 접착제 206, 306, 606, 708 … 비아305... Conductive adhesives 206, 306, 606, 708. Via
207, 307, 607, 709 … 캐리어207, 307, 607, 709... carrier
406, 506, 608, 706, 806, 906, 1006 … 회로 부품406, 506, 608, 706, 806, 906, 1006... Circuit components
407, 507, 609, 707, 807, 907, 1007 … 땜납407, 507, 609, 707, 807, 907, 1007... pewter
308, 612, 712 … 구멍 508, 610, 1008 … 배선판308, 612, 712... Holes 508, 610, 1008... Wiring board
509, 611, 1009 … 관통구멍 710, 808 … 봉지 수지509, 611, 1009... Through holes 710 and 808. Bag resin
Claims (28)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001011656 | 2001-01-19 | ||
| JPJP-P-2001-00011656 | 2001-01-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020062227A KR20020062227A (en) | 2002-07-25 |
| KR100507791B1 true KR100507791B1 (en) | 2005-08-17 |
Family
ID=18878766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0003163A KR100507791B1 (en) | 2001-01-19 | 2002-01-19 | Electric component embedded module and method of manufacturing the same |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6489685B2 (en) |
| EP (1) | EP1225629A3 (en) |
| KR (1) | KR100507791B1 (en) |
| CN (2) | CN1251560C (en) |
| TW (1) | TW511415B (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100997524B1 (en) | 2008-10-28 | 2010-11-30 | 삼성전기주식회사 | printed circuit board having a electro device and manufacturing method thereof |
| KR100999536B1 (en) * | 2008-10-28 | 2010-12-08 | 삼성전기주식회사 | printed circuit board having a electro device and manufacturing method thereof |
Families Citing this family (126)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1265466A3 (en) * | 2001-06-05 | 2004-07-21 | Dai Nippon Printing Co., Ltd. | Method for fabrication wiring board provided with passive element and wiring board provided with passive element |
| MXPA02005829A (en) * | 2001-06-13 | 2004-12-13 | Denso Corp | Method for manufacturing printed wiring board with embedded electric device. |
| TW550997B (en) * | 2001-10-18 | 2003-09-01 | Matsushita Electric Ind Co Ltd | Module with built-in components and the manufacturing method thereof |
| JP4392157B2 (en) * | 2001-10-26 | 2009-12-24 | パナソニック電工株式会社 | WIRING BOARD SHEET MATERIAL AND ITS MANUFACTURING METHOD, AND MULTILAYER BOARD AND ITS MANUFACTURING METHOD |
| TWI255001B (en) * | 2001-12-13 | 2006-05-11 | Matsushita Electric Ind Co Ltd | Metal wiring substrate, semiconductor device and the manufacturing method thereof |
| US8455994B2 (en) * | 2002-01-31 | 2013-06-04 | Imbera Electronics Oy | Electronic module with feed through conductor between wiring patterns |
| FI115285B (en) * | 2002-01-31 | 2005-03-31 | Imbera Electronics Oy | Method of immersing a component in a base material and forming a contact |
| FI119215B (en) * | 2002-01-31 | 2008-08-29 | Imbera Electronics Oy | A method for immersing a component in a substrate and an electronic module |
| US7485489B2 (en) * | 2002-06-19 | 2009-02-03 | Bjoersell Sten | Electronics circuit manufacture |
| DE10228328A1 (en) * | 2002-06-25 | 2004-01-22 | Epcos Ag | Electronic component with a multilayer substrate and manufacturing process |
| JP3575478B2 (en) * | 2002-07-03 | 2004-10-13 | ソニー株式会社 | Method of manufacturing module substrate device, high-frequency module and method of manufacturing the same |
| EP1542519A4 (en) * | 2002-07-31 | 2010-01-06 | Sony Corp | Method for manufacturing board with built-in device and board with built-in device, and method for manufacturing printed wiring board and printed wiring board |
| JP4489411B2 (en) * | 2003-01-23 | 2010-06-23 | 新光電気工業株式会社 | Manufacturing method of electronic component mounting structure |
| JP4137659B2 (en) * | 2003-02-13 | 2008-08-20 | 新光電気工業株式会社 | Electronic component mounting structure and manufacturing method thereof |
| FI20030293A (en) * | 2003-02-26 | 2004-08-27 | Imbera Electronics Oy | Method for manufacturing an electronic module and an electronic module |
| FI119583B (en) * | 2003-02-26 | 2008-12-31 | Imbera Electronics Oy | Procedure for manufacturing an electronics module |
| CN101069283A (en) * | 2003-05-01 | 2007-11-07 | 玛丽皇后和威斯特-弗尔德学院 | Encased thermal management device and method of making such a device |
| CN1784785A (en) * | 2003-05-09 | 2006-06-07 | 松下电器产业株式会社 | Module with built-in circuit element |
| EP1636842B1 (en) * | 2003-06-03 | 2011-08-17 | Casio Computer Co., Ltd. | Stackable semiconductor device and method of manufacturing the same |
| US7547975B2 (en) * | 2003-07-30 | 2009-06-16 | Tdk Corporation | Module with embedded semiconductor IC and method of fabricating the module |
| FI20031201A (en) * | 2003-08-26 | 2005-02-27 | Imbera Electronics Oy | Procedure for manufacturing an electronics module and an electronics module |
| JP4688679B2 (en) * | 2003-09-09 | 2011-05-25 | 三洋電機株式会社 | Semiconductor module |
| JP4344952B2 (en) * | 2003-10-06 | 2009-10-14 | 日本電気株式会社 | Electronic device and manufacturing method thereof |
| TWI278048B (en) * | 2003-11-10 | 2007-04-01 | Casio Computer Co Ltd | Semiconductor device and its manufacturing method |
| US7116405B2 (en) * | 2003-12-04 | 2006-10-03 | Johnson Kenneth C | Maskless, microlens EUV lithography system with grazing-incidence illumination optics |
| JP4342353B2 (en) * | 2004-03-17 | 2009-10-14 | 三洋電機株式会社 | Circuit device and manufacturing method thereof |
| US20050218491A1 (en) * | 2004-03-31 | 2005-10-06 | Alps Electric Co., Ltd. | Circuit component module and method of manufacturing the same |
| JP3925809B2 (en) * | 2004-03-31 | 2007-06-06 | カシオ計算機株式会社 | Semiconductor device and manufacturing method thereof |
| JP4339739B2 (en) * | 2004-04-26 | 2009-10-07 | 太陽誘電株式会社 | Multi-layer board with built-in components |
| FI20040592A (en) * | 2004-04-27 | 2005-10-28 | Imbera Electronics Oy | Conducting heat from an inserted component |
| FI20041680A (en) * | 2004-04-27 | 2005-10-28 | Imbera Electronics Oy | Electronics module and method for its manufacture |
| US6974724B2 (en) * | 2004-04-28 | 2005-12-13 | Nokia Corporation | Shielded laminated structure with embedded chips |
| JP2005347353A (en) * | 2004-05-31 | 2005-12-15 | Sanyo Electric Co Ltd | Circuit device and its manufacturing method |
| FI117814B (en) | 2004-06-15 | 2007-02-28 | Imbera Electronics Oy | A method for manufacturing an electronic module |
| JP4285339B2 (en) * | 2004-06-15 | 2009-06-24 | パナソニック株式会社 | Circuit module and method of manufacturing circuit module |
| JP2006024698A (en) * | 2004-07-07 | 2006-01-26 | Toshiba Corp | Semiconductor apparatus and manufacturing method thereof |
| US7309838B2 (en) * | 2004-07-15 | 2007-12-18 | Oki Electric Industry Co., Ltd. | Multi-layered circuit board assembly with improved thermal dissipation |
| JP4575071B2 (en) * | 2004-08-02 | 2010-11-04 | 新光電気工業株式会社 | Manufacturing method of electronic component built-in substrate |
| US8487194B2 (en) * | 2004-08-05 | 2013-07-16 | Imbera Electronics Oy | Circuit board including an embedded component |
| FI117812B (en) * | 2004-08-05 | 2007-02-28 | Imbera Electronics Oy | Manufacture of a layer containing a component |
| TW200618705A (en) * | 2004-09-16 | 2006-06-01 | Tdk Corp | Multilayer substrate and manufacturing method thereof |
| TWI241695B (en) * | 2004-11-19 | 2005-10-11 | Ind Tech Res Inst | Structure of an electronic package and method for fabricating the same |
| FI20041525A (en) * | 2004-11-26 | 2006-03-17 | Imbera Electronics Oy | Electronics module and manufacturing process |
| TWI287805B (en) * | 2005-11-11 | 2007-10-01 | Ind Tech Res Inst | Composite conductive film and semiconductor package using such film |
| JP2006165252A (en) * | 2004-12-07 | 2006-06-22 | Shinko Electric Ind Co Ltd | Method of manufacturing substrate with built-in chip |
| JP3914239B2 (en) * | 2005-03-15 | 2007-05-16 | 新光電気工業株式会社 | Wiring board and method for manufacturing wiring board |
| US7935892B2 (en) * | 2005-04-14 | 2011-05-03 | Panasonic Corporation | Electronic circuit device and method for manufacturing same |
| DE112006001506T5 (en) * | 2005-06-16 | 2008-04-30 | Imbera Electronics Oy | Board structure and method for its production |
| FI122128B (en) * | 2005-06-16 | 2011-08-31 | Imbera Electronics Oy | Process for manufacturing circuit board design |
| FI119714B (en) | 2005-06-16 | 2009-02-13 | Imbera Electronics Oy | Circuit board structure and method for manufacturing a circuit board structure |
| KR100714196B1 (en) * | 2005-07-11 | 2007-05-02 | 삼성전기주식회사 | Printed Circuit Board Having Embedded Electric Element and Fabricating Method therefor |
| JP4766049B2 (en) * | 2005-09-20 | 2011-09-07 | 株式会社村田製作所 | Manufacturing method of component built-in module and component built-in module |
| JP4535002B2 (en) | 2005-09-28 | 2010-09-01 | Ｔｄｋ株式会社 | Semiconductor IC-embedded substrate and manufacturing method thereof |
| US8389867B2 (en) * | 2005-09-30 | 2013-03-05 | Ibiden Co., Ltd. | Multilayered circuit substrate with semiconductor device incorporated therein |
| US7701052B2 (en) * | 2005-10-21 | 2010-04-20 | E. I. Du Pont De Nemours And Company | Power core devices |
| WO2007072616A1 (en) * | 2005-12-22 | 2007-06-28 | Murata Manufacturing Co., Ltd. | Module having built-in component and method for fabricating such module |
| KR100656300B1 (en) * | 2005-12-29 | 2006-12-11 | (주)웨이브닉스이에스피 | 3-dimensional aluminum package module, fabrication method thereof and method of fabricating passive device applied to the 3-dimensional aluminum package module |
| FI20060256L (en) | 2006-03-17 | 2006-03-20 | Imbera Electronics Oy | Circuit board manufacturing and the circuit board containing the component |
| US7682879B2 (en) * | 2006-03-28 | 2010-03-23 | Seagate Technology Llc | Edge coating a microelectronic device |
| DE102006021959B4 (en) * | 2006-05-10 | 2011-12-29 | Infineon Technologies Ag | Power semiconductor device and method for its production |
| KR20130023362A (en) * | 2006-05-24 | 2013-03-07 | 다이니폰 인사츠 가부시키가이샤 | Wiring board with built-in component and method for manufacturing wiring board with built-in component |
| TWI292947B (en) * | 2006-06-20 | 2008-01-21 | Unimicron Technology Corp | The structure of embedded chip packaging and the fabricating method thereof |
| JP5183893B2 (en) * | 2006-08-01 | 2013-04-17 | 新光電気工業株式会社 | WIRING BOARD, MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR DEVICE |
| US7603771B2 (en) * | 2006-08-29 | 2009-10-20 | Mutual-Tek Industries Co., Ltd. | Method of manufacturing a combined multilayer circuit board having embedded chips |
| US20080122061A1 (en) * | 2006-11-29 | 2008-05-29 | Texas Instruments Incorporated | Semiconductor chip embedded in an insulator and having two-way heat extraction |
| JP4503583B2 (en) * | 2006-12-15 | 2010-07-14 | 日本メクトロン株式会社 | Adhesive sheet for capacitor and method for manufacturing printed wiring board with built-in capacitor using the same |
| TWI340445B (en) | 2007-01-10 | 2011-04-11 | Advanced Semiconductor Eng | Manufacturing method for integrating passive component within substrate |
| JP4424449B2 (en) | 2007-05-02 | 2010-03-03 | 株式会社村田製作所 | Component built-in module and manufacturing method thereof |
| DE102007024189A1 (en) * | 2007-05-24 | 2008-11-27 | Robert Bosch Gmbh | Method for producing an electronic assembly |
| WO2009001621A1 (en) * | 2007-06-26 | 2008-12-31 | Murata Manufacturing Co., Ltd. | Manufacturing method for part built-in substrate |
| TWI384595B (en) * | 2007-08-08 | 2013-02-01 | Teramikros Inc | Semiconductor device and method for manufacturing the same |
| JP2009043857A (en) * | 2007-08-08 | 2009-02-26 | Casio Comput Co Ltd | Semiconductor device and manufacturing method thereof |
| JP4752825B2 (en) * | 2007-08-24 | 2011-08-17 | カシオ計算機株式会社 | Manufacturing method of semiconductor device |
| KR100945285B1 (en) * | 2007-09-18 | 2010-03-03 | 삼성전기주식회사 | Electronic components embedded PCB and method for manufacturing thereof |
| KR101349425B1 (en) | 2007-10-26 | 2014-01-08 | 엘지이노텍 주식회사 | Communication device and method for fabricating the same |
| KR101611804B1 (en) * | 2007-11-01 | 2016-04-11 | 다이니폰 인사츠 가부시키가이샤 | Part built-in wiring board, and manufacturing method for the part built-in wiring board |
| JP2008153682A (en) * | 2008-01-24 | 2008-07-03 | Tadatomo Suga | Electronic parts mounter and its manufacturing method |
| EP2259666A4 (en) * | 2008-03-27 | 2011-09-07 | Ibiden Co Ltd | Circuit board having built-in electronic parts and its manufacturing method |
| CN102144291B (en) * | 2008-11-17 | 2015-11-25 | 先进封装技术私人有限公司 | Semiconductor substrate, encapsulation and device |
| US7993941B2 (en) * | 2008-12-05 | 2011-08-09 | Stats Chippac, Ltd. | Semiconductor package and method of forming Z-direction conductive posts embedded in structurally protective encapsulant |
| US8354304B2 (en) | 2008-12-05 | 2013-01-15 | Stats Chippac, Ltd. | Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant |
| US20100139967A1 (en) * | 2008-12-08 | 2010-06-10 | Ibiden Co., Ltd. | Wiring board and fabrication method therefor |
| US8900921B2 (en) * | 2008-12-11 | 2014-12-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming topside and bottom-side interconnect structures around core die with TSV |
| US8686300B2 (en) | 2008-12-24 | 2014-04-01 | Ibiden Co., Ltd. | Printed wiring board and method for manufacturing the same |
| FR2946795B1 (en) * | 2009-06-12 | 2011-07-22 | 3D Plus | METHOD FOR POSITIONING CHIPS WHEN MANUFACTURING A RECONSTITUTED PLATE |
| US9355962B2 (en) * | 2009-06-12 | 2016-05-31 | Stats Chippac Ltd. | Integrated circuit package stacking system with redistribution and method of manufacture thereof |
| JP5136632B2 (en) * | 2010-01-08 | 2013-02-06 | 大日本印刷株式会社 | Electronic components |
| US8735735B2 (en) | 2010-07-23 | 2014-05-27 | Ge Embedded Electronics Oy | Electronic module with embedded jumper conductor |
| JP5654303B2 (en) * | 2010-09-21 | 2015-01-14 | 太陽誘電株式会社 | Electronic component and method for manufacturing the same, and electronic device including the electronic component |
| US9087701B2 (en) | 2011-04-30 | 2015-07-21 | Stats Chippac, Ltd. | Semiconductor device and method of embedding TSV semiconductor die within substrate for vertical interconnect in POP |
| TWI446464B (en) * | 2011-05-20 | 2014-07-21 | Subtron Technology Co Ltd | Package structure and manufacturing method thereof |
| CN103165566B (en) * | 2011-12-19 | 2016-02-24 | 先进封装技术私人有限公司 | The manufacture method of board structure, semiconductor package part and semiconductor package part |
| JP2012109615A (en) * | 2012-02-27 | 2012-06-07 | Dainippon Printing Co Ltd | Wiring board with built-in electronic component |
| JP2013211519A (en) * | 2012-02-29 | 2013-10-10 | Ngk Spark Plug Co Ltd | Method for manufacturing multilayer wiring board |
| US9318473B2 (en) * | 2012-04-20 | 2016-04-19 | Infineon Technologies Ag | Semiconductor device including a polymer disposed on a carrier |
| US8901730B2 (en) | 2012-05-03 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for package on package devices |
| TWI445469B (en) * | 2012-05-25 | 2014-07-11 | Unimicron Technology Corp | Sensing device package structure and method of fabricating the same |
| CN103857210A (en) * | 2012-11-28 | 2014-06-11 | 宏启胜精密电子(秦皇岛)有限公司 | Bearer circuit board, manufacturing method for the same and packaging structure thereof |
| TW201431448A (en) | 2013-01-23 | 2014-08-01 | Unimicron Technology Corp | Structure of circuit board embedded with a electronic element and method for manufacturing the same |
| CN103972203A (en) * | 2013-02-06 | 2014-08-06 | 欣兴电子股份有限公司 | Circuit board structure with embedded electronic components and manufacture method thereof |
| CN203206586U (en) | 2013-02-27 | 2013-09-18 | 奥特斯(中国)有限公司 | A semi-finished product used for producing a printed circuit board |
| CN105934823A (en) | 2013-11-27 | 2016-09-07 | At&S奥地利科技与***技术股份公司 | Circuit board structure |
| AT515101B1 (en) | 2013-12-12 | 2015-06-15 | Austria Tech & System Tech | Method for embedding a component in a printed circuit board |
| US11523520B2 (en) | 2014-02-27 | 2022-12-06 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Method for making contact with a component embedded in a printed circuit board |
| AT515447B1 (en) | 2014-02-27 | 2019-10-15 | At & S Austria Tech & Systemtechnik Ag | Method for contacting a component embedded in a printed circuit board and printed circuit board |
| CN104952839B (en) * | 2014-03-28 | 2018-05-04 | 恒劲科技股份有限公司 | Packaging system and preparation method thereof |
| KR102268385B1 (en) * | 2014-08-14 | 2021-06-23 | 삼성전기주식회사 | Printed circuit board and method of manufacturing the same |
| US9913385B2 (en) | 2015-07-28 | 2018-03-06 | Bridge Semiconductor Corporation | Methods of making stackable wiring board having electronic component in dielectric recess |
| US10177090B2 (en) | 2015-07-28 | 2019-01-08 | Bridge Semiconductor Corporation | Package-on-package semiconductor assembly having bottom device confined by dielectric recess |
| US10636773B2 (en) * | 2015-09-23 | 2020-04-28 | Mediatek Inc. | Semiconductor package structure and method for forming the same |
| CN106163092B (en) * | 2016-08-20 | 2020-01-14 | 惠州市纬德电路有限公司 | Manufacturing method of circuit board structure with heat dissipation function |
| CN107835578A (en) * | 2017-11-02 | 2018-03-23 | 惠州市特创电子科技有限公司 | Embedded type wiring board and its processing method |
| US11342256B2 (en) | 2019-01-24 | 2022-05-24 | Applied Materials, Inc. | Method of fine redistribution interconnect formation for advanced packaging applications |
| IT201900006736A1 (en) | 2019-05-10 | 2020-11-10 | Applied Materials Inc | PACKAGE MANUFACTURING PROCEDURES |
| IT201900006740A1 (en) * | 2019-05-10 | 2020-11-10 | Applied Materials Inc | SUBSTRATE STRUCTURING PROCEDURES |
| US11931855B2 (en) | 2019-06-17 | 2024-03-19 | Applied Materials, Inc. | Planarization methods for packaging substrates |
| US11862546B2 (en) | 2019-11-27 | 2024-01-02 | Applied Materials, Inc. | Package core assembly and fabrication methods |
| WO2021146894A1 (en) * | 2020-01-21 | 2021-07-29 | 鹏鼎控股(深圳)股份有限公司 | Electronic component-embedded circuit board, and manufacturing method |
| US11257790B2 (en) | 2020-03-10 | 2022-02-22 | Applied Materials, Inc. | High connectivity device stacking |
| US11454884B2 (en) | 2020-04-15 | 2022-09-27 | Applied Materials, Inc. | Fluoropolymer stamp fabrication method |
| US11400545B2 (en) | 2020-05-11 | 2022-08-02 | Applied Materials, Inc. | Laser ablation for package fabrication |
| US11232951B1 (en) | 2020-07-14 | 2022-01-25 | Applied Materials, Inc. | Method and apparatus for laser drilling blind vias |
| US11676832B2 (en) | 2020-07-24 | 2023-06-13 | Applied Materials, Inc. | Laser ablation system for package fabrication |
| US11521937B2 (en) | 2020-11-16 | 2022-12-06 | Applied Materials, Inc. | Package structures with built-in EMI shielding |
| US11404318B2 (en) | 2020-11-20 | 2022-08-02 | Applied Materials, Inc. | Methods of forming through-silicon vias in substrates for advanced packaging |
| US11705365B2 (en) | 2021-05-18 | 2023-07-18 | Applied Materials, Inc. | Methods of micro-via formation for advanced packaging |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154073A (en) * | 1993-11-30 | 1995-06-16 | Kyocera Corp | Production of multilayer ceramic board and multilayer circuit board |
| JPH0946046A (en) * | 1995-07-26 | 1997-02-14 | Hitachi Ltd | Electronic-component housing multilayered circuit board and manufacture thereof |
| EP0774888A2 (en) * | 1995-11-16 | 1997-05-21 | Matsushita Electric Industrial Co., Ltd | Printing wiring board and assembly of the same |
| JPH09199824A (en) * | 1995-11-16 | 1997-07-31 | Matsushita Electric Ind Co Ltd | Printed wiring board and its mounting body |
| JPH11126978A (en) * | 1997-10-24 | 1999-05-11 | Kyocera Corp | Multilayered wiring board |
| EP1069616A2 (en) * | 1999-07-12 | 2001-01-17 | Sony Chemicals Corporation | Multi-layer flexible printed wiring board |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259372A (en) | 1992-01-14 | 1993-10-08 | Sony Corp | Hibrid ic |
| JPH06350211A (en) * | 1993-06-08 | 1994-12-22 | Hitachi Chem Co Ltd | Epoxy resin composition for printed wiring board |
| US5353195A (en) * | 1993-07-09 | 1994-10-04 | General Electric Company | Integral power and ground structure for multi-chip modules |
| JP2917812B2 (en) * | 1994-05-10 | 1999-07-12 | 住友金属工業株式会社 | Multilayer ceramic package and method of plating externally exposed conductor in multilayer ceramic package |
| US5872051A (en) * | 1995-08-02 | 1999-02-16 | International Business Machines Corporation | Process for transferring material to semiconductor chip conductive pads using a transfer substrate |
| US5874770A (en) * | 1996-10-10 | 1999-02-23 | General Electric Company | Flexible interconnect film including resistor and capacitor layers |
| JP3754171B2 (en) | 1997-04-08 | 2006-03-08 | 富士通株式会社 | Circuit board and manufacturing method thereof |
| JPH11103147A (en) | 1997-09-26 | 1999-04-13 | Toshiba Corp | Circuit module and electronic apparatus with built-in circuit module |
| US6038133A (en) | 1997-11-25 | 2000-03-14 | Matsushita Electric Industrial Co., Ltd. | Circuit component built-in module and method for producing the same |
| JP3375555B2 (en) | 1997-11-25 | 2003-02-10 | 松下電器産業株式会社 | Circuit component built-in module and method of manufacturing the same |
| JP2870533B1 (en) | 1997-11-27 | 1999-03-17 | 日本電気株式会社 | Semiconductor device and manufacturing method thereof |
| JP2000004071A (en) | 1998-06-16 | 2000-01-07 | Alps Electric Co Ltd | Electronic circuit unit |
| US6239485B1 (en) * | 1998-11-13 | 2001-05-29 | Fujitsu Limited | Reduced cross-talk noise high density signal interposer with power and ground wrap |
| JP2000208662A (en) | 1999-01-11 | 2000-07-28 | Sumitomo Bakelite Co Ltd | Semiconductor mounting substrate, manufacture of the same, and mounting method for semiconductor chip |
| JP3619395B2 (en) | 1999-07-30 | 2005-02-09 | 京セラ株式会社 | Semiconductor device built-in wiring board and manufacturing method thereof |
| JP2001060602A (en) | 1999-08-23 | 2001-03-06 | Fuji Electric Co Ltd | Flip-chip mounting structure and manufacture thereof |
| US6428942B1 (en) * | 1999-10-28 | 2002-08-06 | Fujitsu Limited | Multilayer circuit structure build up method |
| JP3503133B2 (en) * | 1999-12-10 | 2004-03-02 | 日本電気株式会社 | Connection method of electronic device assembly and electronic device |
| JP3598060B2 (en) | 1999-12-20 | 2004-12-08 | 松下電器産業株式会社 | CIRCUIT COMPONENT MODULE, MANUFACTURING METHOD THEREOF, AND RADIO DEVICE |
| JP2001210776A (en) | 2000-01-24 | 2001-08-03 | Fujitsu Ltd | Semiconductor device, its manufacturing method, lead frame and its manufacturing method |
| CN1551720A (en) * | 2000-06-27 | 2004-12-01 | ���µ�����ҵ��ʽ���� | Multilayer ceramic device |
| US6537852B2 (en) * | 2001-08-22 | 2003-03-25 | International Business Machines Corporation | Spacer - connector stud for stacked surface laminated multichip modules and methods of manufacture |
-
2001
- 2001-12-27 TW TW090132493A patent/TW511415B/en not_active IP Right Cessation
-
2002
- 2002-01-03 US US10/038,212 patent/US6489685B2/en not_active Expired - Lifetime
- 2002-01-09 EP EP02000534A patent/EP1225629A3/en not_active Withdrawn
- 2002-01-18 CN CNB021017999A patent/CN1251560C/en not_active Expired - Lifetime
- 2002-01-18 CN CNB2005100995538A patent/CN100345279C/en not_active Expired - Lifetime
- 2002-01-19 KR KR10-2002-0003163A patent/KR100507791B1/en active IP Right Grant
- 2002-10-15 US US10/271,937 patent/US6955948B2/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154073A (en) * | 1993-11-30 | 1995-06-16 | Kyocera Corp | Production of multilayer ceramic board and multilayer circuit board |
| JPH0946046A (en) * | 1995-07-26 | 1997-02-14 | Hitachi Ltd | Electronic-component housing multilayered circuit board and manufacture thereof |
| EP0774888A2 (en) * | 1995-11-16 | 1997-05-21 | Matsushita Electric Industrial Co., Ltd | Printing wiring board and assembly of the same |
| JPH09199824A (en) * | 1995-11-16 | 1997-07-31 | Matsushita Electric Ind Co Ltd | Printed wiring board and its mounting body |
| JPH11126978A (en) * | 1997-10-24 | 1999-05-11 | Kyocera Corp | Multilayered wiring board |
| EP1069616A2 (en) * | 1999-07-12 | 2001-01-17 | Sony Chemicals Corporation | Multi-layer flexible printed wiring board |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100997524B1 (en) | 2008-10-28 | 2010-11-30 | 삼성전기주식회사 | printed circuit board having a electro device and manufacturing method thereof |
| KR100999536B1 (en) * | 2008-10-28 | 2010-12-08 | 삼성전기주식회사 | printed circuit board having a electro device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030062624A1 (en) | 2003-04-03 |
| US20020135058A1 (en) | 2002-09-26 |
| US6489685B2 (en) | 2002-12-03 |
| US6955948B2 (en) | 2005-10-18 |
| TW511415B (en) | 2002-11-21 |
| EP1225629A2 (en) | 2002-07-24 |
| CN1366446A (en) | 2002-08-28 |
| CN1767170A (en) | 2006-05-03 |
| CN1251560C (en) | 2006-04-12 |
| CN100345279C (en) | 2007-10-24 |
| KR20020062227A (en) | 2002-07-25 |
| EP1225629A3 (en) | 2003-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100507791B1 (en) | Electric component embedded module and method of manufacturing the same | |
| JP3553043B2 (en) | Component built-in module and manufacturing method thereof | |
| JP4272693B2 (en) | Manufacturing method of module with built-in components | |
| JP3375555B2 (en) | Circuit component built-in module and method of manufacturing the same | |
| KR100377088B1 (en) | Module with built-in circuit parts and manufacturing method thereof | |
| JP3598060B2 (en) | CIRCUIT COMPONENT MODULE, MANUFACTURING METHOD THEREOF, AND RADIO DEVICE | |
| KR100791203B1 (en) | Multi-level semiconductor module and method for manufacturing the same | |
| JP3547423B2 (en) | Component built-in module and manufacturing method thereof | |
| KR100987688B1 (en) | Printed wiring board and method for manufacturing printed wiring board | |
| JP2003197849A (en) | Module with built-in component and method of manufacturing the same | |
| EP0907205A2 (en) | Semiconductor package and method for manufacturing the same | |
| JP2002134653A (en) | Semiconductor device and its manufacturing method | |
| KR20060069231A (en) | Multi-level semiconductor module and method for manufacturing the same | |
| US20030127725A1 (en) | Metal wiring board, semiconductor device, and method for manufacturing the same | |
| JP2003188340A (en) | Part incorporating module and its manufacturing method | |
| JP4606685B2 (en) | Module with built-in circuit components | |
| JP4503349B2 (en) | Electronic component mounting body and manufacturing method thereof | |
| JP4065125B2 (en) | Component built-in module and manufacturing method thereof | |
| JPH10335528A (en) | Semiconductor package and manufacture thereof | |
| WO2007037086A1 (en) | Substrate with built-in component and method for manufacturing such substrate | |
| JP2005051204A (en) | Module for mounting electrical component and method for manufacturing the same | |
| JP2006310543A (en) | Wiring board and its production process, wiring board with semiconductor circuit element |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120724 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130722 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140722 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160701 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170726 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20180726 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20190806 Year of fee payment: 15 |