KR100506177B1 - 디지털 지연 동기 루프 회로 - Google Patents

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Abstract

본 발명은 디지털 지연 동기 루프 회로에 관한 것으로, 입력신호와 피드백신호를 입력받아 속도를 비교하는 위상 검출기(10)와; 상기 위상 검출기(10)에서 비교된 결과의 출력신호를 받아 레지스터와 지연 체인을 변화시켜, 상기 입력신호와 피드백신호의 위상을 일치시켜 출력하는 시프트 레지스터 및 지연 체인(11)과; 상기 위상 검출기(10)와 시프트 레지스터 및 지연 체인(11)의 사이에서 입력신호와 피드백 신호를 비교하는 횟수를 제어할 수 있는 비교 제어 수단(50)을 포함되도록 구성된다.
따라서, 본 발명은 입력신호와 피드백 신호를 비교하는 횟수를 제어함으로써 지터의 발생을 방지하고, 다양한 클럭주기에 맞추어 동작시킬 수 있으므로, 다양한 시스템에 적용시킬 수 있는 효과가 발생한다.

Description

디지털 지연 동기 루프 회로{ Digital delay locked loop circuit}
본 발명은 디지털 지연 동기 루프 회로에 관한 것으로, 보다 상세하게는 입력신호와 피드백 신호를 비교하는 횟수를 제어함으로써 지터의 발생을 방지하고, 다양한 클럭주기에 맞추어 동작시킬 수 있으므로, 다양한 시스템에 적용시킬 수 있는 디지털 지연 동기 루프 회로에 관한 것이다.
일반적으로, 지연 동기 루프(Delay Locked Loop, 이하 "DLL"이라 칭함.)는 고속 메모리 또는 마이크로프로세서의 인터페이스에 적용되고 있다.
DLL은 지연 체인(Delay chain)이 아날로그 혹은 디지털이냐에 따라, 크게 아날로그 방식과 디지털 방식으로 나눌 수 있으며, 아날로그 DLL은 입력신호와 피드백 신호의 위상(Phase)차이를 검출하여 출력되는 값이 전압 혹은 전류의 아날로그 값이고, 이를 이용하여 VCDL(Voltage Controlled Delay Line)을 구동하여, 지연(Delay)의 양을 조절한다.
이 과정에서 VODL이 전압에 따라 지연이 변하게 되므로, 아날로그 DLL이라고 한다.
아날로그 방식은 소비전류가 크고 설계 시간이 길며, 디지털 방식은 소비전류가 적다.
반면에, 디지털 DLL은 입력신호와 피드백 신호의 위상 차이를 검출해서 출력되는 값이 레지스터를 제어할 수 있는 "0" 또는 "1"이며, 이 제어값을 받는 것은 레지스터를 포함한 지연 체인이다.
그러므로, 이 레지스터에 저장되는 디지털 값들을 변화시켜 지연을 조절하게 되므로, 디지털 DLL이라고 한다.
도 1은 종래의 디지털 지연 동기 루프(DLL)의 블록도로써, 위상 검출기(10), 시프트 레지스터 및 지연 체인(11)과 출력 버퍼(12)로 구성되어 있다.
여기서, 위상 검출기(10)는 입력신호와 피드백신호를 받아서, 어느 신호가 빠른가 혹은 느린가에 대한 속도를 판별하여, SHIFT-R과 SHIFT-L신호를 출력한다.
상기 피드백 신호는 전술한 바와 같이, 출력신호가 어떤 패스를 통과하면서 특정한 양만큼 지연되어서 피드백(Feedback)되는 신호이고, 출력신호의 위치 또는 위상이 변화에 따라 가변된다.
그리고, 시프트 레지스터 및 지연 체인(Shift register & delay chain)(11)은 리셋신호를 RST단자에서 입력받고, 입력신호를 CLK-I단자에서 입력받으며, CLK-O단자에서 출력하여, 출력버퍼(12)에 일시적으로 저장되었다가 출력된다.
이 때, 입력신호의 상승 에지(Rising edge)가 피드백 신호보다 빠른 경우에는 SHIFT-R신호가 "1"로 인에이블되어, 시프트 레지스터 및 지연 체인(11)의 값을 전체적으로 오른쪽으로 변화시킨다.
이렇게 하면, 입력 신호가 지나게 되는 지연 체인의 개수가 줄어들어서, 결과적으로는 피드백 신호의 상승 에지가 입력신호의 상승 에지에 접근하게 된다.
이러한, 시켄스(Sequence)가 반복되어, 피드백 신호와 입력 신호의 위상이 동일해졌을 때, DLL은 동기상태(Locking state)가 되었다고 한다.
이렇게 종래의 디지털 DLL은 입력신호의 위상과 피드백 신호의 위상을 매 클럭마다 비교하여, 이 비교치를 근거로 입력신호에 주어지는 지연의 양을 더하거나 빼거나 하는 동작을 수행한다.
그러나, 위상의 비교를 매 클럭마다 수행하게 되면, DLL을 동작시키는 전원에 미소 노이즈(Small noise)가 발생했을 때, 피드백 신호의 위상이 미세하게 변하게 되고, 이는 지연의 양을 변화시키게 된다.
따라서, 종래의 DLL 구조는 전원의 노이즈에 매우 취약하게 반응되어, 출력신호에 정상적인 변위에서 이탈되거나 흔들리는 등의 지터(Jitter)가 발생되는 문제점을 야기시켰다.
이에 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 입력신호와 피드백 신호를 비교하는 횟수를 제어함으로써 지터의 발생을 방지하고, 다양한 클럭주기에 맞추어 동작시킬 수 있으므로, 다양한 시스템에 적용시킬 수 있는 디지털 지연 동기 루프 회로를 제공하는 데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위한 바람직한 양태(樣態)는, 입력신호와 피드백신호를 입력받아 위상을 비교하는 위상 검출기(10)와;
상기 위상 검출기(10)에서 비교된 결과의 출력신호를 받아 레지스터와 지연 체인을 변화시켜, 상기 입력신호와 피드백신호의 위상을 일치시켜 출력하는 시프트 레지스터 및 지연 체인(11)과;
상기 위상 검출기(10)와 시프트 레지스터 및 지연 체인(11)의 사이에 연결되어 상기 위상 검출기(10)의 출력을 제어할 수 있는 비교 제어 수단(50)으로 구성된 디지털 지연 동기 루프 회로가 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 디지털 지연 동기 루프의 블록도로써, 본 발명은 위상 검출기(10)의 출력을 제어할 수 있도록, 상기 위상 검출기(10)와 시프트 레지스터 및 지연 체인(11)의 사이에 비교 제어 수단(50)을 더 연결하여 DLL회로를 구성함으로써, 상기 위상 검출기(10)에서 입력신호와 피드백 신호를 비교하는 횟수를 제어할 수 있는 것을 특징으로 한다.
상기 위상 검출기(10)에서 입력신호와 피드백 신호를 비교하는 횟수를 제어하는 것은, 입력신호의 상승 에지(Rising edge) 또는 하강 에지(Falling edge)의 개수가 2n (n = 1,2,3,...,n)일 때에만, 상기 위상 검출기(10)에서 입력신호와 피드백신호가 비교된 결과를 시프트 레지스터 및 지연 체인(11)으로 출력하도록 회로를 구성함으로써 가능하게 된다.
더 상세히 설명하면, 상기 비교 제어 수단(50)은 입력신호의 상승 에지(Rising edge) 또는 하강 에지(Falling edge)의 개수가 2n (n = 1,2,3,...,n) 일 때에만 하이(High)가 되는 클럭신호를 생성하여 출력하는 스트로브(Strobe)(20)와 상기 스트로브(20)의 클럭신호로 상기 위상 검출기(10)에서 상기 시프트 레지스터 및 지연 체인(11)으로 전달되는 신호를 스위칭하는 스위칭수단(30)으로 구성된다.
그러므로, 상기 스트로브(20)는 상기 위상 검출기(10)의 입력신호를 전달받아서 클럭신호를 생성하고, 이 클럭신호로 상기 스위칭수단(30)을 스위칭시킴으로써, 상기 위상 검출기(10)의 출력신호( SHIFT-R신호와 SHIFT-L신호)는 상기 입력신호의 상승 또는 하강 에지의 개수가 2n 일 때에만 시프트 레지스터 및 지연 체인(11)으로 출력된다.
결국, 입력신호의 상승 에지 또는 하강 에지 개수가 2,4,8,...,2n일 때, 상기 위상 검출기(10)에서 입력신호와 피드백 신호가 비교된 결과는 상기 시프트 레지스터 및 지연 체인(11)으로 출력하게됨으로써, DLL은 입력신호의 상승 또는 하강 에지 개수가 2,4,8,...,2n일 때에만 출력하게 된다.
따라서, 종래의 DLL과 비교하면, 본 발명의 DLL은 모든 입력신호와 대응하여 피드백신호를 비교하는 하는 것이 아니고, 입력신호의 상승 에지 개수가 (1이 아닌 소인수(Prime factor) 중 어느 하나)n,(n=1,2,3,...n)일 때만 피드백신호와 비교한 결과를 출력하는 것으로, 종래의 문제점인 전원에 미소한 노이즈가 있는 경우도 출력신호에 는 지터가 발생되지 않는 장점이 있다.
도 3은 본 발명에 따라 입력신호와 피드백 신호를 비교하는 횟수를 제어할 수 있는 비교 제어 수단의 회로 블록도로써, 먼저, 전술한 바와 같이, 비교 제어 수단(50)은 스트로브(20)와 스위칭 수단(30)으로 구성되어 있다.
상기 스트로브(20)는 DLL의 입력신호를 전달받아 주파수를 분리하는 순차적으로 연결된 제 1 내지 3 주파수 분리기(Frequency divider)(21,22,23)와, 상기 제 1 내지 3 주파수 분리기(21,22,23)에서 주파수가 분리된 출력신호와 상기 입력신호를 입력받아, 상기 입력신호의 상승 에지(Rising edge) 또는 하강 에지(Falling edge)의 개수가 2, 4와 8일 때에만 하이(High)가 되는 클럭 신호를 생성하고 출력하는 제 1 내지 3 엔드게이트(24,25,26)로 구성되어 있다.
그리고, 상기 스위칭 수단(30)은 상기 제 1 내지 3 엔드게이트(24,25,26)의 출력신호에 의해, 상기 위상검출기(10)에서 출력되는 SHIFT-R신호와 SHIFT-L신호를 스위칭하여 상기 시프트 레지스터 및 지연 체인(11)에 전송한다.
이렇게 구성된 비교 제어 수단(50)의 동작을 살펴보면, 먼저, 위상 검출기(10)의 출력신호인 SHIFT-R과 SHIFT-L신호는 스위칭 수단(30)이 동작되질 않아 상기 위상 검출기(10)에 머물러 있다.
상기 위상 검출기(10)로 입력된 입력신호는 스트로브(20)에 입력되는데, 제 1 내지 3 주파수 분리기(21,22,23)에 순차적으로 통과하여 주파수는 분할된다.
그리고, 상기 제 1 내지 3 주파수 분리기(21,22,23)는 1이 아닌 소인수의 역수로 주파수를 분할할 수 있으며, 도 3의 제 1 내지 3 주파수 분리기(21,22,23)는 각각 입력되는 신호의 주파수를 1/2식 분할한다.
도 4를 참조하여, 상기 제 1 내지 3 주파수 분리기(21,22,23)의 출력은 순차적으로 노드 1/2신호, 노드 1/4신호와 노드 1/8신호이고, 상기 제 1 주파수 분리기(21)의 출력신호와 입력신호를 입력받아, 제 1 엔드 게이트(24)에서 출력되는 신호는 노드 A 신호이다.
그리고, 상기 제 1과 2 주파수 분리기(21,22)의 출력신호와 입력신호를 입력받아, 제 2 엔드 게이트(25)에서 출력되는 신호는 노드 B 신호이다.
또한, 상기 제 1 내지 3 주파수 분리기(21,22,23)의 출력신호와 입력신호를 입력받아, 제 3 엔드 게이트(26)에서 출력되는 신호는 노드 C 신호이다.
도 4의 노드 A 신호는 주파수 분리기에서 1/2로 주파수를 분할함으로써, 입력신호의 상승 에지가 2번째로 발생할 때 하이신호가 되고, 노드 B 신호는 입력신호의 상승 에지가 4번째로 발생할 때 하이신호되며, 노드 C 신호는 상승 에지가 8번째로 발생할 때 하이신호가 된다.
상기 제 1 내지 3 주파수 분리기(21,22,23)는 제어신호에 따라 독립적인 동작 또는 모두 동작되어, 상기 노드 A,B,C 신호들을 스위칭 수단(30)의 각각의 스위치들(31,32,33,34,35,36)로 선택적으로 인가함으로써, 상기 위상검출기(10)에서 출력되는 SHIFT-R신호와 SHIFT-L신호를 후단의 시프트 레지스터 및 지연 체인(11)으로 선택적인 상기 노드 A,B,C 신호들의 주기로 전송시킬 수 있다.
이상 상술한 바와 같이, 본 발명은 주파수 분리기를 입력신호를 전달받아 주파수를 1/(1이 아닌 소인수 중 어느 하나)로 분리하고, 순차적으로 연결된 n개(n=1,2,3,4,...,n)로 형성하고, 상기 엔드게이트를 상기 주파수 분리기에서 주파수가 분리된 출력신호와 상기 입력신호를 입력받아, 상기 입력신호의 상승 에지(Rising edge) 또는 하강 에지(Falling edge)의 개수가 (1이 아닌 소인수 중 어느 하나)n,(n=1,2,3,4,...,n)일 때에만 하이(High)가 되는 클럭 신호를 생성하고 출력하도록, n개(n=1,2,3,4,...,n)로 형성하고, 상기 주파수 분리기가 각각 독립적으로 동작되도록 독립적인 제어신호를 인가함으로써, 다양한 클럭 주기에 맞추어 동작시킬 수 있다.
즉, DLL에 사용되는 전위의 노이즈가 어떠한 유형으로 발생되는지는 시스템 마다 상이함으로, 지터를 측정한 후, 클럭 주기에 맞추어서 동작시킴으로써, 활용할 수 있는 폭을 넓일 수 있는 것이다.
이상에서 상세히 설명한 바와 같이 본 발명은 입력신호와 피드백 신호를 비교하는 횟수를 제어함으로써 지터의 발생을 방지하고, 다양한 클럭주기에 맞추어 동작시킬 수 있으므로, 다양한 시스템에 적용시킬 수 있는 효과가 있다.
본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
도 1은 종래의 디지털 지연 동기 루프(DLL)의 블록도이다.
도 2는 본 발명에 따른 디지털 지연 동기 루프의 블록도이다.
도 3은 본 발명에 따라 입력신호와 피드백 신호를 비교하는 횟수를 제어할 수 있는 비교 제어 수단의 회로 블록도이다.
도 4는 본 발명에 따른 스트로브의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 위상 검출기 11 : 시프트 레지스터 및 지연 체인
12 : 출력버퍼 20 : 스트로브
21,22,23 : 주파수 분리기 24,25,26 : 엔드게이트
30 : 스위칭 수단 31,32,33,34,35,36 : 스위치
50 : 비교 제어 수단

Claims (5)

  1. 입력신호와 피드백신호를 입력받아 위상을 비교하는 위상 검출기(10)와;
    상기 위상 검출기(10)에서 비교된 결과의 출력신호를 받아 레지스터와 지연 체인을 변화시켜, 상기 입력신호와 피드백신호의 위상을 일치시켜 출력하는 시프트 레지스터 및 지연 체인(11)과;
    상기 위상 검출기(10)와 시프트 레지스터 및 지연 체인(11)의 사이에 연결되어 상기 위상 검출기(10)의 출력을 제어할 수 있는 비교 제어 수단(50)으로 구성된 디지털 지연 동기 루프 회로.
  2. 제 1 항에 있어서,
    상기 비교 제어 수단(50)은,
    상기 입력신호의 상승 에지(Rising edge) 또는 하강 에지(Falling edge)의 개수가 (1이 아닌 소인수 중 어느 하나)n,(n=1,2,3,...n)일 때에만 하이(High)가 되는 클럭신호를 생성하여 출력하는 스트로브(Strobe)(20)와,
    상기 스트로브(20)의 클럭신호로 상기 위상 검출기(10)에서 상기 시프트 레지스터 및 지연 체인(11)으로 전달되는 신호를 스위칭하는 스위칭수단(30)으로 구성된 것을 특징으로 하는 디지털 지연 동기 루프 회로.
  3. 제 2 항에 있어서,
    상기 스트로브(20)는,
    상기 입력신호를 전달받아 주파수를 분리하는 순차적으로 연결된 제 1 내지 3 주파수 분리기(Frequency divider)(21,22,23)와,
    상기 제 1 내지 3 주파수 분리기(21,22,23)에서 주파수가 분리된 출력신호와 상기 입력신호를 입력받아, 상기 입력신호의 상승 에지(Rising edge) 또는 하강 에지(Falling edge)의 개수가 2, 4와 8일 때에만 하이(High)가 되는 클럭 신호를 생성하고 출력하는 제 1 내지 3 엔드게이트(24,25,26)로 구성된 것을 특징으로 하는 디지털 지연 동기 루프 회로.
  4. 제 2 항에 있어서,
    상기 스트로브(20)는,
    상기 입력신호를 전달받아 주파수를 1/(1이 아닌 소인수)로 분리하고, 순차적으로 연결된 n개(n=1,2,3,4,...,n)의 주파수 분리기와,
    상기 주파수 분리기에서 주파수가 분리된 출력신호와 상기 입력신호를 입력받아, 상기 입력신호의 상승 에지(Rising edge) 또는 하강 에지(Falling edge)의 개수가 (1이 아닌 소인수 중 어느 하나)n, (n=1,2,3,4,...,n)일 때에만 하이(High)가 되는 클럭 신호를 생성하고 출력하는 n개(n=1,2,3,4,...,n) 엔드게이트인 것을 특징으로 하는 디지털 지연 동기 루프 회로.
  5. 제 4 항에 있어서,
    상기 n개의 주파수 분리기는 각각 독립적으로 동작을 위하여, 외부에서 제어신호가 인가되는 것을 특징으로 하는 디지털 지연 동기 루프 회로.
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