KR100500009B1 - 반도체집적회로 - Google Patents

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KR100500009B1
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 내부 강압회로를 탑재한 반도체 집적회로에 있어서 가속 시험시와 비가속 시험시에 각각 다른 내부 전원전압을 발생하기 위한 것이다.
외부 전원전압(VEXT)이 소정값(V1∼V2)의 범위에 있는 경우에는 외부 전원전압(VEXT)에 거의 의존성이 없이 일정전압(VA)을 유지하는 제 1 전압특성 Ⅰ을 갖는다. 외부 전원전압(VEXT)이 소정값(V2)을 넘는 경우, 비가속 시험시(동작마진 확인 시험시)에는 외부 전원전압에 의존하여 상기 일정전압(VA)으로부터 변화하는 제 2 전압특성 Ⅱ를 갖고, 가속 시험시에는 외부 전원전압에 의존하여 상기 일정전압(VA)보다 높은 일정 전압값(VB)으로부터 변화하는 제 3 전압특성 Ⅲ을 갖는다. 따라서 동작마진 확인 시험시에는 특성 Ⅰ, Ⅱ에 의해 내부 전원전압(VINT)이 연속되어 전압범위(VA∼VB)에서의 동작보증이 가능하다. 가속 시험시에는 특성 Ⅲ에 의해 충분한 전압가속을 얻을 수 있다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로에 관한 것으로, 특히 내부 강압회로를 탑재한 것의 개량에 관한 것이다.
최근의 반도체 집적회로는 소자의 미세화가 진행하여 트랜지스터 내압의 저하에 대한 신뢰성의 확보와 저 소비전력화를 실현하기 위하여, 외부 전원전압을 반도체 집적회로 내부에서 강압하여 그 강압전원에 의해 내부회로를 구동하는 내부 강압회로를 탑재하는 반도체 집적회로가 주류로 되어 있다.
또한 일반적으로 반도체 집적회로의 양품과 불량품을 판별하기 위해서는 메모리 테스터 또는 로직 테스터 등을 사용하여 반도체 집적회로의 동작 보증전압의 상한보다도 몇 퍼센트 높은 전압이나 동작 보증전압의 하한보다도 몇 퍼센트 낮은 전압을 반도체 집적회로에 인가하여, 그 스펙을 만족하는 동작을 하는지의 여부를 판정하는 동작마진 확인시험이 실시된다. 또한 반도체 집적회로의 초기 고장을 효과적으로 스크리닝 하기 위해 반도체 집적회로의 동작 보증전압보다 높은 전압을 고온도 조건하에서 일정시간 인가하는 가속시험, 즉 번인 시험(burn-in test)이 실시된다.
이하 종래의 기술에 대하여 설명하기로 한다.
내부 강압회로를 갖는 반도체 집적회로의 외부 전원전압(VEXT)에 대한 내부 전원전압(VINT)의 특성을 도 20의 (a), (b), (c)에 도시된 특성으로 분류한다. 상기 3종류의 특성은 외부 전원전압(VEXT)이 “0”으로부터 소정값(V1) 동안은, 내부 전원전압(VINT)은 외부 전원전압(VEXT)에 비례하여 상승하는 특성을 갖는다. 그리고 외부 전원전압(VEXT)이 소정값(V1)으로부터 소정값(V2) 동안은, 내부 전원전압(VINT)은 일정전압(VA)을 나타내는 특성을 갖는다. 따라서 반도체 집적회로의 외부 전원전압의 동작보증 전압범위가 소정값(V1)이상 소정값(V2) 미만의 범위이면 내부회로는 일정전압(VA)에서 구동되기 때문에 외부 전원전압에 의존하지 않는 안정한 동작이 가능해진다. 외부 전원전압(VEXT)이 소정값(V2) 이상의 전압이 되면, 그때까지 일정전압(VA)이던 내부 전원전압(VINT)은 외부 전원전압(VEXT)에 비례하여 상승하는 특성을 갖는다. 이것은 가속시험용 전압특성이고, 그때까지 일정전압(VA)이던 내부 전원전압보다 높은 내부 전원전압으로 함으로써, 가속 시험시의 내부회로에 대한 전압가속을 얻기 때문이다. 도 20의 (a)의 경우는 외부 전원전압(VEXT)이 소정값(V2)이 되면, 내부 전원전압(VINT)은 일정전압(VA)으로부터 일정전압(VB)으로 즉시 상승한다. 그리고 외부 전원전압(VEXT)과 같은 특성으로 상승한다. 도 20의 (b)의 경우는 외부 전원전압(VEXT)이 소정값(V2)이 되면, 내부 전원전압(VINT)은 일정전압(VA)으로부터 VC로 즉시 상승한다. 그리고 전압(VC)으로부터 외부 전원전압(VEXT)에 비례하여 상승하는 특성을 갖는다. 도 20의 (c)의 경우는 외부 전원전압(VEXT)이 소정값(V2)이 되면 일정전압(VA)에서 외부 전원전압(VEXT)에 비례하여 상승하는 특성을 갖는다.
다음으로 상기 도 20의 (a), (b), (c) 3종류의 특성에 대응한 내부 강압회로의 회로구성 블록도의 일례를 각각 도 19의 (a), (b), (c)로 나타낸다.
도 19의 (a), (b), (c)에 있어서, 1은 기준전압 발생회로, 2는 가속시험 검지회로, 3은 P형 MOS 트랜지스터, 4는 기준전압 선택회로, 5는 내부전원 공급회로, 6은 내부회로, VREF1, VREF2, VREF3은 기준전압, VBI2는 가속시험 검지회로의 출력신호, VINT는 내부 전원전압, VEXT는 외부 전원전압을 나타낸다. 이상과 같이 구성된 반도체 집적회로에 대하여 이하 그 동작을 설명하기로 한다.
우선 도 19의 (a)의 경우에 대하여 설명하기로 한다. 기준전압 발생회로(1)에서 발생하는 기준전압은 도 21의 (a)에 도시한 바와 같이 외부 전원전압(VEXT)이 소정값(V1) 이상이 되면 일정전압(VA)으로 되는 특성을 갖고 기준전압(VREF1)으로서 출력된다. 가속시험 검지회로(2)는 가속시험용 내부 전원전압을 발생시키는지의 여부를 결정하는 회로로서, 외부 전원전압(VEXT)이 소정값(V2) 미만에서는 가속시험 검지회로(2)의 출력신호(VBI2)로서 하이 레벨의 신호를 출력하고, 소정값(V2) 이상에서는 로우 레벨의 신호를 출력한다. 따라서 가속시험 검지회로(2)의 출력신호(VBI2)를 게이트 단자에 입력하는 P형 MOS 트랜지스터(3)는 외부 전원전압(VEXT)이 “0”으로부터 소정값(V2)의 범위에서 오프(off)되고, 소정값(V2) 이상에서 온(on)됨으로써, 기준전압(VREF1)은 외부 전원전압(VEXT)이 “0”으로부터 소정값(V2) 사이는 도 21의 (a)의 특성에 따라 소정값(V2) 이상이 되면, P형 MOS 트랜지스터(3)가 온되므로 강제적으로 외부 전원전압(VEXT)과 같은 특성을 갖는다. 그리고 기준전압(VREF1)에 따라 내부전원 공급회로(5)에 의해 내부회로(6)를 구동하기 위한 내부 전원전압(VINT)이 공급된다.
여기에서 내부전원 공급회로(5)는 도 22에 도시한 바와 같이 차동증폭기(7)와, P형 MOS 트랜지스터(QP3)로 구성하는 것이 일반적이다. 도 22에서 차동증폭기(7)는 커런트 미러를 구성하는 P형 MOS 트랜지스터(QP1, QP2)와, 상기 P형 MOS 트랜지스터(QP2, QP2)에 각각 직렬로 접속된 N형 MOS 트랜지스터(QN1, QN2)와, 또 차동증폭기(7)를 흐르는 전류를 제어하는 N형 MOS 트랜지스터(QN3)로 구성된다. 그리고 차동증폭기(7)의 한쪽의 입력(N형 MOS 트랜지스터(QN1)의 게이트 단자)에 기준전압(VREF1)을 입력하고, 다른 쪽(N형 MOS 트랜지스터(QN2)의 게이트 단자)에는 P형 MOS 트랜지스터(QP3)의 드레인 전압인 내부 전원전압(VINT)을 입력하여, 차동증폭기(7)의 출력(P형 MOS 트랜지스터(QP1)의 드레인)은 P형 MOS 트랜지스터(QP3)의 게이트 단자에 입력된다.
이상과 같은 구성의 내부전원 공급회로(5)의 동작에 대하여 이하에 설명하기로 한다.
차동증폭기(7)는 기준전압(VREF1)과 내부 전원전압(VINT)을 입력으로 하고, 내부 전원전압(VINT)의 전압이 기준전압(VREF1)보다 낮으면 로우 레벨의 신호를 출력하고, 다음 단의 P형 MOS 트랜지스터(QP3)를 온시켜 외부 전원전압(VEXT)을 내부 전원전압(VINT)에 공급한다. 또한 내부 전원전압(VINT)의 전압이 기준전압(VREF1)보다 높으면 하이 레벨의 신호를 출력하여 다음 단 P형 MOS 트랜지스터(QP3)를 오프시킨다. 이와 같이 P형 MOS 트랜지스터(QP3)를 온, 오프제어함으로써 그 드레인 출력인 내부 전원전압(VINT)은 기준전압(VREF1)과 같은 전압을 출력하게 된다. 이상과 같은 구성에 의해 도 20의 (a)에 도시한 특성을 얻을 수 있다.
다음으로 도 19의 (b)의 경우에 대하여 설명하기로 한다. 기준전압 발생회로(1)에서 2종류의 기준전압(VREF1, VREF3)을 발생한다. 발생하는 기준전압중 VREF1은 도 19의 (a)의 경우와 마찬가지로 도 21의 (a)에 도시되는 특성을 갖는다. 다른 쪽의 기준전압(VREF3)은 도 21의 (b)에 도시한 바와 같이 외부 전원전압(VEXT)이 소정값(V2)일 때 기준전압(VC)을 통과하고, 외부 전원전압에 비례하여 상승하는 특성을 갖는다. 가속시험 검지회로(2)는 상기 도 19의 (a)의 경우와 같은 동작을 행하여 출력신호(VBI2)를 발생한다. 기준전압 선택회로(4)는 2종류의 기준전압(VREF1, VREF3)을 입력으로 하고 가속시험 검지회로(2)의 출력신호(VBI2)에 의해 2종류의 기준전압 중의 어느 한쪽을 선택하여 출력하는 회로이다. 출력신호(VBI2)가 하이 레벨일 때 기준전압(VREF1)측을 출력하고, 출력신호(VBI2)가 로우 레벨일 때 기준전압(VREF3)측을 출력하도록 선택하면 기준전압 선택회로(4)의 출력은, 외부 전원전압(VEXT)이 “0”으로부터 소정값(V2) 사이는 도 21의 (a)의 특성에 따르고, 소정값(V2) 이상에서는 도 21의 (b)의 특성에 따른다. 그리고 기준전압 선택회로(4)로부터 출력된 기준전압을 바탕으로 내부전원 공급회로(5)에 의해 내부회로(6)를 구동하기 위한 내부 전원전압(VINT)이 발생한다. 이상과 같은 구성에 의해 도 20의 도시한 특성을 얻을 수 있다.
다음으로 도 19의 (c)의 경우에 대하여 설명하기로 한다. 기준전압 발생회로(1)에서 2종류의 기준전압(VREF1, VREF2)을 발생한다. 발생하는 한쪽의 기준전압(VREF1)은 도 19의 (a), (b)의 경우와 마찬가지로 도 21의 (a)에 도시된 외부 전원전압(VEXT)이 소정값(V1) 이상에서 일정전압(VA)으로 되는 특성을 갖고, 다른 쪽의 기준전압(VREF2)은 도 21의 (c)에 도시한 바와 같이 외부 전원전압이 소정값(V2)일 때에 기준전압(VA)을 통과하고 외부 전원전압(VEXT)에 비례하여 상승하는 특성을 갖는다. 그리고 발생한 2종류의 기준전압(VREF1, VREF2)중 외부 전원전압의 동일값에 대한 기준 전압값이 높은 쪽을 바탕으로 각각의 입력인 내부전원 공급회로(5)에 의해 내부회로(6)를 구동하기 위한 내부 전원전압(VINT)이 출력된다. 즉 외부 전원전압(VEXT)이 소정값(V2) 미만인 경우는 도 21의 (a)의 특성에 따라 소정값(V2) 이상으로 되면 도 21의 (c)의 특성에 따른 내부 전원전압(VINT)이 발생한다. 이상과 같은 구성에 의해 도 20의 (c)에 도시한 바와 같이 특성을 얻을 수 있다.
그러나 상기 종래의 기술에서는 이하에 나타내는 바와 같은 문제점이 있다.
우선 도 20의 (a)의 경우는 외부 전원전압(VEXT)이 소정값(V2)이 되면 내부 전원전압(VINT)은 일정전압VA로부터 일정전압VB로 즉시 상승하여, 즉 불연속인 전압특성을 가지기 때문에 일정전압VA로부터 전압VB 사이의 내부 전원전압(VINT)에 의해 구동되는 내부회로의 특성을 확인할 수 없는 문제점이 있다. 따라서 동작마진 확인시험에서는 내부 전원전압이 일정전압(VA) 이하 또는 일정전압(VB) 이상에서의 내부회로의 동작보증밖에 할 수 없는 것이다.
다음으로 도 20의 (b)의 경우는 외부 전원전압(VEXT)이 소정값(V2)이 되면 내부 전원전압(VINT)은 일정전압(VA)에서 VC로 즉시 상승하여, 즉 불연속인 전압특성을 가지기 때문에 상기 도 20의 (a)의 경우와 같은 문제점을 지적할 수 있다.
다음으로 도 20의 (c)의 경우는 외부 전원전압이 소정값(V2)이 되면 도 20의 (a), (b)와 같은 내부 전원전압(VINT)의 불연속인 전압특성이 아니라 연속한 전압특성을 가지기 때문에, 상기 도 20의 (a), (b)의 경우에 도시한 바와 같은 문제는 생기지 않는다. 그러나 외부 전원전압(VEXT)이 소정값(V2)이상에서의 내부 전원전압(VINT)의 상승특성은 도 20의 (a), (b)의 경우에 비하여 낮고 가속 시험시에 내부회로에 대한 충분한 전압가속을 얻을 수 없다는 문제점이 있다.
본 발명은 상기 종래의 문제점을 해결하기 위한 것으로, 그 목적은 반도체 집적회로의 동작마진 확인시험 및 가속시험에 각각 적합한 내부 전원전압을 공급할 수 있는 내부 강압회로를 탑재한 반도체 집적회로를 제공하는 것에 있다.
상술한 문제점을 해결하기 위해 본 발명의 반도체 집적회로는, 동작마진 확인시험시에는 연속하는 내부 전원전압을 발생시켜 내부회로의 동작특성을 확인할 수 없는 내부 전원전압 범위를 없애고, 가속 시험시에는 내부회로에 대한 충분한 전압가속을 얻을 수 있는 내부 전원전압을 발생시킨다.
구체적인 구성에 대하여 설명하면, 본 발명의 제 1의 반도체 집적회로는 외부 전원전압을 강압하여 내부 전원전압으로서 내부회로에 공급하는 내부 강압회로를 탑재한 반도체 집적회로에 있어서, 상기 내부 강압회로는 외부 전원전압에 거의 의존성이 없는 제 1 기준전압과, 외부 전원전압에 의존한 제 2 기준전압을 포함하는 복수의 기준전압을 발생하는 기준전압 발생회로와, 상기 제 1 기준전압에 따라 내부 전원전압을 발생하여 상기 내부회로에 공급하는 제 1 내부전원 공급회로와, 상기 제 2 기준전압에 따라 내부 전원전압을 발생하여 상기 내부회로에 공급하는 제 2 내부전원 공급회로와, 상기 내부회로의 가속시험을 하는 가속 시험시에 출력되는 가속 시험시 제어신호에 의해 제어되며, 상기 제 1 기준전압과 제 2 기준전압을 비교하는 기준전압 비교회로와, 상기 가속 시험시에 상기 기준전압 비교회로의 출력신호에 따라 가속 시험시의 내부 전원전압을 상기 내부회로에 공급하는 가속 시험시 전압 공급회로를 구비하는 것을 특징으로 한다.
상기 제 1의 반도체 집적회로에 있어서, 가속 시험시에 상기 가속 시험시 전압 공급회로는 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 기준전압 비교회로의 출력신호에 의해 동작하여 상기 가속 시험시의 내부 전원전압을 상기 내부회로에 공급하는 것을 특징으로 한다.
본 발명의 제 2의 반도체 집적회로는 외부 전원전압을 강압하여 내부 전원전압으로서 내부회로에 공급하는 내부 강압회로를 탑재한 반도체 집적회로에 있어서, 상기내부 강압회로는 외부 전원전압에 거의 의존성이 없는 제 1 기준전압과, 외부 전원전압에 의존한 제 2 기준전압을 포함하는 복수의 기준전압을 발생하는 기준전압 발생회로와, 상기 제 1 기준전압에 따라 내부 전원전압을 공급하기 위한 내부 기준전압을 발생하는 제 1 내부 기준전압 발생회로와, 상기 제 2 기준전압에 따라 내부 전원전압을 공급하기 위한 내부 기준전압을 발생하는 제 2 내부 기준전압 발생회로와, 상기 내부회로의 가속시험을 행하는 가속 시험시에 출력되는 가속 시험시 제어신호에 의해 제어되며, 상기 제 1 기준전압과 제 2 기준전압을 비교하는 기준전압 비교회로와, 상기 가속 시험시에 상기 기준전압 비교회로의 출력신호에 따라 가속 시험시의 내부 전원전압을 공급하기 위한 내부 기준전압을 발생하는 가속 시험시 기준전압 발생회로와, 상기 제 1 및 제 2 내부 기준전압 발생회로 및 상기 가속 시험시 기준전압 발생회로의 출력으로부터 발생하는 상기 내부 기준전압에 따라 내부 전원전압을 상기 내부회로에 공급하는 내부전원 공급회로를 구비하는 것을 특징으로 한다.
상기 제 2의 반도체 집적회로에 있어서, 가속 시험시에 상기 가속 시험시 기준전압 공급회로는 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 기준전압 비교회로의 출력신호에 의해 동작하며, 상기 가속 시험시의 내부 기준전압을 발생하는 것을 특징으로 한다.
또한 상기 제 1 및 제 2의 반도체 집적회로에 있어서, 상기 내부 전원전압은 외부 전원전압이 반도체 집적회로의 동작 보증전압 범위내에 있을 때 외부 전원전압에 거의 의존성이 없는 전압인 제 1 전압특성을 갖고, 외부 전원전압이 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 전압범위의 경우에, 비가속 시험시에는 외부 전원전압에 의존성이 있는 제 2 전압특성을 갖고, 가속 시험시에는 상기 제 2 전압특성보다 전압이 높은 전압특성이면서 외부 전원전압에 의존성이 있는 제 3 전압특성을 갖는 것을 특징으로 한다.
또한 상기 제 1의 반도체 집적회로에 있어서, 상기 가속 시험시 전압 공급회로는 외부 전원단자와 내부 전원전압의 발생부위 사이에 배치된 MOS 트랜지스터로 구성되며, 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 M0S 트랜지스터가 온 동작하여 외부 전원전압과 같은 전압의 내부 전원전압을 내부회로에 공급하는 것을 특징으로 한다.
또한 상기 제 1의 반도체 집적회로에 있어서, 상기 가속 시험시 전압 공급회로는 외부 전원단자와 내부 전원전압의 발생부위 사이에 다이오드형으로 게이트 접속된 P형 M0S 트랜지스터를 포함하도록 구성되며, 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 P형 MOS 트랜지스터가 온 동작하여 외부 전원전압보다 상기 P형 M0S 트랜지스터의 임계치 전압만큼 낮은 전압의 내부 전원전압을 내부회로에 공급하는 것을 특징으로 한다.
또 상기 제 1의 반도체 집적회로에 있어서, 상기 가속 시험시 전압 공급회로는 외부 전원단자와 내부 전원전압의 발생부위 사이에 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터를 포함하도록 구성되며, 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 N형 MOS 트랜지스터가 온 동작하여 외부 전원전압보다 상기 N형 MOS 트랜지스터의 임계치 전압만큼 낮은 전압의 내부 전원전압을 내부회로에 공급하는 것을 특징으로 한다.
또한 상기 제 1의 반도체 집적회로에 있어서, 상기 가속 시험시 전압 공급회로의 구성요소인 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터는 상기 내부회로에 구비하는 메모리 셀 트랜지스터와 동일한 불순물을 주입한 N형 MOS 트랜지스터이고, 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 외부 전원전압보다 상기메모리 셀 트랜지스터의 임계치 전압과 거의 같은 전압만큼 낮은 전압의 내부 전원전압을 발생하는 것을 특징으로 한다.
또 상기 제 1의 반도체 집적회로에 있어서, 상기 가속 시험시 전압 공급회로는 외부 전원단자와 내부 전원전압의 발생부위 사이에 상기 기준전압 비교회로의 출력신호에 의해 제어되는 M0S 트랜지스터와, 1개 또는 복수의 다이오드형으로 게이트 접속된 M0S 트랜지스터를 직렬로 접속한 구성을 가지며, 또한 상기 1개 또는 복수의 다이오드형으로 게이트 접속된 M0S 트랜지스터에 대하여 각각 병렬로 접속된 퓨즈를 갖고, 상기 각 퓨즈의 절단에 의해 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 가속 시험시의 내부 전원전압을 전환할 수 있는 것을 특징으로 한다.
또한 상기 제 2의 반도체 집적회로에 있어서, 상기 가속 시험시 기준전압 발생회로는 외부 전원단자와 내부 기준전압의 발생부위 사이에 배치된 MOS 트랜지스터로 구성되며, 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 M0S 트랜지스터가 온 동작하여 외부 전원전압과 같은 전압의 내부 기준전압을 발생하는 것을 특징으로 한다.
또한 상기 제 2의 반도체 집적회로에 있어서, 상기 가속 시험시 기준전압 발생회로는 외부 전원단자와 내부 기준전압의 발생부위 사이에 다이오드형으로 게이트 접속된 P형 M0S 트랜지스터를 포함하여 구성되며, 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 P형 M0S 트랜지스터가 온 동작하여 외부 전원전압보다 상기 P형 M0S 트랜지스터의 임계치 전압만큼 낮은 전압의 내부 기준전압을 발생하는 것을 특징으로 한다.
또한 상기 제 2의 반도체 집적회로에 있어서, 상기 가속 시험시 기준전압 발생회로는 외부 전원단자와 내부 기준전압의 발생부위 사이에 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터를 포함하여 구성되며, 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 N형 MOS 트랜지스터가 온 동작하여 외부 전원전압보다 상기 N형 MOS 트랜지스터의 임계치 전압만큼 낮은 전압의 내부 기준전압을 발생하는 것을 특징으로 한다.
또한 상기 제 2의 반도체 집적회로에 있어서, 상기 가속 시험시 기준전압 발생회로의 구성요소인 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터는 상기 내부회로에 구비하는 메모리 셀 트랜지스터와 동일한 불순물을 주입한 N형 MOS 트랜지스터이며, 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 외부 전원전압보다 상기 메모리 셀 트랜지스터의 임계치 전압과 거의 같은 전압만큼 낮은 전압의 내부 기준전압을 발생하는 것을 특징으로 한다.
또한 상기 제 2의 반도체 집적회로에 있어서, 상기 가속 시험시 기준전압 발생회로는 외부 전원단자와 내부 기준전압의 발생부위 사이에 상기 기준전압 비교회로의 출력신호에 의해 제어되는 M0S 트랜지스터와, 1개 또는 복수의 다이오드형으로 게이트 접속된 M0S 트랜지스터를 직렬로 접속한 구성을 가지며, 또한 상기 1개 또는 복수의 다이오드형으로 게이트 접속된 M0S 트랜지스터에 대하여 각각 병렬로 접속된 퓨즈를 갖고 상기 각 퓨즈의 절단에 의해 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 가속 시험시의 내부 기준전압을 전환할 수 있는 것을 특징으로 한다.
또 상기 제 1의 반도체 집적회로에 있어서, 상기 제 1 기준전압과 제 2 기준전압을 비교하는 상기 기준전압 비교회로의 출력은 히스테리시스 특성을 가지며, 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 가속 시험시 전압 공급회로가 공급하는 내부 전원전압은 상기 외부 전원전압의 변화에 대하여 히스테리시스 특성을 갖는 것을 특징으로 한다.
또 상기 제 2의 반도체 집적회로에 있어서, 상기 제 1 기준전압과 제 2 기준전압을 비교하는 상기 기준전압 비교회로의 출력은 히스테리시스 특성을 가지며, 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 가속 시험시 기준전압 발생회로가 공급하는 내부 기준전압은 상기 외부 전원전압의 변화에 대하여 히스테리시스 특성을 갖는 것을 특징으로 한다.
또한 상기 제 1의 반도체 집적회로에 있어서 상기 제 2 기준전압에 따라 내부 전원전압을 공급하는 상기 제 2 내부전원 공급회로는 상기 가속 시험시 제어신호에 의해 제어되어 가속 시험시에 내부 전원전압의 공급을 정지하는 것을 특징으로 한다.
또한 상기 제 1의 반도체 집적회로에 있어서, 상기 제 2 내부전원 공급회로는 차동증폭기와, 내부 전원공급용 드라이버로 구성되며, 상기 차동증폭기가 상기 가속 시험시 제어신호에 의해 제어되어 가속 시험시에 상기 차동증폭기의 동작이 정지되는 것을 특징으로 한다.
또 상기 제 2의 반도체 집적회로에 있어서, 상기 제 2 기준전압에 따라 내부 기준전압을 발생하는 상기 제 2 내부 기준전압 발생회로는 상기 가속 시험시 제어신호에 의해 제어되며, 가속 시험시에 내부 기준전압의 발생을 정지하는 것을 특징으로 한다.
또 상기 제 2의 반도체 집적회로에 있어서, 상기 제 2 내부 기준전압 발생회로는 차동증폭기와, 내부 기준전압 발생용 드라이버로 구성되며, 상기 차동증폭기가 상기 가속 시험시 제어신호에 의해 제어되어 가속 시험시에 상기 차동증폭기의 동작이 정지되는 것을 특징으로 한다.
또한 상기 제 1의 반도체 집적회로에 있어서, 상기 제 1 기준전압에 따라 내부 전원전압을 공급하는 상기 제 1 내부전원 공급회로는 상기 기준전압 비교회로의 출력신호에 의해 제어되며, 가속 시험시에 상기 제 2 기준전압이 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 제 1 내부전원 공급회로는 내부 전원전압의 공급을 정지하는 것을 특징으로 한다.
또 상기 제 1의 반도체 집적회로에 있어서, 상기 제 1 내부전원 공급회로는 차동증폭기와, 내부 전원공급용 드라이버로 구성되며, 상기 차동증폭기가 상기 기준전압 비교회로의 출력신호에 의해 제어되어 가속 시험시에 상기 제 2 기준전압이 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 차동증폭기의 동작이 정지되는 것을 특징으로 한다.
또한 상기 제 2의 반도체 집적회로에 있어서, 상기 제 1 기준전압에 따라 내부 기준전압을 발생하는 상기 제 1 내부 기준전압 발생회로는 상기 기준전압 비교회로의 출력신호에 의해 제어되며, 가속 시험시에 상기 제 2 기준전압이 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 제 1 내부 기준전압 발생회로는 내부 기준전압의 발생을 정지하는 것을 특징으로 한다.
또 상기 제 2의 반도체 집적회로에 있어서, 상기 제 1 내부 기준전압 발생회로는 차동증폭기와, 내부 기준전압 발생용 드라이버로 구성되며, 상기 차동증폭기가 상기 기준전압 비교회로의 출력신호에 의해 제어되고, 가속 시험시에 상기 제 2 기준전압이 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때 상기 차동증폭기의 동작이 정지하는 것을 특징으로 한다.
상술한 바와 같이 구성된 본 발명의 반도체 집적회로에서는 비가속 시험시(동작마진 확인 시험시)에는 일정전압의 제 1 기준전압을 갖는 제 1 전압특성과, 이 일정전압으로부터 외부 전원전압에 따라 상승하는 제 2 전압특성에 의해 발생하는 내부 전원전압이 연속하므로, 내부회로의 동작 특성을 확인할 수 없는 내부 전원전압 범위가 없어진다. 또한 가속 시험시에는 상기 제 2 전압특성보다도 전압이 높은 제 3 전압특성에 의해 고압의 내부 전원전압이 발생하여 내부회로에 대한 충분한 전압가속을 얻을 수 있다.
특히 본 발명에 의한 반도체 집적회로에서는 추가하는 M0S 트랜지스터에 의해 그 임계치 전압분, 가속 시험시에 공급하는 내부 전원전압 또는 발생하는 내부 기준전압을 적적하게 낮게 변경하거나 조정할 수 있다.
또한 본 발명에 의한 반도체 집적회로에서는 가속 시험시에 공급하는 내부 전원전압, 또는 발생하는 내부 기준전압이 외부 전원전압의 변화에 대하여 히스테리시스 특성을 가지므로, 외부 전원전압이 노이즈 등에 의해 변동되어도 안정한 내부 전원전압 특성 및 안정한 내부 기준전압 특성을 얻을 수 있다.
또 본 발명에 의한 반도체 집적회로에서는 가속 시험시에 그 시험에 관계하지 않는(동작하지 않는) 내부전원 공급회로 또는 내부 기준전압 발생회로가 가속 시험시 제어신호에 따라 비활성 상태가 되므로, 그 내부전원 공급회로 또는 내부 기준전압 발생회로를 흐르는 정상전류가 저감되어 저소비전력으로 된다.
또한 본 발명에 의한 반도체 집적회로에서는 가속 시험시에 가속 시험시 전압 공급회로 또는 가속 시험시 기준전압 발생회로가 기준전압 비교회로의 출력에 따라 각각 가속 시험시의 내부 전원전압을 공급 또는 내부 기준전압을 발생하고 있을 때는, 이 때에 관계하지 않는(동작하지 않는) 내부전원 공급회로 또는 내부 기준전압 발생회로가 상기 기준전압 비교회로의 출력에 따라 비활성상태가 되므로, 그 내부전원 공급회로 또는 내부 기준전압 발생회로를 흐르는 정상(定常) 전류가 저감되어 저소비전력으로 된다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
( 실시예 )
이하 본 발명의 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
( 제 1 실시예 )
도 1은 본 발명의 제 1 실시예에서의 반도체 집적회로의 블록 구성도이고, 강압된 내부 전원전압을 내부회로에 공급하는 내부 강압회로와 내부회로의 블록구성을 도시한다. 도 2는 도 1의 반도체 집적회로의 전압 특성도이다.
도 1에서 1은 기준전압 발생회로, 5는 내부전원 공급회로, 6은 내부회로, 8은 기준전압 비교회로, 9는 가속 시험시 전압 공급회로이다. VREF1, VREF2는 기준전압 발생회로(1)로부터 발생하는 기준전압, BIM은 가속 시험시에 기준전압 비교회로(8)를 활성화하기 위한 가속 시험시 제어신호, VBI는 기준전압 비교회로(8)의 출력신호, VINT는 내부회로(6)를 구동하기 위한 내부 전원전압이다.
이상과 같이 구성된 본 실시예의 반도체 집적회로의 구체적 구성을 이하 그 동작에 의해 설명하기로 한다.
기준전압 발생회로(1)에서 복수의 기준전압(VREF1, VREF2)을 발생하게 한다. 발생하는 한쪽의 기준전압(VREF1)(제 1 기준전압)은, 도 21의 (a)에 도시한 바와 같이, 외부 전원전압(VEXT)이 소정값(V1) 이상이 되면 외부 전원전압(VEXT)에 거의 의존성이 없는 일정전압(VA)의 특성을 갖는다. 발생하는 다른 쪽의 기준전압(VREF2)(제 2 기준전압)은, 도 21의 (c)에 도시한 바와 같이, 외부 전원전압(VEXT)이 소정값(V2)일 때, 기준전압(VA)을 지나서, 외부 전원전압에 비례하여 상승하는 특성을 갖는다.
우선, 비가속 시험시의 경우는, 가속 시험시 제어신호(BIM)에 의해 기준전압 비교회로(8)는 활성화하지 않고, 다음 단의 가속 시험시 내부전원 공급회로(9)도 활성화되지 않는다. 따라서 기준전압 발생회로(1)로부터 발생한 2종의 기준전압(VREF1, VREF2) 중 외부 전원전압에 대한 기준전압값이 높은 쪽을 기준으로, 각각의 입력인 내부전원 공급회로(5)에 의해 내부회로(6)를 구동하기 위한 내부 전원전압(VINT)이 출력된다. 즉 외부 전원전압(VEXT)이 소정값(V2) 미만일 때는, 도 21의 (a)의 특성에 따르고, 소정값(V2) 이상으로 되면 도 21의 (c)의 특성에 따른 내부 전원전압(VINT)이 발생한다. 비가속 시험시의 외부 전원전압(VEXT)에 대한 내부 전원전압(VINT)의 전압특성은, 도 2에 도시한 바와 같이 특성선 Ⅰ(제 1 전압특성)(외부 전원전압(VEXT)이 소정값(V2) 미만인 전압특성)과, 특성선Ⅱ(제 2 전압특성)(외부 전원전압(VEXT)이 소정값(V2) 이상인 전압특성)으로 나타나는 전압특성을 갖는다.
다음으로 가속 시험시의 경우는 가속 시험시 제어신호(BIM)에 의해 기준전압 비교회로(8)가 활성화한다. 기준전압 비교회로(8)는 기준전압 발생회로(1)로부터 발생하는 2종의 기준전압(VREF1, VREF2) 끼리를 비교하여, 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성이 되면, 그 출력신호(VBI)에 의해 다음 단의 가속 시험시 내부전원 공급회로(9)를 활성화하고 내부 전원전압(VINT)을 외부 전원전압(VEXT)과 같게 한다. 즉 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압(즉 소정값(V2) 이상)에서 내부 전원전압(VINT)은 외부 전원전압(VEXT)과 같은 전압특성을 갖는다. 또한 소정값(V2) 미만일 경우는 비가속 시험시의 경우와 마찬가지로 내부전원 공급회로(5)에 의해 내부 전원전압(VINT)이 출력된다. 가속 시험시에서의 외부 전원전압(VEXT)에 대한 내부 전원전압(VINT)의 전압특성은 도 2에 도시한 바와 같이 특성선 Ⅰ(제 1 전압특성)(외부 전원전압(VEXT)이 소정값(V2) 미만인 전압특성)과, 특성선 Ⅲ(제 3 전압특성)(외부 전원전압(VEXT)이 소정값(V2) 이상인 전압특성)으로 나타나는 전압특성을 갖는다.
즉 가속 시험시와 비가속 시험시에 각각 다른 내부 전원전압을 발생할 수 있게 된다.
도 5는 본 발명의 제 1 실시예에서의 반도체 집적회로를 도시한 상기 도 1의 블록구성의 구체적인 회로도이다.
도 5에서 QP1∼QP10은 P형 MOS트랜지스터를 나타내고, QN1∼QN9는 N형 MOS 트랜지스터를 나타내며, VEXT는 외부 전원전압을 나타낸다. 또한 도 5 중, 도 1 또는 종래예와 동일기능의 구성은 동일부호로 나타내고 있다.
기준전압 발생회로(1)는 2종의 기준전압(VREF1, VREF2)을 발생하여 내부전원 공급회로(5)와 기준전압 비교회로(8)에 출력한다.
기준전압(VREF1)이 입력되는 내부전원 공급회로(제 1 내부전원 공급회로)(5)는 P형 MOS 트랜지스터(QP1, QP2) 및 N형 MOS 트랜지스터(QN1∼QN3)로 구성되는 차동증폭기(7)와, 이 차동증폭기(7)의 출력을 게이트 단자에 입력하는 P형 MOS 트랜지스터(내부 전원공급용 드라이버)(QP3)로 구성되며 그 드레인 전압을 내부 전원전압(VINT)으로서 출력한다.
또한 기준전압(VREF2)이 입력되는 내부전원 공급회로(제 2 내부전원 공급회로)(5)는 P형 MOS 트랜지스터(QP4, QP5) 및 N형 MOS 트랜지스터(QN4∼QN6)로 구성되는 차동증폭기(7)와, 이 차동증폭기(7)의 출력을 게이트 단자에 입력하는 P형 MOS 트랜지스터(내부전원 공급용 드라이버)(QP6)로 구성되며 그 드레인 전압을 내부 전원전압(VINT)으로서 출력한다.
기준전압(VREF1)과 기준전압(VREF2)을 각각 입력으로 하는 기준전압 비교회로(8)는 P형 MOS 트랜지스터(QP7, QP8) 및 N형 MOS 트랜지스터(QN7∼QN9)로 구성되는 차동증폭기(13)와, 이 차동증폭기(13) 중의 P형 MOS 트랜지스터(QP7)에 병렬로 접속된 P형 MOS 트랜지스터(QP9)로 구성되어 있고, 가속 시험시 제어신호(BIM)가 P형 MOS 트랜지스터(QP9)와 N형 MOS 트랜지스터(QN9)의 게이트 단자에 각각 입력된다. 또한 이 차동증폭기(13)의 출력신호(VBI)는 가속 시험시 전압 공급회로(9)에 출력된다. 이 가속 시험시 전압 공급회로(9)는 상기 출력신호(VBI)를 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP10)로 구성되며, 그 드레인 전압을 내부 전원전압(VINT)으로서 출력한다.
이상과 같이 구성된 제 1 실시예의 반도체 집적회로에 대하여 이하 그 동작을 설명하기로 한다.
기준전압 발생회로(1)에서 발생하는 2종의 기준전압(VREF1, VREF2)은 상기 실시예에서 설명한 바와 같이, 기준전압(VREF1)은 도 21의 (a)에 도시한 바와 같이 외부 전원전압(VEXT)이 소정값(V1) 이상이 되면 일정전압(VA)으로 되는 특성을 가지며, 기준전압(VREF2)은 도 21의 (c)에 도시한 바와 같이 외부 전원전압(VEXT)이 소정값(V2)일 때, 기준전압(VA)을 지나서, 외부 전원전압에 비례하여 상승하는 특성을 갖는다.
우선 비가속 시험시의 경우, 가속 시험시 제어신호(BIM)는 로우 레벨로 되고, 이 신호를 게이트 단자에 입력하는 N형 MOS 트랜지스터(QN9)는 오프되어 기준전압 비교회로(8)중의 차동증폭기(13)는 비활성 상태가 된다. 또한 이 신호를 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP9)는 온되기 때문에 차동증폭기(13)의 출력신호(VBI)는 강제적으로 하이 레벨을 출력한다. 따라서 출력신호(VBI)를 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP10)도 오프되기 때문에, 가속 시험시 전압 공급회로(9)에 의한 내부 전원전압(VINT)으로의 영향은 없다. 기준전압(VREF1)을 입력으로 하는 내부전원 공급회로(5)는 차동증폭기(7)와, 이 차동증폭기(7)의 출력을 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP3)로 구성된다. 또한 기준전압(VREF2)을 입력으로 하는 내부전원 공급회로(5)에 대해서도 동일한 회로구성이다. 이 내부전원 공급회로(5)의 동작의 상세한 사항에 대해서는 종래예에서 설명하였으므로 생략하기로 한다.
기준전압(VREF1)이 기준전압(VREF2)보다 높은 전압특성인 경우(외부 전원전압(VEXT)이 소정값(V2)미만인 경우)를 고려하면, 기준전압(VREF1)을 입력으로 하는 내부전원 공급회로(5)는 기준전압(VREF1)과 같은 전압을 내부 전원전압(VINT)으로서 출력한다. 또한 기준전압(VREF2)을 입력으로 하는 내부전원 공급회로(5)도 기준전압(VREF2)과 같은 전압을 내부 전원전압(VINT)으로서 출력하고자 하지만, 지금 기준전압(VREF1)이 기준전압(VREF2)보다 높은 전압특성이기 때문에, 발생하는 내부 전원전압(VINT)의 값은 기준전압(VREF1)을 입력으로 하는 내부전원 공급회로(5)에 의해 발생하는 값에 따른다. 반대로 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성일 경우(외부 전원전압(VEXT)이 소정값(V2) 이상인 경우)는 기준전압(VREF2)을 입력으로 하는 내부전원 공급회로(5)에 의해 발생하는 내부 전원전압(VINT)의 값에 따른다.
따라서 비가속 시험시에서의 외부 전원전압(VEXT)에 대한 내부 전원전압(VINT)의 전압특성은, 도 2에 도시한 바와 같이 특성선 Ⅰ(외부 전원전압(VEXT)이 소정값(V2) 미만인 전압특성)과 특성선 Ⅱ(외부 전원전압(VEXT)이 소정값(V2) 이상인 전압특성)으로 나타나는 전압특성을 갖는다.
다음으로 가속 시험시의 경우 가속 시험시 제어신호(BIM)는 하이 레벨로 되며, 이 신호를 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP9)는 오프되고, 또한 기준전압 비교회로(8) 중의 차동증폭기(13)는 활성상태로 된다. 이 차동증폭기(13)는 기준전압(VREF1)과 기준전압(VREF2)을 비교하여 기준전압(VREF1)이 기준전압(VREF2)보다 높은 전압특성인 경우(외부 전원전압(VEXT)이 소정값(V2)미만인 경우), 출력신호(VBI)에 하이 레벨을 출력하기 때문에 다음 단의 가속 시험시 전압 공급회로(9)를 구성하는 P형 MOS 트랜지스터(QP10)는 오프된다. 따라서 가속 시험시 전압 공급회로(9)에 의한 내부 전원전압(VINT)에 대한 영향은 없기 때문에, 발생하는 내부 전원전압(VINT)의 값은 비가속 시험시의 외부 전원전압(VEXT)이 소정값(V2)미만의 경우와 같아진다.
반대로 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 경우(외부 전원전압(VEXT)이 소정값(V2) 이상인 경우)는 출력신호(VBI)는 로우 레벨을 출력하기 때문에 다음 단의 P형 MOS 트랜지스터(QP10)가 온된다. 따라서 가속 시험시 전압 공급회로(9)에 의해 발생하는 내부 전원전압(VINT)은 강제적으로 외부 전원전압(VEXT)과 같은 값을 취한다.
따라서 가속 시험시에서의 외부 전원전압(VEXT)에 대한 내부 전원전압(VINT)의 전압특성은, 도 2에 도시한 바와 같이 특성선 Ⅰ(외부 전원전압(VEXT)이 소정값 (V2) 미만인 전압특성)과 특성선 Ⅲ(외부 전원전압(VEXT)이 소정값(V2) 이상인 전압특성)으로 표시되는 전압특성을 갖는다.
즉 가속 시험시와 비가속 시험시에 각각 다른 내부 전원전압을 발생하는 것이 가능해진다.
( 제 2 실시예 )
도 3은 본 발명의 제 2 실시예에서의 반도체 집적회로의 회로구성 블록도를 도시한 것이며, 강압된 내부 전원전압을 내부회로에 공급하는 내부 강압회로와 내부회로의 블록 구성도이다. 도 4의 (a), (b)는 도 3의 반도체 집적회로의 전압 특성도이다.
도 3에서 1은 기준전압 발생회로, 5는 내부전원 공급회로, 6은 내부회로, 8은 기준전압 비교회로, 10은 내부 기준전압 발생회로, 11은 가속 시험시 기준전압 발생회로, VREF1, VREF2는 기준전압 발생회로(1)로부터 발생하는 기준전압, BIM은 가속 시험시에 기준전압 비교회로(8)를 활성화하기 위한 가속 시험시 제어신호, VBI는 기준전압 비교회로(8)의 출력신호, VREF는 내부 기준전압, VINT은 내부회로(6)를 구동하기 위한 내부 전원전압이다.
이상과 같이 구성된 본 실시예의 반도체 집적회로의 구체적인 구성을 이하 그 동작에 의해 설명하기로 한다.
기준전압 발생회로(1)에서 복수의 기준전압(VREF1, VREF2)을 발생한다. 발생하는 한쪽의 기준전압(VREF1)(제 1 기준전압)은, 도 21의 (a)에 도시한 바와 같이 외부 전원전압(VEXT)이 소정값(V1) 이상으로 되면 외부 전원전압(VEXT)에 거의 의존성이 없는 일정전압(VA)으로 되는 특성을 갖는다. 발생하는 다른 쪽의 기준전압(VREF2)(제 2 기준전압)은 도 21의 (c)에 도시한 바와 같이 외부 전원전압(VEXT)이 소정값(V2)일 때 기준전압(VA)을 통하여 외부 전원전압에 비례하여 상승하는 특성을 갖는다.
우선 비가속 시험시의 경우는 가속 시험시 제어신호(BIM)에 의해 기준전압 비교회로(8)는 활성화되지 않고, 다음 단의 가속 시험시 기준전압 발생회로(11)도 활성화되지 않는다. 따라서 기준전압 발생회로(1)로부터 발생한 2종의 기준전압(VREF1, VREF2) 중 외부 전원전압에 대한 기준전압값이 높은 쪽을 바탕으로, 각각의 입력인 내부 기준전압 발생회로(10)에 의해 내부 기준전압(VREF)이 출력된다. 즉 외부 전원전압(VEXT)이 소정값(V2) 미만일 때는 도 21의 (a)의 특성에 따르고, 소정값(V2) 이상이 되면 도 21의 (c)의 특성에 따르는 내부 기준전압(VREF)이 발생한다.
비가속 시험시에서의 외부 전원전압(VEXT)에 대한 내부 기준전압(VREF)의 전압특성은, 도 4의 (a)에 도시한 바와 같이 특성선 Ⅰ(외부 전원전압(VEXT)이 소정값(V2) 미만인 전압특성)과 특성선 Ⅱ(외부 전원전압(VEXT)이 소정값(V2) 이상인 전압특성)로 나타나는 전압특성을 갖는다. 그리고 발생한 내부 기준전압(VREF)에 의거하여 내부전원 공급회로(5)에 의해 내부회로(6)를 구동하기 위한 내부 전원전압(VINT)을 발생한다. 따라서 비가속 시험시에서의 외부 전원전압(VEXT)에 대한 내부 전원전압(VINT)의 전압특성은, 도 4의 (b)에 도시한 바와 같이 도 4의 (a)와 마찬가지로 특성선 Ⅰ(제 1 전압특성)과 특성선 Ⅱ(제 2 전압특성)로 나타나는 전압특성을 갖는다.
다음으로 가속 시험시의 경우는 가속 시험시 제어신호(BIM)에 의해 기준전압 비교회로(8)가 활성화된다. 기준전압 비교회로(8)는 기준전압 발생회로(1)로부터 발생하는 2종의 기준전압(VREF1, VREF2) 끼리를 비교하여 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성이 되면, 그 출력신호(VBI)에 의해 다음 단의 가속 시험시 기준전압 발생회로(11)를 활성화하여 내부 기준전압(VREF)을 외부 전원전압(VEXT)과 같게 한다. 즉 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압(즉 소정값(V2) 이상)에서, 내부 기준전압(VREF)은 외부 전원전압(VEXT)과 같은 전압특성을 갖는다. 또한 소정값(V2) 미만의 경우는 비가속 시험시의 경우와 마찬가지로 내부 기준전압 발생회로(10)에 의해 내부 기준전압(VREF)이 출력된다. 가속 시험시에서의 외부 전원전압(VEXT)에 대한 기준전압(VREF)의 전압특성은, 도 4의 (a)에 도시한 바와 같이 특성선 Ⅰ(외부 전원전압(VEXT)이 소정값(V2) 미만인 전압특성)과 특성선 Ⅲ(외부 전원전압(VEXT)이 소정값(V2) 이상인 전압특성)로 나타나는 전압특성을 갖는다. 그리고 발생한 내부 기준전압(VREF)에 따라 내부전원 공급회로(5)에 의해 내부회로(6)를 구동하기 위한 내부 전원전압(VINT)을 발생한다.
따라서 가속 시험시에서의 외부 전원전압(VEXT)에 대한 내부 전원전압(VINT)의 전압특성은, 도 4의 (b)에 도시한 바와 같이 도 4의 (a)와 마찬가지로 특성선 Ⅰ(제 1 전압특성)과 특성선 Ⅲ(제 3 전압특성)의 쌍방으로 나타난 전압특성을 갖는다.
즉 가속 시험시와 비가속 시험시에 각각 다른 내부 전원전압을 발생할 수 있게 된다.
도 6은 본 발명의 제 2 실시예에서의 반도체 집적회로를 도시한 상기 도 3의 블록구성의 구체적 회로를 도시한다.
도 6에서 QP11∼QP20은 P형 MOS트랜지스터, QN11∼QN16, QN18∼QN20은 N형 MOS 트랜지스터를 나타낸다. 또한 도 6 중, 도 3 또는 종래예와 동일기능의 구성은 동일부호로 나타내고 있다.
기준전압 발생회로(1)는 2종의 기준전압(VREF1, VREF2)을 발생하여 내부 기준전압 발생회로(10)와 기준전압 비교회로(8)에 출력한다.
기준전압(VREF1)이 입력되는 내부 기준전압 발생회로(제 1 내부 기준전압 발생회로)(10)는 P형 MOS 트랜지스터(QP11, QP12) 및 N형 MOS 트랜지스터(QN11∼QN13)로 구성되는 차동증폭기(14)와, 이 차동증폭기(14)의 출력을 게이트 단자에 입력하는 P형 MOS 트랜지스터(내부 기준전압 발생용 드라이버)(QP13)로 구성되어 있고 그 드레인 전압을 내부 기준전압(VREF)으로서 출력한다.
또한 기준전압(VREF2)이 입력되는 내부 기준전압 발생회로(제 2 내부 기준전압 발생회로)(10)는 P형 MOS 트랜지스터(QP14, QP15) 및 N형 MOS 트랜지스터(QN14∼QN16)로 구성되는 차동증폭기(14)와, 이 차동증폭기(14)의 출력을 게이트 단자에 입력하는 P형 MOS 트랜지스터(내부 기준전압 발생용 드라이버)(QP16)로 구성되며, 그 드레인 전압을 내부 기준전압(VREF)으로서 출력한다. 기준전압(VREF1)과 기준전압(VREF2)을 각각 입력으로 하는 기준전압 비교회로(8)는 P형 MOS 트랜지스터(QP7, QP8) 및 N형 MOS 트랜지스터(QN7∼QN9)로 구성되는 차동증폭기(13)와, 이 차동증폭기(13) 중의 P형 MOS 트랜지스터(QP7)에 병렬로 접속된 P형 MOS 트랜지스터(QP9)로 구성되어 있고, 가속 시험시 제어신호(BIM)가 P형 MOS 트랜지스터(QP9)와 N형 MOS 트랜지스터(QN9)의 게이트 단자에 각각 입력된다. 또한 이 차동증폭기(13)의 출력신호(VBI)는 가속 시험시 기준전압 발생회로(11)에 출력된다.
가속 시험시 기준전압 발생회로(11)는 상기 출력신호(VBI)를 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP17)로 구성되며, 그 드레인 전압을 내부 기준전압(VREF)으로서 출력한다.
내부 기준전압(VREF)을 입력으로 하는 내부전원 공급회로(5)는 P형 MOS 트랜지스터(QP18, QP19) 및 N형 MOS 트랜지스터(QN18∼QN20)로 구성되는 차동증폭기(7)와, 이 차동증폭기(7)의 출력을 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP20)로 구성되며 그 드레인 전압을 내부 전원전압(VINT)으로서 출력한다.
이상과 같이 구성된 제 2 실시예의 반도체 집적회로에 대하여 이하 그 동작을 설명하기로 한다.
기준전압 발생회로(1)에서 발생하는 2종의 기준전압(VREF1, VREF2)은 상기 제 1 실시예에서 설명한 바와 같이, 기준전압(VREF1)은 도 21의 (a)에 도시한 바와 같이 외부 전원전압(VEXT)이 소정값(V1) 이상이 되면 일정전압(VA)으로 되는 특성을 가지며, 기준전압(VREF2)은 도 21의 (c)에 도시한 바와 같이 외부 전원전압(VEXT)이 소정값(V2)일 때 기준전압(VA)을 통해 외부 전원전압에 비례하여 상승하는 특성을 갖는다.
우선 비가속 시험시의 경우 가속 시험시 제어신호(BIM)는 로우 레벨로 되며, 이 신호를 게이트 단자에 입력하는 N형 MOS 트랜지스터(QN9)는 오프되어 기준전압 비교회로(8) 중의 차동증폭기(13)는 비활성 상태가 된다. 또한 이 신호를 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP9)는 온되기 때문에 차동증폭기(13)의 출력신호(VBI)는 강제적으로 하이 레벨을 출력한다. 따라서 출력신호(VBI)를 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP17)도 오프되기 때문에, 가속 시험시 기준전압 발생회로(11)에 의한 내부 기준전압(VREF)에 대한 영향은 없다. 기준전압(VREF1)을 입력으로 하는 내부 기준전압 발생회로(10)는 차동증폭기(14)와, 이 차동증폭기(14)의 출력을 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP13)로 구성된다. 또한 기준전압(VREF2)을 입력으로 하는 내부 기준전압 발생회로(10)에 대해서도 동일한 회로구성이다. 이들 회로구성은 제 1 실시예에서의 기준전압(VREF1)을 입력으로 하는 내부전원 공급회로(5) 및 기준전압(VREF2)을 입력으로 하는 내부전원 공급회로(5)와 동일한 회로구성이다.
따라서 비가속 시험시에 발생하는 내부 기준전압(VREF)의 전압특성은, 도 4의 (a)에 도시된 바와 같이 특성선 Ⅰ(외부 전원전압(VEXT)이 소정값(V2) 미만인 전압특성)과 특성선 Ⅱ(외부 전원전압(VEXT)가 소정값(V2) 이상인 전압특성)으로 나타나는 전압특성을 갖는다.
다음으로 가속 시험시의 경우, 가속 시험시 제어신호(BIM)는 하이 레벨로 되며, 이 신호를 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP9)는 오프되고, 또한 기준전압 비교회로(8) 중의 차동증폭기(13)는 활성상태로 된다. 이 차동증폭기(13)는 기준전압(VREF1)과 기준전압(VREF2)을 비교하여 기준전압(VREF1)이 기준전압(VREF2)보다 높은 전압특성인 경우(외부 전원전압(VEXT)이 소정값(V2) 미만인 경우), 출력신호(VBI)에 하이 레벨을 출력하기 위해서 다음 단의 가속 시험시 기준전압 발생회로(11)를 구성하는 P형 MOS 트랜지스터(QP17)는 오프된다. 따라서 가속 시험시 기준전압 발생회로(11)에 의한 내부 기준전압(VREF)에 대한 영향은 없기 때문에 발생하는 내부 기준전압(VREF)의 값은 비가속 시험시의 외부 전원전압(VEXT)이 소정값(V2) 미만일 경우와 같은 값으로 된다. 반대로 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 경우(외부 전원전압(VEXT)이 소정값(V2) 이상인 경우)는 출력신호(VBI)는 로우 레벨을 출력하기 위해서 다음 단의 P형 MOS 트랜지스터(QP17)가 온된다.
따라서 가속 시험시 기준전압 발생회로(11)에 의해 발생하는 내부 기준전압(VREF)은 강제적으로 외부 전원전압(VEXT)과 같은 값을 취한다. 따라서 가속 시험시에서의 외부 전원전압(VEXT)에 대한 내부 기준전압(VREF)의 전압특성은 도 4의 (a)에 도시한 바와 같이 특성선 Ⅰ(외부 전원전압(VEXT)이 소정값(V2) 미만인 전압특성)과 특성선 Ⅲ(외부 전원전압(VEXT)이 소정값(V2) 이상인 전압특성)으로 나타나는 전압특성을 갖는다.
내부전원 공급회로(5)의 회로구성은 종래예에서 설명한 회로구성과 동일하며, 입력하는 내부 기준전압(VREF)과 같은 전압을 내부 전원전압(VINT)으로서 출력한다. 따라서 발생하는 내부 전원전압(VINT)의 전압특성은 도 4의 (b)에 도시한 바와 같이 비가속 시험시는 특성선 Ⅰ과 특성선 Ⅱ로 나타나는 전압특성을 가지며, 가속 시험시는 특성선 Ⅰ과 특성선 Ⅲ으로 나타나는 전압특성을 갖는다.
즉 가속 시험시와 비가속 시험시에 각각 다른 내부 기준전압을 발생하여 이 발생하는 내부 기준전압에 기초를 둔 내부 전원전압을 발생함으로써 가속 시험시와 비가속 시험시에 각각 다른 내부 전원전압을 발생할 수 있게 된다.
( 제 3 실시예 )
다음으로 본 발명의 제 3 실시예에서의 반도체 집적회로를 설명하기로 한다. 본 실시예에서는 전체구성이 상기 제 1 실시예와 마찬가지이므로 다른 부분만을 설명하기로 한다. 도 7은 상기 도 5에 도시한 가속 시험시 전압 공급회로(9)의 구체적인 회로도를 도시한 것이다.
도 7의 가속 시험시 전압 공급회로(9)에 있어서, QP21은 P형 MOS트랜지스터, QN21은 N형 MOS트랜지스터, F1, F2는 퓨즈를 나타낸다. 도 7은 도 5의 가속 시험시 전압 공급회로(9)를 구성하는 P형 MOS 트랜지스터(QP10)의 소스단자에 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터(QN21)를 직렬로 접속하고, 이 N형 MOS 트랜지스터(QN21)에 다이오드형으로 게이트 접속된 P형 MOS 트랜지스터(QP21)를 직렬로 접속하고, 다이오드형으로 게이트 접속된 트랜지스터(QP21, QN21)와 병렬로 퓨즈(F1, F2)를 각각 접속한 구성이다. 또한 P형 M0S 트랜지스터의 임계치 전압을 VTP, N형 MOS 트랜지스터의 임계치 전압을 VTN으로 한다. 다른 구성은 도 5와 마찬가지이며 동일부분에 동일부호를 붙여 그 설명을 생략하기로 한다.
이상과 같이 구성된 제 3 실시예의 반도체 집적회로에 대하여 이하 그 동작을 설명하기로 한다.
P형 MOS 트랜지스터(QP10)가 온되는 것은 제 1 실시예에서 나타낸 바와 같이, 가속 시험시이면서 기준전압VREF2가 기준전압(VREF1)보다 높은 전압특성으로 되는 경우이다. 퓨즈(F1, F2)가 절단되어 있지 않은 경우는 트랜지스터(QP10)의 소스단자의 전압은 외부 전원전압(VEXT)과 같으므로, 내부 전원전압(VINT)의 전압특성은 제 1 실시예에서 나타낸 도 2에서의 특성선 Ⅲ과 같게 된다.
퓨즈(F1)를 절단한 경우는 P형 MOS 트랜지스터(QP10)에 대하여 다이오드형으로 게이트 접속된 P형 MOS 트랜지스터(QP21)가 직렬로 접속된 구성으로 된다. 따라서 가속 시험시에는 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압하에서의 내부 전원전압(VINT)의 전압특성은 도 8의 특성선 Ⅳ로 나타낸 바와 같이 외부 전원전압(VEXT)보다 P형 MOS 트랜지스터의 임계치 전압(VTP)만큼 낮게 할 수 있다.
마찬가지로 퓨즈(F2)를 절단하면 P형 MOS 트랜지스터(QP10)에 대하여 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터(QN21)가 직렬로 접속된 구성으로 되고, 내부 전원전압(VINT)의 전압특성은 도 8의 특성선 Ⅴ에 도시한 바와 같이 외부 전원전압(VEXT)보다 N형 MOS 트랜지스터의 임계치 전압(VTN)만큼 낮게 할 수 있다. 한편 N형 MOS 트랜지스터(QN21)를 메모리 셀 트랜지스터와 동일한 불순물을 주입한 N형 MOS 트랜지스터로 구성하면, 내부 전원전압(VINT)의 전압특성은 외부 전원전압(VEXT)보다 메모리 셀 트랜지스터의 임계치 전압만큼 낮게 할 수 있게 된다. 또한 직렬접속하고 있는 각각의 트랜지스터의 순서를 교체하여도 동일한 효과를 얻을 수 있다.
이와 같이 가속 시험시에서의 내부 전원전압특성의 변경이 용이하게 실현할 수 있으므로 가속시험에서의 내부회로에 대한 전압가속의 선택 자유도가 증가한다.
( 제 4 실시예 )
계속해서 본 발명의 제 4 실시예에서의 반도체 집적회로를 설명하기로 한다. 본 실시예에서는 전체 구성이 상기 제 2 실시예와 마찬가지이므로 다른 부분만을 설명하기로 한다. 도 9는 상기 도 6에 도시한 가속 시험시 기준전압 발생회로(11)의 구체적인 회로도를 도시한 것이다.
도 9의 가속 시험시 기준전압 발생회로(11)에서 QP22는 P형 MOS트랜지스터, QN22는 N형 MOS트랜지스터, F3, F4는 퓨즈를 나타낸다. 도 9는 도 6의 가속 시험시 기준전압 발생회로(11)를 구성하는 P형 MOS 트랜지스터(QP17)의 소스단자에 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터(QN22)를 직렬로 접속하고, 이 N형 MOS 트랜지스터(QN22)에 다이오드형으로 게이트 접속된 P형 MOS 트랜지스터(QP22)를 직렬로 접속하고, 다이오드형으로 게이트 접속된 트랜지스터(QP22, QN22)와 병렬로 퓨즈(F3, F4)를 각각 접속한 구성이다. 또한 P형 MOS 트랜지스터의 임계치 전압을 VTP, N형 MOS 트랜지스터의 임계치 전압을 VTN으로 한다. 다른 구성은 도 6과 마찬가지이며 동일부분에 동일부호를 붙여 그 설명을 생략하기로 한다.
이상과 같이 구성된 제 4 실시예의 반도체 집적회로에 대하여 이하 그 동작을 설명하기로 한다.
P형 MOS 트랜지스터(QP17)가 온되는 것은 제 2 실시예에서 나타낸 바와 같이, 가속 시험시이면서 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 경우이다. 퓨즈(F3, F4)가 절단되어 있지 않은 경우는 트랜지스터(QP17)의 소스단자의 전압은 외부 전원전압(VEXT)과 같으므로 내부 기준전압(VREF)의 전압특성은 제 2 실시예에서 나타낸 도 4의 (a)에서의 특성선 Ⅲ과 같게 된다.
한편 퓨즈(F3)를 절단한 경우는 P형 MOS 트랜지스터(QP17)에 대하여 다이오드형으로 게이트 접속된 P형 MOS 트랜지스터(QP22)가 직렬로 접속된 구성으로 되므로, 가속 시험시에 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압하에서의 내부 기준전압(VREF)의 전압 특성은, 도 10의 특성선 Ⅳ로 나타낸 바와 같이 외부 전원전압(VEXT)보다 P형 MOS 트랜지스터의 임계치전압(VTP)만큼 낮게 할 수 있다. 마찬가지로 퓨즈(F4)를 절단하면 P형 MOS 트랜지스터(QP17)에 대하여 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터(QN22)가 직렬로 접속된 구성으로 되므로, 내부 기준전압(VREF)의 전압특성은 도 10의 특성선 Ⅴ로 나타낸 바와 같이 외부 전원전압(VEXT)보다 N형 MOS 트랜지스터의 임계치 전압(VTN)만큼 낮게 할 수 있다.
한편 N형 MOS 트랜지스터(QN22)를 메모리 셀 트랜지스터와 동일한 불순물을 주입한 N형 MOS 트랜지스터로 구성하면, 내부 기준전압(VREF)의 전압특성은 외부 전원전압(VEXT)보다 메모리 셀 트랜지스터의 임계치 전압만큼 낮게 할 수 있게 된다. 또한 직렬 접속하고 있는 각각의 트랜지스터의 순서를 교체하여도 동일한 효과를 얻을 수 있다.
이와 같이 가속 시험시의 내부 기준전압 특성의 변경이 용이하게 실현할 수 있으므로 이것에 따라 가속 시험시의 내부 전원전압 특성의 변경이 가능해지며, 가속시험에서의 내부회로에 대한 전압가속의 선택 자유도가 증가한다.
( 제 5 실시예 )
다음으로 본 발명의 제 5 실시예에서의 반도체 집적회로를 설명하기로 한다. 본 실시예에서는, 전체구성은 상기 제 1 실시예와 마찬가지이므로 다른 부분만을 설명하기로 한다. 도 11은 상기 도 5에 도시한 기준전압 비교회로(8)를 변형한 기준전압 비교회로(8')의 구체적인 회로도를 도시한 것이다.
도 11의 기준전압 비교회로(8')에서 12a, 12b는 인버터, QN23은 N형 MOS 트랜지스터를 나타낸다. 도 11의 기준전압 비교회로(8')는 도 5의 기준전압 비교회로(8) 중의 차동증폭기(13)의 출력과, 다음 단의 가속 시험시 전압 공급회로(9)를 구성하는 P형 MOS 트랜지스터(QP10) 사이에 인버터(12a, 12b)를 접속하고, 기준전압(VREF1)을 게이트 단자에 입력하는 N형 MOS 트랜지스터(QN8)와 병렬로 N형 MOS 트랜지스터(QN23)를 접속하며, 이 N형 MOS 트랜지스터(QN23)의 게이트 단자에는 상기 인버터(12b)의 출력이 입력되는 구성이다. 다른 구성은 도 5와 마찬가지다.
이상과 같이 구성된 제 5 실시예의 반도체 집적회로에 대하여 이하 그 동작을 설명하기로 한다.
우선 인버터(12b)의 출력신호(VBI)는 차동증폭기(13)의 출력으로부터 인버터를 2단을 통과한 신호이고 차동증폭기(13)의 출력과 동일 극성이다. 따라서 N형 MOS 트랜지스터(QN23)가 없는 경우는 상기 제 1 실시예와 같은 내부 전원전압 특성을 갖는다.
지금 이 인버터(12b)의 출력신호(VBI)를 기준전압(VREF1)을 게이트 단자에 입력하는 N형 MOS 트랜지스터(QN8)와 병렬로 접속된 N형 MOS 트랜지스터(QN23)로 정귀환의 피드백을 거는 것으로써, 내부 전원전압(VINT)의 전압특성은 도 12에 도시한 바와 같이 외부 전원전압(VEXT)이 낮은 전압에서 높은 전압으로 변화하는 경우는 특성선 A를 지나는 내부 전원전압 특성으로 된다. 즉 외부 전원전압(VEXT)이 V3 이상이 되지 않으면 출력신호(VBI)는 로우 레벨이 되지 않는다. 반대로 외부 전원전압(VEXT)이 높은 전압에서 낮은 전압으로 변화하는 경우는 피드백이 걸리지 않기 때문에(외부 전원전압이 V3 이상일 때, 출력신호(VBI)는 로우 레벨을 출력하고 있고, 출력신호(VBI)를 게이트 단자에 입력하는 트랜지스터(QN23)는 오프되기 때문에) 특성선 B를 통과하는 내부 전원전압 특성(제 1 실시예와 같음)으로 된다.
이와 같이 전압(V3)-전압(V2)의 폭을 갖는 히스테리시스 특성을 갖게 함으로써, 가속 시험시(가속 시험시 제어신호(BIM)가 하이 레벨일 때) 외부 전원전압(VEXT)이 소정값(V2) 근방에서 전원 노이즈 등에 의해 변동한 경우에도 안정된 내부 전원전압 특성을 얻을 수 있게 된다.
( 제 6 실시예 )
도 13은 본 발명의 제 6 실시예에서의 반도체 집적회로의 주요부의 회로도이다.
도 13은 상기 제 2 실시예의 반도체 집적회로를 도시한 도 6의 기준전압 비교회로(8)를 변형한 기준전압 비교회로(8')를 도시한다. 이 기준전압 비교회로(8')는 도 6의 기준전압 비교회로(8)중의 차동증폭기(13)의 출력과 다음 단의 가속 시험시 기준전압 발생회로(11)를 구성하는 P형 MOS 트랜지스터(QP17) 사이에 인버터(12a, 12b)를 접속하여, 기준전압(VREF1)을 게이트 단자에 입력하는 N형 MOS 트랜지스터(QN8)와 병렬로 N형 MOS 트랜지스터(QN23)를 접속하고, 이 N형 MOS 트랜지스터(QN23)의 게이트 단자에는 상기 인버터(12b)의 출력이 입력되는 구성이다. 다른 구성은 도 6과 마찬가지이다.
이상과 같이 구성된 제 6 실시예의 반도체 집적회로에 대하여 이하 그 동작을 설명하기로 한다.
우선 인버터(12b)의 출력신호(VBI)는 차동증폭기(13)의 출력으로부터 인버터를 2단을 통과한 신호이고, 차동증폭기(13)의 출력과 동일 극성이다. 따라서 N형 MOS 트랜지스터(QN23)가 없는 경우는 상기 제 1 실시예와 같은 내부 전원전압 특성을 갖는다.
지금 이 인버터(12b)의 출력신호(VBI)를 기준전압(VREF1)을 게이트 단자에 입력하는 N형 MOS 트랜지스터(QN8)와 병렬로 접속된 N형 MOS 트랜지스터 QN23으로 정귀환의 피드백을 거는 것에 의해, 내부 기준전압(VREF)의 전압특성은 도 14에 도시한 바와 같이 외부 전원전압(VEXT)이 낮은 전압에서 높은 전압으로 변화하는 경우는 특성선 A를 지나는 내부 기준전압 특성으로 된다. 즉 외부 전원전압(VEXT)이(V3) 이상이 되지 않으면 출력신호(VBI)는 로우 레벨이 되지 않는다. 반대로 외부 전원전압(VEXT)이 높은 전압에서 낮은 전압으로 변화하는 경우는 피드백이 걸리지 않기 때문에(외부 전원전압이 V3 이상일 때 출력신호(VBI)는 로우 레벨을 출력하고 있고, 출력신호(VBI)를 게이트 단자에 입력하는 트랜지스터(QN23)는 오프되기 때문에) 특성선 B를 지나는 내부 기준전압 특성(제 2 실시예와 같음)으로 된다.
이와 같이 전압(V3)-전압(V2)의 폭을 갖는 히스테리시스 특성을 갖게 함으로써 가속 시험시(가속 시험시 제어신호(BIM)가 하이 레벨일 때), 외부 전원전압(VEXT)이 소정값(V2) 근방에서 전원 노이즈 등에 의해 변동한 경우에도 안정한 내부 기준전압 특성을 얻을 수 있다. 따라서 이 내부 기준전압에 따라 발생하는 내부 전원전압도 안정된 전압특성을 얻을 수 있다. 실제 디바이스에서는 약 0.4V 정도의 히스테리시스 특성을 갖게 함으로써 양호한 내부 전원전압 특성을 얻을 수 있다.
( 제 7 실시예 )
도 15는 본 발명의 제 7 실시예에서의 반도체 집적회로의 회로도이다.
도 15의 내부전원 공급회로(5')는 도 5의 기준전압(VREF2)을 입력하는 내부전원 공급회로(5)의 차동증폭기(7)중의 P형 MOS 트랜지스터(QP4)와 병렬로 P형 MOS 트랜지스터(QP23)를 접속하고, 이 P형 MOS 트랜지스터(QP23)의 게이트 단자와 상기차동증폭기(7)중의 N 형 MOS 트랜지스터(QN6)의 게이트 단자에 가속 시험시 제어신호(BIM)의 반전신호(/BIM)를 입력하는 구성이다.
이상과 같이 구성된 제 7 실시예의 반도체 집적회로에 대하여 이하 그 동작을 설명하기로 한다.
우선 비가속 시험시의 경우, 가속 시험시 제어신호(BIM)는 로우 레벨 신호이고, 그 반전신호(/BIM)는 하이 레벨 신호이다. /BIM을 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP23)는 오프되고, 또한 N형 MOS 트랜지스터(QN6)는 온되므로 기준전압(VREF2)을 입력으로 하는 내부전원 공급회로(5')중의 차동증폭기(7)는 활성화 상태로 된다. 따라서 비가속 시험시의 경우 제 1 실시예와 동일한 동작을 행한다.
다음으로 가속 시험시의 경우 가속 시험시 제어신호(BIM)는 하이 레벨로 되며, 그 반전신호(/BIM)는 로우 레벨 신호로 된다. 제 1 실시예에서 나타낸 바와 같이 가속 시험시의 내부 전원전압 특성은 외부 전원전압(VEXT)이 소정값(V2) 미만일 경우는 기준전압(VREF1)을 입력으로 하는 내부전원 공급회로(5)에 의해 발생하는 내부 전원전압(VINT)의 전압특성으로 결정하고, 또한 외부 전원전압(VEXT)이 소정값(V2) 이상일 경우는 기준전압 비교회로(8)와 가속 시험시 전압 공급회로(9)에 의해 발생하는 내부 전원전압(VINT)의 전압특성으로 결정된다. 즉 기준전압(VREF2)을 입력으로 하는 내부전원 공급회로(5')의 동작에는 관계하고 있지 않다. 따라서 가속 시험시 제어신호의 반전신호(/BIM)를 P형 MOS 트랜지스터(QP23)의 게이트 단자와 N형 MOS 트랜지스터(QN6)의 게이트 단자에 입력함으로써 기준전압(VREF2)을 입력으로 하는 내부전원 공급회로(5')를 비활성 상태로 해도 문제없다.
이와 같이 가속 시험시, 기준전압(VREF2)을 입력으로 하는 내부전원 공급회로(5')를 비활성 상태로 하고, 차동증폭기(7)를 흐르는 정상전류를 저감함으로써 저소비 전력화가 가능해진다.
( 제 8 실시예 )
도 16은 본 발명의 제 8 실시예에서의 반도체 집적회로의 회로도를 도시한 것이다.
도 16의 내부 기준전압 발생회로(10')는 도 6의 기준전압(VREF2)을 입력하는 내부 기준전압 발생회로(10)의 차동증폭기(14)중의 P형 MOS 트랜지스터(QP14)와 병렬로 P형 MOS 트랜지스터(QP24)를 접속하고, 이 P형 MOS 트랜지스터(QP24)의 게이트 단자와 상기 차동증폭기(14)중의 N형 MOS 트랜지스터(QN16)의 게이트 단자에 가속 시험시 제어신호의 반전신호(/BIM)를 입력하는 구성이다. 다른 구성은 도 6과 마찬가지이다.
이상과 같이 구성된 제 8 실시예의 반도체 집적회로에 대하여 이하 그 동작을 설명하기로 한다.
우선 비가속 시험시의 경우, 가속 시험시 제어신호(BIM)는 로우 레벨 신호이고 그 반전신호(/BIM)는 하이 레벨 신호이다. /BIM을 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP24)는 오프되고 또한 N형 MOS 트랜지스터(QN16)는 온되므로, 기준전압(VREF2)을 입력으로 하는 내부 기준전압 발생회로(5')중의 차동증폭기(14)는 활성화 상태로 된다. 따라서 비가속 시험시의 경우 제 2 실시예와 동일한 동작을 행한다.
다음으로 가속 시험시의 경우, 가속 시험시 제어신호(BIM)는 하이 레벨로 되고, 그 반전신호(/BIM)는 로우 레벨 신호로 된다. 제 2 실시예에서 나타낸 바와 같이, 가속 시험시의 내부 기준전압 특성은 외부 전원전압(VEXT)이 소정값(V2) 미만일 경우는 기준전압(VREF1)을 입력으로 하는 내부 기준전압 발생회로(10)에 의해 발생하는 내부 기준전압(VREF)의 전압특성으로 결정하고, 또한 외부 전원전압(VEXT)이 소정값(V2) 이상일 경우는 기준전압 비교회로(8)와 가속 시험시 내부 기준전압 발생회로(11)에 의해 발생하는 내부 기준전압(VREF)의 전압특성으로 결정된다. 즉 기준전압(VREF2)을 입력으로 하는 내부 기준전압 발생회로(5')의 동작에는 관계하고 있지 않다. 따라서 가속 시험시 제어신호의 반전신호(/BIM)를 P형 MOS 트랜지스터(QP24)의 게이트 단자와 N형 MOS 트랜지스터(QN16)의 게이트 단자에 입력함으로써 기준전압(VREF2)을 입력으로 하는 내부 기준전압 발생회로(5')를 비활성 상태로 해도 문제없다.
이와 같이 가속 시험시 기준전압(VREF2)을 입력으로 하는 내부 기준전압 발생회로(1O')를 비활성 상태로 하고 차동증폭기(14)를 흐르는 정상전류를 저감함으로써 저소비 전력화가 가능해진다.
( 제 9 실시예 )
도 17은 본 발명의 제 9 실시예에서의 반도체 집적회로의 회로도를 도시한 것이다.
도 17의 기준전압 비교회로(8')는 도 5의 기준전압 비교회로(8)중의 차동증폭기(13)의 출력과, 다음 단의 가속 시험시 전압 공급회로(9)를 구성하는 P형 MOS 트랜지스터(QP10)의 사이에 인버터(12a, 12b)를 접속한 구성이다. 또한 내부전원 공급회로(5')는 도 5의 기준전압(VREF1)을 입력하는 내부전원 공급회로(5)의 차동증폭기(7)중의 P형 MOS 트랜지스터(QP1)와 병렬로 P형 MOS 트랜지스터(QP25)를 접속하여, 이 P형 MOS 트랜지스터(QP25)의 게이트 단자와, N형 MOS 트랜지스터(QN3)의 게이트 단자와, 상기 인버터(12b)의 출력신호(VBI)를 입력한 구성이다. 다른 구성은 도 5와 마찬가지이다.
이상과 같이 구성된 제 9 실시예의 반도체 집적회로에 대하여 이하 그 동작을 설명하기로 한다.
우선 비가속 시험시의 경우 가속 시험시 제어신호(BIM)는 로우 레벨로 되고 기준전압 비교회로(8')중의 차동증폭기(13)는 비활성 상태로 된다. 이것은 제 1 실시예에서 나타낸 바와 같다. 인버터(12b)의 출력신호(VBI)는 기준전압 비교회로(8')중의 차동증폭기(13)의 출력으로부터 인버터를 2단을 통과한 신호로서, 차동증폭기(13)의 출력과 동일 극성이고 출력신호(VBI)는 하이 레벨을 출력한다. 따라서 출력신호(VBI)를 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP25)는 오프되고, 또한 N형 MOS 트랜지스터(QN3)는 온되므로 기준전압(VREF1)을 입력으로 하는 내부전원 공급회로(5')중의 차동증폭기(7)는 활성화 상태로 된다. 따라서 비가속 시험시의 경우에는 제 1 실시예와 동일한 동작을 행한다.
다음으로 가속 시험시의 경우 제 1 실시예에서 나타낸 도시한 바와 같이 가속 시험시의 내부 전원전압(VINT)의 전압특성은 기준전압(VREF1)이 기준전압(VREF2)보다 높은 전압특성으로 되는 외부 전원전압일 때(외부 전원전압이 소정값(V2) 미만), 기준전압(VREF1)을 입력으로 하는 내부전원 공급회로(5)에 의해 발생하는 내부 전원전압(VINT)의 전압특성으로 결정되고, 또한 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압일 때(외부 전원전압이 소정값 (V2) 이상)는 기준전압 비교회로(8')와 가속 시험시 전압발생회로(9)에 의해 발생하는 내부 전원전압(VINT)의 전압특성으로 결정된다. 따라서 기준전압(VREF1)을 입력으로 하는 내부전원 공급회로(5')의 동작은 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압일 때에는 관계하고 있지 않다. 가속 시험시에 기준전압(VREF1)이 기준전압(VREF2)보다 높은 전압특성으로 되는 외부 전원전압일 때 인버터(12b)의 출력신호(VBI)는 하이 레벨을 출력하고, 기준전압VREF2가 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압일 때 로우 레벨을 출력한다. 따라서 기준전압(VREF1)을 입력으로 하는 내부전원 공급회로(5')는 외부 전원전압(VEXT)이 소정값(V2) 미만에서 활성화 상태로 되며 소정값(V2) 이상에서 비활성화 상태로 된다.
이와 같이 가속 시험시에 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압일 때, 기준전압(VREF1)을 입력으로 하는 내부전원 공급회로(5')를 비활성 상태로 하며 차동증폭기(7)를 흐르는 정상전류를 저감함으로써 저소비 전력화가 가능해진다.
( 제 10 실시예 )
도 18은 본 발명의 제 10 실시예에서의 반도체 집적회로의 회로도를 도시한 것이다.
도 18의 기준전압 비교회로(8')는 도 6의 기준전압 비교회로(8)중의 차동증폭기(13)의 출력과, 다음 단의 가속 시험시 기준전압 발생회로(11)를 구성하는 P형 MOS 트랜지스터(QP17) 사이에 인버터(12a, 12b)를 접속한 구성이다. 또한 내부 기준전압 발생회로(5')는 도 6의 기준전압(VREF1)을 입력하는 내부 기준전압 발생회로(10)의 차동증폭기(14)중의 P형 MOS 트랜지스터(QP11)와 병렬로 P형 MOS 트랜지스터(QP26)를 접속하여, 이 P형 MOS 트랜지스터(QP26)의 게이트 단자와 N형 MOS 트랜지스터(QN13)의 게이트 단자에 상기 인버터(12b)의 출력신호(VBI)를 입력한 구성이다. 다른 구성은 도 6과 마찬가지이다.
이상과 같이 구성된 제 10 실시예의 반도체 집적회로에 대하여 이하 그 동작을 설명하기로 한다.
우선 비가속 시험시의 경우, 가속 시험시 제어신호(BIM)는 로우 레벨로 되고 기준전압 비교회로(8')중의 차동증폭기(13)는 비활성 상태로 된다. 이것은 제 2 실시예에서 나타낸 도시한 대로이다. 인버터(12b)의 출력신호(VBI)는 기준전압 비교회로(8')중의 차동증폭기(13)의 출력으로부터 인버터를 2단을 통과한 신호로서, 차동증폭기(13)의 출력과 동일 극성이며 출력신호(VBI)는 하이 레벨을 출력한다. 따라서 출력신호(VBI)를 게이트 단자에 입력하는 P형 MOS 트랜지스터(QP26)는 오프되고, 또한 N형 MOS 트랜지스터(QN13)는 온되므로 기준전압(VREF1)을 입력으로 하는 내부 기준전압 발생회로(5')중의 차동증폭기(14)는 활성화 상태로 된다. 따라서 비가속 시험시의 경우 제 2 실시예와 동일한 동작을 행한다.
다음으로 가속 시험시의 경우 제 2 실시예에서 나타낸 바와 같이 가속 시험시의 내부 기준전압(VREF)의 전압특성은 기준전압(VREF1)이 기준전압(VREF2)보다 높은 전압특성으로 되는 외부 전원전압일 때(외부 전원전압이 소정값(V2) 미만), 기준전압(VREF1)을 입력으로 하는 내부 기준전압 발생회로(5')에 의해 발생하는 내부 기준전압(VREF)의 전압특성으로 결정되고, 또한 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압일 때(외부 전원전압이 소정값(V2) 이상)는, 기준전압 비교회로(8')와 가속 시험시 내부 기준전압 발생회로(11)에 의해 발생하는 내부 기준전압(VREF)의 전압특성으로 결정된다. 따라서 기준전압(VREF1)을 입력으로 하는 내부 기준전압 발생회로(5')의 동작은 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압일 때에는 관계하고 있지 않다. 가속 시험시에 기준전압(VREF1)이 기준전압(VREF2)보다 높은 전압특성으로 되는 외부 전원전압일 때, 인버터(12b)의 출력신호(VBI)는 하이 레벨을 출력하고, 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압일 때 로우 레벨을 출력한다. 따라서 기준전압(VREF1)을 입력으로 하는 내부 기준전압 발생회로(5')는 외부 전원전압(VEXT)이 소정값(V2) 미만에서 활성화 상태로 되며 소정값(V2) 이상에서 비활성화 상태로 된다.
이와 같이 가속 시험시에 기준전압(VREF2)이 기준전압(VREF1)보다 높은 전압특성으로 되는 외부 전원전압일 때 기준전압(VREF1)을 입력으로 하는 내부 기준전압 발생회로(5')를 비활성 상태로 하고, 차동증폭기(14)를 흐르는 정상전류를 저감함으로써 저소비 전력화가 가능해진다.
이상 설명한 바와 같이 본 발명에 의한 반도체 집적회로에 의하면, 내부 강압회로에서 비가속 시험시(동작마진 확인 시험시)에는 일정전압의 제 1 기준전압을 갖는 제 1 전압특성과, 이 일정전압으로부터 외부 전원전압에 따라 상승하는 제 2 전압특성에 의해 발생하는 내부 전원전압을 연속시켰으므로, 내부회로의 동작특성을 확인할 수 없는 내부 전원전압 범위를 없앨 수 있고, 가속 시험시에는 상기 제 1 전압특성보다도 전압이 높은 제 3 전압특성에 의해 고압의 내부 전원전압이 발생하여 내부회로에 대한 충분한 전압가속을 얻을 수 있다. 따라서 가속 시험시와 비가속 시험시에 각각 다른 내부 전원전압을 발생시키는 것을 가능하게 하여 반도체 집적회로의 동작마진 확인시험 및 가속시험에 각각 알맞은 내부 전원전압을 공급할 수가 있다.
특히 반도체 집적회로에 의하면 추가하는 M0S 트랜지스터에 의해 그 임계치 전압분 가속 시험시에 공급하는 내부 전원전압 또는 발생하는 내부 기준전압을 적정하게 낮게 변경하거나 조정할 수 있게 된다.
또 가속 시험시에, 공급하는 내부 전원전압 또는 발생하는 내부 기준전압에 외부 전원전압의 변화에 대한 히스테리시스 특성을 갖게 하였으므로 외부 전원전압이 노이즈 등에 의해 변동해도 안정한 내부 전원전압 특성 및 안정한 내부 기준전압 특성을 얻을 수 있다.
또한 가속 시험시에 그 시험에 관계하고 있지 않는(동작하지 않는) 내부전원 공급회로 또는 내부 기준전압 발생회로를 가속 시험시 제어신호에 따라 비활성 상태로 하였으므로, 그 내부전원 공급회로 또는 내부 기준전압 발생회로를 흐르는 정상전류를 저감하여 저소비 전력화를 도모할 수 있다.
또한 가속 시험시에 가속 시험시 전압 공급회로 또는 가속 시험시 기준전압 발생회로가 기준전압 비교회로의 출력에 따라 각각 가속 시험시의 내부 전원전압을 공급 또는 내부 기준전압을 발생하고 있을 때에는, 이 때에 관계하고 있지 않는(동작하지 않는) 내부전원 공급회로 또는 내부 기준전압 발생회로를 상기 기준전압 비교회로의 출력에 따라 비활성 상태로 하였으므로 그 내부전원 공급회로 또는 내부 기준전압 발생회로를 흐르는 정상전류를 저감하여 저소비 전력화를 도모할 수 있다.
도 1은 본 발명의 제 1 실시예를 도시한 반도체 집적회로의 블록 구성도.
도 2는 본 발명의 제 1 실시예의 반도체 집적회로의 전압특성을 도시한 도면.
도 3은 본 발명의 제 2 실시예를 도시한 반도체 집적회로의 블록 구성도.
도 4의 (a)는 본 발명의 제 2 실시예의 반도체 집적회로의 외부 전원전압에 대한 내부 기준전압 특성도, (b)는 동 외부 전원전압에 대한 내부 전원전압 특성도.
도 5는 본 발명의 제 1 실시예의 반도체 집적회로의 구체적 구성도.
도 6은 본 발명의 제 2 실시예의 반도체 집적회로의 구체적 구성도.
도 7은 본 발명의 제 3 실시예를 도시한 주요부 회로도.
도 8은 본 발명의 제 3 실시예의 반도체 집적회로의 전압 특성도.
도 9는 본 발명의 제 4 실시예를 도시한 주요부 회로도.
도 10은 본 발명의 제 4 실시예의 반도체 집적회로의 전압 특성도.
도 11은 본 발명의 제 5 실시예를 도시한 주요부 회로도.
도 12는 본 발명의 제 5 실시예의 반도체 집적회로의 전압 특성도.
도 13은 본 발명의 제 6 실시예를 도시한 주요부 회로도.
도 14는 본 발명의 제 6 실시예의 반도체 집적회로의 전압 특성도.
도 15는 본 발명의 제 7 실시예의 반도체 집적회로를 도시한 구체적 구성도.
도 16은 본 발명의 제 8 실시예의 반도체 집적회로를 도시한 구체적 구성도.
도 17은 본 발명의 제 9 실시예의 반도체 집적회로를 도시한 구체적 구성도.
도 18은 본 발명의 제 10 실시예의 반도체 집적회로를 도시한 구체적 구성도.
도 19의 (a)는 종래의 반도체 집적회로의 1구성예를 도시한 블록도, (b)는 종래의 반도체 집적회로의 다른 구성예를 도시한 블록도, (c)는 종래의 반도체 집적회로의 또 다른 구성예를 도시한 블록도.
도 20의 (a)는 도 19의 (a)에 도시한 종래의 반도체 집적회로의 1구성예의 내부 전원전압 특성도, (b)는 도 19의 (b)에 도시한 종래의 반도체 집적회로의 다른 구성예의 내부 전원전압 특성도, (c)는 도 19의 (c)에 도시한 종래의 반도체 집적회로의 또 다른 구성예의 내부 전원전압 특성도.
도 21의 (a)는 본 발명의 제 1 실시예의 반도체 집적회로가 내부 강압회로로서 갖는 제 1 기준전압 특성도, (b)는 제 1 실시예의 제 2 기준전압 특성도, (c)는 제 1 실시예의 제 3 기준전압 특성도.
도 22는 내부전원 공급회로의 구성도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 기준전압 발생회로 5 : 내부전원 공급회로
6 : 내부회로 7, 14 : 차동증폭기
8 : 기준전압 비교회로 9 : 가속 시험시 전압 공급회로
10 : 내부 기준전압 발생회로
11 : 가속 시험시 기준전압 발생회로 12a, 12b : 인버터
QP1∼QP26 : P형 M0S 트랜지스터
QP3, QP6 : 내부전원 공급용 드라이버
QP13, QP16 : 내부 기준전압 발생용 드라이버
QN1∼QN9, QN11∼QN26, QN18∼QN23 : N형 MOS 트랜지스터
F1∼F4 : 퓨즈 VREF1, VREF2 : 기준전압
VREF : 내부 기준전압 BIM : 가속 시험시 제어신호
VBI : 기준전압 비교회로의 출력신호 VINT : 내부 전원전압
VEXT : 외부 전원전압

Claims (26)

  1. 외부 전원전압을 강압하여 내부 전원전압으로서 내부회로에 공급하는 내부 강압회로를 탑재한 반도체 집적회로로서,
    상기 내부 강압회로는,
    외부 전원전압이 제 1 소정 값 이상일 때에 정전압 특성을 가지는 제 1 기준전압과, 상기 외부 전원전압이 상기 제 1 소정 값보다도 큰 제 2 소정 값 이상일 때에도 상기 외부 전원전압에 의존해서 상승하는 특성을 가지는 제 2 기준전압을 포함하는 복수의 기준전압을 발생하는 기준전압 발생회로와,
    상기 제 1 기준전압에 따라 내부 전원전압을 발생하여 상기 내부회로에 공급하는 제 1 내부전원 공급회로와,
    상기 제 2 기준전압에 따라 내부 전원전압을 발생하여 상기 내부회로에 공급하는 제 2 내부전원 공급회로와,
    상기 내부회로의 가속시험을 행하는 가속 시험시에 출력되는 가속 시험시 제어신호에 의해 제어되며, 상기 제 1 기준전압과 제 2 기준전압을 비교하는 기준전압 비교회로와,
    상기 가속 시험시에, 상기 기준전압 비교회로의 출력신호에 의거하여, 가속 시험시의 내부 전원전압을 상기 내부회로에 공급하는 가속 시험시 전압 공급회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1항에 있어서,
    가속 시험시에, 상기 가속 시험시 전압 공급회로는,
    상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 기준전압 비교회로의 출력신호에 의해 동작하여 상기 가속 시험시의 내부 전원전압을 상기 내부회로에 공급하는 것을 특징으로 하는 반도체 집적회로.
  3. 외부 전원전압을 강압하여 내부 전원전압으로서 내부회로에 공급하는 내부 강압회로를 탑재한 반도체 집적회로로서,
    상기 내부 강압회로는,
    외부 전원전압이 제 1 소정 값 이상일 때에 정전압 특성을 가지는 제 1 기준전압과, 상기 외부 전원전압이 상기 제 1 소정 값보다도 큰 제 2 소정 값 이상일 때에도 상기 외부 전원전압에 의존해서 상승하는 특성을 가지는 제 2 기준전압을 포함하는 복수의 기준전압을 발생하는 기준전압 발생회로와,
    상기 제 1 기준전압에 따라 내부 전원전압을 공급하기 위한 내부 기준전압을 발생하는 제 1 내부 기준전압 발생회로와,
    상기 제 2 기준전압에 따라 내부 전원전압을 공급하기 위한 내부 기준전압을 발생하는 제 2 내부 기준전압 발생회로와,
    상기 내부회로의 가속시험을 행하는 가속 시험시에 출력되는 가속 시험시 제어신호에 의해 제어되며, 상기 제 1 기준전압과 제 2 기준전압을 비교하는 기준전압 비교회로와,
    상기 가속 시험시에, 상기 기준전압 비교회로의 출력신호에 의거하여, 가속 시험시의 내부 전원전압을 공급하기 위한 내부 기준전압을 발생하는 가속 시험시 기준전압 발생회로와,
    상기 제 1 및 제 2 내부 기준전압 발생회로 및 상기 가속 시험시 기준전압 발생회로의 출력으로부터 발생하는 상기 내부 기준전압에 의거하여, 내부 전원전압을 상기 내부회로에 공급하는 내부전원 공급회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
  4. 제 3항에 있어서,
    가속 시험시에, 상기 가속 시험시 기준전압 공급회로는,
    상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 기준전압 비교회로의 출력신호에 의해 동작하여 상기 가속 시험시의 내부 기준전압을 발생하는 것을 특징으로 하는 반도체 집적회로.
  5. 제 1항 또는 제 2항에 있어서,
    상기 내부 전원전압은,
    외부 전원전압이 반도체 집적회로의 동작 보증전압 범위 내에 있을 때, 외부 전원전압에 거의 의존성이 없는 전압인 제 1 전압특성을 갖고,
    외부 전원전압이 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 전압범위의 경우에,
    비가속 시험시에는 외부 전원전압에 의존성이 있는 제 2 전압특성을 갖고,
    가속 시험시에는 상기 제 2 전압특성보다 전압이 높은 전압특성이면서 외부 전원전압에 의존성이 있는 제 3 전압특성을 갖는 것을 특징으로 하는 반도체 집적회로.
  6. 제 3항 또는 제 4항에 있어서,
    상기 내부 전원전압은,
    외부 전원전압이 반도체 집적회로의 동작 보증전압 범위 내에 있을 때, 외부 전원전압에 거의 의존성이 없는 전압인 제 1 전압특성을 갖고,
    외부 전원전압이 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 전압범위의 경우에,
    비가속 시험시에는 외부 전원전압에 의존성이 있는 제 2 전압특성을 갖고,
    가속 시험시에는 상기 제 2 전압특성보다 전압이 높은 전압특성이면서 외부 전원전압에 의존성이 있는 제 3 전압특성을 갖는 것을 특징으로 하는 반도체 집적회로.
  7. 제 1항에 있어서,
    상기 가속 시험시 전압 공급회로는,
    외부 전원단자와 내부 전원전압의 발생부위 사이에 배치된 MOS 트랜지스터로 구성되며,
    가속 시험시에, 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 M0S 트랜지스터가 온 동작하여 외부 전원전압과 같은 전압의 내부 전원전압을 내부회로에 공급하는 것을 특징으로 하는 반도체 집적회로.
  8. 제 1항, 제 2항 및 제 7항 중 어느 한 항에 있어서,
    상기 가속 시험시, 전압 공급회로는,
    외부 전원단자와 내부 전원전압의 발생부위 사이에 다이오드형으로 게이트 접속된 P형 M0S 트랜지스터를 포함하도록 구성되며,
    가속 시험시에, 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 P형 MOS 트랜지스터가 온 동작하여 외부 전원전압보다 상기 P형 M0S 트랜지스터의 임계치 전압만큼 낮은 전압의 내부 전원전압을 내부회로에 공급하는 것을 특징으로 하는 반도체 집적회로.
  9. 제 1항, 제 2항 및 제 7항 중 어느 한 항에 있어서,
    상기 가속 시험시, 전압 공급회로는,
    외부 전원단자와 내부 전원전압의 발생부위 사이에 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터를 포함하도록 구성되며,
    가속 시험시에, 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 N형 MOS 트랜지스터가 온 동작하여 외부 전원전압보다 상기 N형 MOS 트랜지스터의 임계치 전압만큼 낮은 전압의 내부 전원전압을 내부회로에 공급하는 것을 특징으로 하는 반도체 집적회로.
  10. 제 9항에 있어서,
    상기 가속 시험시 전압 공급회로의 구성요소인 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터는,
    상기 내부회로에 구비하는 메모리 셀 트랜지스터와 동일한 불순물을 주입한 N형 MOS 트랜지스터이고,
    가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 외부 전원전압보다 상기 메모리 셀 트랜지스터의 임계치 전압과 거의 같은 전압만큼 낮은 전압의 내부 전원전압을 발생하는 것을 특징으로 하는 반도체 집적회로.
  11. 제 1항 또는 제 2항에 있어서,
    상기 가속 시험시 전압 공급회로는,
    외부 전원단자와 내부 전원전압의 발생부위 사이에, 상기 기준전압 비교회로의 출력신호에 의해 제어되는 M0S 트랜지스터와, 1개 또는 복수의 다이오드형으로 게이트 접속된 M0S 트랜지스터를 직렬로 접속한 구성을 가지며, 또한
    상기 1개 또는 복수의 다이오드형으로 게이트 접속된 M0S 트랜지스터에 대하여 각각 병렬로 접속된 퓨즈를 갖고,
    상기 각 퓨즈의 절단에 의해 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 가속 시험시의 내부 전원전압을 전환할 수 있는 것을 특징으로 하는 반도체 집적회로.
  12. 제 3항에 있어서,
    상기 가속 시험시 기준전압 발생회로는,
    외부 전원단자와 내부 기준전압의 발생부위 사이에 배치된 MOS 트랜지스터로 구성되며,
    가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 M0S 트랜지스터가 온 동작하여 외부 전원전압과 같은 전압의 내부 기준전압을 발생하는 것을 특징으로 하는 반도체 집적회로.
  13. 제 3항, 제 4항 및 제 12항 중 어느 한 항에 있어서,
    상기 가속 시험시, 기준전압 발생회로는,
    외부 전원단자와 내부 기준전압의 발생부위 사이에 다이오드형으로 게이트 접속된 P형 M0S 트랜지스터를 포함하여 구성되며,
    가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 P형 M0S 트랜지스터가 온 동작하여 외부 전원전압보다 상기 P형 M0S 트랜지스터의 임계치 전압만큼 낮은 전압의 내부 기준전압을 발생하는 것을 특징으로 하는 반도체 집적회로.
  14. 제 3항, 제 4항 및 제 12항 중 어느 한 항에 있어서,
    상기 가속 시험시, 기준전압 발생회로는,
    외부 전원단자와 내부 기준전압의 발생부위 사이에 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터를 포함하여 구성되며,
    가속 시험시에, 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 N형 MOS 트랜지스터가 온 동작하여 외부 전원전압보다 상기 N형 MOS 트랜지스터의 임계치 전압만큼 낮은 전압의 내부 기준전압을 발생하는 것을 특징으로 하는 반도체 집적회로.
  15. 제 14항에 있어서,
    상기 가속 시험시 기준전압 발생회로의 구성요소인 다이오드형으로 게이트 접속된 N형 MOS 트랜지스터는,
    상기 내부회로에 구비하는 메모리 셀 트랜지스터와 동일한 불순물을 주입한 N형 MOS 트랜지스터이며,
    가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 외부 전원전압보다 상기 메모리 셀 트랜지스터의 임계치 전압과 거의 같은 전압만큼 낮은 전압의 내부 기준전압을 발생하는 것을 특징으로 하는 반도체 집적회로.
  16. 제 3항 또는 제 4항에 있어서,
    상기 가속 시험시 기준전압 발생회로는,
    외부 전원단자와 내부 기준전압의 발생부위 사이에, 상기 기준전압 비교회로의 출력신호에 의해 제어되는 M0S 트랜지스터와, 1개 또는 복수의 다이오드형으로 게이트 접속된 M0S 트랜지스터를 직렬로 접속한 구성을 가지며, 또한
    상기 1개 또는 복수의 다이오드형으로 게이트 접속된 M0S 트랜지스터에 대하여 각각 병렬로 접속된 퓨즈를 갖고,
    상기 각 퓨즈의 절단에 의해 가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 가속 시험시의 내부 기준전압을 전환할 수 있는 것을 특징으로 하는 반도체 집적회로.
  17. 제 1항 또는 제 2항에 있어서,
    상기 제 1 기준전압과 제 2 기준전압을 비교하는 상기 기준전압 비교회로의 출력은 히스테리시스 특성을 가지며,
    가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 가속 시험시 전압 공급회로가 공급하는 내부 전원전압은 상기 외부 전원전압의 변화에 대하여 히스테리시스 특성을 갖는 것을 특징으로 하는 반도체 집적회로.
  18. 제 3항 또는 제 4항에 있어서,
    상기 제 1 기준전압과 제 2 기준전압을 비교하는 상기 기준전압 비교회로의 출력은 히스테리시스 특성을 가지며,
    가속 시험시에 상기 제 2 기준전압이 상기 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 가속 시험시 기준전압 발생회로가 공급하는 내부 기준전압은 상기 외부 전원전압의 변화에 대하여 히스테리시스 특성을 갖는 것을 특징으로 하는 반도체 집적회로.
  19. 제 1항 또는 제 2항에 있어서,
    상기 제 2 기준전압에 따라 내부 전원전압을 공급하는 상기 제 2 내부전원 공급회로는,
    상기 가속 시험시 제어신호에 의해 제어되어 가속 시험시에 내부 전원전압의 공급을 정지하는 것을 특징으로 하는 반도체 집적회로.
  20. 제 19항에 있어서,
    상기 제 2 내부전원 공급회로는, 차동증폭기와 내부 전원공급용 드라이버로 구성되며,
    상기 차동증폭기가 상기 가속 시험시 제어신호에 의해 제어되어, 가속 시험시에 상기 차동증폭기의 동작이 정지되는 것을 특징으로 하는 반도체 집적회로.
  21. 제 3항 또는 제 4항에 있어서,
    상기 제 2 기준전압에 따라 내부 기준전압을 발생하는 상기 제 2 내부 기준전압 발생회로는, 상기 가속 시험시 제어신호에 의해 제어되어, 가속 시험시에 내부 기준전압의 발생을 정지하는 것을 특징으로 하는 반도체 집적회로.
  22. 제 21항에 있어서,
    상기 제 2 내부 기준전압 발생회로는, 차동증폭기와 내부 기준전압 발생용 드라이버로 구성되며,
    상기 차동증폭기가 상기 가속 시험시 제어신호에 의해 제어되어, 가속 시험시에 상기 차동증폭기의 동작이 정지되는 것을 특징으로 하는 반도체 집적회로.
  23. 제 1항 또는 제 2항에 있어서,
    상기 제 1 기준전압에 따라 내부 전원전압을 공급하는 상기 제 1 내부전원 공급회로는, 상기 기준전압 비교회로의 출력신호에 의해 제어되며,
    가속 시험시에 상기 제 2 기준전압이 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 제 1 내부전원 공급회로는 내부 전원전압의 공급을 정지하는 것을 특징으로 하는 반도체 집적회로.
  24. 제 23항에 있어서,
    상기 제 1 내부전원 공급회로는, 차동증폭기와 내부 전원공급용 드라이버로 구성되며,
    상기 차동증폭기가 상기 기준전압 비교회로의 출력신호에 의해 제어되고,
    가속 시험시에 상기 제 2 기준전압이 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 차동증폭기의 동작이 정지되는 것을 특징으로 하는 반도체 집적회로.
  25. 제 3항 또는 제 4항에 있어서,
    상기 제 1 기준전압에 따라 내부 기준전압을 발생하는 상기 제 1 내부 기준전압 발생회로는, 상기 기준전압 비교회로의 출력신호에 의해 제어되며,
    가속 시험시에 상기 제 2 기준전압이 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 제 1 내부 기준전압 발생회로는 내부 기준전압의 발생을 정지하는 것을 특징으로 하는 반도체 집적회로.
  26. 제 25항에 있어서,
    상기 제 1 내부 기준전압 발생회로는, 차동증폭기와 내부 기준전압 발생용 드라이버로 구성되며,
    상기 차동증폭기가 상기 기준전압 비교회로의 출력신호에 의해 제어되고,
    가속 시험시에 상기 제 2 기준전압이 제 1 기준전압보다 높은 전압특성으로 되는 외부 전원전압일 때, 상기 차동증폭기의 동작이 정지되는 것을 특징으로 하는 반도체 집적회로.
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