JP2007088677A - Ｄ／ａ変換器及びそれを用いたシステム、並びに、ｄ／ａ変換方法 - Google Patents

Abstract

【課題】大きなグリッチを発生しないＤ／Ａ変換器を提供する。
【解決手段】入力コードがグレイコードである抵抗ストリング型Ｄ／Ａ変換器である。グレイコードでデコードし各コードに対応した抵抗ストリングのノードを選択して出力する。この構成によって全てのコードにおいて大きなグリッチが発生しないＤ／Ａ変換器が可能となる。また、本発明のＤ／Ａ変換器を使用したシステムでは大きなグリッチが発生しないノイズの少ない信号処理が可能となる。
【選択図】図１

Description

本発明は、Ｄ／Ａ変換器及びそれを使用したシステムに係り、特に、グリッチの発生を抑制し、かつ、低ノイズのＤ／Ａ変換器及びそれを用いたシステムに関する。

本発明はさらに、グリッチの発生を抑制し、ノイズを低減することができるＤ／Ａ変換方法に関する。

図８に従来の４ビットのＤ／Ａ変換器の入力コードを示す。左の欄は１０進を示し、右の欄に１０進に対応した４ビットの２進コードが示してある。各ビットの重みは下位ビットから２⁰＝１、２¹＝２、２²＝４、２³＝８となっている。

図９に従来の電流源型のＤ／Ａ変換器の回路図を示す。図９の電流源型のＤ／Ａ変換器の場合では、図８の各ビットの重みのそれぞれに対応した電流値の電流源Ｉ，２Ｉ，４Ｉ，８Ｉを用意し、各ビットの状態に応じて各電流源をＯＮさせる。そして、それらの電流を加算して出力することで、電流出力型のＤ／Ａ変換器が構成される。

次に、図１０に従来の抵抗ストリング型３ビットＤ／Ａ変換器の回路図を示す。図１０に示すＤ／Ａ変換器は、２進コードのＤ０（ＬＳＢ）入力端子１と、２進コードのＤ１入力端子２と、２進コードのＤ２（ＭＳＢ）入力端子３と、基準電圧Ｌ入力端子４と、基準電圧Ｈ入力端子５と、出力端子６と、デコード回路１１，１２，１３，１４，１５，１６，１７，１８を含むデコードブロック１０と、ストリング抵抗２１，２２，２３，２４，２５，２６，２７，２８を含む抵抗ストリングブロック２０と、ノード選択スイッチ３１，３２，３３，３４，３５，３６，３７，３８を含むノード選択スイッチブロック３０を備えている。ノード選択スイッチ３１〜３８はそれぞれのコントロール電圧がＨレベル時に閉となる。

図１０を用いて従来の抵抗ストリング型３ビットＤ／Ａ変換器の動作を説明する。ここでは、例として入力データＤ０＝１，Ｄ１＝１，Ｄ２＝０とする。この場合、デコード回路１４の出力のみＨレベルとなる。その時デコード回路１４の出力をコントロール電圧として用いるノード選択スイッチ３４のみが閉となる。それにより、ストリング抵抗２３と２４の間の電圧が出力端子６に出力されることになる。同様に、その他のコードにおいても対応するノード選択スイッチ３１〜３８のうちのいずれかが閉となる。そして、対応するノードの電圧が出力端子６に出力されることになり、Ｄ／Ａ変換動作を行うことが出来る。

なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１、特許文献２、特許文献３が知られている。
特開昭５８−７１７２６号公報 特開昭５８−１４２６２２号公報 特開平４−１９６８１８号公報

しかしながら、上記従来の構成では以下に説明するような問題が発生する。４ビットのＤ／Ａ変換器の場合、２進の「０１１１」（１０進で「７」）から２進の「１０００」（１０進で「８」）への遷移を“メジャーコードの遷移”と一般的に呼ばれている。このメジャーコードの遷移時は図８からわかるように２進の全ビットが動く。

ところが、Ｄ／Ａ変換器の各ビットのスイッチングの時間は製造上のばらつきなどから完全には一致しない。従って、そのばらつきによってはコード「０１１１」の状態とコード「１０００」の状態が同時に存在する期間があり得る。その場合、この２つのコードのＯＲである「１１１１」が出力されてしまう。この「１１１１」が非常に大きな“グリッチ”となり、Ｄ／Ａ変換の精度を下げてしまう。この課題は上記コードだけでなくその他のコードでも発生する。図１１にコード「Ｎ_i」とコード「Ｎ_i+1」のＯＲの出力と本来の出力との誤差を示す。

以下、図１０を用いて上記の課題をさらに説明する。ここでは、例として入力データが「Ｄ０＝１、Ｄ１＝１、Ｄ２＝０」から「Ｄ０＝０、Ｄ１＝０、Ｄ２＝１」に遷移するとする。入力データが「Ｄ０＝１、Ｄ１＝１、Ｄ２＝０」の時、デコード回路１４の出力のみがＨレベルとなる。その結果、ノード選択スイッチ３４のみが閉となり、ストリング抵抗２３と２４の間の電圧が出力端子６から出力される。

次に、入力データが「Ｄ０＝０、Ｄ１＝０、Ｄ２＝１」の時、デコード回路１５の出力のみがＨレベルとなる。それにより、ノード選択スイッチ３５のみが閉となり、ストリング抵抗２４と２５の間の電圧が出力端子６から出力される。

製造上の問題などでデータの遷移時間がばらつき、これら２個のデータがＯＲ状態になった場合、「Ｄ０＝１、Ｄ１＝１、Ｄ２＝１」となり、デコード回路１８の出力のみがＨレベルとなる。その結果、ノード選択スイッチ３８のみが閉となり、ストリング抵抗２７と２８の間の電圧が出力され、大きなグリッチが発生してしまう。

ところで、高速のＡ／Ｄ変換器でのエンコーダ回路では“グレイコード”でエンコーダ回路を構成する場合がある。前記のように２進では連続する数値において多くの桁が同時に変化することがあり得る。一方、グレイコードでは、連続する数値では必ず１つの桁のみが変化し、他の桁は変化しない。すなわち、グレイコードでは連続する数値の桁がただ１桁相違するのみである。

図１２に４ビットのグレイコードの例を示す。２進からグレイコードへの変換はグレイコードのｎビット目をＧ_nとし、対応する２進のｎビット目をＢ_nとすれば、以下のように変換される。

Ｇ_n＝Ｂ_nとＢ_n+1の排他論理和
Ｇ_MSB＝Ｂ_MSB（ＭＳＢは最上位ビットの意味）
例えば、２進の「００１０」(１０進の「２」)の場合、以下のように変換される。

Ｇ１＝Ｂ１とＢ２の排他論理和＝「０」と「１」の排他論理和＝１
Ｇ２＝Ｂ２とＢ３の排他論理和＝「１」と「０」の排他論理和＝１
Ｇ３＝Ｂ３とＢ４の排他論理和＝「０」と「０」の排他論理和＝０
Ｇ４＝Ｂ４＝０
すなわち、グレイコードは「００１１」となる。図１３に４ビットの場合の全てのコードを示す。

次に、図１２にコード「Ｎ_i」とコード「Ｎ_i+1」のＯＲの出力と本来の出力との誤差を示す。図１２に示すように、グレイコードではコード「Ｎ_i」と「コードＮ_i+1」のＯＲの出力と本来の出力との誤差は１ＬＳＢを超えることはない。従って、グレイコードの場合には全てのコードにおいて大きなグリッチが発生することはない。

しかしながら、このグレイコードをＤ／Ａ変換器に適用しようとすると新たな課題が発生する。図１４にグレイコードを従来の電流源型のＤ／Ａ変換器に適用した場合の出力を示す。図１４からわかるように、出力は入力コードの増加に伴って単調増加しないという大きな課題が新たに発生してしまう。

本発明は、上記の課題を解決するもので、入力コードがグレイコードである抵抗ストリング型Ｄ／Ａ変換器においてグレイコードでデコードし、各コードに対応した抵抗ストリングのノードを選択して出力する構成からなる。この構成によって全てのコードにおいて大きなグリッチが発生しないＤ／Ａ変換器が可能となる。

本発明に係るＤ／Ａ変換器は、入力コードがグレイコードである抵抗ストリング型Ｄ／Ａ変換器であり、グレイコードでデコードし、各コードに対応した抵抗ストリングのノードを選択して出力する構成から成る。

この構成によって全てのコードにおいて大きなグリッチが発生しないＤ／Ａ変換器が可能となる。また、本発明のＤ／Ａ変換器を使用したシステムでは大きなグリッチが発生しないノイズの少ない信号処理が可能となる。

本発明によれば、大きなグリッチが発生しないＤ／Ａ変換器とノイズの少ない信号処理を提供することができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る３ビットＤ／Ａ変換器の基本構成を示す回路図である。図１に示すように、本実施の形態のＤ／Ａ変換器は、グレイコードのＤ０（ＬＳＢ）入力端子１と、グレイコードのＤ１入力端子２と、グレイコードのＤ２（ＭＳＢ）入力端子３と、基準電圧Ｌ入力端子４と、基準電圧Ｈ入力端子５と、出力端子６と、入力端子１，２，３と接続するデコードブロック１０と、デコードブロック１０と接続する抵抗ストリングブロック２０と、抵抗ストリングブロック２０と接続するノード選択スイッチブロック３０とを有している。さらに、デコードブロック１０は複数のデコード回路１１，１２，１３，１４，１５，１６，１７，１８から構成され、抵抗ストリングブロック２０は複数のストリング抵抗２１，２２，２３，２４，２５，２６，２７，２８から構成される。ノード選択スイッチブロック３０は複数のノード選択スイッチ３１，３２，３３，３４，３５，３６，３７，３８から構成され、ノード選択スイッチ３１〜３８はそれぞれに対応するデコード回路１１〜１８が出力するコントロール電圧がＨレベル時に閉状態となる。

次に、本発明の第１の実施の形態に係るＤ／Ａ変換器の動作について図１を用いて説明する。ここでは、入力端子１，２，３に入力されるデータがＤ０＝０、Ｄ１＝１、Ｄ２＝０の場合を例にして説明する。

入力データＤ０＝０、Ｄ１＝１、Ｄ２＝０の場合、デコードブロック１０内のデコード回路１１〜１８のうちデコード回路１４のみがＨレベルとなり、その他のデコード回路１１〜１３、１５〜１８はＬレベルを出力する。

この場合、デコード回路１４の出力をコントロール電圧として用いるノード選択スイッチ３４のみが閉状態となる。その結果、ストリング抵抗２３と２４の間の電圧が出力端子６に出力されることになる。この例以外のコードであっても、それぞれのコードに対応するノード選択スイッチが閉状態となり、対応するノードの電圧が出力端子６に出力され、Ｄ／Ａ変換動作を行うことが出来る。

次に、上述したデータの遷移による課題を解決するために、本実施の形態のＤ／Ａ変換器が行う動作について説明する。ここでは、例として入力データが「Ｄ０＝０、Ｄ１＝１、Ｄ２＝０」から「Ｄ０＝０、Ｄ１＝１、Ｄ２＝１」に遷移するとする。

図１において、入力データがＤ０＝０、Ｄ１＝１、Ｄ２＝０の時、デコード回路１４の出力のみがＨレベルとなる。それにより、ノード選択スイッチ３４のみが閉状態となり、ストリング抵抗２３と２４の間の電圧が出力端子６から出力される。

一方、入力データがＤ０＝０、Ｄ１＝１、Ｄ２＝１の時、デコード回路１５の出力のみがＨレベルとなり、ノード選択スイッチ３５のみが閉状態となる。それで、出力端子６からストリング抵抗２４と２５の間の電圧が出力される。

ここで、製造上の問題などによりデータの遷移時間にばらつきが生じた場合、これら２個のデータがＯＲ状態になった場合でも、Ｄ０＝０、Ｄ１＝１、Ｄ２＝１であるのでデコード回路１５の出力のみがＨレベルとなり、ノード選択スイッチ３５のみが閉状態となる。そのため、ストリング抵抗２４と２５の間の電圧が出力端子６から出力される。

これは製造上の問題などでデータの遷移時間がばらついてこれら２個のデータがＯＲ状態になった場合であっても、発生するグリッチがたかだか１ＬＳＢ以内であることを示している。これは他のコードでの遷移でも同様である。よって、入力コードがグレイコードである抵抗ストリング型Ｄ／Ａ変換器においてグレイコードでデコードし、各コードに対応した抵抗ストリングのノードを選択し、出力する構成により全てのコードにおいて大きなグリッチが発生しないＤ／Ａ変換が可能となる。

（第２の実施の形態）
図２は、本発明の第２の実施の形態に係る３ビットＤ／Ａ変換器の基本構成を示す回路図である。本実施の形態は、上述した第１の実施の形態に係るＤ／Ａ変換器のデコードブロック１０を構成するデコード回路１１〜１８をＡＮＤ回路からＮＯＲ回路に置き換えた形態である。

本実施の形態に係るＤ／Ａ変換器は、グレイコードのＤ０（ＬＳＢ）入力端子１と、グレイコードのＤ１入力端子２と、グレイコードのＤ２（ＭＳＢ）入力端子３と、基準電圧Ｌ入力端子４と、基準電圧Ｈ入力端子５と、出力端子６と、入力端子１，２，３と接続するデコードブロック１０と、デコードブロック１０と接続する抵抗ストリングブロック２０と、抵抗ストリングブロック２０と接続するノード選択スイッチブロック３０とを有している。さらに、デコードブロック１０は複数のデコード回路１１，１２，１３，１４，１５，１６，１７，１８から構成され、抵抗ストリングブロック２０は複数のストリング抵抗２１，２２，２３，２４，２５，２６，２７，２８から構成される。ノード選択スイッチブロック３０は複数のノード選択スイッチ３１，３２，３３，３４，３５，３６，３７，３８から構成され、ノード選択スイッチ３１〜３８はそれぞれに対応するデコード回路１１〜１８が出力するコントロール電圧がＨレベル時に閉状態となる。

次に、本発明の第２の実施の形態に係るＤ／Ａ変換器の動作について図２を用いて説明する。ここでは、入力端子１，２，３に入力されるデータがＤ０＝０、Ｄ１＝１、Ｄ２＝０の場合を例にして説明する。

この場合、デコード回路１４の出力をコントロール電圧として用いるノード選択スイッチ３４のみが閉状態となる。その結果、ストリング抵抗２３と２４の間の電圧が出力端子６に出力されることになる。この例以外のコードであっても、それぞれのコードに対応するノード選択スイッチが閉状態となり、対応するノードの電圧が出力端子６に出力され、Ｄ／Ａ変換動作を行うことが出来る。

次に、上述したデータの遷移による課題を解決するために、本実施の形態のＤ／Ａ変換器が行う動作について説明する。ここでは、例として入力データが「Ｄ０＝０、Ｄ１＝１、Ｄ２＝０」から「Ｄ０＝０、Ｄ１＝１、Ｄ２＝１」に遷移するとする。

図２において、入力データがＤ０＝０、Ｄ１＝１、Ｄ２＝０の時、デコード回路１４の出力のみがＨレベルとなる。それにより、ノード選択スイッチ３４のみが閉状態となり、ストリング抵抗２３と２４の間の電圧が出力端子６から出力される。

一方、入力データがＤ０＝０、Ｄ１＝１、Ｄ２＝１の時、デコード回路１５の出力のみがＨレベルとなり、ノード選択スイッチ３５のみが閉状態となる。それで、出力端子６からストリング抵抗２４と２５の間の電圧が出力される。

ここで、製造上の問題などによりデータの遷移時間にばらつきが生じた場合、これら２個のデータがＯＲ状態になった場合でも、Ｄ０＝０、Ｄ１＝１、Ｄ２＝１であるのでデコード回路１５の出力のみがＨレベルとなり、ノード選択スイッチ３５のみが閉状態となる。そのため、ストリング抵抗２４と２５の間の電圧が出力端子６から出力される。

これは製造上の問題などでデータの遷移時間がばらついてこれら２個のデータがＯＲ状態になった場合であっても、発生するグリッチがたかだか１ＬＳＢ以内であることを示している。これは他のコードでの遷移でも同様である。よって、入力コードがグレイコードである抵抗ストリング型Ｄ／Ａ変換器においてグレイコードでデコードし、各コードに対応した抵抗ストリングのノードを選択し、出力する構成により全てのコードにおいて大きなグリッチが発生しないＤ／Ａ変換が可能となる。

（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。本実施の形態は、上記の第１の実施の形態に係るＤ／Ａ変換器を用いたシステムの形態である。

図３は、本実施の形態に係るシステムの基本構成を示す回路図である。本実施の形態に係るシステムは、グレイコード出力型Ａ／Ｄ変換器５０と、Ａ／Ｄ変換器５０に設けられたアナログ入力端子５１と、グレイコード信号処理回路６０と、上記の第１の実施の形態のＤ／Ａ変換器とから構成される。

次に、本実施の形態に係るシステムの動作について図４を参照しながら説明する。図４は本実施の形態に係るシステムの動作を示すフローチャートである。

図４において、アナログ入力端子５１に入力されたアナログ信号は、グレイコード出力型Ａ／Ｄ変換器５０により、大きなグリッチの発生しないグレイコードにＡ／Ｄ変換される（ステップ１）。

そして、そのグレイコードはグレイコード信号処理回路６０に入力され、信号処理される（ステップ２）。

グレイコード信号処理回路６０の出力はグレイコードのまま、第１の実施の形態のグレイコードＤ／Ａ変換器に入力され、Ｄ／Ａ変換されてアナログ信号として出力される（ステップ３）。

本実施の形態によれば、大きなグリッチの発生しないＡ／Ｄ変換器とＤ／Ａ変換器を使用しているためノイズの少ない信号処理が可能となる。また、グレイ−２進変換回路と２進−グレイ変換回路を使用しないため、高速な信号処理が可能となる。

（第４の実施の形態）
次に、本発明の第４の実施の形態について説明する。本実施の形態は、上記の第２の実施の形態に係るＤ／Ａ変換器を用いたシステムの形態である。

図５は、本実施の形態に係るシステムの基本構成を示す回路図である。本実施の形態に係るシステムは、グレイコード出力型Ａ／Ｄ変換器５０と、Ａ／Ｄ変換器５０に設けられたアナログ入力端子５１と、グレイコード信号処理回路６０と、上記の第１の実施の形態のＤ／Ａ変換器とから構成される。

図５において、アナログ入力端子５１に入力されたアナログ信号は、グレイコード出力型Ａ／Ｄ変換器５０により、大きなグリッチの発生しないグレイコードにＡ／Ｄ変換される。そして、そのグレイコードはグレイコード信号処理回路６０に入力され、信号処理される。グレイコード信号処理回路６０の出力はグレイコードのまま、第１の実施の形態のグレイコードＤ／Ａ変換器に入力され、Ｄ／Ａ変換されてアナログ信号として出力される。

本実施の形態によれば、大きなグリッチの発生しないＡ／Ｄ変換器とＤ／Ａ変換器を使用しているためノイズの少ない信号処理が可能となる。また、グレイ−２進変換回路と２進−グレイ変換回路を使用しないため、高速な信号処理が可能となる。

（第５の実施の形態）
次に、本発明の第５の実施の形態について説明する。図６は、本実施の形態に係る３ビットＤ／Ａ変換器の基本構成を示す回路図である。

図６において、本実施の形態に係るＤ／Ａ変換器は、２進−グレイ変換回路７０と、２進−グレイ変換回路７０に設けられた２進コードデータ入力端子７１，７２，７３と、第１の実施の形態に係るＤ／Ａ変換器とから構成されている。

本実施の形態に係るＤ／Ａ変換器は、２進コードデータ入力端子７１，７２，７３に入力された入力データは２進−グレイ変換回路７０でグレイコードに変換され、グレイコードＤ／Ａ変換器に入力され、アナログ信号にＤ／Ａ変換される。

本実施の形態によれば、一般的な使い易い２進コードを使用しながらも大きなグリッチの出ないＤ／Ａ変換が可能となる。

（第６の実施の形態）
次に、本発明の第６の実施の形態について説明する。図７は、本実施の形態に係る３ビットＤ／Ａ変換器の基本構成を示す回路図である。

図７において、本実施の形態に係るＤ／Ａ変換器は、２進−グレイ変換回路７０と、２進−グレイ変換回路７０に設けられた２進コードデータ入力端子７１，７２，７３と、第１の実施の形態に係るＤ／Ａ変換器とから構成されている。

本実施の形態に係るＤ／Ａ変換器は、２進コードデータ入力端子７１，７２，７３に入力された入力データは２進−グレイ変換回路７０でグレイコードに変換され、グレイコードＤ／Ａ変換器に入力され、アナログ信号にＤ／Ａ変換される。

本実施の形態によれば、一般的な使い易い２進コードを使用しながらも大きなグリッチの出ないＤ／Ａ変換が可能となる。

本発明は、Ｄ／Ａ変換器及びそれを用いたシステムに有用である。

本発明の第１の実施の形態に係る３ビットＤ／Ａ変換器の基本構成を示す回路図 本発明の第２の実施の形態に係る３ビットＤ／Ａ変換器の基本構成を示す回路図 本発明の第３の実施の形態に係るシステムの基本構成を示す回路図 本発明の第３の実施の形態に係るシステムの動作を示すフローチャート 本発明の第４の実施の形態に係るシステムの基本構成を示す回路図 本発明の第５の実施の形態に係る３ビットＤ／Ａ変換器の基本構成を示す回路図 本発明の第６の実施の形態に係る３ビットＤ／Ａ変換器の基本構成を示す回路図 従来の４ビットのＤ／Ａ変換器の入力コードを説明する図 従来の電流源型のＤ／Ａ変換器の回路図 従来の抵抗ストリング型３ビットＤ／Ａ変換器の回路図 ２進のコードでのコード「Ｎ_i」とコード「Ｎ_i+1」のＯＲの出力と本来の出力との誤差を示す図 グレイコードでのコード「Ｎ_i」とコード「Ｎ_i+1」のＯＲの出力と本来の出力との誤差を示す図 ２進からグレイコードへの変換コード表を示す図 図１３のグレイコードを従来の電流源型のＤ／Ａ変換器に適用した場合の出力を示す図

符号の説明

１ 最下位グレイコード入力端子（グレイコードのＤ０（ＬＳＢ）入力端子）
２ ２ビット目グレイコード入力端子（グレイコードのＤ１入力端子）
３ 最上位グレイコード入力端子（グレイコードのＤ２（ＭＳＢ）入力端子）
４ 基準電圧Ｌ入力端子
５ 基準電圧Ｈ入力端子
６ 出力端子
１０ デコードブロック
１１〜１８ デコード回路
２０ 抵抗ストリングブロック
２１〜２８ ストリング抵抗
３０ ノード選択スイッチブロック
３１〜３８ ノード選択スイッチ
５０ グレイコード出力型Ａ／Ｄ変換器
５１ アナログ入力端子
６０ グレイコード信号処理回路
７０ ２進−グレイ変換回路
７１〜７３ ２進コード入力端子

Claims (9)

1. 第１の基準電圧と第２の基準電圧との間に配置された複数個の抵抗を備え、
   前記抵抗によって分圧された分圧電圧のうちのいずれかをデジタル入力信号に従って選択することでアナログ変換するＤ／Ａ変換器であって、
   前記デジタル入力信号がグレイコードから成ることを特徴とするＤ／Ａ変換器。
2. Ｎビットのデジタル信号を入力する端子と、
   直列接続された２^N個の抵抗から構成され、第１の開放端子が第１の基準電圧に接続され、第２の開放端子が第２の基準電圧に接続された抵抗列と、
   前記抵抗列の抵抗間及び、前記第１又は第２の開放端子のそれぞれに、一対一に対応して一端が接続された２^N個のスイッチから構成されたスイッチ群と、
   前記スイッチの他端のすべてが接続された出力端子と
   を備え、
   前記デジタル信号はグレイコードから成り、
   前記スイッチ群のうちで閉となるスイッチを前記デジタル信号に従って選択することでアナログ変換することを特徴とするＤ／Ａ変換器。
3. 前記デジタル信号から前記スイッチ群のうちのいずれかを選択するデコーダをさらに備えることを特徴とする請求項２に記載のＤ／Ａ変換器。
4. 前記デコーダは、Ｎ個の入力端子を有する複数個の論理回路を有し、前記デジタル信号に従って前記複数個の論理回路のうちのいずれかが前記スイッチを閉とする制御信号を生成するように構成されたことを特徴とする請求項３に記載のＤ／Ａ変換器。
5. 前記論理回路はＡＮＤ回路又はＮＯＲ回路であることを特徴とする請求項４に記載のＤ／Ａ変換器。
6. ２進コードから成るデジタル信号を前記グレイコードから成るデジタル信号に変換する回路を前記入力端子に設けたことを特徴とする請求項２に記載のＤ／Ａ変換器。
7. 第１のアナログ信号を入力する端子を備え、前記第１のアナログ信号をグレイコードから成る第１のデジタル信号に変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器と接続し、前記第１のデジタル信号からＮビットのグレイコードから成る第２のデジタル信号を生成する信号処理回路と、
   前記信号処理回路と接続し、前記第２のデジタル信号を第２のアナログ信号に変換するＤ／Ａ変換器と
   を具備し、前記Ｄ／Ａ変換器は、
   前記第２のデジタル信号を入力する端子と、
   直列接続された２^N個の抵抗から構成され、第１の開放端子が第１の基準電圧に接続され、第２の開放端子が第２の基準電圧に接続された抵抗列と、
   前記抵抗列の抵抗間及び、前記第１又は第２の開放端子のそれぞれに、一対一に対応して一端が接続された２^N個のスイッチから構成されたスイッチ群と、
   前記スイッチの他端のすべてが接続された出力端子と
   を備え、
   前記スイッチ群のうちで閉となるスイッチを前記第２のデジタル信号に従って選択することでアナログ変換することを特徴とするＤ／Ａ変換器を用いたシステム。
8. アナログ信号を入力するステップと、
   前記アナログ信号をグレイコードから成る第１のデジタル信号に変換するステップと、
   前記第１のデジタル信号からＮビットのグレイコードから成る第２のデジタル信号を生成するステップと、
   所定の電圧間を２^N個に分圧された分圧電圧のうちのいずれかを前記第２のデジタル信号に従って選択するステップと
   を含むことを特徴とするＤ／Ａ変換方法。
9. 前記分圧電圧は、第１の基準電圧と第２の基準電圧との間に２^N個の抵抗列を配置することで生成されることを特徴とする請求項８に記載のＤ／Ａ変換方法。

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