KR100490836B1 - 박막 커패시터 및 그 제조 방법 - Google Patents

Abstract

금속/ 절연체/ 금속 (MIM) 구조의 박막 커패시터 및 그 제조방법에 관한 것으로, 그 목적은 커패시터구의 하부 코너부분에서 단락이 발생하는 것을 방지하고 공정을 단순화시키는 것이다. 이를 위해 본 발명에서는, 유전체층이 취약한 코너 부분을 가지지 않도록 층(layer) 상으로 형성하고, 유전체층 상에 형성된 제2금속층에 측벽을 형성하여 측벽이 유전체층의 식각시 과도식각에 의한 유전체층의 손상을 방지하도록 하는 것을 특징으로 한다.

Description

박막 커패시터 및 그 제조 방법{Thin film capacitor and fabrication method thereof}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속 (MIM) 구조의 커패시터를 제조하는 방법에 관한 것이다.

최근 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정실리콘(polysilicon), 절연체(insulator), 및 다결정실리콘(polysilicon)이 적층된 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 다결정실리콘으로 사용하기 때문에 상,하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체커패시턴스의 크기가 줄어들게 되는 단점이 있다.

이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘 (metal/insulator/silicon : MIS) 또는 금속/절연체/금속(metal/insulator/metal : MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.

그러면, 종래 반도체 소자 제조방법에 따라 MIM 구조의 박막 커패시터를 제조하는 방법에 대해 첨부된 도면을 참조하여 설명한다. 도 1a 내지 1d는 종래 방법에 따라 박막 커패시터를 제조하는 방법을 도시한 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하고 피에스지(PSG : phosphosilicateglass) 등의 산화막으로 이루어진 하부절연막(2)을 형성한 다음, 하부절연막(2) 상에 Ti 베리어층(3), Cu가 함유된 Al으로 이루어진 AlCu 하부배선(4), Ti 글루층(5) 및 TiN 반사방지막(6)을 차례로 형성한다.

이어서, TiN 반사방지막(6) 상에 제1감광막 패턴을 형성하고 이를 마스크로 하여 상면이 노출된 TiN 반사방지막(6) 및 그 하부의 Ti 글루층(5), AlCu 하부배선(4), Ti 베리어층(3)을 소정부분을 식각함으로써, TiN 반사방지막(6), Ti 글루층(5), AlCu 하부배선(4), 및 Ti 베리어층(3)을 소정폭으로 남긴 후, 제1감광막 패턴을 제거하고 세정공정을 수행한다.

다음, 도 1b에 도시된 바와 같이, 이웃하는 금속배선 간 갭을 매립하도록 층간절연막(7)을 두껍게 증착하고 화학기계적 연마하여 상면을 평탄화한 후, 평탄화된 층간절연막(7)의 상면에 감광막을 도포하고 노광 및 현상하여 커패시터로 예정된 층간절연막(7) 상면의 소정영역을 노출시키는 제2감광막 패턴을 형성하고, 제2감광막 패턴을 마스크로 하여 상면이 노출된 층간절연막(7)을 건식식각하여 TiN 반사방지막(6)의 표면을 개방하는 소정폭의 커패시터구(100)를 형성한 다음, 제2감광막 패턴을 제거하고 세정공정을 수행한다.

다음, 도 1c에 도시된 바와 같이, 커패시터구(100)의 내벽을 포함하여 층간절연막(7)의 상부 전면에 커패시터의 실질적인 역할을 하는 유전체층으로서 SiN 유전체층(8)을 형성하고, SiN 유전체층(8) 상에 제1베리어금속막(9)을 증착한다.

다음, 제1베리어금속막(9) 상에 텅스텐(10)을 증착하여 커패시터구(100)의 내부를 완전히 매립한 다음, 층간절연막(7)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.

이어서, 층간절연막(7)을 선택적으로 건식식각하여 비아(200)를 형성한 후, 비아(200)의 내벽에 제2베리어금속막(9')을 증착하고, 제2베리어금속막(9') 상에 텅스텐(10')을 증착하여 비아(200)의 내부를 완전히 매립한 다음, 층간절연막(7)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.

다음, 평탄화된 상면에 Ti 베리어층(11), AlCu 상부배선(12), Ti 글루층(13), 및 TiN 반사방지막(14)을 차례로 증착하고 이들을 패터닝한다.

상기한 바와 같이, 종래에는 커패시터구(100)의 내벽에 SiN 유전체층(8)을 형성하였는데, 이 때 커패시터구(100) 하부의 코너부분(점선원으로 표시)이 취약하여 이 코너부분에서 SiN 유전체층과 하부배선 사이가 단락되어 불량이 발생하는 문제점이 있었다.

특히, 커패시터구(100) 및 비아(200)를 매립하도록 텅스텐(10, 10')을 증착하는 공정과 층간절연막(7)이 노출될 때까지 화학기계적 연마하는 공정을 각각 2회씩 수행하여야 하므로 공정이 복잡한 문제점이 있었으며, 이와 같이 2회씩 텅스텐 증착 공정 및 화학기계적 연마 공정을 수행하는 동안 커패시터구 하부의 코너부분이 더욱 취약해져서 단락으로 인한 불량발생률이 더욱 증가하는 문제점이 있었다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 커패시터구의 하부 코너부분에서 단락이 발생하는 것을 방지하고 공정을 단순화시키는 것이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 유전체층이 취약한 코너 부분을 가지지 않도록 층(layer) 상으로 형성하고, 유전체층 상에 형성된 제2금속층에 측벽을 형성하여 측벽이 유전체층의 식각시 과도식각에 의한 유전체층의 손상을 방지하도록 하는 것을 특징으로 한다.

즉, 본 발명에 따른 박막 커패시터는, 상면에 커패시터의 제1전극층, 제1전극층과 이웃하는 하부배선층, 및 하부절연막이 노출된 반도체 기판의 구조물 상에서, 제1전극층의 일부분 상에 형성된 소정폭의 유전체층; 유전체층 상에 형성된 제2전극층; 반도체 기판의 구조물 상부 전면에 형성되며, 제2전극층의 일부분을 노출시키는 전극구와, 하부배선의 일부분을 노출시키는 비아를 가지는 층간절연막; 전극구 및 비아의 내부에 매립된 금속물질을 포함하여 이루어진다.

또한, 본 발명에 따른 박막 커패시터를 제조하는 방법은, 상면에 커패시터의 제1전극층, 제1전극층과 이웃하는 하부배선층, 및 하부절연막이 노출된 반도체 기판의 구조물에서 제1전극층 상에 유전체층을 형성하는 단계; 유전체층 상에 소정폭의 제2전극층을 형성하는 단계; 제2전극층을 포함하여 반도체 기판의 구조물 상부 전면에 사이드월산화막을 형성한 후, 사이드월산화막을 등방성 식각하여 제2전극층의 측벽을 형성하는 단계; 제2전극층 및 측벽을 마스크로 하여 유전체층을 식각하여 소정폭으로 남기는 단계; 제2전극층을 포함하여 반도체 기판의 구조물 상부 전면에 층간절연막을 형성하는 단계; 층간절연막을 선택적으로 식각하여 제2전극층의 일부분을 노출시키는 전극구 및 하부배선의 일부분을 노출시키는 비아를 형성하는 단계; 전극구 및 비아를 매립하도록 금속물질을 형성하는 단계를 포함하여 이루어진다.

여기서, 유전체층으로는 실리콘나이트라이드를 700 내지 1300Å의 두께로 형성하고, 제2전극층으로는 티타늄 및 텅스텐을 포함하는 도전성 물질을 물리기상증착(PVD)에 의해 700 내지 1300Å의 두께로 형성하며, 사이드월산화막으로는 티이오에스(TEOS : tetra ethyl ortho silicate)를 2500 내지 3500Å의 두께로 형성하는 것이 바람직하다.

이하, 본 발명의 일 실시예에 따른 박막 커패시터 및 그 제조 방법에 대해 상세히 설명한다.

본 발명의 일 실시예에 따라 제조된 박막 커패시터는 도 2d에 도시되어 있으며, 이에 도시된 바와 같이, 박막 커패시터는 개별 소자가 형성된 반도체 기판의 구조물(21) 상에 형성되는데, 반도체 기판의 구조물(21)의 상면에는 제1전극층, 제1전극층과 이웃하는 하부배선층, 및 하부절연막(22)이 노출되어 있다.

여기서, 제1전극층 및 하부배선층은 다층구조로 되어 있는데, 일 예로서는 도 2d에 도시된 바와 같이, Ti 베리어층(23), Cu가 함유된 Al으로 이루어진 AlCu 금속층(24), Ti 글루층(25) 및 TiN 반사방지막(26)으로 이루어질 수 있다.

제1전극층의 최상층인 TiN 반사방지막(26)의 일부분 상에는 유전체층(27)이 소정폭으로 형성되어 있고, 유전체층(27) 상에는 제2전극층(28)이 형성되어 제1전극층, 유전체층, 및 제2전극층 구조의 커패시터를 이루고 있다.

유전체층(27)으로는 실리콘나이트라이드가 700 내지 1300Å의 두께로 형성될 수 있으며, 제2전극층(28)으로는 티타늄 및 텅스텐을 포함하는 도전성 물질이 700 내지 1300Å의 두께로 형성될 수 있다.

반도체 기판의 구조물 상부 전면에는 층간절연막(30)이 형성되어 있는데, 층간절연막(30)에는 제2전극층(28)의 일부분을 노출시키는 전극구(100)와, 하부배선층의 일부분을 노출시키는 비아(200)가 구비되어 있다.

전극구(100) 및 비아(200)의 내부에는 텅스텐과 같은 금속물질(32)이 매립되어 있으며, 이 때 전극구(100) 및 비아(200)의 내벽에는 티타늄 및 티타늄나이트라이드로 이루어진 베리어금속막(31)이 200 내지 500Å의 두께로 형성되고, 베리어금속막(31) 상에 금속물질(32)이 형성되는 것이 바람직하다.

층간절연막(30) 상에는 상부배선층이 금속물질(32)과 연결되도록 형성 및 패터닝되어 잇는데, 상부배선층은 하부배선층과 마찬가지로, Ti 베리어층(33), Cu가 함유된 Al으로 이루어진 AlCu 금속층(34), Ti 글루층(35) 및 TiN 반사방지막(36)으로 이루어질 수 있다

그러면, 상기한 바와 같은 본 발명의 박막 커패시터를 제조하는 방법에 대해 상세히 설명한다.

도 2a 내지 도 2d는 본 발명에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 상부에 통상의 반도체 소자 공정을 진행하여 개별 소자가 형성된 반도체 기판의 구조물(21)을 형성하고, 반도체 기판의 구조물(21) 상에 피에스지(PSG) 등의 산화막으로 이루어진 하부절연막(22)을 형성한 다음, 하부절연막(22) 상에 하부배선층 형성을 위해, Ti 베리어층(23), Cu가 함유된 Al으로 이루어진 AlCu 하부배선(24), Ti 글루층(25) 및 TiN 반사방지막(26)을 차례로 형성한 후, TiN 반사방지막(26) 상에 커패시터의 실질적인 역할을 하는 유전체층으로서 SiN 유전체층(27)을 형성한다.

이 때, 하부배선(24)은 커패시터의 제1전극층 역할을 하는 것으로서, 반드시 AlCu로 형성할 필요는 없으며 Al을 형성할 수도 있다.

이어서, SiN 유전체층(27) 상에 제1감광막 패턴을 형성하고 이를 마스크로 하여 상면이 노출된 SiN 유전체층(27) 및 그 하부의 TiN 반사방지막(26), Ti 글루층(25), AlCu 하부배선(24), Ti 베리어층(23)을 소정부분을 식각함으로써, SiN 유전체층(27), TiN 반사방지막(26), Ti 글루층(25), AlCu 하부배선(24), 및 Ti 베리어층(23)을 소정폭으로 남겨 하부배선층을 형성한 후, 제1감광막 패턴을 제거하고 세정공정을 수행한다.

다음, 커패시터를 형성할 하부배선층에서 SiN 유전체층(27) 상에 커패시터의 제2전극층 역할을 하는 금속층(28)을 소정폭으로 형성한다. 이 때 금속층(28)으로는 티타늄 및 텅스텐을 포함하는 도전성 물질을 물리기상증착(PVD)에 의해 700 내지 1300Å의 두께로 형성할 수 있으며, 바람직하게는 1000Å의 두께로 형성한다.

이어서, 금속층(28)을 포함한 반도체 기판 구조믈의 상부 전면에 사이드월산화막(29)을 형성하는데, 사이드월산화막(29)으로는 티이오에스(TEOS)를 2500 내지 3500Å의 두께로 형성하며, 바람직하게는 3000Å의 두께로 형성한다.

다음, 도 2b에 도시된 바와 같이, 사이드월산화막(29)을 등방성식각하여 사이드월산화막(29)이 금속층(28)의 측벽(29')으로 남도록 한다.

다음, 도 2c에 도시된 바와 같이, 금속층(28) 및 측벽(29')을 마스크로 하여 SiN 유전체층(27)을 소정폭으로 식각하고 이와 이웃하는 하부배선층 상에 형성된 SiN 유전체층을 모두 식각한 다음, 측벽(29')을 제거한다.

SiN 유전체층(27) 식각시 측벽(29')이 유전체층(27)의 가장자리가 과도식각되어 손상되는 것을 방지해주는 역할을 한다.

이어서, 금속층(28)을 포함한 반도체 기판 구조물의 상부 전면에 층간절연막(30)을 두껍게 형성하여 금속배선 간 갭을 완전히 매립한 후, 화학기계적 연마하여 상면을 평탄화한다.

층간절연막(30)을 형성할 때에는, 고밀도 플라즈마(HDP:hight density plasma) 공정을 이용하여 이웃하는 금속배선 간 갭을 매립하도록 HDP 산화막을 대략 6000Å의 두께로 증착한 후, 일반 플라즈마 공정을 이용하여 HDP 산화막 상에 TEOS막을 대략 14000Å의 두께로 증착하는 것이 바람직하다.

다음, 도 2d에 도시된 바와 같이, 평탄화된 층간절연막(30)의 상면에 감광막을 도포하고 노광 및 현상하여 금속층(28) 상부에 위치하는 층간절연막 및 하부배선층 상부에 위치하는 층간절연막의 소정영역을 각각 노출시키는 제2감광막 패턴을 형성한 후, 제2감광막 패턴을 마스크로 하여 상면이 노출된 층간절연막(30)을 건식식각하여 금속층(28)의 상면을 개방하는 소정폭의 전극구(100) 및 하부배선층을 이루는 TiN 반사방지막(26)을 개방하는 소정폭의 비아(200)를 형성한 다음, 제2감광막 패턴을 제거하고 세정공정을 수행한다.

이어서, 전극구(100) 및 비아(200)의 내벽을 포함하여 층간절연막(30)의 상부 전면에 베리어금속막(31)을 증착하고, 베리어금속막(31) 상에 텅스텐(32)을 증착하여 전극구(100) 및 비아(200)의 내부를 완전히 매립한 다음, 층간절연막(30)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.

이 때, 베리어금속막(31)으로는 대략 200Å 두께의 Ti막과 대략 100Å 두께의 TiN막을 차례로 형성할 수 있으며, 텅스텐(32)은 대략 3500Å의 두께로 형성할 수 있다.

다음, 평탄화된 상면에 상부배선층 형성을 위해, Ti 베리어층(33), AlCu 상부배선(34), Ti 글루층(35), 및 TiN 반사방지막(36)을 차례로 증착하고 이들을 패터닝한다.

상술한 바와 같이, 본 발명에서는 커패시터의 유전체층을 층 상으로 형성하므로, 종래 커패시터구의 내벽에서 취약한 코너 부분을 가지는 구조일 경우 코너 부분에서의 단락으로 인해 불량이 발생하던 것이 방지되는 효과가 있다.

또한, 본 발명에서는 전극구 및 비아 내부에 텅스텐을 증착하는 공정과 화학기계적 연마하는 공정을 각각 1회씩 수행하여 전극구 및 비아의 내부를 동시에 충진시키기 때문에, 공정이 단순화되고 유전체층의 손상을 방지하는 효과가 있다.

특히, 유전체층의 식각시 유전체층 상에 형성된 제2전극층의 측벽으로 남아있는 사이드월산화막이 유전체층의 가장자리가 과도식각되어 손상되는 것을 방지하여 누설전류 발생을 방지하는 효과가 있다.

도 1a 내지 1d는 종래 방법에 따른 박막 커패시터 제조 방법을 도시한 단면도이고,

도 2a 내지 도 2d는 본 발명에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.

Claims (15)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 상면에 커패시터의 제1전극층, 상기 제1전극층과 이웃하는 하부배선층, 및 하부절연막이 노출된 반도체 기판의 구조물에서 상기 제1전극층 상에 유전체층을 형성하는 단계;

   상기 유전체층 상에 소정폭의 제2전극층을 형성하는 단계;

   상기 제2전극층을 포함하여 상기 반도체 기판의 구조물 상부 전면에 사이드월산화막을 형성한 후, 상기 사이드월산화막을 등방성 식각하여 상기 제2전극층의 측벽을 형성하는 단계;

   상기 제2전극층 및 측벽을 마스크로 하여 상기 유전체층을 식각하여 소정폭으로 남기는 단계;

   상기 제2전극층을 포함하여 상기 반도체 기판의 구조물 상부 전면에 층간절연막을 형성하는 단계;

   상기 층간절연막을 선택적으로 식각하여 상기 제2전극층의 일부분을 노출시키는 전극구 및 상기 하부배선의 일부분을 노출시키는 비아를 형성하는 단계;

   상기 전극구 및 비아를 매립하도록 금속물질을 형성하는 단계

   를 포함하는 박막 커패시터 제조 방법.
8. 제 7 항에 있어서,

   상기 제1전극층 및 하부배선층으로는 알루미늄 및 구리가 함유된 알루미늄 중의 어느 하나를 형성하는 박막 커패시터 제조 방법.
9. 제 7 항에 있어서,

   상기 유전체층으로는 실리콘나이트라이드를 700 내지 1300Å의 두께로 형성하는 박막 커패시터 제조 방법.
10. 제 7 항에 있어서,

    상기 제2전극층으로는 티타늄 및 텅스텐을 포함하는 도전성 물질을 물리기상증착(PVD)에 의해 700 내지 1300Å의 두께로 형성하는 박막 커패시터 제조 방법.
11. 제 7 항에 있어서,

    상기 사이드월산화막으로는 티이오에스(TEOS : tetra ethyl ortho silicate)를 2500 내지 3500Å의 두께로 형성하는 박막 커패시터 제조 방법.
12. 제 7 항에 있어서,

    상기 유전체층을 식각한 후에는 상기 제2전극층의 측벽을 제거하는 박막 커패시터 제조 방법.
13. 제 7 항에 있어서,

    상기 층간절연막을 형성할 때에는, 고밀도 플라즈마(HDP:hight density plasma) 공정을 이용하여 상기 제1전극층 및 상기 하부배선층 간 갭을 매립하도록 산화막을 1차로 증착한 후, 일반 플라즈마 공정을 이용하여 상기 1차로 증착한 산화막 상에 2차로 산화막을 증착하는 박막 커패시터 제조 방법.
14. 제 7 항에 있어서,

    상기 금속물질로는 텅스텐을 형성하고, 상기 전극구 및 비아를 매립하도록 상기 텅스텐을 상기 전극구 및 비아를 포함하여 상기 층간절연막의 상부 전면에 형성한 후에는 상기 층간절연막이 노출될 때까지 화학기계적 연마하여 상기 층간절연막 상에 형성된 텅스텐을 제거하는 박막 커패시터 제조 방법.
15. 제 14 항에 있어서,

    상기 전극구 및 비아의 내벽에는 티타늄 및 티타늄나이트라이드로 이루어진 베리어금속막을 200 내지 500Å의 두께로 형성한 후, 상기 베리어금속막 상에 텅스텐을 형성하는 박막 커패시터 제조 방법.