KR100485157B1 - 반도체 소자의 다층 금속배선 및 그 형성 방법 - Google Patents
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Abstract
층간절연막이 낮은 캐패시턴스를 갖도록 하는 반도체 소자의 다층 금속배선 및 그 형성 방법에 관한 것으로, 그 목적은 금속배선 사이를 절연시키는 절연물질의 커패시턴스를 낮추어 절연특성을 향상시키고, 층간절연막에서 하부금속배선층과 상부금속배선층 사이에 에어갭을 형성하는 것이다. 이를 위해 본 발명에서는 반도체 기판의 구조물 상에 형성된 하부 절연막 및 하부 금속배선층 상에 제1층간절연막을 형성하는 단계; 제1층간절연막 상에 제1층간절연막과의 습식식각 선택비가 큰 이종막을 형성하고, 이종막을 선택적으로 식각하여 하부 금속배선층의 배선과 배선 사이에 해당하는 영역의 상부를 노출시키는 이종막 패턴을 형성하는 단계; 이종막 패턴을 마스크로 하여 노출된 제1층간절연막을 습식식각함으로써, 제1층간절연막에 개기공을 형성하는 단계; 개기공이 형성된 제1층간절연막 상에 제2층간절연막을 형성하여 제1 및 제2 층간절연막 내에 폐기공인 에어갭을 형성하는 단계; 제2층간절연막 및 제1층간절연막을 선택적으로 식각하여 하부 금속배선층과 연결되는 비아홀을 형성하는 단계를 포함하여 반도체 소자의 다층 금속배선을 형성한다.
Description
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 층간절연막이 낮은 캐패시턴스를 갖도록 하는 반도체 소자의 다층 금속배선 및 그 형성 방법에 관한 것이다.
반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.
이러한 다층 금속배선 구조에서 반도체 소자의 고집적화 추세에 따라 금속 배선 사이의 간격이 좁아지면서, 동일층에서 서로 인접한 금속배선과 금속배선 사이, 또는 하부금속배선층과 상부금속배선층 사이에 존재하는 기생 저항 및 기생 캐패시턴스가 가장 중요한 문제로 대두되고 있다.
이러한 기생 저항 및 기생 캐패시턴스는 알씨(RC : resistance capacitance)에 의해 유도되는 지연(delay)에 의하여 소자의 전기적 특성을 열화시키고, 소자의 고속화를 방해하며 더 나아가 반도체 소자의 전력 소모량을 증가시키고 신호 누설량 또한 증가시킨다.
따라서, 기생 커패시턴스를 줄이기 위해 낮은 유전상수(K)를 갖는 물질, 예를 들면 기존의 티이오에스(TEOS : tetra ethyl ortho silicate) 계열의 산화물에서 SiC 계열 등, 낮은 유전상수 물질에 대한 연구가 활발히 진행되고 있다. 그러나, 이러한 새로운 저 유전상수 물질을 사용할 경우 추가적인 장비를 도입해야 하고 새로운 물질에 대한 각 단위공정의 공정변수 최적화를 수행하여야 하므로 공정비용이 상승하는 문제점이 있다.
이에 따라 기존의 TEOS 계열의 산화물을 그대로 사용하면서도 기생 커패시턴스를 줄이기 위한 방법이 연구되고 있는바, 그 연구 결과로서 층간절연막 내에 에어갭(air gap)을 형성하여 전체적인 커패시턴스를 낮추는 방법이 있다. 현재 에어갭 형성 방법은 동일층에서 인접하는 금속배선과 금속배선 사이에 에어갭을 형성하는, 이른바 인트라레벨(intralevel)에서의 에어갭 형성 방법이다.
도 1은 종래 인트라레벨에서 에어갭이 형성된 것을 도시한 다층 금속배선 구조의 단면도이며, 이에 도시된 바와 같이 반도체 기판의 구조물(1) 상에 형성된 동일층의 금속배선(2)과 금속배선 사이에 에어갭(3)이 형성된 것이 도시되어 있다.
그러나, 종래에는 인트라레벨에서의 에어갭 형성이 가능할 뿐, 인터레벨(interlevel)에서의 에어갭 형성, 즉 하부금속배선층과 상부금속배선층 사이에 에어갭을 형성하는 것을 불가능하였기 때문에, 전체적인 커패시턴스를 낮추는데 한계가 있었다.
따라서, 하부금속배선층과 상부금속배선층 사이에 에어갭을 형성한다면 전체적인 커패시턴스를 대폭 낮출 수 있을 것으로 기대되므로, 이러한 인터레벨에서의 에어갭 형성이 절실히 요청되고 있는 실정이다.
본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 그 목적은 금속배선 사이를 절연시키는 절연물질의 커패시턴스를 낮추어 절연특성을 향상시키는 것이다.
본 발명의 다른 목적은 층간절연막에서 하부금속배선층과 상부금속배선층 사이에 에어갭을 형성하는 것이다.
상술한 목적을 달성하기 위한 본 발명에서는 제1층간절연막을 선택적으로 습식식각하여 개기공을 형성한 후 그 위에 제2층간절연막을 증착하여 폐기공을 만들고 그 폐기공을 에어갭으로 작용하도록 함으로써 층간절연막의 커패시턴스를 낮추는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자의 다층 금속배선 제조 방법은, 반도체 기판의 구조물 상에 형성된 하부 절연막 및 하부 금속배선층 상에 제1층간절연막을 형성하는 단계; 제1층간절연막 상에 제1층간절연막과의 습식식각 선택비가 큰 이종막을 형성하고, 이종막을 선택적으로 식각하여 하부 금속배선층의 배선과 배선 사이에 해당하는 영역의 상부를 노출시키는 이종막 패턴을 형성하는 단계; 이종막 패턴을 마스크로 하여 노출된 제1층간절연막을 습식식각함으로써, 제1층간절연막에 개기공을 형성하는 단계; 개기공이 형성된 제1층간절연막 상에 제2층간절연막을 형성하여 제2층간절연막 내에 폐기공인 에어갭을 형성하는 단계; 제2층간절연막 및 제1층간절연막을 선택적으로 식각하여 하부 금속배선층과 연결되는 비아홀을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명의 일 실시예에 따른 반도체 소자의 다층 금속배선 및 그 형성 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 다층 금속배선이 형성된 것을 도시한 단면도로서, 이에 도시된 바와 같이, 반도체 기판의 구조물 상에 형성된 하부절연막(11) 및 하부 금속배선(12) 상에는 층간절연막(13, 17)이 형성되어 있는데, 이 때 하부 금속배선(12)과 상부 금속배선(19) 사이의 사이의 층간절연막에 빈 공간인 에어갭(16')이 형성되어 있다.
이 때, 층간절연막은 티이오에스(TEOS : tetra ethyl ortho silicate) 산화막으로 이루어질 수 있다.
그러면, 이러한 구조의 다층 금속배선을 형성하는 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 2e는 본 발명에 따라 인터레벨에서 에어갭을 형성하는 방법을 도시한 다층 금속배선 구조의 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 구조물, 즉 개별 소자가 형성된 반도체 기판 상부에서 하부 금속배선(12)을 포함하여 하부절연막(11) 상에 제1층간절연막(13)을 형성한다.
제1층간절연막(13)으로는 통상적으로 사용하는 TEOS 산화막을 3000-6000Å 두께로 증착할 수 있다.
이어서, 제1층간절연막(13) 상에 제1층간절연막(13)을 이루는 산화막과 습식식각 선택비가 큰 물질로 이루어진 이종막, 일예로 질화막(14)을 형성하고, 질화막(14) 위에 감광막을 도포하고 노광 및 현상하여 에어갭을 형성시키고자 하는 위치의 상부에 해당하는 질화막을 노출시키는 감광막 패턴(15)을 형성한다.
이 때 에어갭을 형성시키고자 하는 위치로서 비아홀이 형성되는 금속배선의 상부는 피하도록 하며, 금속배선과 금속배선 사이의 상부가 되도록 한다.
다음, 도 2b에 도시된 바와 같이, 감광막 패턴(15)을 마스크로 하여 노출된 질화막(14)을 식각하여 질화막 패턴(14')을 형성한 후, 감광막 패턴(15)을 제거하고 세정공정을 수행한다.
다음, 도 2c에 도시된 바와 같이, 질화막 패턴(14')을 마스크로 하여 노출된 제1층간절연막(13)을 습식식각한다. 습식식각 시에는 희석 불산(HF) 용액을 식각케미칼로서 사용하며, 이러한 습식식각에 의하면 제1층간절연막(13)이 등방성 식각되어 원형에 가까운 모양으로 식각되어 제1층간절연막(13)에 열린 형태의 개기공(16)이 형성된다. 이 때 등방성 식각에 의해 형성된 개기공(16)의 크기, 열린 정도 등 구체적인 모양은 불산의 농도와 식각케미칼에 담그는 시간으로 조절할 수 있다.
다음, 도 2d에 도시된 바와 같이, 습식식각 방법 또는 건식식각 방법으로 질화막 패턴(14')을 제거한다.
이어서, 노출된 제1층간절연막(13) 상에 동일물질인 TEOS 산화막을 연속적으로 증착하여 제2층간절연막(17)을 형성한 후, 화학기계적 연마하여 상면을 평탄화한다. 이 때 제2층간절연막(17)은 2000-4000Å 두께로 증착한다.
그러면 제2층간절연막(17)은 개기공(16)의 내부를 매립하면서 동시에 제1층간절연막(13)의 상면 상에 증착되는데, 이 때 개기공(16)의 개구부가 먼저 막히도록 증착되어 폐기공(16')으로 남게된다.
따라서, 결과적으로 제1층간절연막(13) 및 제2층간절연막(17) 내에는 폐기공(16')이 형성되며, 이 폐기공(16')이 절연체의 유전상수 측면에서 보면 에어갭의 역할을 수행하는 것이다.
다음, 도 2e에 도시된 바와 같이, 제2층간절연막(17) 및 제1층간절연막(13)을 선택적으로 식각하여 하부 금속배선(12)을 노출시키는 비아홀(18)을 형성하고 비아홀(18)의 내부를 금속물질로 충진한 다음, 상부 금속배선(19)을 형성하며, 이로써 다층 금속배선 구조의 형성을 완료한다.
상술한 바와 같이 본 발명에서는 하부금속배선층과 상부금속배선층 사이에 에어갭을 형성하기 때문에 종래 동일층의 금속배선 간에 에어갭을 형성하였던 경우에 비해 에어갭의 크기를 훨씬 크게 할 수 있으며, 따라서 커패시턴스 저하폭을 크게 할 수 있어서 층간절연막의 절연특성을 향상시키는 효과가 있다.
또한, 기존에 사용하던 층간절연막 물질을 그대로 사용하면서도 기생 커패시턴스 값을 대폭 낮추기 때문에 저렴한 공정비용으로 고속 소자를 구현하는 효과가 있다.
도 1은 종래 인트라레벨에서 에어갭이 형성된 것을 도시한 다층 금속배선 구조의 단면도이고,
도 2a 내지 2e는 본 발명에 따라 인터레벨에서 에어갭을 형성하는 방법을 도시한 다층 금속배선 구조의 단면도이다.
Claims (9)
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- 반도체 기판의 구조물 상에 형성된 하부 절연막 및 하부 금속배선층 상에 제1층간절연막을 형성하는 단계;상기 제1층간절연막 상에 상기 제1층간절연막과의 습식식각 선택비가 큰 이종막을 형성하고, 상기 이종막을 선택적으로 식각하여 상기 하부 금속배선층의 배선과 배선 사이에 해당하는 영역의 상부를 노출시키는 이종막 패턴을 형성하는 단계;상기 이종막 패턴을 마스크로 하여 상기 노출된 제1층간절연막을 습식식각함으로써, 상기 제1층간절연막에 실질적으로 원형 또는 타원형의 단면형상을 가지는 개기공을 형성하는 단계;상기 개기공이 형성된 제1층간절연막 상에 제2층간절연막을 형성하여 상기 제1 및 제2 층간절연막 내에 실질적으로 원형 또는 타원형의 단면형상을 가지는 폐기공인 에어갭을 형성하는 단계;상기 제2층간절연막 및 제1층간절연막을 선택적으로 식각하여 상기 하부 금속배선층과 연결되는 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 3 항에 있어서,상기 이종막을 선택적으로 식각할 때에는, 상기 이종막 상에 감광막을 도포하고 노광 및 현상하여 상기 하부 금속배선층의 배선과 배선 사이에 해당하는 영역 상부의 이종막을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 하여 노출된 이종막을 식각하여 이종막 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 4 항에 있어서,상기 이종막으로는 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 3 항에 있어서,상기 제1층간절연막으로는 티이오에스(TEOS : tetra ethyl ortho silicate)막을 3000-6000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 6 항에 있어서,상기 제2층간절연막으로는 티이오에스(TEOS : tetra ethyl ortho silicate)막을 2000-4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 3 항에 있어서,상기 제1층간절연막을 습식식각할 때에는 식각케미칼로서 희석 불산(HF) 용액을 사용하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
- 제 3 항에 있어서,상기 제2층간절연막을 형성한 후에는 화학기계적 연마하여 상면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성 방법.
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2002
- 2002-12-05 KR KR10-2002-0076824A patent/KR100485157B1/ko not_active IP Right Cessation
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