KR100476702B1 - 반도체 소자의 구리 배선 형성 방법 - Google Patents

반도체 소자의 구리 배선 형성 방법 Download PDF

Info

Publication number
KR100476702B1
KR100476702B1 KR10-2000-0084735A KR20000084735A KR100476702B1 KR 100476702 B1 KR100476702 B1 KR 100476702B1 KR 20000084735 A KR20000084735 A KR 20000084735A KR 100476702 B1 KR100476702 B1 KR 100476702B1
Authority
KR
South Korea
Prior art keywords
wafer
copper
activation
barrier metal
forming
Prior art date
Application number
KR10-2000-0084735A
Other languages
English (en)
Other versions
KR20020055311A (ko
Inventor
민우식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0084735A priority Critical patent/KR100476702B1/ko
Publication of KR20020055311A publication Critical patent/KR20020055311A/ko
Application granted granted Critical
Publication of KR100476702B1 publication Critical patent/KR100476702B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Abstract

본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 무전해 도금법에 의해 구리 배선을 형성함에 있어, 구리 배선용 패턴이 형성된 절연층(dielectric layer) 위에 배리어 메탈층(barrier metal layer)을 형성하고, 가장자리 부분을 포함한 웨이퍼 뒷면을 활성화 용액에 담구어 활성화시킨 후 무전해 구리 도금액에 전체 웨이퍼를 담금으로써, 불순물이 없는 순도 높은 구리 도금막을 웨이퍼 앞면에 형성시킬 수 있는 반도체 소자의 구리 배선 형성 방법에 관하여 기술된다.

Description

반도체 소자의 구리 배선 형성 방법{Method of forming a copper wiring in a semiconductor device}
본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 특히 무전해 도금법에 의해 구리 배선을 형성함에 있어, 구리 배선용 패턴이 형성된 절연층(dielectric layer) 위에 배리어 메탈층(barrier metal layer)을 형성하고, 가장자리 부분을 포함한 웨이퍼 뒷면을 활성화 용액에 담구어 활성화시킨 후 무전해 구리 도금액에 전체 웨이퍼를 담금으로써, 불순물이 없는 순도 높은 구리 도금막을 웨이퍼 앞면에 형성시킬 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
구리 배선 공정에 대한 필요성이 대두되기 시작한 1990년을 전후해서 전해 도금법, 무전해 도금법, 물리기상증착(PVD)법, 화학기상증착(CVD)법 등에 대한 연구가 경쟁적으로 진행되고 있다.
무전해 구리 도금 방식은 1960년대부터 PCB(printed circuit board)에 널리 응용되어 온 기술이다. 무전해 도금이란 외부에서 전기를 가하지 않고도 용액 내에 존재하는 물질들의 자발적인 산화 환원 반응에 의하여 막이 형성되는 것을 말하며, 도금액은 CuSO4 와 같은 구리의 양이온을 포함하는 물질, 포름알데히드(formaldehyde; HCHO)와 같은 환원제(reductant), 그리고 각 용도(pH조절, 용액 안정)에 따른 몇 가지 첨가제들로 구성되어 있다. 이 경우 도금되어야 할 표면에서 자발적인 산화 환원 반응에 의한 도금이 진행되려면 표면이 활성화(activation)되어야 한다. 이를 위해 무전해 도금액에 담그기 전에 표면 활성화를 위해 활성화 욕(activation bath)에 담구어 미리 표면에 미세한 입자의 Pd와 같은 활성화 입자(activated particle)를 형성시킨다. 따라서, 표면에 형성된 이들 활성화 입자들의 크기 및 밀도에 따라서 도금되는 구리막의 특성이 크게 좌우된다. 한편, PCB에 응용되는 경우에는 도금되는 구리막의 치수(dimension)가 대략 수십 내지 수백㎛ 정도로 크기 때문에 구리막의 특성이 회로에 미치는 영향은 상대적으로 미약하다. 그러나, 서브마이크론(submicron) 이하의 ULSI(ultra large scale integrated)회로에 적용할 경우에는 도금되는 구리막의 특성이 매우 중요하게 된다. 또한, ULSI회로에 적용할 경우에는 절연층(dielectric layer)으로 구리가 확산되는 것을 방지하기 위하여 배리어 메탈층(barrier metal layer)을 먼저 증착한 후, 이 표면 위에 도금을 해야 하는데, 이 배리어 메탈층으로 사용되는 TiN, TaN, WN 등의 재료들은 전도체임에도 불구하고 구리 무전해 도금을 위해서는 표면의 활성화가 필요한 것으로 알려져 있다. 보편적 방법의 하나로써 배리어 메탈의 표면은 Pd 입자로 활성화시키는 방법이 있는데, Pd 활성화 입자는 도금되는 구리막의 불순물로 작용하여 구리막의 비저항을 높이는 문제점이 있다. 이를 방지하기 위한 방편으로 배리어 메탈층 위에 물리기상증착 방식으로 매우 얇은 구리막을 증착하고, 그 위에 보호막으로서 알루미늄(Al)을 인-시튜(in-situ)로 증착하는 방법이 있다. 구리막이 일단 대기 중에 노출되면 표면에 형성된 산화막으로 인해 무전해 도금이 불가능하다. 따라서, 표면에 알루미늄을 증착하므로써 도금시 무전해 구리 도금액의 높은 pH(=10∼13)로 인해 알루미늄이 용해되면서 노출된 얇은 구리막 상에 무전해 구리 도금이 이루어진다. 그러나, 이 방법은 얇은 구리막을 물리기상증착법으로 형성해야 하고, 구리막 상에 알루미늄층을 형성해야 하는 등 공정상의 번거로움으로 생산성 저하를 초래하게 된다.
따라서, 본 발명은 구리 배선용 패턴이 형성된 절연층 위에 배리어 메탈층을 형성하고, 가장자리 부분을 포함한 웨이퍼 뒷면을 활성화 용액에 담구어 활성화시킨 후 무전해 구리 도금액에 전체 웨이퍼를 담금으로써, 불순물이 없는 순도 높은 구리 도금막을 웨이퍼 앞면에 형성시킬 수 있는 반도체 소자의 구리 배선 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 불순물이 없는 순도 높은 구리 도금막을 무전해 구리 도금법을 적용한 단순 공정을 통해 형성시켜 생산성 증대 및 실용화를 이룰 수 있는 반도체 소자의 구리 배선 형성 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 구리 배선 형성 방법은 구리 배선용 패턴을 갖는 절연층이 형성된 웨이퍼가 제공되는 단계; 상기 절연층 상에 배리어 메탈층을 형성하는 단계; 상기 배리어 메탈층 상에 포토레지스트막을 형성하는 단계; 상기 포토레지스트막이 존재하는 부분을 제외한 상기 웨이퍼의 표면에 활성화층을 형성하는 단계; 상기 포토레지스트막을 제거한 후, 상기 웨이퍼를 무전해 구리 도금액에 담구어 상기 배리어 메탈층 및 상기 활성화층 상에 구리막을 형성하는 단계; 상기 구리막 제거 공정을 통해 상기 웨이퍼 앞면의 상기 배리어 메탈층상에만 상기 구리막을 남기는 단계; 및 상기 남겨진 구리막을 화학적 기계적 연마 공정으로 연마하여 상기 절연층에 형성된 패턴 내에 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기에서, 배리어 메탈층은 화학기상증착법이나 물리기상증착법에 의해 Ta, TaN, WN, TiN, TiW, TiSiN, WBN 와 같은 전도체를 상기 웨이퍼의 앞면에 증착하여 형성된다.
포토레지스트막은 상기 웨이퍼 가장자리 부분에서 2 내지 15mm 정도 제거시켜 상기 배리어 메탈층이 일부 노출되도록 형성한다.
활성화층은 상기 웨이퍼를 활성화 용액에 담구어 형성하며, 활성화 용액은 PdCl2를 용해시켜 사용하며, 상기 웨이퍼 표면에 존재하는 산화막을 제거하기 위하여 0.05 내지 2%의 HF를 첨가한다. 활성화 용액은 Pd2+ 이온의 농도가 10-4 내지 10M이 되도록 제조하며, 20 내지 100℃의 온도로 유지시킨다.
무전해 구리 도금액은 Cu2+ 이온의 농도가 10-4 내지 10M이 되도록 제조하며, 도금액의 pH는 10 내지 13을 유지하도록 하며, 도금액의 온도는 20 내지 100℃가 유지되도록 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1의 (a) 내지 (f)는 무전해 구리 도금법을 적용하여 본 발명의 실시 예에 따라 반도체 소자의 구리 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1의 (a)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성되고, 구리 배선용 패턴을 갖는 절연층(도시 안됨)이 형성된 웨이퍼(11)가 제공된다. 구리 배선용 패턴을 갖는 절연층 상에 배리어 메탈층(12)을 형성한다.
상기에서, 절연층은 SiO2 또는 저 유전체(low-k) 등의 절연 재료로 형성한다. 배리어 메탈층(12)은 웨이퍼(11)의 가장자리 제외 없이(edge exclusion) 웨이퍼 앞면(11F)에 형성한다. 배리어 메탈층(12)은 화학기상증착법이나 물리기상증착법에 의해 Ta, TaN, WN, TiN, TiW, TiSiN, WBN 와 같은 전도체 등을 증착하여 형성된다.
도 1의 (b)를 참조하면, 배리어 메탈층(12)이 형성된 웨이퍼 앞면(11F)에 포토레지스트막(13)을 형성하는데, 포토레지스트를 코팅(coating)한 후 웨이퍼(11) 가장자리 부분의 포토레지스트막(13)을 2 내지 15mm 정도 제거시켜 배리어 메탈층(12)을 일부 노출시킨다.
상기에서, 배리어 메탈층(12)을 일부 노출시키는 것은 후속 활성화 공정에 의해 형성되는 활성화층과 배리어 메탈층(12)이 이어지게 하기 위해서이다. 포토레지스트막(13)은 후속 활성화 공정에서 배리어 메탈층(12)이 활성화되는 것을 방지하기 위한 보호막 역할을 한다.
도 1의 (c)를 참조하면, 포토레지스트막(13)이 형성된 웨이퍼(11)를 활성화 욕(activation bath; 16)에 채워진 활성화 용액(17)에 담구어 포토레지스트막(13)이 형성된 부분을 제외한 웨이퍼 뒷면(11B) 및 웨이퍼 옆면(11S)의 표면을 Pd입자로 활성화시켜 활성화층(14)을 형성한다. 활성화층(14)은 배리어 메탈층(12)의 노출된 부분과 중첩된다.
상기에서, 활성화 용액(17)은 PdCl2를 용해시켜 사용하며, 웨이퍼(11) 표면에 존재하는 산화막을 제거하기 위하여 0.05 내지 2%의 HF를 첨가한다. 이때 Pd2+ 이온의 농도가 10-4 내지 10M이 되도록 제조하며, 활성화 시간은 1 내지 200초 정도 유지한다. 활성화 용액(17)의 온도는 20 내지 100℃가 유지되도록 한다. 한편, 웨이퍼 뒷면(11B)에 산화막이 존재할 경우에는 활성화 용액(17)에 담그기 전에 0.05 내지 2%의 HF용액에 10 내지 120초 정도 담근다.
도 1의 (d)를 참조하면, 활성화 공정이 완료된 웨이퍼(11)를 활성화 욕(16)에서 꺼낸 후, 포토레지스트막(13)을 제거한다. 포토레지스트막(13)이 제거된 웨이퍼(11)는 배리어 메탈층(12)과 활성화층(14)으로 둘러싸이게 된다.
도 1의 (e)를 참조하면, 웨이퍼 앞면(11F)에는 배리어 메탈층(12)이 형성되고, 그 이외의 부분, 즉 웨이퍼 뒷면(11B) 및 웨이퍼 옆면(11S)에는 활성화층(14)이 형성된 웨이퍼(11)를 무전해 구리 도금 욕(18)에 채워진 무전해 구리 도금액(19)에 담구어 배리어 메탈층(12) 및 활성화층(14) 상에 구리막(15)을 형성한다. 즉, 구리막(15)은 웨이퍼(11) 전체 표면에 형성된다.
상기에서, 무전해 구리 도금액(19)은 Cu2+ 이온의 농도가 10-4 내지 10M이 되도록 제조하며, 도금액(19)의 pH는 10 내지 13을 유지하도록 한다. 도금액(19)의 온도는 20 내지 100℃가 유지되도록 한다.
한편, 무전해 구리 도금이 진행되기 위해서는 표면에서 환원제의 산화 반응이 진행되어야 하는데, 구리막(15)이 형성되어야 할 배리어 메탈층(12)에서는 이러한 산화 반응이 불가능하기 때문에 표면을 활성화시키는 공정이 필요한 것으로 알려져 있지만, 본 발명에서는 배리어 메탈층(12)을 활성화시키지 않은 상태에서 무전해 구리 도금법으로 구리막(15)을 형성하였는데, 이러한 구리 도금에 대한 메커니즘(mechanism)은 후술할 것이다.
도 1의 (f)를 참조하면, 구리 도금 공정이 완료된 웨이퍼(11)를 무전해 구리 도금 욕(18)에서 꺼낸 후, 웨이퍼 뒷면(11B) 및 웨이퍼 옆면(11S)에 형성된 구리막(15)을 제거하여 웨이퍼 앞면(11F)에만 구리막(15)을 남긴다. 이후, 화학적 기계적 연마(CMP) 공정으로 구리막(15)을 연마하여 절연층에 형성된 패턴 내에 구리 배선을 형성한다.
도 2는 무전해 구리 도금막의 형성 메커니즘을 도시한 도면이다.
웨이퍼(21) 상에 배리어 메탈층(22)을 형성하고, 웨이퍼(21)의 일부분에 활성화 공정을 진행하여 활성화 지역(AA)과 비활성화 지역(BB)으로 나누어지게 한다. 활성화 지역(AA)에는 활성화 입자(23)가 존재한다. 이러한 웨이퍼(21)를 구리 도금액에 담그면, 도시된 바와 같이, 도금액의 환원제가 활성화 표면에서 산화되어 활성화 지역(AA)에 전자를 발생시키게 되는데, 이는 활성화 입자(23) 위에서, 그리고 전도체인 배리어 메탈층(22)의 표면에서 용액 중에 존재하는 Cu2+ 이온과 결합하여 구리 핵(24)을 형성하게 된다. 일단 전자가 발생한 경우에는 전자의 빠른 이동도 때문에 웨이퍼(21)의 위치에 관계없이 Cu2+ 이온이 존재하는 용액 내의 모든 위치에서 구리 핵(24)의 생성을 가능하게 한다. 즉, 활성화 지역(AA)에서 발생된 전자는 비활성 지역(BB)의 배리어 메탈층(22)으로 이동하게 되고, 이 전자에 의해 비활성 지역(BB)의 배리어 메탈층(23)의 표면에도 구리 핵(24)이 생성된다. 일단 구리 핵(24)이 형성되면 활성화된 표면이 된 것이므로 계속해서 무전해 도금이 진행된다.
상술한 바와 같이, 본 발명은 구리 배선용 패턴이 형성된 절연층 위에 배리어 메탈층을 형성하고, 가장자리 부분을 포함한 웨이퍼 뒷면을 활성화 용액에 담구어 활성화시킨 후 무전해 구리 도금액에 전체 웨이퍼를 담금으로써, 단순 공정을 통해 불순물이 없는 순도 높은 구리 도금막을 웨이퍼 앞면에 형성시킬 수 있어, 생산성 증대 및 무전해 구리 도금법을 실용화시킬 수 있고, 고 성능(high performance) 소자를 제조할 수 있다.
도 1의 (a) 내지 도 (f)는 본 발명의 실시 예에 따른 반도체 소자의 구리 배선 형성 방법을 설명하기 위한 소자의 단면도.
도 2는 무전해 구리 도금막의 형성 메커니즘을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11: 웨이퍼 11F: 웨이퍼 앞면
11B: 웨이퍼 뒷면 11S: 웨이퍼 옆면
12: 배리어 메탈층 13: 포토레지스트막
14: 활성화층 15: 구리막
16: 활성화 욕 17: 활성화 용액
18: 무전해 구리 도금 욕 19: 무전해 구리 도금액
21:웨이퍼 22: 배리어 메탈층
23: 활성화 입자 24: 구리 핵
AA: 활성화 지역 BB: 비활성화 지역

Claims (9)

  1. 구리 배선용 패턴을 갖는 절연층이 형성된 웨이퍼가 제공되는 단계;
    상기 절연층 상에 배리어 메탈층을 형성하는 단계;
    상기 배리어 메탈층 상에 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막이 존재하는 부분을 제외한 상기 웨이퍼의 표면에 활성화층을 형성하는 단계;
    상기 포토레지스트막을 제거한 후, 상기 웨이퍼를 무전해 구리 도금액에 담구어 상기 배리어 메탈층 및 상기 활성화층 상에 구리막을 형성하는 단계;
    상기 구리막 제거 공정을 통해 상기 웨이퍼 앞면의 상기 배리어 메탈층상에만 상기 구리막을 남기는 단계; 및
    상기 남겨진 구리막을 화학적 기계적 연마 공정으로 연마하여 상기 절연층에 형성된 패턴 내에 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 배리어 메탈층은 화학기상증착법이나 물리기상증착법에 의해 Ta, TaN, WN, TiN, TiW, TiSiN, WBN 와 같은 전도체를 상기 웨이퍼의 앞면에 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 포토레지스트막은 상기 웨이퍼 가장자리 부분에서 2 내지 15mm 정도 제거시켜 상기 배리어 메탈층이 일부 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 활성화층은 상기 웨이퍼를 활성화 용액에 담구어 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  5. 제 4 항에 있어서,
    상기 활성화 용액은 PdCl2를 용해시켜 사용하며, 상기 웨이퍼 표면에 존재하는 산화막을 제거하기 위하여 0.05 내지 2%의 HF를 첨가한 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  6. 제 4 항에 있어서,
    상기 활성화 용액은 Pd2+ 이온의 농도가 10-4 내지 10M이 되도록 제조하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  7. 제 4 항에 있어서,
    상기 활성화 용액은 20 내지 100℃의 온도로 유지시키는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 활성화층을 형성하기 직전에 상기 웨이퍼를 0.05 내지 2%의 HF용액에 10 내지 120초 정도 담그는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  9. 제 1 항에 있어서,
    상기 무전해 구리 도금액은 Cu2+ 이온의 농도가 10-4 내지 10M이 되도록 제조하며, 도금액의 pH는 10 내지 13을 유지하도록 하며, 도금액의 온도는 20 내지 100℃가 유지되도록 하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
KR10-2000-0084735A 2000-12-28 2000-12-28 반도체 소자의 구리 배선 형성 방법 KR100476702B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0084735A KR100476702B1 (ko) 2000-12-28 2000-12-28 반도체 소자의 구리 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0084735A KR100476702B1 (ko) 2000-12-28 2000-12-28 반도체 소자의 구리 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20020055311A KR20020055311A (ko) 2002-07-08
KR100476702B1 true KR100476702B1 (ko) 2005-03-16

Family

ID=27688063

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0084735A KR100476702B1 (ko) 2000-12-28 2000-12-28 반도체 소자의 구리 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100476702B1 (ko)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04130727A (ja) * 1990-09-21 1992-05-01 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH05206316A (ja) * 1991-07-16 1993-08-13 Philips Gloeilampenfab:Nv 誘電体基板上に銅パターンを設ける方法
KR940016499A (ko) * 1992-12-31 1994-07-23 김주영 반도체소자의 배리어금속층 형성방법
KR950004839A (ko) * 1993-07-16 1995-02-18 이헌조 자동 응답 전화기의 시간 녹음 장치 및 방법
KR19990049050A (ko) * 1997-12-11 1999-07-05 구본준 반도체소자의 배선형성방법
KR19990057289A (ko) * 1997-12-29 1999-07-15 김영환 모스페트트랜지스터의 금속배선층 형성방법
JP2000212754A (ja) * 1999-01-22 2000-08-02 Sony Corp めっき方法及びその装置、並びにめっき構造
KR100265615B1 (ko) * 1998-06-29 2000-10-02 김영환 반도체 소자의 금속배선 제조방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04130727A (ja) * 1990-09-21 1992-05-01 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH05206316A (ja) * 1991-07-16 1993-08-13 Philips Gloeilampenfab:Nv 誘電体基板上に銅パターンを設ける方法
KR940016499A (ko) * 1992-12-31 1994-07-23 김주영 반도체소자의 배리어금속층 형성방법
KR950004839A (ko) * 1993-07-16 1995-02-18 이헌조 자동 응답 전화기의 시간 녹음 장치 및 방법
KR19990049050A (ko) * 1997-12-11 1999-07-05 구본준 반도체소자의 배선형성방법
KR100252886B1 (ko) * 1997-12-11 2000-04-15 김영환 반도체소자의 배선형성방법
KR19990057289A (ko) * 1997-12-29 1999-07-15 김영환 모스페트트랜지스터의 금속배선층 형성방법
KR100265615B1 (ko) * 1998-06-29 2000-10-02 김영환 반도체 소자의 금속배선 제조방법
JP2000212754A (ja) * 1999-01-22 2000-08-02 Sony Corp めっき方法及びその装置、並びにめっき構造

Also Published As

Publication number Publication date
KR20020055311A (ko) 2002-07-08

Similar Documents

Publication Publication Date Title
US7211512B1 (en) Selective electroless-plated copper metallization
US7205228B2 (en) Selective metal encapsulation schemes
US6824665B2 (en) Seed layer deposition
US20030054633A1 (en) Method of electroless plating copper on nitride barrier
US8784953B2 (en) Method of forming a conductive image on a non-conductive surface
US8012875B2 (en) Method and apparatus for workpiece surface modification for selective material deposition
WO1999010916A2 (en) Copper electroless deposition on a titanium-containing surface
US5660706A (en) Electric field initiated electroless metal deposition
KR101170560B1 (ko) 반도체 산업에서 사용하기 위한 3성분 물질의 무전해석출용 조성물
EP1077485B1 (en) Method to deposit a platinum seed layer for use in selective copper plating
US8053894B2 (en) Surface treatment of metal interconnect lines
JP2002289559A (ja) 集積回路の製造方法
KR100476702B1 (ko) 반도체 소자의 구리 배선 형성 방법
JP2002275639A (ja) シード層堆積
KR100820780B1 (ko) 반도체소자의 구리 배선 제조 방법
KR100858873B1 (ko) 구리 무전해 도금법을 이용한 대머신 금속배선 형성방법
KR100456259B1 (ko) 반도체 소자의 구리 배선 형성방법
US6046107A (en) Electroless copper employing hypophosphite as a reducing agent
KR100443795B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100472856B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100744244B1 (ko) 반도체 소자의 구리배선 제조 방법
JP2001210644A (ja) 半導体装置及び半導体装置の製造方法
KR20050056381A (ko) 반도체 소자의 인덕터 형성방법
EP1103634A1 (en) Method for contact plated copper deposition
JP2001118807A (ja) 半導体装置の製法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee