JP2002289559A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000010949 copper Substances 0.000 claims abstract description 93
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 74
- 229910052802 copper Inorganic materials 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 37
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 claims abstract description 22
- 239000005751 Copper oxide Substances 0.000 claims abstract description 18
- 229910000431 copper oxide Inorganic materials 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 238000000151 deposition Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 abstract description 10
- 239000002184 metal Substances 0.000 abstract description 10
- 230000003247 decreasing effect Effects 0.000 abstract 3
- 239000011800 void material Substances 0.000 abstract 2
- 238000002844 melting Methods 0.000 abstract 1
- 230000008018 melting Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 63
- 238000004070 electrodeposition Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 12
- 238000007747 plating Methods 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 10
- 239000003792 electrolyte Substances 0.000 description 8
- 230000009467 reduction Effects 0.000 description 8
- 230000008901 benefit Effects 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 5
- 229910052723 transition metal Inorganic materials 0.000 description 5
- 239000008151 electrolyte solution Substances 0.000 description 4
- 229940021013 electrolyte solution Drugs 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 125000000217 alkyl group Chemical group 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000004090 dissolution Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- -1 transition metal silicon nitrides Chemical class 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- BTBUEUYNUDRHOZ-UHFFFAOYSA-N Borate Chemical compound [O-]B([O-])[O-] BTBUEUYNUDRHOZ-UHFFFAOYSA-N 0.000 description 1
- 101000864342 Homo sapiens Tyrosine-protein kinase BTK Proteins 0.000 description 1
- 101100350458 Oryza sativa subsp. japonica RR25 gene Proteins 0.000 description 1
- 101150016011 RR11 gene Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 102100029823 Tyrosine-protein kinase BTK Human genes 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 239000012062 aqueous buffer Substances 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000003487 electrochemical reaction Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
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- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/34—Pretreatment of metallic surfaces to be electroplated
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- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D7/00—Electroplating characterised by the article coated
- C25D7/12—Semiconductors
- C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
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Abstract
(57)【要約】
【課題】 空隙を減少するために、銅のシード層を電気
化学的に減少する方法に関する。 【解決手段】 半導体基体１０２上に金属配線層１０４
が形成される。その後層間絶縁膜（ＩＬＤ）１１０およ
び金属内絶縁膜（ＩＭＤ）１１２が堆積される。次い
で、トレンチ１０８がＩＭＤに、またビア１０６がＩＬ
Ｄに形成される。その上に銅のシード層１１６が形成さ
れる（図２Ａ）が、銅のシード層が空気に曝されると、
容易に酸化されて銅酸化層１１８が形成される（図２
Ｂ）ので、シード層表面の酸化銅１１８が電気化学的に
減少されて、溶解される以外で銅に戻される（図２
Ｃ）。その後、銅層１２０（シード層１１６を内に含
む）が電気化学的に堆積される。これにより空隙が最小
にされる。
化学的に減少する方法に関する。 【解決手段】 半導体基体１０２上に金属配線層１０４
が形成される。その後層間絶縁膜（ＩＬＤ）１１０およ
び金属内絶縁膜（ＩＭＤ）１１２が堆積される。次い
で、トレンチ１０８がＩＭＤに、またビア１０６がＩＬ
Ｄに形成される。その上に銅のシード層１１６が形成さ
れる（図２Ａ）が、銅のシード層が空気に曝されると、
容易に酸化されて銅酸化層１１８が形成される（図２
Ｂ）ので、シード層表面の酸化銅１１８が電気化学的に
減少されて、溶解される以外で銅に戻される（図２
Ｃ）。その後、銅層１２０（シード層１１６を内に含
む）が電気化学的に堆積される。これにより空隙が最小
にされる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、半導体デ
バイスに銅の配線を形成する分野に関し、特に、空隙を
減少するために銅のシード層を電気化学的に減少する方
法に関する。
バイスに銅の配線を形成する分野に関し、特に、空隙を
減少するために銅のシード層を電気化学的に減少する方
法に関する。
【０００２】
【従来の技術】銅（Ｃｕ）のメタライゼーションは、特
に０．１８μｍ及びそれを越える技術ノードに対して、
アルミニウム（Ａｌ）を置き換える場合の運動量を得る
ことである。Ｃｕをドライエッチングする場合の困難性
のために、ダマシーン方法がＣｕのメタライゼーション
に対して広く用いられる。これは、高いギャップの充填
能力を有するために、Ｃｕのメタライゼーションプロセ
スを必要とする。Ａｌのメタライゼーションのために広
く用いられるスパッタリングプロセスは、ステップカバ
レージにおける本来的な限界のためにＣｕへ応用するこ
とができない。タングステン（Ｗ）のメタライゼーショ
ンに用いられる化学気相堆積（ＣＶＤ）は、ＣＶＤのＣ
ｕ膜の形態、蒸着及びコンフォーマルな性質（シーム形
成問題）を有する問題のために、現時点ではＣｕに対し
ては好ましくない。現在では、相互接続への応用のため
にＣｕを堆積するための唯一の製造可能なプロセスは、
その底部を上昇する充填能力による、電気化学堆積(ele
ctrochemical deposition:ＥＣＤ)である。
に０．１８μｍ及びそれを越える技術ノードに対して、
アルミニウム（Ａｌ）を置き換える場合の運動量を得る
ことである。Ｃｕをドライエッチングする場合の困難性
のために、ダマシーン方法がＣｕのメタライゼーション
に対して広く用いられる。これは、高いギャップの充填
能力を有するために、Ｃｕのメタライゼーションプロセ
スを必要とする。Ａｌのメタライゼーションのために広
く用いられるスパッタリングプロセスは、ステップカバ
レージにおける本来的な限界のためにＣｕへ応用するこ
とができない。タングステン（Ｗ）のメタライゼーショ
ンに用いられる化学気相堆積（ＣＶＤ）は、ＣＶＤのＣ
ｕ膜の形態、蒸着及びコンフォーマルな性質（シーム形
成問題）を有する問題のために、現時点ではＣｕに対し
ては好ましくない。現在では、相互接続への応用のため
にＣｕを堆積するための唯一の製造可能なプロセスは、
その底部を上昇する充填能力による、電気化学堆積(ele
ctrochemical deposition:ＥＣＤ)である。
【０００３】電気化学堆積（ＥＣＤ）は、電気化学反応
によって固体の相生成物（例えば、薄膜）を生成する方
法である。ＣｕＥＣＤは、以下の電気化学方程式によっ
て表されるＣｕイオンの電気化学的減少を通してＣｕの
薄膜を形成する方法である。 Ｃｕ++＋２ｅ-→Ｃｕ ここで、ｅ-は電子を表す。
によって固体の相生成物（例えば、薄膜）を生成する方
法である。ＣｕＥＣＤは、以下の電気化学方程式によっ
て表されるＣｕイオンの電気化学的減少を通してＣｕの
薄膜を形成する方法である。 Ｃｕ++＋２ｅ-→Ｃｕ ここで、ｅ-は電子を表す。
【０００４】ＥＣＤプロセスが継続するために、銅のシ
ード層は電流を通し、核形成層として働く必要がある。
しかし、銅のシード層の表面状態は従来技術の製造環境
で制御することは非常に困難である。空気に曝された銅
のシード表面は容易に酸化して、表面に銅の酸化層を形
成する。この酸化物の層は、シードがメッキされたＣｕ
の境界を劣化する。また、銅酸化物は酸性のメッキ溶液
中で溶解されない。銅のシードが薄い（特に、例えば、
バイアやトレンチのような小さなデバイ形状の底近く）
と、酸化及び溶解は、シード層の不連続の原因となり、
底部の空隙を通してＥＣＤの主原因となる。これは、ビ
アの連鎖収量及びデバイスの信頼性に負の影響を与え
る。シード表面の酸化に加えて、製造環境に曝される
と、Ｃｕシードは有機汚染物質を吸収し、Ｃｕ膜に空隙
をも生じる表面の吸湿力を劣化する。
ード層は電流を通し、核形成層として働く必要がある。
しかし、銅のシード層の表面状態は従来技術の製造環境
で制御することは非常に困難である。空気に曝された銅
のシード表面は容易に酸化して、表面に銅の酸化層を形
成する。この酸化物の層は、シードがメッキされたＣｕ
の境界を劣化する。また、銅酸化物は酸性のメッキ溶液
中で溶解されない。銅のシードが薄い（特に、例えば、
バイアやトレンチのような小さなデバイ形状の底近く）
と、酸化及び溶解は、シード層の不連続の原因となり、
底部の空隙を通してＥＣＤの主原因となる。これは、ビ
アの連鎖収量及びデバイスの信頼性に負の影響を与え
る。シード表面の酸化に加えて、製造環境に曝される
と、Ｃｕシードは有機汚染物質を吸収し、Ｃｕ膜に空隙
をも生じる表面の吸湿力を劣化する。
【０００５】
【発明の概要】本発明は、銅層を形成する改善された方
法である。銅のシード層が形成された後に、表面におけ
る酸化された銅は、電気化学的に減少され、溶解される
以外で銅に戻される。その後、銅が影響を受けていない
シード層上に電気化学的に堆積される（ＥＣＤ）。
法である。銅のシード層が形成された後に、表面におけ
る酸化された銅は、電気化学的に減少され、溶解される
以外で銅に戻される。その後、銅が影響を受けていない
シード層上に電気化学的に堆積される（ＥＣＤ）。
【０００６】本発明の利点は、空隙の形成を最小にする
銅層を形成する方法を提供することである。この、及び
他の利点は、図面と共に明細書を参照することによっ
て、当業者に明らかになるであろう。
銅層を形成する方法を提供することである。この、及び
他の利点は、図面と共に明細書を参照することによっ
て、当業者に明らかになるであろう。
【０００７】
【発明の実施の形態】本発明は、二重ダマシン銅配線プ
ロセスに関連して説明される。本発明の利点は、シード
層表面の減少が必要な場合、一般に、ＥＣＤ銅に適用さ
れることは、明細書を参照すれば当業者に明らかであろ
う。
ロセスに関連して説明される。本発明の利点は、シード
層表面の減少が必要な場合、一般に、ＥＣＤ銅に適用さ
れることは、明細書を参照すれば当業者に明らかであろ
う。
【０００８】本発明によって形成される二重ダマシン銅
配線（銅の相互接続）１００が図１に示されている。銅
配線１００が半導体基体１０２上に形成される。半導体
基体１０２は、一般にそこに形成されるトランジスタ及
び他のデバイス（図示せず）を有する。また、半導体基
体１０２は、１つ以上の追加の金属配線層１０４を含む
こともできる。銅配線１００は、トレンチ１０８内に形
成されたリード部分及びビア１０６内に形成されたビア
部分を有する。ビア１０６は、トレンチ１０８の底部か
ら層間絶縁膜（interlevel dielectric:ＩＬＤ）１１０
を介して下部の金属配線層１０４へ延びている。トレン
チ１０８は、金属内絶縁膜(intrametaldielectric:ＩＬ
Ｄ)１１２内に形成される。ＩＬＤ１１０及びＩＭＤ１
１２を形成するのに適したいろいろな金属が知られてい
る。例えば、フッ素がドープされた珪酸ガラス（ＦＳ
Ｇ）、有機珪酸ガラス（ＯＳＧ）または低ｋまたは超低
ｋ誘電体を用いることができる。
配線（銅の相互接続）１００が図１に示されている。銅
配線１００が半導体基体１０２上に形成される。半導体
基体１０２は、一般にそこに形成されるトランジスタ及
び他のデバイス（図示せず）を有する。また、半導体基
体１０２は、１つ以上の追加の金属配線層１０４を含む
こともできる。銅配線１００は、トレンチ１０８内に形
成されたリード部分及びビア１０６内に形成されたビア
部分を有する。ビア１０６は、トレンチ１０８の底部か
ら層間絶縁膜（interlevel dielectric:ＩＬＤ）１１０
を介して下部の金属配線層１０４へ延びている。トレン
チ１０８は、金属内絶縁膜(intrametaldielectric:ＩＬ
Ｄ)１１２内に形成される。ＩＬＤ１１０及びＩＭＤ１
１２を形成するのに適したいろいろな金属が知られてい
る。例えば、フッ素がドープされた珪酸ガラス（ＦＳ
Ｇ）、有機珪酸ガラス（ＯＳＧ）または低ｋまたは超低
ｋ誘電体を用いることができる。
【０００９】バリア層１１４が銅配線１００及びトレン
チ１０８とビア１０６の側壁間に設けられる。バリア層
１１４は、銅がＩＬＤ１１０とＩＭＤ１１２へ拡散する
のを防止する。この分野において、いろいろなバリア層
が知られている。例えば、耐熱性金属、耐熱性金属窒化
物、耐熱性金属シリコン窒化物、またはこれらの組合せ
を用いることができる。
チ１０８とビア１０６の側壁間に設けられる。バリア層
１１４は、銅がＩＬＤ１１０とＩＭＤ１１２へ拡散する
のを防止する。この分野において、いろいろなバリア層
が知られている。例えば、耐熱性金属、耐熱性金属窒化
物、耐熱性金属シリコン窒化物、またはこれらの組合せ
を用いることができる。
【００１０】本発明は、銅の配線１００における空隙が
最小にされるかまたは除去される。本発明は、シード層
の表面の銅酸化物が減少されるので（さらに、以下に詳
細に説明される）、シード層は連続したままである。シ
ード層の不連続性は、ＥＣＤ銅層に空隙を形成する原因
となる。不連続性が少なければ少ないほど空隙は少なく
なる。
最小にされるかまたは除去される。本発明は、シード層
の表面の銅酸化物が減少されるので（さらに、以下に詳
細に説明される）、シード層は連続したままである。シ
ード層の不連続性は、ＥＣＤ銅層に空隙を形成する原因
となる。不連続性が少なければ少ないほど空隙は少なく
なる。
【００１１】本発明による銅配線１００を形成する方法
を図２Ａ‐２Ｄを参照して説明する。図２Ａを参照する
と、半導体基体１０２は、１以上の金属配線層１０４の
形成によって処理される。ＩＬＤ１１０とＩＭＤ１１２
が半導体基体１０２上に堆積される。この技術におい
て、ＩＬＤ１１０及びＩＭＤ１１２に対して、例えばＦ
ＳＤやＯＳＧのような適切な金属が知られている。従来
の処理方法を用いて、トレンチ１０８はＩＭＤ１１２に
形成され、ビア１０６はＩＬＤ１１０に形成される。
を図２Ａ‐２Ｄを参照して説明する。図２Ａを参照する
と、半導体基体１０２は、１以上の金属配線層１０４の
形成によって処理される。ＩＬＤ１１０とＩＭＤ１１２
が半導体基体１０２上に堆積される。この技術におい
て、ＩＬＤ１１０及びＩＭＤ１１２に対して、例えばＦ
ＳＤやＯＳＧのような適切な金属が知られている。従来
の処理方法を用いて、トレンチ１０８はＩＭＤ１１２に
形成され、ビア１０６はＩＬＤ１１０に形成される。
【００１２】バリア層１１４は、トレンチ１０８とビア
１０６内を含んで、ＩＭＤ１１２上に形成される。バリ
ア層１１４は、拡散のバリアとして機能して銅の拡散を
防止し、また接着層として機能する。遷移金属及びそれ
らの窒化物がバリア層として一般に用いられる。遷移金
属シリコン窒素化物ばかりでなく、遷移金属、遷移金属
窒化物及び遷移金属シリコン窒化物の組合せを用いるこ
ともできる。
１０６内を含んで、ＩＭＤ１１２上に形成される。バリ
ア層１１４は、拡散のバリアとして機能して銅の拡散を
防止し、また接着層として機能する。遷移金属及びそれ
らの窒化物がバリア層として一般に用いられる。遷移金
属シリコン窒素化物ばかりでなく、遷移金属、遷移金属
窒化物及び遷移金属シリコン窒化物の組合せを用いるこ
ともできる。
【００１３】さらに、図２Ａを参照すると、銅のシード
層１１６がバリア層１１４上に堆積される。銅のシード
層１１６を形成するために物理気相堆積が伝統的に用い
られる。銅のシード層１１６は電流を通すために、また
銅ＥＣＤプロセスのための核形成として働くために、必
要とされる。
層１１６がバリア層１１４上に堆積される。銅のシード
層１１６を形成するために物理気相堆積が伝統的に用い
られる。銅のシード層１１６は電流を通すために、また
銅ＥＣＤプロセスのための核形成として働くために、必
要とされる。
【００１４】銅のシード層の堆積後に、ウエハはＥＣＤ
ツールへ移送される。銅のシード表面が空気に曝される
と、容易に酸化され、図２Ｂに示されるように銅酸化層
１１８の表面を形成する。この酸化層１１８はシードメ
ッキされたＣｕの境界を劣化する。Ｃｕ酸化物は酸のメ
ッキ溶液中で溶解することができる。銅シードが薄い
（特に、ビアやトレンチのような小さなデバイス形状の
底部近く）と、酸化及び溶解はシード層の不連続性の原
因、ＥＣＤビアの底部の空隙の主原因となる。したがっ
て、Ｃｕシード層の堆積後に、ウエハは高いｐＨ（４に
等しいか、それよりも大きい）電解質溶液を有する電気
化学的セルに移送される。表面の酸化物層は、Ｃｕシー
ド層を通してカソード電流を与えることによって電気化
学的に減少される。その結果は図２Ｃに示される。プロ
セスは以下のように表される。 ＣｕＯx＋Ｘｅ-＋ＸＨ2Ｏ→Ｃｕ＋２ＸＯＨ- ここで、ｅは電子を表す。
ツールへ移送される。銅のシード表面が空気に曝される
と、容易に酸化され、図２Ｂに示されるように銅酸化層
１１８の表面を形成する。この酸化層１１８はシードメ
ッキされたＣｕの境界を劣化する。Ｃｕ酸化物は酸のメ
ッキ溶液中で溶解することができる。銅シードが薄い
（特に、ビアやトレンチのような小さなデバイス形状の
底部近く）と、酸化及び溶解はシード層の不連続性の原
因、ＥＣＤビアの底部の空隙の主原因となる。したがっ
て、Ｃｕシード層の堆積後に、ウエハは高いｐＨ（４に
等しいか、それよりも大きい）電解質溶液を有する電気
化学的セルに移送される。表面の酸化物層は、Ｃｕシー
ド層を通してカソード電流を与えることによって電気化
学的に減少される。その結果は図２Ｃに示される。プロ
セスは以下のように表される。 ＣｕＯx＋Ｘｅ-＋ＸＨ2Ｏ→Ｃｕ＋２ＸＯＨ- ここで、ｅは電子を表す。
【００１５】銅酸化物層の減少前に銅酸化物層の溶解を
防止するために、高いｐＨを有する電解質溶液が用いら
れる。電解質は、Ｈ3ＢＯ3＋（ＣＨ3）4ＮＯＨ、Ｈ3Ｂ
Ｏ3＋Ｎａ2Ｂ4Ｏ7、（ＮＲ4）（ＢＦ4）、（ＮＲ4）
（ＰＦ6）（但し、Ｒはアルキル群を示す）、またはｐ
ｈ＞４を有するたの適当な電解質から選択される。波形
及び電流（電圧）は、銅酸化物のみが減少され、水素が
発生しないように制御される。これは、通過した電荷は
銅酸化物の減少に対して充分であるように、プロセスに
対して全クーロンを固定することによって達成される。
酸化物の減少は完了したけれども、水素が発生しないこ
とを確かにするために、電圧の制御は、電気化学減少プ
ロセス中に行われるのが好ましい。使用される電解質溶
液に依存して（ｐＨ数はいろいろな電解質溶液に対して
異なっている）、例えば、‐０．２から‐０．１までの
範囲の電圧を用いることができる。
防止するために、高いｐＨを有する電解質溶液が用いら
れる。電解質は、Ｈ3ＢＯ3＋（ＣＨ3）4ＮＯＨ、Ｈ3Ｂ
Ｏ3＋Ｎａ2Ｂ4Ｏ7、（ＮＲ4）（ＢＦ4）、（ＮＲ4）
（ＰＦ6）（但し、Ｒはアルキル群を示す）、またはｐ
ｈ＞４を有するたの適当な電解質から選択される。波形
及び電流（電圧）は、銅酸化物のみが減少され、水素が
発生しないように制御される。これは、通過した電荷は
銅酸化物の減少に対して充分であるように、プロセスに
対して全クーロンを固定することによって達成される。
酸化物の減少は完了したけれども、水素が発生しないこ
とを確かにするために、電圧の制御は、電気化学減少プ
ロセス中に行われるのが好ましい。使用される電解質溶
液に依存して（ｐＨ数はいろいろな電解質溶液に対して
異なっている）、例えば、‐０．２から‐０．１までの
範囲の電圧を用いることができる。
【００１６】この電気的減少後に、ウエハは脱イオン水
で洗浄され、（ウエハ上に不活性ガスを回転し、および
／または吹きつけることによって）乾燥される。この洗
浄／乾燥プロセスは、表面の有機汚染物質を取り除く働
きをし、さらに電解質の残りをクリーニングする。その
後、ウエハは不活性環境（例えば、Ｎ2）の下でメッキ
セルへ移送される。代わりに、分離マシン内で行うこと
もできる。不活性環境は、減少した表面がメッキ前に著
しく再び酸化されないことを保証するのに好適である。
もし、不活性雰囲気が達成されないとしても、この方法
は、銅シード上の酸化物の厚さを最小にする利点を依然
として与えるであろう。
で洗浄され、（ウエハ上に不活性ガスを回転し、および
／または吹きつけることによって）乾燥される。この洗
浄／乾燥プロセスは、表面の有機汚染物質を取り除く働
きをし、さらに電解質の残りをクリーニングする。その
後、ウエハは不活性環境（例えば、Ｎ2）の下でメッキ
セルへ移送される。代わりに、分離マシン内で行うこと
もできる。不活性環境は、減少した表面がメッキ前に著
しく再び酸化されないことを保証するのに好適である。
もし、不活性雰囲気が達成されないとしても、この方法
は、銅シード上の酸化物の厚さを最小にする利点を依然
として与えるであろう。
【００１７】メッキセルに入ると、銅ＥＣＤプロセスが
行われる。この技術におけるいろいろな銅ＥＣＤプロセ
スが知られている。１つの例では、スリー（３）ステッ
ププロセスが用いられる。メッキ溶液中にウエハを置い
た後に、約０．７５アンペアの電流が約１５秒間シード
層を通過する。その後、電流は、約６０秒間約３アンペ
アに増加される。所望される最終厚さによって決まる間
約７．５アンペアの電流で最終メッキを行う。急速な回
転‐洗浄・乾燥（spin-rinse dry:ＳＲＤ）がメッキ溶
液上のメッキセルにおいて行われる。その後、ウエハは
ＳＲＤセルに移送され、メッキの残留物をきれいにする
ために、事後ＥＣＤ・ＳＲＤが用いられる。これにより
生じた銅層１２０は図２Ｄに示されている。
行われる。この技術におけるいろいろな銅ＥＣＤプロセ
スが知られている。１つの例では、スリー（３）ステッ
ププロセスが用いられる。メッキ溶液中にウエハを置い
た後に、約０．７５アンペアの電流が約１５秒間シード
層を通過する。その後、電流は、約６０秒間約３アンペ
アに増加される。所望される最終厚さによって決まる間
約７．５アンペアの電流で最終メッキを行う。急速な回
転‐洗浄・乾燥（spin-rinse dry:ＳＲＤ）がメッキ溶
液上のメッキセルにおいて行われる。その後、ウエハは
ＳＲＤセルに移送され、メッキの残留物をきれいにする
ために、事後ＥＣＤ・ＳＲＤが用いられる。これにより
生じた銅層１２０は図２Ｄに示されている。
【００１８】ＥＣＤプロセスの後、銅層１２０（シード
層１１６を内蔵している）及びバリア層１１４は、化学
機械的に研磨されて図１に示されるような銅の配線を形
成する。その後、追加の金属配線層を形成し、デバイス
をパケージするために、処理を続けることができる。
層１１６を内蔵している）及びバリア層１１４は、化学
機械的に研磨されて図１に示されるような銅の配線を形
成する。その後、追加の金属配線層を形成し、デバイス
をパケージするために、処理を続けることができる。
【００１９】図３は、可能性テストの結果を示す。この
テストにおいて、約１４００Åの厚さの銅シードを有す
る代表的な銅シードのウエハは、製造環境への銅表面の
露出から生じる、ＳＥＲＡによって表面上に２２ÅのＣ
ｕ２Ｏ及び１ÅのＣｕＯを有するように決められた。Ｓ
ＥＲＡは、銅の酸化物が水性緩衝液を用いてクロノポテ
ンシオメータによって決められるシーケンシャルな電気
化学的減少解析(Sequential Electrochemical Reductio
n Analysis)である。硼酸塩バッファを用いた不活性雰
囲気における銅酸化物の電気化学的減少の後に、ＳＥＲ
ＡスキャンはＣｕ2ＯまたはＣｕＯを現さない。したが
って、銅シードウエハの表面上の銅酸化物は、不活性雰
囲気の下で電気化学的に減少されることができ、銅の電
気化学的堆積の直前に元の銅表面を生成する。図３に示
されたサンプルに対しては、−０．４から‐０．８ボル
トの電圧範囲でシーケンシャルな電気化学的減少が用い
られた。
テストにおいて、約１４００Åの厚さの銅シードを有す
る代表的な銅シードのウエハは、製造環境への銅表面の
露出から生じる、ＳＥＲＡによって表面上に２２ÅのＣ
ｕ２Ｏ及び１ÅのＣｕＯを有するように決められた。Ｓ
ＥＲＡは、銅の酸化物が水性緩衝液を用いてクロノポテ
ンシオメータによって決められるシーケンシャルな電気
化学的減少解析(Sequential Electrochemical Reductio
n Analysis)である。硼酸塩バッファを用いた不活性雰
囲気における銅酸化物の電気化学的減少の後に、ＳＥＲ
ＡスキャンはＣｕ2ＯまたはＣｕＯを現さない。したが
って、銅シードウエハの表面上の銅酸化物は、不活性雰
囲気の下で電気化学的に減少されることができ、銅の電
気化学的堆積の直前に元の銅表面を生成する。図３に示
されたサンプルに対しては、−０．４から‐０．８ボル
トの電圧範囲でシーケンシャルな電気化学的減少が用い
られた。
【００２０】以上の説明に関連して、以下の各項を開示
する。 （１）集積回路の製造方法であって、銅のシード層の表
面に銅の酸化物が形成する、銅のシード層を半導体基体
上に形成するステップと、前記銅の酸化物を電気化学的
に減少するステップと、前記銅のシード層上に銅の層を
電気化学的に堆積するステップと、を有することを特徴
とする方法。 （２）さらに、前記電気化学的に減少するステップの
後、及び前記電気化学的に堆積するステップの前に、前
記銅のシード層の前記表面を洗浄するステップを有する
ことを特徴とする（１）項に記載の方法。 （３）前記電気化学的に減少するステップ及び前記電気
化学的に堆積するステップは、同じクラスターツールに
おいて行なうことを特徴とする（１）項に記載の方法。 （４）前記電気化学的に減少するステップは第１のツー
ルにおいて行い、前記電気化学的に堆積するステップは
第２の分離したツールで行なうことを特徴とする（１）
項に記載の方法。
する。 （１）集積回路の製造方法であって、銅のシード層の表
面に銅の酸化物が形成する、銅のシード層を半導体基体
上に形成するステップと、前記銅の酸化物を電気化学的
に減少するステップと、前記銅のシード層上に銅の層を
電気化学的に堆積するステップと、を有することを特徴
とする方法。 （２）さらに、前記電気化学的に減少するステップの
後、及び前記電気化学的に堆積するステップの前に、前
記銅のシード層の前記表面を洗浄するステップを有する
ことを特徴とする（１）項に記載の方法。 （３）前記電気化学的に減少するステップ及び前記電気
化学的に堆積するステップは、同じクラスターツールに
おいて行なうことを特徴とする（１）項に記載の方法。 （４）前記電気化学的に減少するステップは第１のツー
ルにおいて行い、前記電気化学的に堆積するステップは
第２の分離したツールで行なうことを特徴とする（１）
項に記載の方法。
【００２１】（５）さらに、前記電気化学的に減少する
ステップ及び前記電気化学的に堆積するステップ間で、
不活性環境中で前記半導体気体を移送するステップを有
することを特徴とする（１）項に記載の方法。 （６）前記電気化学的に減少するステップは、４に等し
いか、４より大きいｐＨを有する電解質に前記半導体を
浸漬するステップと、前記浸漬するステップ中に、前記
銅のシード層に陰極電流を与えて、前記銅の酸化物層を
減少するステップと、前記電解質から前記半導体基体を
取出すステップと、脱イオン水で前記半導体基体を洗浄
するステップと、不活性環境の下で、電気化学的堆積ツ
ールのメッキセルへ前記半導体基体を移送するステップ
と、を有することを特徴とする（１）項に記載の方法。 （７）前記電解質は、Ｒがアルキル群を表した場合、Ｈ
3ＢＯ3＋（ＣＨ3）4ＮＯＨ、Ｈ3ＢＯ3＋Ｎａ2Ｂ4Ｏ7、
（ＮＲ4）（ＢＦ4）、または（ＮＲ4）（ＰＦ6）から成
る群から選択されることを特徴とする（６）項に記載の
方法。 （８）集積回路の製造方法であって、半導体基体上に銅
のシード層を形成するステップ、前記銅のシード層の表
面に銅の酸化物が形成し、高いｐＨを有する電解質中に
前記半導体基体を配置し、前記シード層に電流を与える
ことによって、前記銅の酸化物を電気化学的に減少する
ステップと、前記半導体基体を洗浄するステップと、前
記銅のシード層上に銅の層を電気化学的に堆積するステ
ップと、を有することを特徴とする方法。
ステップ及び前記電気化学的に堆積するステップ間で、
不活性環境中で前記半導体気体を移送するステップを有
することを特徴とする（１）項に記載の方法。 （６）前記電気化学的に減少するステップは、４に等し
いか、４より大きいｐＨを有する電解質に前記半導体を
浸漬するステップと、前記浸漬するステップ中に、前記
銅のシード層に陰極電流を与えて、前記銅の酸化物層を
減少するステップと、前記電解質から前記半導体基体を
取出すステップと、脱イオン水で前記半導体基体を洗浄
するステップと、不活性環境の下で、電気化学的堆積ツ
ールのメッキセルへ前記半導体基体を移送するステップ
と、を有することを特徴とする（１）項に記載の方法。 （７）前記電解質は、Ｒがアルキル群を表した場合、Ｈ
3ＢＯ3＋（ＣＨ3）4ＮＯＨ、Ｈ3ＢＯ3＋Ｎａ2Ｂ4Ｏ7、
（ＮＲ4）（ＢＦ4）、または（ＮＲ4）（ＰＦ6）から成
る群から選択されることを特徴とする（６）項に記載の
方法。 （８）集積回路の製造方法であって、半導体基体上に銅
のシード層を形成するステップ、前記銅のシード層の表
面に銅の酸化物が形成し、高いｐＨを有する電解質中に
前記半導体基体を配置し、前記シード層に電流を与える
ことによって、前記銅の酸化物を電気化学的に減少する
ステップと、前記半導体基体を洗浄するステップと、前
記銅のシード層上に銅の層を電気化学的に堆積するステ
ップと、を有することを特徴とする方法。
【００２２】（９）前記電気化学的に減少するステップ
及び前記電気化学的に堆積するステップは、同じクラス
ターツールにおいて行なうことを特徴とする（８）項に
記載の方法。 （10）前記電気化学的に減少するステップは第１のツー
ルにおいて行い、前記電気化学的に堆積するステップは
第２の分離したツールで行なうことを特徴とする（８）
項に記載の方法。 （11）前記電解質は、Ｒがアルキル群を表した場合、Ｈ
3ＢＯ3＋（ＣＨ3）4ＮＯＨ、Ｈ3ＢＯ3＋Ｎａ2Ｂ4Ｏ7、
（ＮＲ4）（ＢＦ4）、または（ＮＲ4）（ＰＦ6）から成
る群から選択されることを特徴とする（６）項に記載の
方法。 （12）さらに、前記洗浄するステップと前記電気化学的
に堆積するステップ間で、不活性環境中で前記半導体基
体を移送するステップを有することを特徴とする（８）
項に記載の方法。 （13）前記電流は、前記銅酸化物を減少するために与え
られるカソード電流であることを特徴とする（８）項に
記載の方法。 （14）銅の層（100）を形成する改善された方法であ
る。銅のシード層（116）が形成された後に、表面の酸
化銅（118）が電気化学的に減少されて、溶解される以
外で銅に戻される。銅（120）は、その後影響を受けて
いない層（116）上に電気化学的に堆積される（ＥＣ
Ｄ）。
及び前記電気化学的に堆積するステップは、同じクラス
ターツールにおいて行なうことを特徴とする（８）項に
記載の方法。 （10）前記電気化学的に減少するステップは第１のツー
ルにおいて行い、前記電気化学的に堆積するステップは
第２の分離したツールで行なうことを特徴とする（８）
項に記載の方法。 （11）前記電解質は、Ｒがアルキル群を表した場合、Ｈ
3ＢＯ3＋（ＣＨ3）4ＮＯＨ、Ｈ3ＢＯ3＋Ｎａ2Ｂ4Ｏ7、
（ＮＲ4）（ＢＦ4）、または（ＮＲ4）（ＰＦ6）から成
る群から選択されることを特徴とする（６）項に記載の
方法。 （12）さらに、前記洗浄するステップと前記電気化学的
に堆積するステップ間で、不活性環境中で前記半導体基
体を移送するステップを有することを特徴とする（８）
項に記載の方法。 （13）前記電流は、前記銅酸化物を減少するために与え
られるカソード電流であることを特徴とする（８）項に
記載の方法。 （14）銅の層（100）を形成する改善された方法であ
る。銅のシード層（116）が形成された後に、表面の酸
化銅（118）が電気化学的に減少されて、溶解される以
外で銅に戻される。銅（120）は、その後影響を受けて
いない層（116）上に電気化学的に堆積される（ＥＣ
Ｄ）。
【００２３】以上、例示的な実施の形態を参照して本発
明は説明されたが、この説明は限定的な意味に解するこ
とを意図したものではない。例示的な実施の形態のいろ
いろな変更及び組み合わせばかりでなく、本発明の他の
実施の形態も当業者に明らかであろう。例えば、本発明
の利点は、第１の金属相互接続層を形成するために適用
することができる。したがって、請求項はこのような全
ての変更または実施の形態を含むことが意図される。
明は説明されたが、この説明は限定的な意味に解するこ
とを意図したものではない。例示的な実施の形態のいろ
いろな変更及び組み合わせばかりでなく、本発明の他の
実施の形態も当業者に明らかであろう。例えば、本発明
の利点は、第１の金属相互接続層を形成するために適用
することができる。したがって、請求項はこのような全
ての変更または実施の形態を含むことが意図される。
【図１】本発明の実施の形態によって形成された銅の相
互接続の断面図である。
互接続の断面図である。
【図２】（Ａ）−（Ｄ）は、種々の製造段階における図
１の銅配線の断面図である。
１の銅配線の断面図である。
【図３】空気に曝された銅を電気化学的に減少した銅と
比較する、電圧と時間の関係を示すグラフである。
比較する、電圧と時間の関係を示すグラフである。
１００ 銅の配線 １０２ 半導体基体 １０４ 金属の配線層 １０６ ビア １０８ トレンチ １１０ 層間絶縁膜 １１２ 金属内絶縁膜 １１４ バリア層 １２０ 銅層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/88 Ｍ (72)発明者 デイヴィッド ジェイ ローズ アメリカ合衆国 テキサス州 75324 ダ ラス オーデリア ロード 11991 ＃2505 (72)発明者 リンリン チェン アメリカ合衆国 テキサス州 75025 プ ラノ プラシッド スプリングス レーン 3213 Ｆターム(参考） 4K024 AA09 BA09 BB12 DA10 4M104 BB04 BB13 BB19 BB24 BB29 DD15 DD20 DD23 DD52 FF17 FF18 FF22 HH16 5F033 HH11 HH17 HH25 HH26 HH32 JJ01 JJ11 JJ17 JJ25 JJ26 JJ32 MM02 NN06 NN07 PP27 QQ09 QQ37 QQ94 RR11 RR25 XX10
Claims (1)
- 【請求項１】 集積回路の製造方法であって、 銅のシード層の表面に銅の酸化物が形成する、銅のシー
ド層を半導体基体上に形成するステップと、 前記銅の酸化物を電気化学的に減少するステップと、 前記銅のシード層上に銅の層を電気化学的に堆積するス
テップと、を有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26585701P | 2001-02-01 | 2001-02-01 | |
| US60/265857 | 2001-02-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289559A true JP2002289559A (ja) | 2002-10-04 |
Family
ID=23012145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002003229A Pending JP2002289559A (ja) | 2001-02-01 | 2002-01-10 | 集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020100693A1 (ja) |
| EP (1) | EP1229580A3 (ja) |
| JP (1) | JP2002289559A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6743719B1 (en) * | 2003-01-22 | 2004-06-01 | Texas Instruments Incorporated | Method for forming a conductive copper structure |
| JP2007162068A (ja) * | 2005-12-13 | 2007-06-28 | Tokyo Electron Ltd | 半導体製造装置及び半導体装置の製造方法 |
| US7341945B2 (en) | 2002-02-26 | 2008-03-11 | Nec Electronics Corporation | Method of fabricating semiconductor device |
| KR100966392B1 (ko) | 2008-05-26 | 2010-06-28 | 주식회사 동부하이텍 | 반도체 소자의 구리 배선 형성 방법 |
| WO2017081797A1 (ja) * | 2015-11-12 | 2017-05-18 | 三菱電機株式会社 | Ｃｕめっきの形成方法、Ｃｕめっき付き基板の製造方法、および、Ｃｕめっき付き基板 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020074242A1 (en) * | 2000-10-13 | 2002-06-20 | Shipley Company, L.L.C. | Seed layer recovery |
| US7189647B2 (en) * | 2001-04-05 | 2007-03-13 | Novellus Systems, Inc. | Sequential station tool for wet processing of semiconductor wafers |
| US6852618B2 (en) * | 2001-04-19 | 2005-02-08 | Micron Technology, Inc. | Combined barrier layer and seed layer |
| US6849173B1 (en) * | 2002-06-12 | 2005-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Technique to enhance the yield of copper interconnections |
| US20040069651A1 (en) * | 2002-10-15 | 2004-04-15 | Applied Materials, Inc. | Oxide treatment and pressure control for electrodeposition |
| US20070023912A1 (en) * | 2003-03-14 | 2007-02-01 | Acm Research, Inc. | Integrating metal with ultra low-k-dielectrics |
| US7253524B2 (en) * | 2003-11-25 | 2007-08-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Copper interconnects |
| US7288479B2 (en) * | 2005-03-31 | 2007-10-30 | Tokyo Electron Limited | Method for forming a barrier/seed layer for copper metallization |
| US8882983B2 (en) | 2008-06-10 | 2014-11-11 | The Research Foundation For The State University Of New York | Embedded thin films |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5167791A (en) * | 1991-12-20 | 1992-12-01 | Xerox Corporation | Process for electrolytic deposition of iron |
| DE19716493C2 (de) * | 1997-04-19 | 2001-11-29 | Aluminal Oberflaechentechnik | Verfahren zum elektrolytischen Beschichten von metallischen oder nichtmetallischen Endlosprodukten und Vorrichtung zur Durchführung des Verfahrens |
| TW593731B (en) * | 1998-03-20 | 2004-06-21 | Semitool Inc | Apparatus for applying a metal structure to a workpiece |
| US6287977B1 (en) * | 1998-07-31 | 2001-09-11 | Applied Materials, Inc. | Method and apparatus for forming improved metal interconnects |
| US6071814A (en) * | 1998-09-28 | 2000-06-06 | Taiwan Semiconductor Manufacturing Company | Selective electroplating of copper for damascene process |
| US6177347B1 (en) * | 1999-07-02 | 2001-01-23 | Taiwan Semiconductor Manufacturing Company | In-situ cleaning process for Cu metallization |
| US6348125B1 (en) * | 2000-01-17 | 2002-02-19 | Micron Technology, Inc. | Removal of copper oxides from integrated interconnects |
| JP3907151B2 (ja) * | 2000-01-25 | 2007-04-18 | 株式会社東芝 | 半導体装置の製造方法 |
-
2002
- 2002-01-10 JP JP2002003229A patent/JP2002289559A/ja active Pending
- 2002-01-30 EP EP02100088A patent/EP1229580A3/en not_active Withdrawn
- 2002-01-30 US US10/062,839 patent/US20020100693A1/en not_active Abandoned
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7341945B2 (en) | 2002-02-26 | 2008-03-11 | Nec Electronics Corporation | Method of fabricating semiconductor device |
| US6743719B1 (en) * | 2003-01-22 | 2004-06-01 | Texas Instruments Incorporated | Method for forming a conductive copper structure |
| JP2007162068A (ja) * | 2005-12-13 | 2007-06-28 | Tokyo Electron Ltd | 半導体製造装置及び半導体装置の製造方法 |
| KR100966392B1 (ko) | 2008-05-26 | 2010-06-28 | 주식회사 동부하이텍 | 반도체 소자의 구리 배선 형성 방법 |
| WO2017081797A1 (ja) * | 2015-11-12 | 2017-05-18 | 三菱電機株式会社 | Ｃｕめっきの形成方法、Ｃｕめっき付き基板の製造方法、および、Ｃｕめっき付き基板 |
| CN108350596A (zh) * | 2015-11-12 | 2018-07-31 | 三菱电机株式会社 | Cu镀层的形成方法、带有Cu镀层的基板的制造方法及带有Cu镀层的基板 |
| JPWO2017081797A1 (ja) * | 2015-11-12 | 2018-08-02 | 三菱電機株式会社 | Ｃｕめっきの形成方法、Ｃｕめっき付き基板の製造方法、および、Ｃｕめっき付き基板 |
| CN108350596B (zh) * | 2015-11-12 | 2020-06-09 | 三菱电机株式会社 | Cu镀层的形成方法、带有Cu镀层的基板的制造方法及带有Cu镀层的基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020100693A1 (en) | 2002-08-01 |
| EP1229580A2 (en) | 2002-08-07 |
| EP1229580A3 (en) | 2003-03-26 |
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