KR100468357B1 - 전계 방사형 전자원을 제조하는 방법 및 장치 - Google Patents

전계 방사형 전자원을 제조하는 방법 및 장치 Download PDF

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Abstract

전계 방사형 전자원(10)은 n형 실리콘 기판(1)과, n형 실리콘 기판(1)의 하나의 표면상에 형성된 드리프트층(6)(강전계 드리프트층)과, 드리프트층(6)상에 형성된 표면 전극(7)을 포함하고 있다. 표면 전극(7)과 n형 실리콘 기판(1)에 대해 정극이 되도록 전압을 인가함으로써, n형 실리콘 기판(1)에서 드리프트층(6)에 주입된 전자가 상기 드리프트층(6)내를 드리프트하고, 표면 전극(7)을 통해 방출된다. 상기 전계 방사형 전자원(10)의 제조 과정에 있어서, 드리프트층(6)을 형성할 때에는 양극 산화에 의해 반도체 미결정을 포함하는 다공질 반도체층을 형성한다. 그리고, 각 반도체 미결정의 표면에 절연막을 형성한다. 양극 산화는 반도체층에 대해 주로 가시광 영역의 파장을 포함하는 빛을 조사하면서 이루어진다.

Description

전계 방사형 전자원을 제조하는 방법 및 장치{METHOD OF AND APPARATUS FOR MANUFACTURlNG FIELD EMISSION-TYPE ELECTRON SOURCE}
본원은 일본에서 출원된 특원 2001-192573 및 특원 2001-290329에 기초한 것으로, 그 내용은 여기에 전면적으로 짜넣어져 있다.
본 발명은 전계방사에 의해 전자선을 방사하도록 한, 강전계 드리프트층을 구비한 전계방사형 전자원(field emission-type electron source)을 제조하는 방법 및 장치에 관한다.
도전성 기판의 하나의 표면에, 산화(혹은 질화)된 다공질 반도체층으로 이루어지는 강전계 드리프트층(이하, 「드리프트층」이라 함)이 형성되고, 드리프트층상에 표면전극이 형성된 전계방사형 전자원(이하, 「전자원」이라 함)이 잘 알려져 있다(예를 들어, 특허 제2966842호 공보, 특허 제2987140호 공보, 특허 제3079086호 공보 참조). 또한, 도전성 기판으로서는, 예를 들어 저항율이 도체인 도전율에 비교적 가까운 반도체 기판, 금속기판, 글래스 기판(절연성 기판) 중 하나의 표면에 도전성층이 형성된 것등이 사용된다.
예를 들면, 도 26에 나타낸 바와 같이, 이러한 타입의 전자원(10′)에서는, 도전성 기판인 n형 실리콘 기판(1)의 주표면에 산화된 다공질 다결정 실리콘층으로 된 드리프트층(6′)이 형성되어 있다. 드리프트층(6′)상에는 표면전극(7)이 형성되어 있다. n형 실리콘 기판(1)의 이면에는 오믹 전극(2)이 형성되어 있다. 도 26에 나타낸 예에서는, n형 실리콘 기판(1)과 드리프트층(6′)의 사이에 논도프의 다결정 실리콘층으로 된 반도체층(3)이 개재되어 있다.
그러나, 반도체층(3)을 개재시키지 않고, n형 실리콘 기판(1)의 주표면상에 드리프트층(6')이 형성된 전자원도 제안되고 있다.
도 26에 나타낸 전자원(10′)에서는 다음과 같은 과정으로 전자가 방출된다. 우선, 표면 전극(7)에 대향하여 콜렉터 전극(21)이 배치된다. 표면 전극(7)과 콜렉터 전극(21)의 사이를 진공으로 한 상태에서, 표면 전극(7)이 n형 실리콘 기판(1)(오믹 전극(2))에 대해 고전위(정극)가 되도록, 표면 전극(7)과 n형 실리콘 기판(1)의 사이에 직류 전압 Vps가 인가된다.
다른 한편, 콜렉터 전극(21)이 표면 전극(7)에 대해 고전위가 되도록, 콜렉터 전극(21)과 표면 전극(7)의 사이에 직류전압 Vc가 인가된다. 직류전압 Vps, Vc를 적절히 설정하면, n형 실리 콘기판(1)에서 주입된 전자가 드리프트층(6′)을 드리프트하고, 표면 전극(7)을 통해서 방출된다(도 26중의 일점쇄선은 표면 전극(7)을 통해서 방출된 전자 e-의 흐름을 나타낸다). 표면 전극(7)은 일함수가 작은 재료(예를 들면, 금)로 형성된다. 표면전극(7)의 두께는 10∼15 nm 정도로 설정된다.
여기서, 표면 전극(7)과 오믹 전극(2)의 사이를 흐르는 전류를 다이오드 전류 IPs라 하고, 콜렉터 전극(21)과 표면 전극(7)의 사이를 흐르는 전류를 에미션 전류(방출 전자 전류)Ie라 부르기로 한다. 이 때, 다이오드 전류 Ips에 대한 에미션 전류 Ie의 비율(=Ie/Ips)이 클수록 전자 방출 효율이 높아진다.
전자원(10′)에서는 표면 전극(7)과 오믹 전극(2)의 사이에 인가하는 직류전압 Vps를 10∼20V 정도의 저전압으로 해도 전자를 방출시킬 수 있다.
또한, 전자원(10')에서는 전자 방출 특성의 진공도 의존성을 작게 할 수 있고, 또한 전자 방출시에 팝핑 현상을 발생시키지 않고서 안정되게 전자를 높은 전자 방출 효율로 방출할 수 있다.
전자원(10′)의 제조 과정에 있어서, 드리프트층(6′)을 형성하는 공정은 성막 공정과, 양극 산화처리 공정과, 산화공정을 포함하고 있다.
성막 공정에서는 도전성 기판인 n형 실리콘 기판(1)의 하나의 표면에 논도프의 다결정 실리콘층이 퇴적된다. 양극 산화처리 공정에서는, 다결정 실리콘층을 양극 산화함으로써 다결정 실리콘의 글레인 및 실리콘 미결정을 포함하는 다공질 다결정 실리콘층이 형성된다. 산화 공정에서는 다공질 다결정 실리콘층이 급속 열산화법에 의해 산화되고, 글레인 및 실리콘 미결정의 표면에 각각 얇은 산화막이 형성된다. 양극 산화 처리공정에서는, 양극 산화에 사용하는 전해액으로서 불화 수소 수용액과 에탄올을 거의 1:1로 혼합한 혼합액이 사용된다.
산화 공정에서는 램프 어닐 장치가 이용된다. 기판 온도가 건조 산소중에서 실온에서 900℃까지 단시간에 상승된 후, 기판 온도가 900℃에서 1시간 유지되어 기판이 산화된다. 이 후, 기판온도는 실온까지 하강한다.
도 27에 나타낸 바와 같이, 이렇게 하여 형성된 드리프트층(6′)은 적어도 주상(柱狀)의 다결정 실리콘의 글레인(51)과, 글레인(51)의 표면에 형성된 얇은 실리콘 산화막(52)과, 글레인(51) 사이에 개재하는 나노 메타 오더의 실리콘미결정(63)과, 실리콘 미결정(63)의 표면에 형성되어 실리콘 미결정(63)의 결정 입경보다도 작은 막두께의 실리콘 산화막(64)으로 구성 되어 있다고 생각된다.
즉, 드리프트층(6')에서는 양극 산화 처리를 하기 전의 다결정 실리콘층에 포함되어 있던 각 글레인(51)의 표면이 다공질화하고, 각 글레인(51)의 중심 부분에서는 결정 상태가 유지된다.
따라서, 드리프트층(6′)에 인가된 전계의 대부분은 실리콘 산화막(64)을 집중적으로 지난다. 그 결과, 주입된 전자는 실리콘 산화막(64)에 걸리는 강전계에 의해 가속되고, 글레인(51) 사이를 표면을 향해 화살표 A 방향으로 드리프트한다. 이로 인해, 전자 방출 효율을 향상시킬 수 있다.
여기서, 전자원(10′)은 실리콘 미결정(63)의 사이즈(결정 입경) 및 실리콘 산화막(64)의 막두께를 각각 전자의 터널링 현상이 발생하는 막두께(전자의 평균 자유 행정 정도)이하로 함으로써 생기는 탄도성 전도 현상을 이용한다. 드리프트층(6′)의 표면에 도달한 전자는 핫 일렉트론이라 생각되고, 표면 전극(7)을 간단히 터널링하여 진공중에 방출된다.
드리프트층(6′)을 구비한 전자원(10′)에서는 전자 방출시에 드리프트층(6′)에서 발생한 열이 글레인(51)을 통해 방열된다. 이로 인해, 드리프트층(6′)에서 발생한 열을 효율적으로 방열할 수 있고, 팝핑 현상의 발생을 억제할 수 있다.
도 28에 나타낸 바와 같이, 도전성 기판으로서 n형 실리콘 기판을 사용하지 않고, 글래스 기판으로 이루어지는 절연성 기판(11)의 하나의 표면에 도전성층(12)이 형성된 전자원(10′)도 제안되었다. 한편, 도 28에 있어서, 도 26에 나타낸 전자원(10′)과 같은 구성 요소에는 동일한 부호를 붙여 그 설명을 생략한다. 또한, 도 28에 나타낸 전자원(10′)의 드리프트층(6′)은, 도 26에 나타낸 전자원(10′)의 경우와 마찬가지 과정으로 형성된다.
도 28에 나타낸 전자원(10′)에서 전자를 방출시키는 순서는, 기본적으로는 도 26에 나타내는 전자원(10′)의 경우와 마찬가지다. 단지, 직류 전압 Vps가, 표면 전극(7)이 도전성층(12)에 대해 고전위(정극)가 되도록 표면 전극(7)과 도전성층(12)의 사이에 인가되는 점이 다르다. 이렇게 하여, 도 28에 나타내는 전자원(10′)으로도 도 26에 나타내는 전자원(10′)과 마찬가지로 전자를 방출시킬 수 있다.
한편, 최근, 반도체층을 양극 산화함으로써 형성된 다수의 나노 메터 오더의 반도체 미결정을 포함하는 다공질 반도체층을 구비한 장치로서, 나노 영역에서 일어나는 새로운 동작 원리를 이용한 메모리 소자(메모리 장치)가 제안되고 있다(예를 들어, 특개 2001-222892호). 이 메모리 소자는 절연막에 의해 피복된, 캐리어의 폐입이 가능한 나노 메타 오더의 반도체 미결정에 캐리어를 가둠으로써 정보를 기억하는 기억층을 구비하고 있다.
그러나, 상기 종래의 각 전자원(10′)에서는 전자를 안정되게 높은 전자 방출 효율로 방출할 수는 있지만, 절연 내압이 비교적 낮고, 또한 수명이 비교적 짧다. 이로 인해, 절연 내압의 향상 및 장수명화가 요구되고 있다.
상기 종래의 전자원(10′)의 드리프트층(6′)의 형성 공정에 있어서는, 양극 산화 처리공정의 후에 산화공정이 이루어진다. 여기서, 양극 산화 처리공정에서 형성된 다공질 다결정 실리콘층내에 수분이나 불소 성분이 잔류하고 있으면, 이들의 잔류성분이 실리콘 산화막(52, 64)에 악영향을 끼친다. 이 때문에, 절연파괴에 의해 전자원(10′)이 고장나거나 수명이 짧아질 염려가 있다.
즉, 실리콘 산화막(52,64)은 급속 가열법에 의해 형성되는 열산화막이기 때문에, 수분이나 불소 성분이 잔류하고 있으면, 실리콘 산화막(52,64)의 형성시에 수분이나 불소 성분등의 잔류 성분이 반응 내지 혼입된다. 이로 인해, 실리콘 산화막(52,64)의 막두께가 불균일해지거나 막질이 저하한다. 그 결과, 절연 내압 불량등이 발생하고, 제품 비율이 저하되는 문제가 있다.
또한, 상기 종래의 전자원(10′)의 제조 방법으로는, 양극 산화 처리가 웨트 과정이기 때문에, 다공질화된 영역의 두께나 실리콘 미결정의 사이즈나 분포가 면내에서 불균일해진다. 그 결과, 드리프트층(6′)중의 실리콘 미결정(63)의 사이즈나 분포가 불균일해진다. 이 때문에, 전자 방출 특성(에미션 전류의 전류밀도, 전자방출 효율등)에 면내 분포가 생기거나 국소적인 결함이 발생한다. 이로 인해, 절연 파괴가 일어나 수명이 짧아지는 문제가 있다. 또한, 면내 분포의 균일성을 취하기가 곤란하기 때문에, 대면적화가 어렵다고 하는 문제도 있다.
그런데, 상기 종래의 각 전자원(10)의 드리프트층(6′)의 형성 공정에 있어서는, 양극 산화처리 공정후의 다공질 다결정 실리콘층은 활성이다. 이 때문에, 양극 산화 처리공정과 산화공정 사이(예를 들면, 제작중인 물품의 정체 기간)에 대기에 노출시키면, 다공질 다결정 실리콘층을 구성하고 있는 실리콘 미결정 및 다결정 실리콘의 글레인의 표면에 자연 산화막이 형성된다. 그 결과, 자연 산화막이 실리콘 산화막(52,64)의 절연 내성에 악영향을 미쳐, 절연 파괴에 의해 전자원(10′)이 고장나거나 수명이 짧아질 염려가 있다.
즉, 실리콘 산화막(52,64)은 나노 메타 오더가 얇은 산화막이기 때문에, 실리콘 산화막(52,64)의 전체 막 두께중에 차지하는 자연 산화막의 막두께의 비율이 높아진다. 이 때문에, 자연 산화막의 존재에 기인하여 결함 밀도가 높은 실리콘 산화막(52,64)이 형성되거나, 실리콘 산화막(52,64)의 막두께의 제어가 어렵게 된다. 그 결과, 절연 내압 불량등이 발생하여 제품 비율이 저하한다고 하는 문제가 생긴다.
도 29에 나타낸 바와 같이, 양극 산화처리를 이용하여 드리프트층(6′)을 형성한 전자원(10')에서는, 드리프트층(6′)중의 반도체 미결정인 실리콘 미결정(63)의 사이즈(결정 입경)가 불균일해진다. 이 때문에, 표면이 절연막인 실리콘 산화막(64)에 의해 덮인 실리콘 미결정(63)이 서로 떨어져서 불연속적으로 형성되고, 실리콘 미결정(63)의 분포가 불균일해진다.
그 결과, 전자의 산란 확률이 증대하여 전자 방출 효율이 저하한다고 하는 문제가 있다. 더욱이 전자 산란의 증대에 따라 경시(經時) 열화가 일어나 전자원(10′)의 수명이 짧아진다고 하는 문제도 있다. 또한, 양극 산화 처리를 이용하여 기억층을 형성한 메모리 소자에서는, 반도체 미결정의 사이즈가 불일정하여, 반도체 미결정이 서로 떨어져서 불연속적으로 형성되고, 반도체 미결정의 분포가 불균일해지면, 기억층에서의 정보의 기입 위치의 제어가 어려워지고, 또한 기억 용량이 작아진다고 하는 문제가 생긴다.
상기한 대로, 상기 종래의 전자원(10′)에서의 드리프트층(6′)은, 다공질 다결정 실리콘층을 산화함으로써, 다공질 다결정 실리콘층에 포함되어 있는 다수의 실리콘 미결정 및 다수의 글레인 각각의 표면에 얇은 실리콘 산화막이 형성되어 있다. 그리고, 모든 실리콘 미결정 및 글레인의 표면에 양호한 막질의 실리콘 산화막을 형성하는 것을 목적으로 하여, 드리프트층(6′)을 형성할 때에, 예를 들어, 1 mo1/l의 황산, 초산등의 수용액으로 이루어지는 전해질 용액중에서 다공질 다결정 실리콘층이 전기 화학적으로 산화된다. 전해질 용액은 질량 분율로 90 %(90 wt%)이상의 물을 포함하고 있다.
한편, 다공질 다결정 실리콘층을 전기 화학적으로 산화함으로써, 다공질 다결정 실리콘층을 급속 열산화하여 드리프트층(6′)을 형성하는 경우에 비해 프로세스 온도를 낮게 할 수 있기 때문에, 기판 재료의 제약이 적어진다. 따라서, 전자원(10′)의 대면적화 및 저가격화를 꾀할 수 있다.
그러나, 황산, 초산등의 수용액으로 이루어지는 전해질 용액속에서 다공질 다결정 실리콘층을 전기 화학적으로 산화하여 드리프트층을 형성한 전자원에서는, 공업적인 이용면에서는 에미션 전류 Ie나 전자 방출 효율이 작다 (불충분하다)는 문제가 있다. 또한, 다이오드 전류 Ips가 서서히 증가해감과 동시에 에미션 전류 Ie가 서서히 감소해 간다고 하는 문제도 있다.
이러한 문제의 원인은, 드리프트층(6′)을 형성할 때에, 다공질 다결정 실리콘층의 산화가 황산이나 초산등의 수용액으로 이루어지는 전해질 용액중에서 이루어지기 때문이라 생각된다. 즉, 전해질 용액중에는 90 wt% 이상의 물이 포함되기때문에, 드리프트층(6′)에 형성된 실리콘 산화막중에 Si-H, Si-H2, Si-OH 등의 물분자에 관련한 결합이 다량으로 존재한다. 이로 인해, 실리콘 산화막의 치밀성이 나빠져 전자의 산란이 일어나기 쉽고, 또한 절연 내압이 낮아진 것이라 생각할 수 있다.
본 발명은, 상기 종래의 문제를 해결하기 위해 이루어진 것으로, 절연 내압의 향상, 장수명화, 대면적화가 용이한 전자원의 제조 방법 내지 제조 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 반도체 미결정의 사이즈나 분포를 제어할 수 있는 전자원의 제조 방법 내지 제조 장치를 제공하는 것도 목적으로 한다.
더욱이, 본 발명은 전자 방출 특성의 경시 안정성이 높은 전자원의 제조 방법 내지 제조 장치를 제공하는 것도 목적으로 한다.
본 발명은 후기의 상세한 설명 및 첨부한 도면에 의해 보다 충분히 이해될 것이다. 또한, 각 도면에 있어서 공통의 부재에는 동일한 참조번호가 부여된다.
도 1은 실시형태 1에 관한 전자원의 제조에 사용되는 양극 산화 장치의 개략 구성을 나타내는 모식도이다.
도 2a∼도 2d는 전자원의 제조 과정의 주요 공정에서의 전자원 또는 그 재료의 단면도이다.
도 3은 전자원의 동작을 설명하는 도이다.
도 4는 전자원의 전자 방출 동작을 나타내는 도이다.
도 5는 전자원의 제조 과정의 양극 산화 처리 공정에서의 빛의 파장과 경과 시간과의 관계를 나타낸 그래프이다.
도 6은 전자원의 제조 방법의 일례를 나타내는 도이다.
도 7은 전자원의 제조 방법의 일례를 나타내는 도이다.
도 8은 전자원의 제조 과정의 양극 산화처리 공정에서의 컷 오프 파장과 경과 시간과의 관계를 나타내는 그래프이다.
도 9는 전자원의 제조 과정의 양극 산화처리 공정에서의 빛의 파장과 경과시간과의 관계를 나타내는 그래프이다.
도 l0은 전자원의 제조방법의 일례를 나타내는 도이다.
도 1l은 실시형태 2에 관한 전자원의 동작을 나타내는 도이다.
도 12a∼도 12d는, 도 11에 나타내는 전자원의 제조 과정의 주요 공정에서의 전자원 또는 그 재료의 단면도이다.
도 13은 전자원의 제조에 이용되는 양극 산화장치의 개략 구성을 나타내는 모식도이다.
도 14는 실시형태 3에 관한 메모리 소자의 개략 구성을 나타낸 도이다.
도 15는 메모리 소자의 밴드도이다.
도 16은 메모리 소자의 다른 구성예를 나타내는 도이다.
도 17은 메모리 소자의 응용예를 나타내는 도이다.
도 18은 실시형태 4에 관한 전자원의 제조에 이용되는 양극 산화장치의 개략 구성을 나타내는 모식도이다.
도 l9는 실시형태 10에 관한 전자원의 전자 방출 특성을 나타내는 도이다.
도 20은 실시형태 11에 관한 전자원의 전자 방출 특성을 나타내는 도이다.
도 21은 실시형태 12에 관한 전자원의 전자 방출 특성을 나타내는 도이다.
도 22는 실시형태 13에 관한 전자원의 전자 방출특성을 나타내는 도이다.
도 23은 실시형태 10∼13에 관한 전자원의 전자 방출 특성을 비교하여 나타내는 도이다.
도 24는 실시형태 14에 관한 전자원의 전자 방출 특성을 나타내는 도이다.
도 25는 비교예의 전자원의 전자 방출 특성을 나타내는 도이다.
도 26은 종래의 전자원의 동작을 나타내는 도이다.
도 27은 종래의 전자원의 전자 방출 동작을 나타내는 도이다.
도 28은 또 하나의 종래의 전자원의 동작을 나타내는 도이다.
도 29는 도 26에 나타내는 전자원의 요부의 개략 구성을 나타내는 도이다.
*** 도면의 주요부분에 대한 부호의 설명 ***
1: 기판 2: 오믹 전극
3: 다결정 실리콘층 4: 다공질 다결정 실리콘층
6, 6´: 드리프트층 7: 표면 전극
10,10´: 전계 방사형 전자원 11: 절연성 기판
12: 도전성층 15: 프로브
21: 콜렉터 전극
41: 처리조 42: 회전 날개
43: 구동 장치 43: 전압원
44: 전해액 배출관 44: 광원
45: 필터 장치 46: 파장 제어 장치
47: 광원 48: 필터 장치
51: 글레인 52, 64: 실리콘 산화막
60: 게이트 산화막 63: 실리콘 미결정
64: 실리콘 산화막 70: 게이트 전극
100: 기판 100a: 도전성층
100b: 절연층 101: 기억층
상기 목적을 달성하기 위한 본 발명에 관한 방법에 의해 제조되는 전자원(전계 방사형 전자원)은, 도전성 기판과, 도전성 기판의 하나의 표면상에 형성된 드리프트층(강전계 드리프트층)과, 드리프트층상에 형성된 도전성 박막을 갖고 있다. 상기 전자원에서는, 도전성 박막이 도전성 기판에 대해 정극이 되도록 전압이 인가된다. 이로 인해, 도전성 기판에서 드리프트층에 주입된 전자가 상기 드리프트층내를 드리프트하고, 도전성 박막을 통해서 방출된다. 상기 전자원을 제조하는 방법은, 드리프트층을 형성할 때에, 양극 산화에 의해 반도체 미결정을 포함하는 다공질 반도체층을 형성하는 양극 산화 처리 공정과, 각 반도체 미결정의 표면에 절연막을 형성하는 절연막 형성 공정을 포함하고 있다.
양극 산화 처리공정에서는, 반도체층에 대해 주로 가시광 영역의 파장을 포함하는 빛을 조사하면서 양극 산화 처리가 행해진다. 상기 전자원의 제조방법에 의하면, 다공질 반도체층에 포함되는 반도체 미결정의 사이즈나 분포를 제어할 수 있다. 이로 인해, 다수의 반도체 미결정이 연속적으로 이어져 분포되는 다공질 반도체층을 형성할 수 있다.
상기 전자원의 제조방법에 있어서는, 반도체층에 조사되는 빛의 파장을 광학 필터에 의해 제한하는 것이 바람직하다. 이 경우, 반도체층에 조사되는 빛의 파장을 쉽게 조정할 수 있다.
여기서, 광학 필터는 적외선 컷트 필터 및 자외선 컷트 필터 중 적어도 한쪽에 의해 구성되는 것이 바람직하다. 이와 같이 하면, 다공질화에 기여하지 않는 적외선에 기인하는 온도 상승을 억제할 수 있다. 또한, 자외선에 의해 홀의 발생량이 증가하여 반도체 미결정의 사이즈나 분포의 격차가 생기는 것을 억제할 수 있다. 따라서, 다공질 반도체층에 포함되는 반도체 미결정의 사이즈나 분포를 쉽게 제어할 수 있다.
본 발명에 관한 전자원의 제조 방법에 있어서는, 반도체층에 조사되는 빛의 파장을, 반도체 미결정끼리 연속적으로 연결되어 형성되는 파장으로 설정하는 것이 바람직하다. 이 경우, 광학 필터등의 광학 부재를 사용하지 않고, 다수의 나노 메터 오더의 반도체 미결정이 연속적으로 이어져 분포하는 다공질 반도체층을 형성할수 있다.
본 발명에 관한 전자원의 제조방법에 있어서는 단색광의 광원을 이용하는 것이 바람직하다. 이 경우, 사이즈가 갖추어진 반도체 미결정이 연속적으로 연결된 다공질 반도체층을 안정되게 형성할 수 있다.
본 발명에 관한 전자원의 제조방법에 있어서는, 반도체층에 조사되는 빛의 파장을 양극 산화 개시후의 경과 시간에 따라 변화시키는 것이 바람직하다. 이 경우, 다공질 반도체층의 두께 방향에 관해 반도체 미결정의 사이즈를 제어할 수 있다. 즉, 다공질 반도체층의 두께 방향에 관해 반도체 미결정의 사이즈를 다르게 할 수 있다.
본 발명에 관한 전자원의 제조방법에 있어서는, 광학 필터의 투과파장을 양극 산화 개시후의 경과시간에 따라서 변화시키는 것이 바람직하다. 이 경우, 다공질 반도체층의 두께 방향에 관해 반도체 미결정의 사이즈를 제어할 수 있다. 즉, 다공질 반도체층의 두께 방향에 관해 반도체 미결정의 사이즈를 다르게 할 수 있다.
본 발명에 관한 전자원의 제조 방법에 있어서는 반도체층에 빛을 간헐적으로 조사하는 것이 바람직하다. 이 경우, 반도체층의 온도 상승을 억제할 수가 있다. 이로 인해, 다공질 반도체층에 있어서의 반도체 미결정의 사이즈나 분포를 간단히 제어할 수 있다.
본 발명에 관한 전자원의 제조 방법에 있어서는, 반도체층에 반도체층의 상기 표면과는 반대측에서도 빛을 조사하는 것이 바람직하다. 이 경우, 반도체층의상기 표면측 뿐만 아니라, 상기 표면과는 반대측에서도 홀을 효율적으로 공급할 수가 있다. 여기서, 반도체층의 두께 방향의 양측에서 조사되는 양쪽 광의 파장을 동기하여 변화시켜도 좋다. 이와 같이 하면, 반도체층의 두께 방향의 양측에 홀을 공급할 수가 있다. 따라서, 반도체층의 두께가 비교적 두꺼운 경우라도 쉽게 이와 같은 처리를 할 수 있다.
반도체층의 다공질화가 진행되면 밴드 갭이 커진다. 이 때문에, 다공질화를 더욱 진행시키는데는 보다 큰 에너지가 필요하게 된다. 즉, 빛의 파장을 짧게 해야 한다. 일반적으로, 파장을 짧게 하면 빛의 침입 깊이가 얕아 진다. 그러나, 이와 같이 반도체층의 두께 방향의 양측에서 빛을 조사하면 반도체층의 다공질화가 용이해진다. 또한, 다공질 반도체층에 형성되는 반도체 미결정의 사이즈를 다공질 반도체층의 두께 방향으로 갖출 수 있다.
본 발명에 관한 전자원의 제조방법에 있어서는, 양극 산화 처리공정에서, 다공질 반도체층의 형성이 같은 속도로 진행되도록 양극 산화 처리조내의 전해액의 농도를 조절하는 컨트롤 수단을 이용하는 것이 바람직하다. 이 경우, 다공질 반도체층을 형성할 때에, 반도체층의 다공질화의 속도가 도체층의 면내에서 같아지도록 전해액의 농도가 조절된다. 이로 인해, 양극 산화의 과정이 안정되고, 다공질 반도체층에 포함되는 반도체 미결정의 사이즈, 분포의 균일성 및 재현성을 향상시킬 수 있다. 그 결과, 드리프트층중의 반도체 미결정의 사이즈, 분포의 균일성 및 재현성을 향상시킬 수 있다. 따라서, 절연 내압의 향상 및 장수명화를 꾀할 수 있다. 또한, 전자 방출 특성의 면내에서의 균일성이 높고, 면적이 큰 전자원을 얻을 수 있다.
여기서, 컨트롤 수단은 온도 및 농도가 조정된 전해액을 양극 산화 처리조에 도입하는 조절통을 이용하는 것이 바람직하다. 이 경우, 다공질화의 속도의 제어성이 향상된다. 이로 인해, 다공질 반도체층의 면내에서의 균일성 및 재현성을 높일 수 있다. 또한, 콘트롤 수단은 하부 전극과 반도체층을 구비한 피처리물을 미동시키도록 되어 있는 것도 바람직하다. 이 경우, 다공질 반도체층에 포함되는 반도체 미결정의 사이즈, 분포의 균일성 및 재현성을 보다 한층 향상시킬 수 있다.
본 발명에 관한 전자원의 제조 방법에 있어서는, 양극 산화 처리공정과 절연막 형성 공정의 사이에, 다공질 반도체층에 잔류하고 있는 전해액을 적어도 친수성의 유기용매를 사용하여 제거하는 린스 공정을 포함하고 있는 것이 바람직하다. 이 경우, 양극 산화 처리공정에서 형성된 다공질 반도체층에 잔류하고 있는 전해액등을 절연막 형성공정 전에 제거할 수가 있다. 이로 인해, 절연막 형성공정에서 반도체 미결정의 표면에 형성되는 절연막의 품질을 향상시킬 수 있다. 따라서, 전자원의 절연 내압의 향상 및 장수명화를 꾀할 수 있다.
본 발명에 관한 전자원의 제조방법에 있어서는, 양극 산화 처리공정과 절연막 형성공정의 사이에, 다공질 반도체층에 잔류하고 있는 전해액을 적어도 비수용성의 유기용매를 사용하여 제거하는 린스 공정을 포함하고 있는 것이 바람직하다. 이 경우, 양극 산화 처리공정에서 형성된 다공질 반도체층에 잔류하고 있는 전해액등을 절연막 형성 공정 전에 제거할 수 있다.
이로 인해, 절연막 형성 공정에서 반도체 미결정의 표면에 형성되는 절연막의 품질을 향상시킬 수 있다. 따라서, 전자원의 절연 내압의 향상 및 장수명화를 꾀할 수 있다.
본 발명에 관한 전자원의 제조방법에 있어서는, 양극 산화 처리공정과 산화 처리공정 사이의 지정기간은, 다공질 반도체층을 대기에 노출시키지 않도록 하여 반도체 미결정 표면에서의 자연 산화막의 형성을 방지하는 것이 바람직하다. 이 경우, 상기 지정 기간에 반도체 미결정의 표면에 자연 산화막이 형성되는 것을 방지할 수 있다. 이로 인해, 산화 처리공정에서 반도체 미결정의 표면에 형성되는 산화막의 품질을 향상시킬 수 있다. 따라서, 전자원의 절연 내압의 향상 및 장수명화를 꾀할 수 있다.
상기 지정 기간에서는, 다공질 반도체층의 표면을 비산화성의 액체로 덮는 것이 바람직하다. 이와 같이 하면, 예를 들어 양극 산화 처리 공정에서 린스에 비산화성의 액체를 사용한 경우, 그 비산화성의 액체를 이용하여 자연 산화막의 형성을 방지할 수 있다. 또한, 상기 지정 기간에서는 분위기를 불활성 가스로 해도 좋다. 이와 같이 하면 다공질 반도체층의 오염을 억제할 수 있다. 상기 지정 기간에서는 적어도 다공질 반도체층을 진공중에 유지하도록 해도 좋다. 이와 같이 하면 다공질 반도체층에의 불순물의 부착을 억제할 수가 있다.
본 발명에 관한 전자원의 제조 방법에 있어서는, 절연막 형성공정이, 유기 용매속에 용질을 녹인 전해액속에서 다공질 반도체층을 전기 화학적으로 산화하는 주산화 처리공정을 포함하고 있는 것이 바람직하다. 이 경우, 종래에 비해 에미션 전류, 전자 방출 효율등이 커져, 전자원의 전자방출 특성의 경시 안정성을 향상시킬 수 있다.
이와 같이 에미션 전류 및 전자 방출 효율이 향상되고, 전자 방출 특성의 경시 안정성이 향상되는 이유는 다음과 같다고 생각된다.
즉, 황산, 초산등의 수용액으로 이루어지는 전해질 용액속에서 다공질 다결정실리콘층을 전기 화학적으로 산화하여 드리프트층을 형성하는 종래의 수법에 비해, 산화막의 친밀성이 높아져 산화막의 절연 내압이 향상되기 때문이다. 또한, 다공질 반도체층을 급속 열산화하여 드리프트층을 형성하는 경우에 비해 프로세스 온도를 낮게 할 수 있고, 전자원의 면적을 크게할 수 있으며, 또한 가격을 저감할 수 있다.
주산화 처리 공정을 포함하는 전자원의 제조방법에 있어서는, 전해액에 얼음을 첨가하는 것이 바람직하다. 이와 같이 하면, 용질로서 유기 용매에 대해 용해도가 작지만 물에 대해서는 용해도가 큰 물질을 사용한 경우, 물을 첨가함으로써 전해액중의 용질의 농도를 높게 할 수 있다. 이로 인해 산화막의 막질이 향상된다. 또한, 용질의 농도가 높아지면 전해액의 도전율도 높아진다. 따라서 산화막의 막두께의 면내 격차를 억제할 수 있다.
주산화 처리공정을 포함하는 전자원의 제조방법에 있어서는, 주산화 처리공정 전과 후의 적어도 한쪽에서, 열산화법에 의해 다공질 반도체층을 산화하는 보조 산화 처리공정을 포함하고 있는 것이 바람직하다. 이와 같이 하면, 산화막의 치밀성을 보다 향상시킬 수 있다.
주산화 처리공정을 포함하는 전자원의 제조방법에 있어서는, 주산화 처리공정 전에, 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있어도 좋다. 이 경우, 산화막의 급친밀성을 보다 향상시킬 수 있다. 더욱이, 드리프트층의 두께 방향에 있어서, 도전성 박막에 비교적 가까운 영역에 존재하는 산화막의 막두께가 도전성 박막에서 비교적 먼 영역에 존재하는 산화막의 막두께보다도 커지는 것을 억제할 수 있다. 이로 인해, 전자 방출 효율 및 경시 안정성의 향상을 꾀할 수 있다.
또한, 주산화 처리 공정 및 보조 산화 처리 공정 전에, 다공질 반도체층의 산화를 하기 전 산화 처리공정을 포함하고 있어도 좋다. 이 경우도, 드리프트층의 두께 방향에 있어서, 도전성 박막에 비교적 가까운 영역에 존재하는 산화막의 막두께가 도전성 박막에서 비교적 먼 영역에 존재하는 산화막의 막두께보다도 커지는 것을 억제할 수 있고, 전자 방출 효율 및 경시 안정성의 향상을 꾀할 수 있다.
주산화 처리공정을 포함하는 전자원의 제조방법에 있어서는, 주산화 처리공정의 후에, 다공질 반도체층을 세정하는 세정공정을 포함하고 있어도 좋다. 이 경우, 다공질 반도체층중에 알칼리 금속이나 중금속과 같은 불순물이 혼입되어 있어도 세정 공정에서 불순물을 제거할 수 있다. 그 결과, 전자원의 전자 방출 특성을 안정화할 수 있고, 또한 장기적인 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 관한 상기 전자원을 제조하는 장치는, 드리프트층을 형성할 때에, 양극산화에 의해 반도체 미결정을 포함하는 다공질 반도체층을 형성하는 양극 산화처리 장치와, 각 반도체 미결정의 표면에 절연막을 형성하는 절연막 형성장치를 포함하고 있다. 여기서, 양극 산화 처리장치는 반도체층에 대해 주로 가시광영역의 파장을 포함하는 빛을 조사하면서 양극 산화처리를 하도록 되어 있다.
상기 전자원의 제조장치에 의하면, 다공질 반도체층에 포함되는 반도체 미결정의 사이즈나 분포를 제어할 수 있다. 이로 인해, 다수의 반도체 미결정이 연속적으로 연결되어 분포하는 다공질 반도체층을 형성할 수 있다.
(실시형태 1)
실시형태 1에서는 전자원이 양극 산화처리를 이용하여 제조된다. 실시형태 1에 관한 전자원에서는, 도전성 기판으로서 저항율이 도체의 저항율에 비교적 가까운 단결정의 n형 실리콘 기판(예를 들어, 저항율이 약 0.01∼0.02 Ωcm의 (100)기판이 사용된다.
도 3에 나타낸 바와 같이, 실시형태 1에 관한 전자원(10)에 있어서는, 도전성 기판인 n형 실리콘 기판(1)의 주표면에, 산화된 다공질 다결정 실리콘층으로 이루어진 드리프트층(6)이 형성되어 있다. 드리프트층(6)상에는 표면 전극(7)이 형성되어 있다. n형 실리콘 기판(1)의 이면에는 오믹 전극(2)이 형성되어 있다.
실시형태(1)에서는 n형 실리콘 기판(1)과 오믹 전극(2)으로 하부 전극을 구성하고 있다. 따라서, 표면 전극(7)은 하부 전극에 대향하고, 하부 전극과 표면 전극(7)의 사이에 드리프트층(6)이 개재되어 있다. 다공질 다결정 실리콘층은 다공질 반도체층을 구성하고 있다.
표면 전극(7)의 재료에는 일함수가 작은 재료가 사용된다. 표면 전극(7)의 두께는 10nm로 설정되어 있다. 그러나, 이 두께는 10 nm로 한정되는 것이 아니라, 드리프트층(6)을 통해 온 전자가 터널링할 수 있는 두께이면 된다. 표면 전극(7)의두께는 10∼15 nm 정도로 설정하면 좋다.
표면 전극(7)은 드리프트층(6)상에 형성된 금속막(예를 들어, Cr막)으로 이루어진 제1 박막층과, 제1 박막층상에 적층된 금속막(예를 들어, Au막)으로 이루어진 제2 박막층으로 구성되어 있다.
드리프트층(6)상의 제1 박막층의 재료로서는, 예를 들어 크롬, 니켈, 백금, 티탄, 이리듐등의, 드리프트층(6)과의 밀착성이 높고, 또한 제2 박막층과 드리프트층(6) 사이에서의 확산을 방지할 수 있는 재료가 쓰인다. 제2 박막층의 재료로서는 저항이 낮고 경시적 안정성이 높은 금등이 이용된다.
실시형태 1에서는 제1 박막층의 재료로서 Cr이 이용되고 있다. 제1 박막막층의 두께는 2 nm로 설정되어 있다. 제2 박막층의 재료로서는 Au가 이용되고 있다. 제2 박막층의 두께는 8 nm로 설정되어 있다. 실시형태 1에서는 표면 전극(7)은 2층의 금속막으로 구성되어 있다. 그러나, 2층의 금속막이 아니라 1층 또는 3층 이상의 금속막으로 구성되어도 좋다.
도 3에 나타낸 전자원(10)에서는, 표면 전극(7)은 진공중에 배치되고, 표면 전극(7)에 대향하여 콜렉터 전극(21)이 배치된다. 그리고, 표면 전극(7)이 n형 실리콘 기판(1)(오믹 전극(2))에 대해 정극이 되도록 직류 전압 Vps가 인가된다. 더욱이, 콜렉터 전극(21)이 표면 전극(7)에 대해 정극이 되도록 직류 전압 Vc가 인가된다.
이로 인해, n형 실리콘기판(1)에서 주입된 전자가 드리프트층(6)을 드리프트하고, 표면 전극(7)을 통해 방출된다(도 3중의 일점쇄선은 표면전극(7)을 통해 방출된 전자 e-의 흐름을 나타낸다). 상기한 대로, 표면 전극(7)과 n형 실리콘 기판(1)(오믹 전극(2))의 사이를 흐르는 전류는 다이오드 전류 Ips라 불리고, 콜렉터 전극(21)과 표면전극(7)의 사이를 흐르는 전류는 에미션 전류(방출 전자 전류) Ie라 불린다. 다이오드 전류 Ips에 대한 에미션 전류 Ie의 비율(Ie/Ips)이 클수록 전자 방출 효율이 높아진다.
도 4에 나타낸 바와 같이, 실시형태 1에 있어서의 드리프트층(6)은 적어도 기둥 모양의 다결정 실리콘의 글레인(51)과, 글레인(51)의 표면에 형성된 얇은 실리콘 산화막(52)과, 글레인(51) 사이에 개재하는 다수의 나노 메타 오더의 실리콘 미결정(63)과, 각 실리콘 미결정(63)의 표면에 형성되어 상기 실리콘 미결정(63)의 결정 입경보다도 작은 막두께의 절연막인 다수의 실리콘 산화막(64)으로 구성되어 있다.
요컨대, 드리프트층(6)에 있어서는, 각 글레인(51)의 표면이 다공질화되고, 각 글레인(51)의 중심 부분에서는 결정 상태가 유지된다. 실리콘 미결정(63)의 표면에 형성된 실리콘 산화막(64)의 두께는 전자의 평균 자유 행정(Si02중의 전자의 평균 자유 행정은 약 3 nm인 것으로 알려져 있다)정도로 설정되는데, 1∼3nm 정도인 것이 바람직하다. 실리콘 미결정(63)의 결정 입경은 전자의 평균 자유 행정보다도 작다.
실시형태 l에 관한 전자원(10)에서는 다음과 같은 모델로 전자 방출이 일어난다. 즉, 진공중에 배치된 표면 전극(7)과 n형 실리콘 기판(1)(오믹 전극(2))과의사이에, 표면 전극(7)이 정극이 되도록 직류 전압 Vps가 인가된다.
한편，콜렉터 전극(21)과 표면 전극(7)의 사이에 콜렉터 전극(21)이 정극이 되도록 직류 전압 Vc가 인가된다. 직류 전압 Vps가 소정치(임계치)에 달하면, 하부 전극으로서의 n형 실리콘 기판(1)에서 드리프트층(6)에 열적 여기에 의해 전자 e-가 주입된다.
다른 한편, 드리프트층(6)에 인가된 전계의 대부분은 실리콘 산화막(64)에 걸린다. 이로 인해, 주입된 전자 e-는 실리콘 산화막(64)에 걸려 있는 강전계에 의해 가속된다. 그리고, 드리프트층(6)에 있어서의 글레인(51) 사이의 영역을 표면을 향해 도 4중의 화살표 A의 방향으로 드리프트하고, 표면 전극(7)을 터널링하여 진공중에 방출된다.
이렇게 하여, 드리프트층(6)에서는 n형 실리콘 기판(1)에서 주입된 전자가 실리콘 미결정(63)에 의해 거의 산란되지 않고, 실리콘 산화막(64)에 걸려 있는 강전계에서 가속되어 드리프트 되고, 표면 전극(7)을 통해 방출된다(탄도형 전자 방출 현상). 또한, 드리프트층(6)에서 발생한 열은 글레인(51)을 통해 방열된다. 이로 인해, 전자 방출시에 팝핑 현상이 발생하지 않고, 안정되게 전자를 방출할 수가 있다. 드리프트층(6)의 표면에 도달한 전자는 핫 일렉트론이라고 생각되는데, 표면 전극(7)을 쉽게 터널링하여 진공중에 방출된다.
이하, 도 2a∼도 2d를 참조하여 실시형태 1에 관한 전자원(10)의 제조방법을 설명한다.
우선, n형 실리콘 기판(1)의 이면에 오믹 전극(2)이 형성된다. 이 후, n형실리콘 기판(1)의 주표면상에, 반도체층으로서 논도프의 다결정 실리콘층(3)이 형성된다. 이로 인해, 도 2a에 나타내는 구조가 얻어진다. 다결정 실리콘층(3)의 성막 방법으로서는, 예를 들어 CVD법(예를 들어, LPCVD법, 플라즈마 CVD법, 촉매 CVD 법등)이나 스퍼터법이나 CGS (Continuous GrainSilicon)법등이 이용된다.
논도프의 다결정 실리콘층(3)이 형성된 후, 양극 산화 처리공정에서 다결정 실리콘층(3)이 다공질화된다. 이로 인해, 다공질 반도체층인 다공질 다결정 실리콘층(4)이 형성되고, 도 2b에 나타낸 구조가 얻어진다.
실시형태 1에서는 다결정 실리콘층(3)의 전부가 다공질화되어 있지만 일부만이 다공질화되어도 좋다.
양극 산화처리 공정에서는 도 1에 나타낸 양극 산화장치가 이용된다. 도 1에 나타내는 양극 산화장치는 불화 수소수 용액을 포함하는 전해액 B를 넣은 처리조(41)와, 전해액 B에 침지된 백금으로 이루어지는 음극(부극)(42)을 구비하고 있다.
그리고, 하부 전극(실시형태 1에서는 n형 실리콘기판(1)과 오믹 전극(2)으로 하부 전극이 구성된다.)상에 반도체층인 다결정실리콘층(3)이 형성된 피처리물 C가, 다결정 실리콘층(3)의 표면의 일부만이 전해액 B에 접하도록 처리조(41)내에 설치된다. 이 양극 산화장치는 하부 전극을 양극으로 하여 양극과 음극의 사이에 통전하는 전압원(43)과, 피처리물 C의 주표면측(다결정 실리콘층(3)의 표면측)에 빛을 조사하는 광원(44)과, 광원(44)과 피처리물 C의 사이에 배치되어 빛의 투과 파장을 바꿀 수 있는 필터 장치(45)와, 필터 장치(45)의 투과 파장을 제어할 수 있는 파장 제어장치(46)를 구비하고 있다.
그리고, 하부 전극을 양극으로 하여 양극과 음극의 사이에 통전하여 양극 산화를 할 때에, 광원(44)의 빛이 필터 장치(45)를 통해 피처리물 C의 주표면측에 조사된다.
실시형태 1에서는 광원(44)으로서 텅스텐 램프가 이용된다. 그리고, 필터 장치(45)를 통해 피처리물 C에 조사되는 빛의 파장을 조정함으로써, 다수의 실리콘 미결정(63)의 사이즈가 제어된다. 이로 인해, 사이즈가 갖춰진 실리콘 미결정(63)이 연속적으로 연결되어 형성된다.
필터 장치(45)로서는, 예를 들어 빛의 간섭을 이용하여 투과 파장을 변화시키는 파장 가변 필터나, 전계에 의한 액정의 굴절율의 변화를 이용하여 투과 파장을 변화시키는 파장 가변 필터등이 사용된다. 단, 연속적으로 투과 파장을 변화시킬 수 있는 것이 바람직하다.
전해액 B로서는 55 wt%의 불화 수소 수용액과 에탄올을 거의 1:1로 혼합한 혼합액이 사용된다. 다공질 다결정 실리콘층(4)은 다수의 다결정 실리콘의 글레인 및 다수의 실리콘 미결정을 포함하고 있다.
실시형태 1에서는, 필터 장치(45)와 파장 제어장치(46)에서, 광원(44)에서 반도체층인 다결정 실리콘층(3)에 조사되는 빛의 파장을, 이웃하는 실리콘 미결정끼리가 연속적으로 이어져 형성되도록 조정하는 조정수단을 구성하고 있다.
양극 산화 처리공정이 종료된 후, 다공질 다결정 실리콘층(4)이 산화 공정으로 산화된다. 이로 인해, 산화된 다공질 다결정 실리콘층으로 이루어진드리프트층(6)이 형성되고, 도 2c에 나타내는 구조가 얻어진다. 산화 공정에서는 급속 가열법에 의해 다공질 다결정 실리콘층(4)이 산화되고, 글레인(51), 실리콘 미결정(63) 및 각 실리콘 산화막(52, 64)을 포함하는 드리프트층(6)이 형성된다.
급속 가열법에 의한 산화 공정에서는 램프 어닐 장치가 이용된다. 화로내는 O2가스 분위기가 된다. 기판 온도는 실온에서 소정의 산화 온도(예를 들어, 900℃)까지, 소정의 승온 속도(예를 들어, 80℃/sec)로 상승시킬 수 있다. 그리고, 기판 온도는 소정의 산화 시간(예를 들어 1시간)만큼 유지된다. 이렇게 하여 급속 열산화 (RTO: Rapid Thermal 0xidation)가 이루어진 후, 기판온도는 실온까지 하강시킬 수 있다. 실시형태 1에서는 승온 속도는 80℃/sec으로 설정된다. 그러나, 승온 속도는 80℃/sec 이상으로 설정하면 좋고, 160 ℃/sec 이상으로 설정하는 것이 바람직하다.
드리프트층(6)이 형성된 후, 금속막(실시형태 1에서는 Cr 막)으로 이루어진 제1 박막층이, 전자 빔 증착법에 의해 드리프트층(6)상에 적층된다.
더욱이, 금속막(실시형태 1에서는 Au 막)으로 이루어진 제2 박막층이 전자 빔 증착법에 의해 제l 박막층상에 적층된다. 이로 인해, 제1 박막층과 제2 박막층으로 이루어지는 표면 전극(7)이 형성되고, 도 2d에 나타내는 전자원(10)이 얻어진다.
실시형태 1에서는 표면 전극(7)은 전자 빔 증착법에 의해 형성된다. 그러나, 표면 전극(7)의 형성 방법은 전자 빔 증착법에 한정되는 것이 아니라, 예를 들어스퍼터법을 사용해도 좋다.
이 제조방법으로는 광원(44)에서 반도체층인 다결정 실리콘층(3)에 조사되는 빛의 파장을, 이웃하는 실리콘 미결정끼리가 연속적으로 연결되어 형성되도록 조정하는 조정 수단이 이용된다. 이 때문에, 다공질 반도체층인 다공질 다결정 실리콘층(4)에 포함되는 실리콘 미결정의 사이즈나 분포를 제어할 수 있다. 이렇게 하여, 다공질 다결정 실리콘층(4)에 포함되는 실리콘 미결정이 연속적으로 연결되어 형성된다. 또한, 드리프트층(6)에 포함되는 실리콘 미결정(63)의 사이즈나 분포를 제어할 수 있다.
도 4에 나타낸 바와 같이, 이 제조방법에 의해서 제조된 전자원(10)의 드리프트층(6)에서는 다수의 실리콘 미결정(63)의 사이즈를 갖출 수 있다. 또한, 각각 표면에 절연막인 실리콘 산화막(64)을 갖는 다수의 실리콘 미결정(63)이 연속적으로 연결되어 형성된다. 그 결과, 실시형태 1에 관한 전자원(10)에서는 종래에 비해 드리프트층(6)중에서의 전자의 산란을 적게 할 수 있다. 이로 인해, 절연 내압 및 전자 방출 효율이 향상됨과 동시에 수명이 길어진다. 더욱이, 전자 방출 특성의 면내 균일성을 높일 수 있고, 대면적화를 꾀할 수 있다.
그런데, 이 제조방법으로는 반도체층인 다결정 실리콘층(3)에 조사되는 빛의 파장을 적절히 제어함으로써, 도 4에 나타낸 바와 같이 실리콘 미결정(63)의 사이즈를 드리프트층(6)의 두께 방향으로 갖출 수 있다.
그러나, 도 5에 나타낸 바와 같이, 양극 산화 개시후의 경과 시간에 따라서 빛의 파장을 장파장측에서 단파장측으로 변화시키도록 해도 좋다.
이 경우, 도 6에 나타낸 바와 같이, 실리콘 미결정(63)의 사이즈를 두께 방향(도 6의 상하방향)에 있어서 변화시킬 수 있다(도 6에서는 다공질 다결정 실리콘층(4)의 표면에서의 깊이 방향에 있어서, 깊어질수록 실리콘 미결정(63)의 사이즈가 작아진다).
그 결과, 도 7에 나타낸 바와 같이, 드리프트층(6)에 있어서의 실리콘 미결정(63)의 사이즈를 두께 방향으로 변화시킬 수 있다. 도 7에 나타내는 예에서는, 드리프트층(6)의 표면에서 깊어질수록 실리콘 미결정(63)의 사이즈(결정입경)가 작아진다. 다른 한편, 실리콘 미결정(63)의 밴드갭은 결정 입경이 클수록 작아진다. 이로 인해, 드리프트층(6)의 표면측쪽이 실리콘 산화막(64)에 걸리는 전계가 상대적으로 커진다. 따라서, 강전계 효과에 의한 전자 방출특성의 향상을 기대할 수 있다. 도 7에서는 상향으로 전자가 방출된다.
또한, 도 8중에 P, Q에서 나타낸 바와 같이, 필터 장치(45)에 있어서의 장파장측의 컷 오프 파장 및 단파장측의 컷 오프 파장을 각각 양극 산화 개시후의 경과시간에 따라 변화시키도록 해도 좋다. 이 경우도, 도 6에 나타낸 바와 같이 실리콘 미결정(63)의 사이즈를 두께 방향으로 변화시킬 수 있다. 그 결과, 드리프트층(6)에서의 실리콘 미결정(63)의 사이즈를, 도 7에 나타낸 바와 같이 두께 방향에 있어서 변화시킬 수 있다.
또한, 도 9에 나타낸 바와 같이, 반도체층인 다결정 실리콘층(3)에 조사되는 빛의 파장을 조정할 때에, 다결정 실리콘층(3)의 두께 방향으로 실리콘 미결정(63)의 결정 입경이 연속적으로 변화하도록, 다결정 실리콘층(3)에 조사되는 빛의 파장을 양극 산화 개시후의 시간 변화에 따라 변화시켜도 좋다.
이와 같이 하면, 도 10에 나타낸 바와 같이, 다공질 다결정 실리콘층(4)의 두께 방향에 있어서, 실리콘 미결정(63)의 사이즈를 제어성 좋게 제어할 수 있다.
상기 필터 장치(45)는 투과 파장을 변화시킬 수 있는 것을 이용한다. 그러나, 적외선 컷트 필터와 자외선 컷트 필터(콘패스필터)로 구성되는 광학 필터를 이용해도 좋다. 이러한 광학 필터를 이용하면, 다결정 실리콘층(3)의 다공질화에 기여하지 않는 적외선(실리콘의 밴드갭보다도 큰 에너지를 갖는 빛만이 전자 홀쌍의 생성에 기여하기 때문에, 적외선과 같이 밴드갭 보다도 작은 에너지의 빛은 전자 홀쌍의 생성에 기여하지 않는다)에 기인하는 온도 상승에 의한 양극 산화의 속도 상승을 억제할 수 있다.
또한, 자외선에 의해 홀의 발생량이 증가하여 전해 연마가 일어나거나, 양극 산화의 속도가 상승하여 실리콘 미결정(63)의 사이즈나 분포의 격차가 생기는 것을 억제할 수가 있다. 이로 인해, 다공질 다결정 실리콘층(4)에 포함되는 실리콘 미결정(63)의 사이즈나 분포의 제어가 용이해 진다.
즉, 다결정 실리콘층(3)에 조사되는 빛에 적외선등의 저에너지 성분이 포함되어 있는 경우, 이 성분은 다공질화에 기여하지 않을 뿐만 아니라, 전해액 B나 피처리물 C의 온도 상승을 야기한다. 이 때문에, 다결정 실리콘층(3)의 결정립계에서의 에칭 속도가 빨라져, 다공질 다결정 실리콘층(4)의 다공질 구조가 불균일해진다. 또한, 자외선등의 높은 에너지 성분이 포함되어 있는 경우는 에칭 속도가 빨라져, 다공질 다결정 실리콘층(4)의 다공질 구조의 제어가 어려워진다. 따라서, 적외선 및 자외선을 컷트하고, 다공질화에 기여하는 빛만이 조사되도록 하면, 다공질 다결정 실리콘층(4)의 다공질 구조를 안정되게 얻을 수 있다. 한편, 필터 장치(45)를 적외선 컷트 필터와 자외선 컷트 필터 중 한쪽에서 구성해도 좋다.
또한, 상기 예에서는 광원(44)으로서 텅스텐 램프가 이용되고 있다. 그러나, 광원(44)으로서 단색광의 광원(예를 들어, 레이저)을 이용하면, 사이즈가 갖춰진 실리콘 미결정(63)이 연속적으로 연결된 다공질 다결정 실리콘층(4)을 안정되게 형성할 수 있다.
그리고, 양극 산화 개시후의 경과 시간에 따라서 빛의 파장을 변화시키면, 실리콘 미결정(63)의 사이즈를 다공질 다결정 실리콘층(4의) 두께 방향으로 변화시킬 수 있다. 또한, 광원(44)에서 다결정 실리콘층(3)에 빛을 간헐적으로 조사시키도록 하면, 피처리물 C나 전해액 B의 온도 상승을 억제할 수 있다. 이 경우, 다공질 다결정 실리콘층(4)에서의 실리콘 미결정(63)의 사이즈나 분포의 제어가 용이해 진다.
(실시형태 2)
이하, 본 발명의 실시형태 2를 설명한다. 실시형태 2에 있어서도, 전자원은 양극 산화 처리를 이용하여 제조된다. 단지, 실시형태 2에서는 도전성 기판으로서 글래스 기판(예를 들어, 석영 글래스 기판)으로 이루어지는 절연성 기판의 하나의 표면상에 ITO막으로 이루어지는 도전성층이 설계된 것이 이용된다. 도 11에 나타낸 바와 같이, 실시형태 2에 관한 전자원(10)에 있어서는, 절연성 기판(1l)상의 도전성층(12)상에, 산화된 다공질 다결정 실리콘층으로 이루어진 드리프트층(6)이 형성되어 있다. 드리프트층(6)상에는 표면 전극(7)이 형성되어 있다.
실시형태 2에서는 도전성층(12)이 하부 전극을 구성하고 있다. 따라서, 실시형태 2에 있어서도 표면 전극(7)은 하부 전극에 대향하고, 하부 전극과 표면 전극(7)의 사이에 드리프트층(6)이 개재되어 있다. 표면 전극(7)의 구성은 실시형태 1과 마찬가지이다.
실시형태 2에 관한 전자원(10)에서 전자를 방출시키는 순서는 기본적으로는 실시형태 1의 경우와 마찬가지이다. 단지, 직류 전압 Vps는 표면전극(7)이 도전성층(12)에 대해 정극(고전위)이 되도록, 표면 전극(7)과 도전성층(12)의 사이에 인가된다. 실시형태 2에 관한 전자원(10)에서도 실시형태 l의 경우와 마찬가지로 전자를 방출할 수 있다. 또한, 실시형태 2에 관한 전자원(10)의 드리프트층(6)의 구조 및 전자 방출기구는 실시형태 1의 경우와 마찬가지이다(도 4 참조).
실시형태 2에 관한 전자원(10)을 디스플레이의 전자원으로서 이용하는 경우에는 하부 전극, 표면 전극(7)등을 적절히 패터닝하면 된다.
이하, 도 12a∼도 12d를 참조하면서 실시형태 2에 관한 전자원(10)의 제조방법을 설명한다.
우선, 절연성 기판(11)의 하나의 표면에, 스퍼터법등에 의해 ITO막으로 이루어지는 도전성층(12)이 형성되어 도전성 기판이 제작된다. 그 후, 도전성 기판의 주표면측(도전성층(l2)상)에, 반도체층으로서 논도프의 다결정 실리콘층(3)이 형성되어, 도 12a에 나타내는 구조가 얻어진다. 다결정 실리콘층(3)의 성막 방법으로서는, 예를 들어 CVD 법이나 스퍼터법이나 CGS법등을 이용할 수 있다.
논도프의 다결정 실리콘층(3)이 형성된 후, 양극 산화 처리공정에서 다결정 실리콘층(3)이 다공질화된다. 이로 인해, 다공질 반도체층인 다공질 다결정 실리콘층(4)이 형성되고, 도 12b에 나타내는 구조가 얻어진다.
양극 산화 처리공정에서는 도 13에 나타내는 양극 산화장치가 이용된다. 도 13에 나타내는 양극 산화장치의 기본 구성은 실시형태 1에 관한 양극 산화 장치(도 1 참조)와 거의 같다. 그러나 이하의 점에서 다르다.
즉, 피처리물 C의 이면측에 광원(47)이 배치되어 있다. 또한, 광원(47)과 피처리물 C의 이면의 사이에 빛의 파장을 바꿀 수 있는 필터 장치(48)가 배치된다.
단, 광원(47)은 피처리물 C의 표면측에 배치된 광원(44)과 마찬가지 것이다. 또한, 필터 장치(48)는 피처리물 C의 표면측에 배치된 필터 장치(45)와 마찬가지 것이다. 즉, 실시형태 2에서의 양극 산화 공정에서는 피처리물 C의 두께 방향의 양측에서 빛이 조사된다. 또한, 파장 제어장치(46)는 양 필터 장치(45,48)의 투과 파장이 동일해지도록 각 필터 장치(45,48)를 제어한다.
따라서, 실시형태 1에서 설명한 바와 같이, 필터 장치(45)의 투과 파장을 양극 산화 개시후의 투과 시간에 따라 변화시키는 경우, 필터 장치(48)의 투과 파장도 양극 산화 개시후의 경과시간에 따라 변화시키게 된다.
실시형태 2에서는 백금 전극(42)을 음극으로 하고 하부 전극인 도전성층(12)을 양극으로 하여, 양극과 음극 사이에 전기를 통하게 함으로써 다공질 다결정 실리콘층(4)이 형성된다.
그런데, 상기 실시형태 1에서는, 광원(44)에서 반도체층인 다결정실리콘층(3)에, 다결정 실리콘층(3)의 표면측에서 빛이 조사되므로, 다결정 실리콘층(3)의 표면측에 홀을 효율적으로 공급할 수 있다. 단지, 다결정 실리콘층(3)의 다공질화가 진행되면 밴드갭이 커진다. 이 때문에, 다공질화를 더욱 진행시키는 데는 보다 큰 에너지가 필요하게 된다. 즉, 광 파장을 짧게 할 필요가 있다. 광 파장을 짧게 하면 빛의 침입 깊이가 짧아진다.
그러나, 실시형태 2에서의 양극 산화 장치에서는 다결정 실리콘층(3)의 두께 방향의 양측에서 각각 빛이 조사되므로, 다결정 실리콘층(3)의 다공질화가 용이해진다. 즉, 실시형태 2에서의 양극 산화 장치에서는, 다결정 실리콘층(3)의 두께 방향의 양측(다결정 실리콘층(3)의 표면, 및 상기 표면과는 반대측 표면)에 홀을 효율적으로 공급할 수 있다. 이 때문에, 다결정 실리콘층(3)의 두께가 비교적 두꺼운 경우라도 이를 간단히 처리할 수 있다.
한편, 다결정 실리콘층(3)의 두께 방향의 양측에서 각각 조사하는 빛의 파장을 동기하여 변화시키면, 다공질 다결정 실리콘층(4)에 포함되는 실리콘 미결정(63)의 사이즈를 다공질 다결정 실리콘층(4)의 두께 방향으로 갖출 수 있다.
상기 양극 산화 처리 공정이 완료된 후, 다공질 다결정 실리콘층(4)이 산화 공정에서 산화된다. 이로 인해, 산화된 다공질 다결정 실리콘층으로 이루어지는 드리프트층(6)이 형성되고, 도 12c에 나타낸 구조를 얻을 수 있다.
산화 공정에서는 급속 가열법에 의해 다공질 다결정 실리콘층(4)이 산화되고, 상기 글레인(51), 실리콘 미결정(63) 및 각 실리콘 산화막(52, 64)을 포함하는 드리프트층(6)이 형성된다. 급속 가열법에 의한 산화공정에서는, 실시형태 1의 경우와 마찬가지로 램프 어닐 장치가 이용된다. 한편, 상기 산화공정에서의 분위기, 온도등의 조작 조건은 실시형태 1의 경우와 마찬가지이다.
드리프트층(6)이 형성된 후, 금속막(실시형태 2에서는 Cr막)으로 이루어진 제 1박막층이 전자 빔 증착법에 의해 드리프트층(6)상에 적층된다.
더욱이 금속막(실시형태 2에서는 Au막)으로 이루어지는 제 2박막층이 전자 빔 증착법에 의해 제 1박막층상에 적층된다. 이로 인해, 제 1박막층과 제 2박막층으로 이루어지는 표면 전극(7)이 형성되고, 도 12d에 나타낸 전자원(10)이 얻어진다. 실시형태 2에서는 표면 전극(7)은 전자 빔 증착법에 의해 형성된다. 그러나, 표면 전극(7)의 형성방법은 전자 빔 증착법에 한정되는 것이 아니라 예를 들어 스퍼터법을 이용해도 좋다.
이렇게 하여, 실시형태 2에 관한 전자원(10)의 제조방법에 의하면, 실시형태 1의 경우와 마찬가지로, 다공질 반도체층인 다공질 다결정 실리콘층(4)에 포함되는 실리콘 미결정의 사이즈나 분포를 제어할 수 있다. 또한, 실리콘 미결정이 연속적으로 연결되어 분포된 다공질 다결정 실리콘층(4)을 형성할 수 있다.
이로 인해, 드리프트층(6)에 포함되는 실리콘 미결정(63)의 사이즈나 분포를 제어할 수 있다. 그 결과, 실시형태 2에 관한 전자원(10)에 있어서도 실시형태 1과 마찬가지로, 종래에 비해 드리프트층(6)속에서의 전자의 산란을 적게 할 수 있다. 또한, 절연 내압 및 전자 방출 효율이 향상된다.
더욱이, 전자원(10)의 수명이 길어지고, 또한 전자 방출 특성의 면내에서의 균일성을 높일 수 있어, 대면적화를 꾀할 수 있다.
그런데, 실시형태 1,2에서는, 드리프트층(6)은 산화된 다공질 다결정 실리콘층으로 구성된다. 그러나, 드리프트층(6)은 질화된 다공질 다결정 실리콘층이나 산질화된 다공질 다결정 실리콘층으로 구성되어도 좋다. 혹은 그 밖의 수법으로 산화, 질화 또는 산질화된 다공질 반도체층으로 구성되어도 좋다.
드리프트층(6)이 질화된 다공질 다결정 실리콘층인 경우, 다공질 다결정 실리콘층(4)을 O2가스를 이용한 급속 가열법에 의해 산화하는 산화공정으로 바꾸어, 예를 들어 NH3가스를 이용하여 승온 속도를 실시 형태 1,2와 같이 설정한 급속 가열법에 의해 질화한다고 하는 질화공정을 이용하면 좋다. 이 경우, 도 4에서 설명한 각 실리콘 산화막(52, 64)이 모두 실리콘 질화막이 된다.
드리프트층(6)이 산질화된 다공질 다결정 실리콘층인 경우, 다공질 다결정 실리콘층(4)을 급속 가열법에 의해 산화하는 공정으로 바꾸어, 예를 들면 O2가스와 NH3가스의 혼합 가스나 N2O 가스를 이용하여, 승온 속도를 실시형태 l, 2와 같이 설정한 급속 가열법에 의해 산질화하는 산질화 공정을 이용하면 좋다. 이 경우, 도 4에 관해 설명한 각 실리콘 산화막(52, 64)이 모두 실리콘 산질화막이 된다.
또한, 실시형태 1,2에 관한 전자원의 제조방법으로는, 급속 가열법을 이용하여 절연막인 실리콘 산화막(64)이 형성된다. 그러나, 전기 화학적인 방법에 의해 실리콘 산화막(64)을 형성하도록 해도 좋다. 이 경우, 예를 들어 전해질 용액(예를 들어, 1몰의 H2SO4,1몰의 HNO3, 왕수등)이 들어간 산화 처리조가 이용된다. 그리고,백금 전극(도시 생략)을 부극으로 하고, 하부 전극(실시형태 1에서는 오믹 전극(2)이 형성된 n형 실리콘 기판, 실시형태 2에서는 도전성층(12))을 정극으로 하여, 정전류를 흘려 다공질 다결정 실리콘층(4)을 산화함으로써, 글레인(51), 실리콘 미결정(63) 및 각 실리콘 산화막(52, 64)을 포함하는 드리프트층(6)이 형성된다. 전기 화학적인 방법에 의해 형성하는 절연막을 실리콘 질화막등의 질화막으로 해도 좋다
또한, 실시형태 1,2에서는 표면 전극(7)과 하부 전극으로 1쌍의 전극을 구성하고, 드리프트층(6)이 1쌍의 전극 사이에 개재되어, 전자가 통과하는 전자 통과층을 구성하고 있다.
(실시형태 3)
이하, 본 발명의 실시형태 3을 설명한다. 실시형태 3에서는 양극 산화처리를 이용하여 형성되는 메모리 소자를 설명한다. 실시형태 3에 관한 메모리 소자는 도 l4에 나타낸 바와 같은 기본 구성을 갖고 있다. 즉, 도전성층(100a)상에 절연층(100b)이 형성된 기판(100)상에 기억층(101)이 형성되어 있다.
기억층(101)은 실시 형태 1,2에서 설명한 양극 산화 장치를 이용하여 형성된다. 기억층(101)에 있어서는, 절연막인 실리콘 산화막(64)에 피복된, 캐리어의 폐입이 가능한 다수의 나노 메터 오더의 반도체 미결정인 실리콘 미결정(63)이 연속적으로 연결되어 있다. 기억층(101)에서의 다수의 실리콘 미결정(63)의 결정 입경(사이즈)이 갖추어져 있다. 실리콘 산화막(64)의 막두께는 실리콘 미결정(63)의 결정 입경보다도 작다.
기억층(101)은 도 15에 나타낸 바와 같은 밴드 구조를 갖고 있다. 즉, 기억층(101)은 Si(실리콘 미결정(63))가 SiOx(실리콘 산화막(64))에 의해 삽입된 다중 양자 우물 구조를 갖고 있다. 실리콘 산화막(64)의 밴드 갭은 5∼l0 eV 정도이다. 실리콘 미결정(63)의 밴드갭은 2∼3 eV 정도이다.
실리콘의 밴드갭은 벌크에서는 약 1.l eV 이지만 미결정에서는 2∼3 eV 정도까지 넓어진다는 것이 알려져 있다.
실시형태 3에서는, 기억층(101)에 있어서 실리콘 미결정(63)이 실리콘 산화막(64)의 배리어에 삽입되어 있다. 이로 인해, 실리콘 미결정(63)에 캐리어를 폐입함 (전하를 축적함)으로써, 정보를 기억하는 메모리 기능을 실현할 수 있다.
상기한 대로 실리콘 미결정(63)의 밴드갭은 벌크와 비교하여 크다. 따라서, 예를 들어 박막 성장시에 형성된 실리콘 미결정의 경우, 벌크중에 실리콘 미결정이 독립하여 존재하기 때문에, 실리콘 미결정중에 캐리어를 폐입하는 것은 어렵다. 이에 대해, 실시형태 3에서는, 실리콘 산화막(64)에 의해 피복된 실리콘 미결정(63)이 연속적으로 이어져 형성되어 있으므로, 실리콘 미결정(63)에 캐리어를 폐입할 수 있다.
실시형태 3에 관한 메모리 소자는, 절연막인 실리콘 산화막(64)에 의해 피복되어 캐리어의 폐입이 가능한 나노 메타 오더의 실리콘 미결정(63)에 캐리어를 폐입함 (전하를 축적함)으로써 정보를 기억하는 기억층(101)을 구비하고 있다. 전하를 축적해 두는 장소가 나노 메타 오더의 실리콘 미결정(63)이기 때문에, 종래의 반도체 집적 회로 기술을 이용한 반도체 메모리에 비해 소형이고 가격이 낮고 기억용량이 큰 메모리 소자를 실현할 수가 있다.
기억층(101)에는 도시하지 않은 기입 수단에 의해 기입이 이루어진다. 기억층(101)의 단위 영역내에서 복수의 실리콘 미결정(63)에 캐리어를 폐입할 수 있도록 하면, 기입 수단에 의해 복수의 실리콘 미결정(63)에 캐리어를 폐입할 수 있다. 다른 한편, 기억층(101)을, 캐리어의 폐입된 실리콘 미결정(63)의 수에 따른 많은 값의 정보를 기억하도록 하면, 기억층(101)에 많은 값의 정보를 기억시킬 수 있다.
기입 수단으로서는, 예를 들어 광조사에 의해 기억층(101)에 기입하는 것을 이용하면 된다. 기입 수단이, 빛의 파장을 변화시킴으로써 기억층(101)에 축적시키는 전하량을 제어하도록 하면, 기억층(101)에 조사하는 광파장을 변화시킴으로써, 기억층(101)에의 빛의 침입 깊이등을 조절할 수 있다. 광 파장이 길어질수록 기억층(10l)에서의 보다 깊은 영역의 실리콘 미결정(63)에 캐리어를 폐입할 수 있다.
또한, 보다 큰 결정 입경의 실리콘 미결정(63)에 캐리어를 폐입할 수 있다. 광 파장이 짧아질수록 기억층(101)에 있어서의 보다 얕은 영역의 실리콘 미결정(63)에 캐리어를 폐입할 수 있다.
또한, 보다 작은 결정 입경의 실리콘 미결정(63)에 캐리어를 폐입할 수 있다. 이로 인해, 캐리어를 가두는 실리콘 미결정(63)의 수를 제어할 수 있고, 기억층(101)에 축적되는 전하량을 제어할 수가 있다. 또한, 기입 수단이, 빛의 강도를 변화시킴으로써 기억층(10l)에 축적시키는 전하량을 제어하도록 하면, 기억층(101)에 조사하는 빛의 강도를 변화시킴으로써 캐리어를 폐입하는 실리콘 미결정(63)의 수를 제어할 수 있어, 기억층(101)에 축적되는 전하량을 제어할 수 있다.
기입 수단으로서 기억층(101)에 전기적으로 기입하는 것을 이용해도 좋다. 이 경우, 기입 수단이, 기억층(101)에의 인가 전압을 변화시킴으로써 기억층(101)에 축적시키는 전하량을 제어하도록 하면, 기억층(101)에 전기적으로 많은 값의 정보를 기입할 수 있다.
또한, 기억층(101)이, 캐리어가 폐입된 실리콘 미결정(63)의 위치에 따른 정보를 기억하도록 하면, 기억 용량을 더욱 크게 할 수 있다. 따라서, 기입 수단이, 빛의 파장을 변화시킴으로서 기억층(101)내에서의 전하를 축적시키는 위치를 제어하도록 하면, 기억층(101)에 조사하는 빛의 파장을 변화시킴으로써 기억층(101)에의 빛의 침입 깊이등을 조절할 수 있다. 빛의 파장이 길어질수록 기억층(101)에서의 보다 깊은 영역의 실리콘 미결정(63)에 캐리어를 폐입할 수 있고, 또한 큰 결정 입경의 실리콘 미결정(63)에 캐리어를 폐입할 수 있다.
또한, 빛의 파장이 짧아질수록 기억층(101)에 있어서의 보다 얕은 영역의 실리콘 미결정(63)에 캐리어를 폐입할 수 있다. 또한, 보다 작은 결정 입경의 실리콘 미결정(63)에 캐리어를 폐입할 수 있다. 이로 인해, 캐리어를 폐입하는 실리콘 미결정(63)의 위치를 제어할 수 있다.
여기서, 기억층(101)을, 실시형태 1에 있어서의 양극 산화 장치를 이용하여, 예를 들어 두께 방향에 있어서 n형 실리콘 기판(1)에서 떨어질수록 실리콘 미결정(63)의 결정 입경이 작아지도록 하면, 기억층(101)의 깊이 방향에 있어서 실리콘 미결정(63)의 광학 갭이 변화한다. 이로 인해, 기억층(101)의 깊이 방향에서의 기입 정밀도를 향상시킬 수 있다.
실시형태 3에 관한 메모리 소자에서는, 예를 들어, 실리콘 산화막(64)에 의해 피복된 결정 입경 5 nm의 실리콘 미결정(63)이 2.54 cm× 2.54 cm(즉, 1인치)의 n형 실리콘 기판(100)에 늘어서 있다고 하면,
(2.54 ×10-2/ 5×10-9)2≒ 2.58×10l3> 1×1012
가 된다. 따라서, 1개의 실리콘 미결정(63)에 1 비트의 정보를 기억시킴으로써, 0.155 Tbit/cm2(lTbit/in2)의 대용량 메모리를 실현할 수 있다.
도 16에 나타낸 바와 같이, 기억층(101)에 전계를 인가하기 위한 프로브(15)를 설치해도 좋다. 이 경우, 도전성층(100a)을 직류 전원 E의 부극에 접속하고, 프로브(15)를 직류 전원 E의 정극에 접속한다. 그리고, 프로브(15)의 선단부를 기억층(101)에 가까이 하여, 프로브(l5)에 의해 기억층(101)에 전계를 인가한다. 이와 같이 하면, 실리콘 미결정(63)중에서 발생한 전자 ·홀쌍을 분리할 수 있다. 그 결과, 실리콘 미결정(63)에 폐입된 캐리어의 수명을 길게 할 수 있고 기억 시간을 길게 할 수 있다.
도 16에 있어서의 도전성층(100a), 절연층(100b) 및 실리콘층(100c)은, 각각 예를 들면 SIMOX (Separation by Implanted 0xygen)기판에서의 실리콘 기판, 실리콘 기판상의 SiO2막 및 SiO2막상의 실리콘층에 의해 구성할 수 있다. 단지, SIMOX 기판을 이용하지 않고, 도전성층(l00a)을 메탈층이나 그 밖의 도전성을 갖는 재료로 구성해도 좋은 것은 물론이다.
기억층(101)에 기억된 정보의 소거나 읽어냄은 예를 들어 기억층(101)에의광조사에 의한 기입시와는 다른 적절한 파장 또는 적절한 강도의 빛을 조사함으로써 행할 수 있다.
상기 메모리 소자에서의 기억층(101)은 다음과 같은 순서로 형성된다. 즉, 기판(100)의 하나의 표면에, 예를 들어, 다결정 실리콘층이 CVD법등에 의해 형성된다. 상기 다결정 실리콘층을 양극 산화처리로 다공질화함으로써, 양자 폐입 효과가 나타나는 나노 메타 오더의 실리콘 미결정(63)이 형성된다.
이 후, 예를 들어 RTO법등의 산화 처리에 의해, 실리콘 미결정(63)의 표면에 실리콘 산화막(64)이 형성된다. 이로 인해, 실리콘 산화막(64)에 의해 피복된 나노 메타 오더의 실리콘 미결정(63)을 3차원적으로 다수개 근접하여 설치할 수 있다. 이렇게 하여, 도 15에 나타내는 다중 양자 우물 구조를 갖는 기억층(101)을 형성할 수 있다. 따라서, 소형이며 가격이 낮고 또한 용량이 큰 메모리 장치를 실현할 수 있다.
도전성층(100a)을 도전성 박막으로 하여 글래스 기판상에 형성하는 경우는, 기판으로서 글래스 기판을 이용한 일반적인 액정 디스플레이 구동용의 TFT의 제조 과정을 전용할 수 있다. 또한, TFT의 제조장치도 전용할 수 있다.
또한, 기억층(101)은 플래시 메모리등의 기존의 반도체 메모리에 대신하는 신규 메모리로서 사용할 수 있다.
예를 들어, 도 17에 나타낸 바와 같이, 절연막인 실리콘 산화막(64)에 의해 피복된 나노 메타 오더의 실리콘 미결정(63)이 다결정 실리콘의 기둥 모양 글레인(반도체 결정)(51)사이에 설치된다. 여기서, 1쌍의 글레인(5l, 51)이 각각 드레인D, 소스 S가 된다. 그리고, 1쌍의 글레인(51, 51)사이에 개재하고, 실리콘 산화막(64)에 의해 피복된 나노 메타 오더의 실리콘 미결정(63)으로 이루어진 부분은 게이트 산화막(60)(기억층(101))이 된다. 게이트 산화막(60)상에 형성된 도전성막은 게이트 전극(70)이 된다. 이렇게 하여, MOS 트랜지스터 구조를 얻을 수 있고, 많은 값을 기억할 수 있다.
이러한 MOS 트랜지스터 구조는 다음과 같은 순서로 자기 정합적으로 제조할 수 있다. 즉, 기판(100)의 하나의 표면측, 예를 들어 다결정 실리콘층이 CVD법 등에 의해 형성된다. 다결정 실리콘층이 양극 산화 처리에 의해 다공질화되고, 다결정 실리콘의 글레인(51)으로 이루어지는 기둥 모양의 반도체 결정 및 양자 폐입 효과가 나타나는 나노 메타 오더의 실리콘 미결정(63)이 형성된다.
이 후, 예를 들어 RTO 법등의 산화 처리에 의해, 실리콘 미결정(63)의 표면에 절연막으로서의 실리콘 산화막(64)이 형성된다.
실시형태 3에서는, 실리콘 미결정(63)의 표면에 형성되는 절연막은 실리콘 산화막(64)이다. 그러나, 실리콘 산화막(64)을 대신해 실리콘 질화막 또는 실리콘 산질화막이 형성되어도 좋다.
(실시형태 4)
이하, 본발명의 실시형태 4를 설명한다. 단, 실시형태 4에 관한 전자원 및 그 제조 방법은, 실시형태 1에 관한 전자원 및 그 제조방법과 기본적인 구성 및 기능이 동일하다. 따라서, 도 2a∼도 2d, 도 3 및 도 4를 참조하면서 실시형태 4를 설명한다.
실시형태 4에서는 실시형태 1과 마찬가지로, 도전성 기판으로서 저항율이 도체의 저항율에 비교적 가까운 단결정의 n형 실리콘 기판(예를 들어, 저항율이 약 0.01 Ωcm∼0,02 Ωcm인 (100)기판)이 이용된다.
도 3에 나타낸 바와 같이, 실시형태 4에 관한 전자원(10)이라도 실시형태 1과 마찬가지로, n형 실리콘 기판(l)과, 오믹 전극(2)과, 드리프트층(6)과, 표면 전극(7)이 형성되어 있다. 이들 구조 및 기능은 실시형태 1에 관한 전자원(10)과 마찬가지이므로 그 설명을 생략한다.
또한, 실시형태 4에 관한 전자원(10)에서도 실시형태 1의 경우와 마찬가지 메카니즘 내지 모델로 전자가 방출된다.
이하, 도 2a∼도 2d를 참조하면서 실시형태 4에 관한 전자원(10)의 제조방법을 설명한다.
우선, n형 실리콘 기판(1)의 이면에 오믹 전극(2)이 형성된다. 이 후, n형 실리콘 기판(1)의 주표면상에 반도체층으로서 논도프의 다결정 실리콘층(3)이 형성되고, 도 2a에 나타내는 구조를 얻을 수 있다. 다결정 실리콘층(3)의 성막 방법으로서는, 예를 들어, CVD법이나 스퍼터법이나 CGS법 등을 이용할 수 있다.
논도프의 다결정 실리콘층(3)이 형성된 후, 양극 산화처리 공정에서 다결정 실리콘층(3)이 다공질화되어, 다공질 반도체층인 다공질 다결정 실리콘층(4)이 형성된다. 이로 인해, 도 2b에 나타내는 구조를 얻을 수 있다.
양극 산화처리 공정에서는 도 18에 나타내는 양극 산화 장치가 이용된다. 도 18에 나타내는 양극 산화 장치에 있어서는, 하부 전극과 다결정 실리콘층(3)을 구비한 피처리물 C가 처리조 (41)에 들어가 있는 전해액 B에 침지된다 (혹은, 피처리물 C에서의 다결정 실리콘층(3)만이 전해액 B에 접하도록 한다).
그리고, 도시하지 않는 백금 전극을 부극으로 하고, 피처리물 C 에서의 n형 실리콘 기판(1)(오믹 전극(2))을 정극으로 하여, 다결정 실리콘층(3)에 도시하지 않는 광원에서 광조사를 행하면서 정전류로 양극 산화가 이루어진다. 이로 인해, 다공질 다결정 실리콘층(4)이 형성된다.
전해액 B로서는 55 wt%의 불화 수소 수용액과 에탄올을 거의 1:1로 혼합한 혼합액이 이용된다. 전해액 B는 불산을 주성분으로 하고 있고, 전해액 B로서 일반적인 반도체 제조 과정에서 사용되는 액을 사용할 수 있다.
처리조(41)중의 전해액 B의 온도 및 농도는 전해액 관리장치(46)에 의해 관리된다. 전해액 관리장치(46)는 도시하지 않는 관리조를 구비하고 있다. 처리조(41)의 전해액은 전해액 배출관(44)을 통해 관리조에 도입된다. 관리조에서는 전해액 B의 온도 및 농도가 각각의 설정치로 유지되도록 조절된다.
관리조의 전해액 B는, 전해액 송출관(45)을 통해 처리조(41)에 송출된다. 즉, 처리조(41)와 관리조의 사이에서 전해액 B가 순환된다. 처리조(4l)내에는 회전 날개(42)(교반기)가 설치되어 있다. 회전 날개(42)는 구동장치(43)에 의해 구동되어 회전하고, 처리조(41)내의 전해액 B를 교반한다.
실시형태 4에서는, 회전 날개(42) 및 구동 장치(43)로 이루어진 교반 장치와 전해액 관리장치(46)가, 반도체층인 다결정 실리콘층(3)의 면내에서 다공질화가 같은 속도로 진행되도록 처리조(41)내의 전해액 B의 농도를 관리하는 관리수단을 구성하고 있다. 이렇게 하여 형성된 다공질 다결정 실리콘층(4)은 다결정 실리콘의 글레인 및 실리콘 미결정을 포함하고 있다.
실시형태 4에서는 다결정 실리콘층(3)의 전부를 다공질화하고 있지만 일부를 다공질화하도록 해도 좋다. 관리수단은 교반 장치와 전해액 관리장치를 구비하고 있으나, 더욱이, 관리수단에 하부전극과 반도체층인 다결정 실리콘층(3)을 구비한 피처리물 C를 미동시키는 장치를 부가해도 좋다. 관리수단은 적어도 교반장치를 구비하고 있으면 좋지만, 더욱이 전해액 관리장치(46)나 피처리물 C를 미동시키는 장치를 갖추고 있는 것이 바람직하다.
양극 산화 처리공정이 종료된 후, 다공질 다결정 실리콘층(4)이 산화공정으로 산화된다. 이로 인해, 산화된 다공질 다결정 실리콘층으로 이루어지는 드리프트층(6)이 형성되고, 도 2c에 나타내는 구조가 얻어진다.
산화 공정에서는, 급속 가열법에 의해 다공질 다결정 실리콘층(4)이 산화되고, 글레인(51), 실리콘 미결정(63) 및 각 실리콘 산화막(52, 64)을 포함하는 드리프트층(6)이 형성된다. 급속 가열법에 의한 산화 공정에서는 램프 어닐 장치가 이용된다. 그리고, 화로내가 O2가스 분위기가 된다.
기판 온도는 실온에서 소정의 산화 온도(예를 들어, 900℃)까지 소정의 승온 속도(예를 들어, 80℃/sec)로 상승되고, 소정의 산화시간(예를 들어, 1시간)만 유지되어, 급속 열산화(RTO)가 이루어진다. 이 후, 기판 온도가 실온까지 하강된다.
실시형태 4에서는 승온 속도는 80℃/sec로 설정된다. 그러나, 승온 속도는80℃/sec 이상으로 설정하면 좋고, 160℃/sec 이상으로 설정하는 것이 바람직하다.
드리프트층(6)이 형성된 후, 금속막(실시형태 4에서는 Cr막)으로 이루어지는 제1 박막층이 전자 빔 증착법에 의해 드리프트층(6)상에 적층된다. 더욱이, 금속막(실시형태 4에서는 Au막)으로 이루어지는 제2 박막층이 전자 빔 증착법에 의해 제1 박막층상에 적층된다. 이로 인해, 제1 박막층과 제2 박막층으로 이루어지는 표면 전극(7)이 형성되고, 도 2d에 나타내는 전자원(10)이 얻어진다.
실시형태 4에서는 표면 전극(7)은 전자 빔 증착법에 의해 형성된다. 그러나, 표면 전극(7)의 형성방법은 전자 빔 증착법에 한정되는 것이 아니라, 예를 들어 스퍼터법을 이용해도 좋다.
이 제조방법으로 형성된 전자원(10)에서는, 종래에 비해 절연 내압가 향상됨과 동시에 수명이 길어진다. 또한, 전자 방출 특성(에미션 전류의 전류 밀도, 전자 방출 효율등)의 면내에서의 균일성이 높아진다. 이는, 양극 산화 처리공정에 있어서, 관리수단을 이용함으로써 드리프트층(6)중의 실리콘 미결정(63)의 사이즈 및 분포 밀도가 전체에 걸쳐 균일해지기 때문이다.
반도체층(실리콘층)인 다결정 실리콘층(3)의 양극 산화에서는, F이온의 공급량과 홀의 공급량의 결합으로 다공질화 혹은 전해 연마가 일어난다는 것이 알려져 있다. F이온의 공급량쪽이 홀의 공급량보다도 많은 경우 다공질화가 일어나고, 실리콘 미결정(63)이 형성된다. 다른 한편, 홀의 공급량쪽이 F이온의 공급량보다도 많은 경우, 전해 연마가 일어나고, 실리콘 미결정(63)은 형성되지 않는다.
그러나, 실시형태 4에서는, 양극 산화 장치가 교반 장치를 구비하고 있으므로, 다결정 실리콘층(3)으로의 F이온의 공급량이 면내에서는 불일정한 것을 억제할 수 있다. 게다가, 다결정 실리콘층(3)의 다공질화에 필요한 반응종인 F이온의 다결정 실리콘층(3)으로의 공급을 촉진할 수 있다. 이로 인해, F이온의 공급량이 홀의 공급량보다도 적어지는 것을 방지할 수 있다. 그 결과, 다결정 실리콘층(3)의 일부에서 국소적으로 전해 연마가 일어나는 것을 방지할 수 있다.
이로 인해, 다결정 실리콘층(3)의 면내에서 다공질화가 거의 같은 속도로 진행하게 된다. 따라서, 다공질 다결정 실리콘층(1)중의 실리콘 미결정(63)의 사이즈 및 분포 밀도가 전체에 걸쳐 균일화된다. 그 결과, 드리프트층(6)중의 실리콘 미결정(63)의 사이즈 및 분포 밀도가 전체에 걸쳐 균일화된다. 또한, 양극 산화 장치가 전해액 관리 장치(46)을 구비하고 있으므로, 다결정 실리콘층(3)의 다결정화의 속도 제어성이 향상된다. 이로 인해, 다공질 다결정 실리콘층(4)의 면내에서의 균일성을 높일 수 있고, 또한 재현성을 높일 수 있다.
이렇게 하여, 실시형태 4에 관한 전자원(10)의 제조방법에 의하면, 양극 산화 처리 공정에 있어서 다공질 다결정 실리콘층(4)을 형성할 때에, 다결정 실리콘층(3)의 다공질화의 속도가 다결정 실리콘층(3)의 면내에서 같아지도록 전해액 B의 농도가 관리된다.
따라서, 양극 산화의 과정이 안정되고, 다공질 다결정 실리콘층(4)에 포함되는 실리콘 미결정(63)의 사이즈, 분포의 균일성 및 재현성을 향상시킬 수 있다. 그 결과, 드리프트층(6)중의 실리콘 미결정(63)의 사이즈, 분포 밀도의 균일성 및 재현성을 향상시킬 수 있다. 이로 인해, 드리프트층(6)중의 실리콘 미결정(63)의 사이즈나 분포가 균일해지고, 드리프트층(6)중에서의 전자의 산란을 적게 할 수 있다.
따라서, 절연 내압의 향상 및 장수명화를 꾀할 수 있고, 더욱이 전자 방출효율의 향상도 꾀할 수 있다. 더욱이, 전자 방출 특성의 면내에서의 균일성을 높일 수 있어, 전자원의 면적을 크게할 수 있다.
(실시형태 5)
이하, 본 발명의 실시형태 5를 설명한다. 단, 실시형태 5에 관한 전자원 및 그 제조방법은 실시형태 2에 관한 전자원 및 그 제조 방법과 기본적인 구성 및 기능이 동일하다. 따라서, 도 11 및 도 12a∼도 12d를 참조하면서 실시형태 5를 설명한다. 한편, 실시형태 5에 관한 전자원 및 그 제조방법은 실시형태 4에 관한 전자원 및 그 제조방법과도 많은 공통점을 갖는다.
실시형태 5에서는, 도전성 기판으로서 글래스 기판(예를 들어, 석영 글래스 기판)으로 이루어진 절연성 기판의 하나의 표면상에 금속막(예를 들어, 텅스텐막)으로 이루어진 도전성층이 설치된 것이 이용된다.
도 11에 나타낸 바와 같이, 실시형태 5에 관한 전자원(10)에서도 실시형태 2와 거의 마찬가지로, 절연기판(11)과, 도전성층(12)과, 드리프트층(6)과, 표면 전극(7)이 형성되어 있다. 이들의 구조 및 기능은 실시형태 2에 관한 전자원(10)과 마찬가지이므로 그 설명을 생략한다.
실시형태 5에 관한 전자원(10)에서도 실시형태 2의 경우와 마찬가지 메카니즘 내지 모델로 전자가 방출된다.
한편, 실시형태 5에 관한 전자원(10)을 디스플레이의 전자원으로서 이용하는 경우는 하부 전극, 표면 전극(7)등을 적절히 패터닝하면 된다.
이하, 도 12a∼도 12d를 참조하면서 실시형태 5에 관한 전자원(10)의 제조방법을 설명한다.
우선, 절연성 기판(11)의 하나의 표면에 스퍼터법등에 의해 금속막(예를 들어, 텅스텐막)으로 이루어지는 도전성층(12)이 형성되고, 도전성 기판이 제작된다. 이 후, 도전성 기판의 주표면측(도전성층(12)상)에, 반도체층으로서 논도프의 다결정 실리콘층(3)이 형성되고, 도 12a에 나타낸 구조가 얻어진다. 다결정 실리콘층(3)의 성막 방법으로서는, 예를 들면 CVD 법이나 스퍼터법이나 CGS 법등이 이용된다.
논도프의 다결정 실리콘층(3)이 형성된 후, 양극 산화 처리공정에서 다결정 실리콘층(3)이 다공질화된다. 이로 인해, 다공질 반도체층인 다공질 다결정 실리콘층(4)이 형성되고, 도 12b에 나타내는 구조가 얻어진다.
양극 산화 처리공정에서는, 실시형태 4에서 설명한 관리수단을 구비한 양극 산화장치가 이용된다(도 18 참조). 즉, 실시형태 4와 마찬가지로, 55 Wt%의 불화 수소수 용액과 에탄올을 거의 1:1로 혼합한 혼합액으로 이루어지는 전해액 B가 들어간 처리조(41)(도 18참조)가 이용된다.
그리고, 백금 전극을 부극으로 하고, 도전성층(12)을 정극으로 하여, 다결정 실리콘층(3)에 광조사를 행하면서, 정전류로 양극 산화처리가 이루어진다. 이로 인해, 다공질 다결정 실리콘층(4)이 형성된다. 이렇게 하여 형성된 다공질 다결정 실리콘층(4)은 다결정 실리콘의 글레인 및 실리콘 미결정을 포함하고 있다.
실시 형태 5에서는 다결정 실리콘층(3)의 전부가 다공질화되어 있지만 일부만 다공질화되어도 좋다.
양극 산화처리 공정이 종료된 후, 다공질 다결정 실리콘층(4)이 산화 공정에서 산화된다. 이로 인해, 산화된 다공질 다결정 실리콘층으로 이루어진 드리프트층(6)이 형성되고, 도 12c에 나타낸 구조가 얻어진다. 산화 공정에서는 급속 가열법에 의해 다공질 다결정 실리콘층(4)이 산화된다.
이로 인해, 글레인(51), 실리콘 미결정(63) 및 각 실리콘 산화막(52, 64)을 포함하는 드리프트층(6)이 형성된다. 급속 가열법에 의한 산화 공정에서는 실시형태 4와 마찬가지로 램프 어닐 장치가 사용된다. 화로내는 O2가스 분위기가 된다.
기판 온도는, 실온에서 소정의 산화 온도(예를 들어, 900℃)까지 소정의 승온 속도(예를 들어, 80℃/sec)로 상승되고, 소정의 산화 시간(예를 들어, 1시간)만 유지되어, 급속 열산화(RTO)가 이루어진다.
이 후, 기판 온도는 실온까지 하강시킨다. 실시형태 5에서는 승온 속도는 80°C/sec로 설정된다. 그러나, 실시형태 4와 마찬가지로, 승온 속도는 80℃/sec 이상으로 설정하면 좋고, 160℃/sec 이상으로 설정하는 것이 바람직하다.
드리프트층(6)이 형성된 후, 금속막(실시형태 5에서는 Cr막)으로 이루어지는 제1 박막층이 전자 빔 증착법에 의해 드리프트층(6)상에 적층된다. 더욱이, 금속막(실시형태 5에서는 Au막)으로 이루어진 제2 박막층이 전자 빔 증착법에 의해제1 박막층상에 적층된다. 이로 인해, 제1 박막층과 제2 박막층으로 이루어지는 표면 전극(7)이 형성되고, 도 12d에 나타내는 형전자원(10)이 얻어진다.
실시형태 5에서는, 표면 전극(7)은 전자 빔 증착법에 의해 형성된다. 그러나, 표면 전극(7)의 형성방법은 전자 빔 증착법에 한정되는 것이 아니라, 예를 들어 스퍼터법을 이용해도 좋다.
이렇게 하여, 실시형태 5에 관한 전자원(10)의 제조방법에 의하면, 드리프트층(6)중의 실리콘 미결정(63)의 사이즈 및 분포 밀도가 전체에 걸쳐 균일해진다. 이 때문에, 드리프트층(6)중에서의 전자의 산란을 적게 할 수 있다. 그 결과, 절연 내압의 향상 및 장수명화를 꾀할 수 있다. 더욱이, 전자 방출 효율의 향상을 꾀할 수 있고, 또한 전자 방출 특성의 면내에서의 균일성을 높일 수 있으며, 전자원의 면적을 크게할 수 있다.
실시형태 4,5에서는, 드리프트층(6)은 산화된 다공질 다결정 실리콘층으로 구성되어 있다. 그러나, 드리프트층(6)은 질화된 다공질 다결정 실리콘층이나 산질화된 다공질 다결정 실리콘층으로 구성되어도 좋다. 혹은, 그 밖의 산화, 질화 또는 산질화된 다공질 반도체층으로 구성되어도 좋다.
드리프트층(6)이 질화된 다공질 다결정 실리콘층인 경우, 다공질 다결정 실리콘층(4)을 O2가스를 사용하는 급속 가열법에 의해 산화하는 산화공정에 대신해, 예를 들어 NH3가스를 사용하여 승온 속도를 실시형태 4,5와 같이 설정한 급속 가열법에 의해 질화하는 질화 공정을 이용하면 좋다. 이 경우, 각 실리콘 산화막(52,64)(도4 참조)이 모두 실리콘 질화막이 된다.
드리프트층(6)이 산질화된 다공질 다결정 실리콘층인 경우, 다공질 다결정 실리콘층(4)을 급속 가열법에 의해 산화하는 공정에 대신해, 예를 들어 O2가스와 NH3가스의 혼합 가스를 사용하여, 승온 속도를 실시형태 4,5와 같이 설정한 급속 가열법에 의해 산질화하는 산질화 공정을 이용하면 좋다. 이 경우, 각 실리콘 산화막(52, 64)(도 4참조)이 모두 실리콘 산질화막이 된다.
실시형태 4,5에 관한 제조방법에서는 급속 가열법을 이용하여 절연막인 실리콘 산화막(64)이 형성된다. 그러나, 전기 화학적인 방법에 의해 실리콘 산화막(64)이 형성되어도 좋다. 이 경우, 예를 들어, 전해질 용액(예를 들어, 1몰의 H2SO4, 1몰의 HNO3, 왕수등)이 들어간 산화 처리조가 사용된다. 그리고, 백금 전극(도시 생략)을 부극으로 하고, 하부 전극을 정극으로 하여 정전류를 흘리고, 다공질 다결정 실리콘층(4)을 산화함으로써, 글레인(51), 실리콘 미결정(63) 및 각 실리콘 산화막(52,64)을 포함하는 드리프트층(6)이 형성된다. 전기 화학적인 방법에 의해 형성되는 절연막을 실리콘 질화막등의 질화막으로 해도 좋은 것은 물론이다.
(실시형태 6)
이하, 본 발명의 실시형태 6을 설명한다.
단, 실시형태 6에 관한 전자원 및 그 제조방법은 실시형태 1에 관한 전자원 및 그 제조방법과 기본적인 구성 및 기능이 동일하다. 따라서, 도 2a∼도 2d, 도 3 및 도 4를 참조하면서 실시형태 6을 설명한다.
실시형태 6에서는, 실시형태 1과 마찬가지로, 도전성 기판으로서 저항율이 도체의 저항율에 비교적 가까운 단결정의 n형 실리콘 기판(예를 들어, 저항율이 약 0.01 Ωcm∼0.02 Ωcm인 (100)기판)이 사용된다.
도 3에 나타낸 바와 같이, 실시형태 6에 관한 전자원(10)에서도 실시형태 1과 마찬가지로, n형 실리콘 기판(1)과, 오믹 전극(2)과, 드리프트층(6)과, 표면 전극(7)이 형성되어 있다. 이들의 구조 및 기능은 실시형태 1에 관한 전자원(10)과 마찬가지이므로 그 설명을 생략한다.
또한, 도 4에 나타낸 바와 같이, 실시형태 6에 관한 전자원(10)에서도 실시형태 l의 경우와 마찬가지 메카니즘 내지 모델로 전자가 방출된다.
이하, 도 2a∼ 도 2d를 참조하면서 실시형태 6에 관한 전자원(10)의 제조방법을 설명한다.
우선, n형 실리콘 기판(1)의 이면에 오믹 전극(2)이 형성된다. 이 때, n형 실리콘 기판(l)의 주표면상에 반도체층으로서 논도프의 다결정 실리콘층(3)이 형성되고, 도 2a에 나타내는 구조가 얻어진다. 다결정 실리콘층(3)의 성막 방법으로서는, 예를 들어, CVD법이나 스퍼터법이나 CGS법등이 이용된다.
논도프의 다결정 실리콘층(3)이 형성된 후, 양극 산화처리 공정에서 다결정 실리콘층(3)이 다공질화된다. 이로 인해, 다공질 반도체층인 다공질 다결정 실리콘층(4)이 형성되고, 도 2b에 나타내는 구조가 얻어진다.
양극 산화 처리공정에서는, 55 wt%의 불화 수소수 용액과 에탄올을 거의 1:1로 혼합한 혼합액으로 이루어진 전해액이 들어간 양극 산화 처리조가 사용된다. 그리고, 백금 전극(도시 생략)을 부극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 정극으로 하여, 다결정 실리콘층(3)에 광조사를 하면서 정전류로 양극 산화가 이루어진다.
이로 인해, 다공질 다결정 실리콘층(4)이 형성된다. 이렇게 하여 형성된 다공질 다결정 실리콘층(4)은, 각각 글레인(51) 및 실리콘 미결정(63)의 기초가 되는 글레인 및 실리콘 미결정을 갖고 있다. 실시형태 6에서는 다결정 실리콘층(3)의 전부가 다공질화되어 있지만, 일부만이 다공질화되어도 좋다.
양극 산화처리 공정이 종료된 후, 다공질 다결정 실리콘층(4)에 잔류하고 있는 전해액을 제거하는 린스 공정이 행해진다. 이 후, 다공질 다결정 실리콘층(4)이 절연막 형성공정인 산화 공정으로 산화된다. 이로 인해, 산화된 다공질 다결정 실리콘층으로 이루어진 드리프트층(6)이 형성되고, 도 2c에 나타내는 구조가 얻어진다.
린스 공정에서는, 우선, 순수에서 제1 규정시간(예를 들어, 수분∼10분 정도)의 린스가 행해진다. 이어서, 순수를 치환하기 위해, 수용성의 유기 용매(친수성의 유기 용매)인 메틸 알콜중에의 제2 규정 시간(예를 들어, 1∼5분 정도)의 침지가 3∼5회 정도 행해진다.
이 후, 비수용성의 유기 용매인 헥산중에의 제3 규정시간(예를 들어, 1∼5분 정도)의 침지가 3∼5회 정도 행해진다. 수용성의 유기 용매로서는 메틸 알콜(농도 99% 이상)을 사용하는 대신에, 에틸 알콜(농도 95% 이상), 이소프로필 알콜(농도 99% 이상)등을 사용해도 좋다. 비수용성의 유기 용매로서는 헥산(농도 96% 이상)을사용하는 대신에, 벤젠(농도 99.5% 이상)을 사용해도 좋다.
산화 공정에서는, 전해질 용액(예를 들어, 희류산, 희초산, 왕수 등)이 들어간 산화 처리조가 이용된다. 그리고, 백금 전극(도시 생략)을 부극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 정극으로 하여 정전류를 흘림으로써, 다공질 다결정 실리콘층(4)이 전기 화학적으로 산화된다. 이로 인해, 글레인(51), 실리콘 미결정(63) 및 각 실리콘 산화막(52, 64)을 포함하는 드리프트층(6)이 형성된다.
산화공정에서는 다공질 다결정 실리콘층(4)이 전기 화학적으로 산화된다. 그러나, 램프 어닐 장치를 사용한 급속 가열법(급속 열산화법)에 의해 다공질 다결정 실리콘층(4)을 산화해도 좋다.
드리프트층(6)이 형성된 후, 드리프트층(6)상에 금박막으로 이루어지는 표면 전극(7)이 형성되고, 도 2d에 나타내는 전자원(l0)이 얻어진다. 실시형태 6에서는, 표면 전극(7)은 전자 빔 증착법에 의해 형성된다. 그러나, 표면 전극(7)의 형성 방법은 전자 빔 증착법에 한정되는 것이 아니라, 예를 들어 스퍼터법을 이용해도 좋다.
실시형태 6에 관한 전자원(10)의 제조방법에서는, 드리프트층(6)을 형성하는 공정은, 전해액을 사용한 양극 산화에 의해 다공질 다결정 실리콘층(4)을 형성하는 양극 산화 처리공정과, 다공질 다결정 실리콘층(4)에 잔류하고 있는 전해액을 제거하는 린스 공정과, 다공질 다결정 실리콘층(4)을 산화하여 글레인(5l) 및 실리콘 미결정(63)의 각 표면에 각각 절연막(실리콘 산화막(52,64))을 형성하는 절연막 형성공정을 갖고 있다.이로 인해, 양극 산화 처리공정에서 형성된 다공질 다결정 실리콘층(4)에 잔류하고 있는 전해액등을 절연막 형성공정 전에 제거할 수 있다.
또한, 절연막 형성공정에서 글레인(51) 및 실리콘 미결정(63) 각각의 표면에 형성되는 절연막(실리콘 산화막(52,64))의 품질을 향상시킬 수 있다. 그 결과, 종래에 비해 전자원(10)의 절연 내압의 향상 및 장수명화를 꾀할 수 있다.
린스 공정에서는, 순수를 사용한 린스 후에 비수용성의 유기 용매를 사용한 린스가 행해진다. 즉, 비수용성의 용액에서 린스되기 전에 순수에서 린스되기 때문에, 보다 단시간에 불소등의 잔류 불순물을 제거할 수 있다. 더구나, 비수용성의 용액에서 린스되기 전에 순수에서 린스되고, 더욱이 수용성의 유기 용매에서 순수가 치환된다. 이 때문에, 순수를 사용하는 린스에 의해, 다공질 다결정 실리콘층(4)에 잔류하는 수분을 다공질 다결정 실리콘층(4)에서 제거할 수가 있다. 그 결과, 다공질 다결정 실리콘층(4)에 수분이 남는 것을 방지할 수 있다.
실시형태 6에서는, 수용성의 유기용매로서 메틸알콜, 에틸알콜, 이소프로필알콜등의 저급알콜이 사용된다. 이들 알콜은, 분자중의 탄소수가 적고 분자량이 비교적 작기 때문에, 다공질 다결정 실리콘층(4)과 같은 미세 구조(미세한 다공질 구조)속에 침투하기 쉽다. 이로 인해, 다공질 다결정 실리콘층(4)에 잔류하고 있는 수분을 비교적 단시간에 제거할 수 있다.
메틸알콜은 분자량이 작은 점에서는 바람직하지만, 독성 면에서는 바람직하지 못하다. 따라서, 메틸알콜 대신에 에틸알콜을 이용하면 취급이 용이해지고, 또한 안전성을 높일 수 있다.
비수용성의 유기 용매로서는, 헥산이나 벤젠과 같이, 비점이 100℃를 넘지않고, 또한 융점이 20℃를 넘지 않는 유기 용매가 사용된다. 이러한 비수용성의 유기 용매는 휘발성이 높고, 기화하기 쉽다. 이 때문에, 비수용성의 유기 용매가 다공질 다결정 실리콘층(4)에 잔류하는 것을 막을 수 있다. 또한, 린스 공정에 특수한 환경이나 장치를 준비할 필요가 없기 때문에, 설비 투자에 의한 제조 가격의 증가를 방지할 수가 있다.
(실시형태 7)
이하, 본 발명의 실시형태(7)를 설명한다. 단, 실시형태 7에 관한 전자원 및 그 제조방법은, 실시형태 2에 관한 전자원 및 그 제조방법과 기본적인 구성 및 기능이 동일하다. 따라서, 도 11 및 도 12a∼도 12d를 참조하면서 실시형태 7을 설명한다.
한편, 실시형태 7에 관한 전자원 및 그 제조방법은 실시형태 6에 관한 전자원 및 그 제조방법 모두 많은 공통점을 갖는다.
실시형태 7에서는, 도전성 기판으로서 글래스 기판으로 이루어지는 절연성 기판의 하나의 표면상에 금속막(예를 들어, 텅스텐막)으로 이루어지는 도전성층이 설치된 것이 사용된다. 이와 같이 절연성 기판의 하나의 표면측에 도전성층이 형성된 기판이 사용되는 경우, 실시형태 6과 같이 도전성 기판으로서 반도체 기판을 사용하는 경우에 비해, 전자원의 대면적화 및 저가격화가 가능해 진다.
도 11에 나타낸 바와 같이, 실시형태 7에 관한 전자원(10)에서도 실시형태 2와 거의 마찬가지로, 절연 기판(11)과, 도전성층(12)과, 드리프트층(6)과, 표면전극(7)이 형성된다. 이들의 구조 및 기능은, 실시형태 2에 관한 전자원(10)과 마찬가지이므로 그 설명을 생략한다.
실시형태 7에 관한 전자원(10)에서도, 실시형태 2의 경우와 같은 메카니즘 내지 모델로 전자가 방출된다.
한편, 실시형태 7에 관한 전자원(10)을 디스플레이의 전자원으로서 이용하는 경우는, 하부 전극, 표면 전극(7)등을 적절히 패터닝하면 된다.
이하, 도 12a∼도 12d를 참조하면서, 실시형태 7에 관한 전자원(10)의 제조방법을 설명한다.
우선, 절연성 기판(11)의 하나의 표면에, 스퍼터법등에 의해 금속막(예를 들어, 텅스텐막)으로 이루어진 도전성층(12)이 형성되고, 도전성 기판이 제작된다. 그리고, 도전성 기판의 주표면(도전성층(12)상)에 반도체층으로서 논도프의 다결정 실리콘층(3)이 형성되고, 도 12a에 나타내는 구조가 얻어진다. 다결정 실리콘층(3)의 성막 방법으로서는, 예를 들어, CVD 법이나 스퍼터법이나 CGS법등이 이용된다.
논도프의 다결정 실리콘층(3)이 형성된 후, 양극 산화처리 공정에서 다결정 실리콘층(3)이 다공질화된다. 이로 인해, 다공질 반도체층인 다공질 다결정 실리콘층(4)이 형성되고, 도 l2b에 나타내는 구조가 얻어진다.
양극 산화처리 공정에서는, 55 wt%의 불화 수소수 용액과 에탄올을 거의 1:1로 혼합한 혼합액으로 이루어지는 전해액이 들어간 양극 산화 처리조가 이용된다. 그리고, 백금 전극(도시 생략)을 부극으로 하고, 도전성층(12)을 정극으로 하여, 다결정 실리콘층(3)에 광조사를 하면서, 정전류로 양극 산화처리를 행함으로써 다공질 다결정 실리콘층(4)이 형성된다.
이렇게 하여 형성된 다공질 다결정 실리콘층(4)은, 글레인(51) 및 실리콘 미결정(63) 각각의 기초가 되는 글레인 및 실리콘 미결정을 갖고 있다. 실시형태 7에서는 다결정 실리콘층(3)의 전부가 다공질화되어 있지만, 일부만이 다공질화되어도 좋다.
양극 산화처리 공정이 종료된 후, 실시형태 6의 경우와 같은 린스 공정이 행해진다. 이 후, 다공질 다결정 실리콘층(4)이 절연막 형성공정인 산화 공정에서 산화되고, 산화된 다공질 다결정 실리콘층으로 이루어지는 드리프트층(6)이 형성되고, 도 12c에 나타내는 구조가 얻어진다.
산화 공정에서는, 전해질 용액(예를 들어, 희류산, 희초산, 왕수등)이 들어간 산화 처리조가 이용된다. 그리고, 백금 전극(도시 생략)을 부극으로 하고 도전성층(12)을 정극으로 하여, 정전류를 흘려 다공질 다결정 실리콘층(4)을 산화함으로써, 글레인(51), 실리콘 미결정(63) 및 각 실리콘 산화막(52, 64)을 포함하는 드리프트층(6)이 형성된다.
드리프트층(6)이 형성된 후, 드리프트층(6)상에 금박막으로 이루어지는 표면 전극(7)이 형성되고, 도 12d에 나타내는 전자원(10)이 얻어진다.
실시형태 7에서는, 표면 전극(7)은 전자 빔 증착법에 의해 형성된다. 그러나, 표면 전극(7)의 형성 방법은 전자 빔 증착법에 한정되는 것이 아니라, 예를 들어 스퍼터법을 이용해도 좋다.
이렇게 하여, 실시형태 7에 관한 전자원(10)의 제조방법에 있어서도, 실시형태 6의 경우와 마찬가지로, 드리프트층(6)을 형성하는 공정은, 양극 산화처리 공정과, 린스 공정과, 절연막 형성 공정을 갖고 있다. 이로 인해, 양극 산화처리 공정에서 형성된 다공질 다결정 실리콘층(4)에 잔류하고 있는 전해액등을 절연막 형성공정 전에 제거할 수 있다.
또한, 절연막 형성공정에서 글레인(5l) 및 실리콘 미결정(63) 각각의 표면에 형성되는 절연막(실리콘 산화막(52,64))의 품질을 향상시킬 수 있다. 이로 인해, 종래에 비해 전자원(10)의 절연 내압의 향상 및 장수명화를 꾀할 수 있다.
실시형태 6, 7에서는, 드리프트층(6)은 산화된 다공질 다결정 실리콘층으로 구성되어 있다. 그러나, 그 밖의 산화된 다공질 반도체층이나, 질화 또는 산질화된 다공질 반도체층으로 구성되어도 좋다.
즉, 실시형태 6,7에서는, 절연막 형성공정에서 형성되는 절연막은 실리콘 산화막이지만, 절연막은 실리콘 산화막 이외의 산화막, 실리콘 질화막등의 질화막, 실리콘 산질화막등의 산질화막등으로 구성되어도 좋다. 실리콘 질화막이나 실리콘 산질화막을 사용함으로써, 실리콘 산화막의 경우에 비해 절연 내압을 높일 수 있다. 한편, 실리콘 질화막이나 실리콘 산질화막등은 급속 열산화에 의해 형성하면 좋다.
실시형태 6, 7에서는 표면 전극(7)의 재료로서 금이 사용되고 있다. 그러나, 표면 전극(7)의 재료는 금에 한정되는 것이 아니라, 예를 들어, 알루미늄, 크롬, 텅스텐, 니켈, 백금등을 사용하여도 좋다. 또한, 표면전극(7)은 두께 방향으로 적층된 적어도 2층의 박막층으로 구성되어도 좋다. 표면 전극(7)이 2층의 박막층으로 구성되는 경우, 상층의 박막층의 재료로서는 예를 들어 금등이 사용된다. 또한, 하층의 박막층(드리프트층(6)측의 박막층)의 재료로서는, 예를 들어, 크롬, 니켈, 백금, 티탄, 일리듐등이 사용된다.
(실시형태 8)
이하, 본 발명의 실시형태 8을 설명한다. 단, 실시형태 8에 관한 전자원 및 그 제조 방법은, 실시형태 1에 관한 전자원 및 그 제조방법과 기본적인 구성 및 기능이 동일이다. 따라서, 도 2a∼도 2d, 도 3 및 도 4를 참조하여 실시형태 8을 설명한다.
실시형태 8에서는 실시형태 1과 마찬가지로, 도전성 기판으로서 저항율이 도체의 저항율에 비교적 가까운 단결정의 n형 실리콘 기판(예를 들어, 저항율이 약 0.01 Ωcm∼ 0.02 Ωcm인 (100)기판)이 이용된다.
도 3에 나타낸 바와 같이, 실시형태 8에 관한 전자원(10)에서도, 실시형태 1과 같이 n형 실리콘 기판(1)과, 오믹 전극(2)과, 드리프트층(6)과, 표면 전극(7)이 형성되어 있다. 이들의 구조 및 기능은 실시형태 1에 관한 전자원(10)과 마찬가지이므로 그 설명을 생략한다.
또한, 도 4에 나타낸 바와 같이, 실시형태 8에 관한 전자원(10)에서도, 실시형태(1)의 경우와 마찬가지 메카니즘 내지 모델로 전자가 방출된다.
이하, 도 2a∼도 2d를 참조하면서 실시형태 8에 관한 전자원(10)의 제조 방법을 설명한다.
우선, n형 실리콘 기판(1)의 이면에 오믹 전극(2)이 형성된다. 이 후, n형 실리콘 기판(1)의 주표면상에, 반도체층으로서 논도프의 다결정 실리콘층(3)이 형성되고, 도 2a에 나타낸 구조가 얻어진다. 다결정 실리콘층(3)의 성막 방법으로서는, 예를 들면 CVD법이나 스퍼터법이나 CGS법등이 이용된다.
논도프의 다결정 실리콘층(3)이 형성된 후, 양극 산화처리 공정에서 다결정 실리콘층(3)이 다공질화된다. 이로 인해, 다공질 반도체층인 다공질 다결정 실리콘층(4)이 형성되어, 도 2b에 나타내는 구조가 얻어진다. 양극 산화처리 공정에서는, 55 wt%의 불화 수소수 용액과 에탄올을 거의 1:1로 혼합한 혼합액으로 이루어진 전해액이 들어간 양극 산화 처리조가 사용된다.
그리고, 백금 전극(도시 생략)을 부극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 정극으로 하여, 다결정 실리콘층(3)에 광조사를 하면서 정전류로 양극 산화를 함으로써, 다공질 다결정 실리콘층(4)이 형성된다. 이렇게 하여 형성된 다공질 다결정 실리콘층(4)은 글레인(51) 및 실리콘 미결정(63) 각각의 기초가 되는 글레인 및 실리콘 미결정을 갖고 있다.
실시형태 8에서는 다결정 실리콘층(3)의 전부가 다공질화되어 있지만 일부만이 다공질화되어도 좋다.
양극 산화처리 공정이 종료된 후, 다공질 다결정 실리콘층(4)이 산화공정에서 산화된다. 이로 인해, 산화된 다공질 다결정 실리콘층으로 이루어지는 드리프트층(6)이 형성되고, 도 2c에 나타낸 구조가 얻어진다.
산화 공정에서는, 전해질 용액(예를 들어 희류산, 희초산, 왕수등)이 들어간 산화 처리조가 사용된다. 그리고, 백금 전극(도시 생략)을 부극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 정극으로 하여, 정전류를 흘리고 다공질 다결정 실리콘층(4)을 산화함으로써, 글레인(51), 실리콘 미결정(63) 및 각 실리콘 산화막(52,64)을 포함하는 드리프트층(6)이 형성된다.
실시형태 8에 관한 제조 방법에서는, 양극 산화처리 공정과 산화 공정 사이의 지정 기간에서는, 다공질 다결정 실리콘층(4)을 대기에 노출되지 않도록 하여, 반도체 미결정인 실리콘 미결정의 표면에 자연 산화막이 형성되는 것이 방지된다.
실시형태 8에서는, 지정 기간에 자연 산화막이 형성되는 것을 방지하기 위해, 양극 산화처리 공정에서 다결정 실리콘층(3)이 다공질화된 후, 예를 들어, 알콜(예를 들어, 에탄올, 이소프로필 알콜, 메틸 알콜등)을 사용하여 린스한다.
린스 후, 다공질 다결정 실리콘층(4)은, 그 표면을 알콜로 덮은 상태에서 바로 산화처리조의 전해질 용액중에 침지된다. 따라서, 다공질 다결정 실리콘층(4)에 자연 산화막이 형성되는 것을 방지할 수 있고, 또한 오염을 억제할 수가 있다.
실시형태 8에서는 알콜이 비산화성의 액체를 구성하고 있다. 지정 기간에 다공질 다결정 실리콘층(4)을 대기에 노출되지 않게 하는 수단으로서, 지정 기간의 분위기를 불활성 가스로 해도 좋다. 혹은, 지정 기간에는 적어도 다공질 다결정 실리콘층(4)을 진공중에 유지하도록 해도 좋다.
지정 기간의 분위기를 불활성 가스로 하면 자연 산화막의 형성을 방지할 수가 있고, 또한 다공질 다결정 실리콘층(4)의 오염을 억제할 수 있다. 또한, 다공질 다결정 실리콘층(4)을 진공중에 유지하면 자연 산화막의 형성을 방지할 수가 있고, 또한 다공질 다결정 실리콘층(4)에의 불순물의 부착을 억제할 수가 있다.
드리프트층(6)이 형성된 후, 드리프트층(6)상에 금박막으로 이루어지는 표면전극(7)이 형성되고, 도 2d에 나타낸 전자원(10)이 얻어진다. 실시형태 8에서는 표면 전극(7)은 전자 빔 증착법에 의해 형성된다. 그러나, 표면 전극(7)의 형성 방법은 전자 빔 증착법에 한정되는 것이 아니라, 예를 들어 스퍼터법을 이용해도 좋다.
이렇게 하여, 실시형태 8에 관한 전자원(10)의 제조 방법에서는, 드리프트층(6)을 형성하는 공정은, 양극 산화에 의해 다공질 다결정 실리콘층(4)을 형성하는 양극 산화처리 공정과, 다공질 다결정 실리콘층(4)을 산화하여 글레인(51) 및 실리콘 미결정(63)의 각 표면에 각각 실리콘 산화막(52, 64)을 형성하는 산화공정을 갖는다. 그리고, 양극 산화처리 공정과 산화공정 사이의 지정 기간에서는, 다공질 다결정 실리콘층(4)을 대기에 노출시키지 않도록 하여, 실리콘 미결정(63)의 표면에서의 자연 산화막의 형성이 방지된다.
이로 인해, 양극 산화처리 공정과 산화 공정 사이의 지정 기간에, 실리콘 미결정(63)의 표면에 자연 산화막이 형성되는 것을 방지할 수 있다. 그 결과, 산화 공정에서 실리콘 미결정의 표면에 형성되는 실리콘 산화막의 품질을 향상시킬 수 있다. 이로 인해, 종래에 비해 전자원(10)의 절연 내압의 향상 및 장수명화를 꾀할 수 있다.
실시형태 8에 관한 제조 방법에 의해 제조된 전자원(10)에서는, 종래의 제조 방법에 의해 제조된 전자원(10')에 비해 전자 방출효율이 향상된다. 그 이유는 다음과 같다고 생각된다.
즉, 자연 산화막의 형성이 방지되기 때문에, 드리프트층(6)내의 각 실리콘 산화막(52, 64) 각각의 막두께의 격차나, 각 실리콘 산화막(52, 64)의 결함 밀도,실리콘 산화막(64)과 실리콘 미결정(63)과의 계면의 결함 밀도등이, 종래의 드리프트층(6')에 비해 저감된다. 따라서, 실리콘 산화막(64)에서의 산란 확률을 종래보다도 저감할 수 있고, 산란에 의한 손실이 적어진다.
(실시형태 9)
이하, 본 발명의 실시형태 9를 설명한다. 단, 실시형태 9에 관한 전자원 및 그 제조방법은, 실시형태 2에 관한 전자원 및 그 제조방법과 기본적인 구성 및 기능이 동일하다. 따라서, 도 11 및 도 12a∼도 12d를 참조하면서 실시형태 9를 설명한다. 한편, 실시형태 9에 관한 전자원 및 그 제조방법은 실시형태 8에 관한 전자원 및 그 제조방법과도 많은 공통점을 갖는다.
실시형태 9에서는, 도전성 기판으로서 글래스 기판으로 이루어지는 절연성 기판의 하나의 표면상에 금속막(예를 들면, 텅스텐막)으로 이루어지는 도전성층이 설치된 것이 사용된다.
이와 같이 절연성 기판의 하나의 표면측에 도전성층이 형성된 기판이 사용되는 경우, 실시형태 8과 같이 도전성 기판으로서 반도체 기판을 사용하는 경우에 비해, 전자원의 대면적화 및 저 가격화가 가능해진다.
도 11에 나타낸 바와 같이, 실시형태 9에 관한 전자원(10)에서도 실시형태 2와 거의 마찬가지로, 절연 기판(11)과, 도전성층(12)과, 드리프트층(6)과, 표면 전극(7)이 형성된다. 이들 구조 및 기능은 실시형태 2에 관한 전자원(10)과 마찬가지이므로 그 설명을 생략한다.
실시형태 9에 관한 전자원(10)에서도 실시형태 2의 경우와 같은 메카니즘 내지 모델로 전자가 방출된다.
한편, 실시형태 9에 관한 전자원(10)을 디스플레이의 전자원으로서 이용하는 경우는, 하부 전극, 표면 전극(7)등을 적절히 패터닝하면 된다.
이하, 도 12a∼도 12d를 참조하면서 실시형태 9에 관한 전자원(10)의 제조 방법을 설명한다.
우선, 절연성 기판(11)의 하나의 표면에, 스퍼터법등에 의해서 금속막(예를 들면, 텅스텐막)으로 이루어지는 도전성층(l2)이 형성되고, 도전성 기판이 제작된다. 이 후, 도전성 기판의 주표면(도전성층(12)상)에, 반도체층으로서 논도프의 다결정 실리콘층(3)이 형성되고, 도 12a에 나타내는 구조가 얻어진다. 다결정 실리콘층(3)의 성막 방법으로서는, 예를 들어, CVD 법이나 스퍼터법이나 CGS법등이 이용된다.
논도프의 다결정 실리콘층(3)이 형성된 후, 양극 산화처리 공정에서 다결정 실리콘층(3)이 다공질화된다. 이로 인해, 다공질 반도체층인 다공질 다결정 실리콘층(4)이 형성되고, 도 12b에 나타내는 구조가 얻어진다.
양극 산화처리 공정에서는, 55 wt%의 불화 수소수 용액과 에탄올을 거의 1:1로 혼합한 혼합액으로 이루어지는 전해액이 들어간 양극 산화 처리조가 이용된다. 그리고, 백금 전극(도시 생략)을 부극으로 하고, 도전성층(12)을 정극으로 하여, 다결정 실리콘층(3)에 광조사를 하면서, 정전류로 양극 산화처리를 행함으로써, 다공질 다결정 실리콘층(4)이 형성된다.
이렇게 하여 형성된 다공질 다결정 실리콘층(4)은, 글레인(51) 및 실리콘 미결정(63) 각각의 기초가 되는 글레인 및 실리콘 미결정을 갖고 있다. 실시형태 9에서는 다결정 실리콘층(3)의 전부가 다공질화되어 있지만 일부만이 다공질화되어도 좋다.
양극 산화처리 공정이 종료된 후, 다공질 다결정 실리콘층(4)이 산화 공정으로 산화된다. 이로 인해, 산화된 다공질 다결정 실리콘층으로 이루어지는 드리프트층(6)이 형성되어, 도 12c에 나타내는 구조가 얻어진다.
산화공정에서는 전해질 용액(예를 들면, 희류산, 희초산, 왕수등)이 들어간 산화 처리조가 이용된다. 그리고, 백금 전극(도시생략)을 부극으로 하고, 도전성층(12)을 정극으로 하여, 정전류를 흘리고, 다공질 다결정 실리콘층(4)을 산화함으로써, 글레인(51), 실리콘 미결정(63) 및 각 실리콘 산화막(52,64)을 포함하는 드리프트층(6)이 형성된다.
실시형태 9에 관한 제조방법에서는, 실시형태 8의 경우와 마찬가지로 양극 산화처리 공정과 산화 공정 사이의 지정 기간에서는 다공질 반도체층인 다공질 다결정 실리콘층(4)을 대기에 노출되지 않게 하여, 반도체 미결정인 실리콘 미결정의 표면에서의 자연 산화막의 형성이 방지된다.
드리프트층(6)이 형성된 후, 드리프트층(6)상에 금박막으로 이루어지는 표면 전극(7)이 형성되고, 도 12d에 나타내는 전자원(10)이 얻어진다.
실시형태 9에서는 표면 전극(7)은 전자 빔 증착법에 의해 형성된다. 그러나, 표면 전극(7)의 형성방법은 전자 빔 증착법에 한정되는 것이 아니라, 예를 들면 스퍼터법을 이용해도 좋다.
이와 같이, 실시형태 9에 관한 전자원(10)의 제조방법에서는, 드리프트층(6)을 형성하는 공정은, 양극 산화처리에 의해 다공질 다결정 실리콘층(4)을 형성하는 양극 산화처리 공정과, 다공질 다결정 실리콘층(4)을 산화하여 글레인(51) 및 실리콘 미결정(63)의 각 표면에 각각 실리콘 산화막(52,64)을 형성하는 산화 공정을 갖는다.
그리고, 양극 산화처리 공정과 산화공정 사이의 지정기간에서는, 다공질 다결정 실리콘층(4)을 대기에 노출시키지 않도록 하여 실리콘 미결정(63)의 표면에서의 자연 산화막의 형성이 방지된다. 이로 인해, 양극 산화 처리공정과 산화 공정 사이의 지정기간에, 실리콘 미결정(63)의 표면에 자연 산화막이 형성되는 것을 방지할 수 있다. 또한, 산화 공정에서 실리콘 미결정의 표면에 형성되는 실리콘 산화막의 품질을 향상시킬 수 있다. 그 결과, 종래에 비해 전자원(10)의 절연 내압의 향상 및 장수명화를 꾀할 수 있다.
또한, 실시형태 9에 관한 제조방법에 의해 제조된 전자원(l0)에서는, 종래의 제조방법에 의해 제조된 전자원(10')에 비해 전자 방출 효율이 향상된다. 그 원인은 실시형태 8의 경우와 마찬가지이다.
실시형태 8, 9에서는, 드리프트층(6)은 산화된 다공질 다결정 실리콘층에 의해 구성되어 있지만, 그 밖의 산화된 다공질 반도체층에 의해 구성되어도 좋다.
실시형태 8, 9에서는 표면 전극(7)의 재료로서 금이 사용되고 있다. 그러나, 표면 전극(7)의 재료는 금에 한정되는 것이 아니라, 예를 들어, 알루미늄, 크롬, 텅스텐, 니켈, 백금등을 사용해도 좋다. 또한, 표면 전극(7)은 두께 방향으로 적층된 적어도 2층의 박막층으로 구성되어도 좋다. 표면전극(7)이 2층의 박막막층으로 구성되는 경우, 상층의 박막층의 재료로서는 예를 들면 금등이 사용된다. 또한, 하층의 박막층(드리프트층(6)측의 박막층)의 재료로서는, 예를 들면, 크롬, 니켈, 백금, 티탄, 이리듐등이 사용된다.
(실시형태 10)
이하, 본 발명의 실시형태(10)를 설명한다. 단, 실시형태 10에 관한 전자원 및 그 제조방법은 실시형태 1에 관한 전자원 및 그 제조방법과 기본적인 구성 및 기능이 동일하다. 따라서, 도 2a∼도 2d, 도 3 및 도 4를 참조하면서 실시형태 10을 설명한다.
실시형태 10에서는, 실시형태 1과 마찬가지로, 도전성 기판으로서 저항율이 도체의 저항율에 비교적 가까운 단결정의 n형 실리콘 기판(예를 들면, 저항율이 약 0. 01 Ωcm∼0.02 Ωcm인 (100)기판)이 사용된다.
도 3에 나타낸 바와 같이, 실시형태 10에 관한 전자원(10)에서도 실시형태 1과 마찬가지로, n형 실리콘 기판(1)과, 오믹 전극(2)과, 드리프트층(6)과, 표면 전극(7)이 형성된다. 이들의 구조 및 기능은 실시형태 1에 관한 전자원(10)과 마찬가지이므로 그 설명을 생략한다.
또한, 도 4에 나타낸 바와 같이, 실시형태 10에 관한 전자원(10)에서도 실시형태 1의 경우와 같은 메카니즘 내지 모델로 전자가 방출된다.
이하, 도 2a∼도 2d를 참조하여, 실시형태 10에 관한 전자원(10)의 제조방법을 설명한다.
우선, n형 실리콘 기판(1)의 이면에 오믹 전극(2)이 형성된다. 이 후, n형 실리콘 기판(1)의 주표면상에, 소정 막두께(예를 들면, 1.5㎛)의 논도프의 다결정 실리콘층(3)이 예를 들면 LPCVD 법에 의해서 형성되고, 도 2a에 나타내는 구조가 얻어진다.
다결정 실리콘층(3)의 성막 조건은 다음과 같다. 진공도는 20 Pa이다. 기판 온도는 640℃이다. 모노 실란가스의 유량은 표준상태로 0.6 L/min (600 sccm)이다. 다결정 실리콘층(3)의 성막 방법으로서는, 예를 들면, CVD 법이나 스퍼터법이나 CGS 법등이 이용된다. 논도프의 다결정 실리콘층(3)이 형성된 후, 양극 산화처리 공정에서 다결정 실리콘층(3)이 다공질화된다. 이로 인해, 다공질 반도체층인 다공질 다결정 실리콘층(4)이 형성되고, 도 2b에 나타내는 구조가 얻어진다.
양극 산화 처리공정에서는, 55 wt%의 불화 수소수 용액과 에탄올을 거의 1 :1로 혼합한 혼합액으로 이루어지는 전해액이 들어간 처리조가 이용된다. 그리고, 백금 전극(도시생략)을 부극으로 하고, n형 실리콘 기판(1)과 오믹 전극(2)으로 이루어지는 하부 전극을 정극으로 하여, 다결정 실리콘층(3)에 광조사를 하면서 정전류로 양극 산화 처리를 행함으로써, 다공질 다결정 실리콘층(4)이 형성된다. 이렇게 하여 형성된 다공질 다결정 실리콘층(4)은 다결정 실리콘의 글레인 및 실리콘 미결정을 포함하고 있다.
실시형태 10에서는, 양극 산화처리의 조건은 다음과 같다. 전류 밀도는 30 mA/cm2로 일정하다. 양극 산화 시간은 10초간이다. 양극 산화처리중에는 500 W의 램프에 의해 다결정 실리콘층(3)의 표면에 광조사가 행해진다.
양극 산화처리 공정이 종료된 후, 다공질 다결정 실리콘층(4)이 산화 공정에서 산화된다. 이로 인해, 산화된 다공질 다결정 실리콘층으로 이루어지는 드리프트층(6)이 형성되고, 도 2c에 나타내는 구조가 얻어진다.
산화 공정에서는, 예를 들면 에틸렌 글리콜(유기용매)중에 0.04 mo1/l(이하,「mo1/1」은「M」이라 기재한다.)의 초산 칼륨(용질)을 녹인 전해액이 들어간 처리조가 이용된다. 그리고, 백금 전극(도시 생략)을 부극(음극)으로 하고, n형 실리콘 기판(1)과 오믹 전극(2)으로 이루어지는 하부 전극을 정극(양극)으로 하여, 정전류를 흘려 다공질 다결정 실리콘층(4)을 전기 화학적으로 산화함으로써, 글레인(51), 실리콘 미결정(63) 및 각 실리콘 산화막(52, 64)을 포함하는 드리프트층(6)이 형성된다. 즉, 실시형태 l0에서는, 물을 포함하지 않는 전해액을 사용하여 다공질 다결정 실리콘층(4)이 전기 화학적으로 산화된다.
실시형태 10의 산화공정에서는, 정극과 부극 사이의 전압이 20V로 상승할때까지 0.lmA/cm2의 정전류를 흘림으로써 다공질 다결정 실리콘층(4)이 산화된다. 단, 이 조건은 적절히 변경해도 좋다. 예를 들면, 정극과 부극 사이의 전압이 소정 전압(예를 들어, 20V)으로 상승할 때까지 정전류로 산화한 후, 정극과 부극 사이의 전압을 상기 소정 전압으로 유지한다. 그리고, 화성 전류 밀도가 소정치(예를 들면, 0.0l mA/cm2)까지 감소했을 때에 통전(通電)을 정지하도록 해도 좋다. 이렇게 하면, 드리프트층(6)에 있어서 n형 실리콘기판(1)에 가까운 영역에서의 실리콘 산화막(52, 64)의 치밀성을 향상시킬 수 있다.
드리프트층(6)이 형성된 후, 예를들어 증착법 등에 의해 금박막으로 이루어지는 표면 전극(7)이 드리프트층(6)상에 형성되어, 도 2d에 나타내는 전자원(10)이 얻어진다.
상기한 전자원(10)의 제조방법에 의하면, 드리프트층(6)을 형성할 때에, 유기 용매중에 용질을 녹인 전해액속에서 다공질 반도체층인 다공질 다결정 실리콘층(4)이 전기 화학적으로 산화된다 (주산화 처리 과정). 이로 인해, 에미션 전류, 전자 방출 효율등이 향상되고, 전자원(10)의 전자 방출 특성의 경시 안정성이 향상된다(따라서, 전자원(10)의 장수명화를 꾀할 수 있다).
이와 같이, 종래에 비해 전자 방출 특성이 향상됨과 동시에 경시 안정성이 향상되는 것은 산화 공정에서 쓰이는 전해액중에 물이 존재하지 않고, 실리콘 산화막(52, 64)의 치밀성이 높아져 실리콘 산화막(52, 64)의 절연 내압이 향상하기 때문이라고 생각된다. 또한, 종래에 비해 전자 방출효율이 향상된다. 이는, 드리프트층(6)에서의 실리콘 산화막(52)중에서의 전자의 산란등에 의한 에너지 손실이 저감되기 때문이라고 생각된다.
또한, 산화 공정에서 다공질 다결정 실리콘층(4)을 급속 열산화함으로써 드리프트층을 형성하는 프로세스에 비해 프로세스 온도를 낮게 할 수가 있고, 대면적화 및 저가격화가 용이해진다 즉, 프로세스 온도의 저하에 의해, 기판 재료에 관한 제약이 적어진다. 이로 인해, 대면적에 저렴한 글래스 기판(예를 들면, 무알칼리 글래스 기판, 저알칼리 글래스 기판, 소다라임 글래스 기판등)을 사용하는 것이 가능해진다.
한편, 글래스 기판을 사용하는 경우, 글래스 기판의 하나의 표면에, 도전성 재료로 이루어진 하부 전극을 형성하면 된다.
상기의 제조방법으로 제조된 전자원(10)에서는, 드리프트층(6)은 유기 용매중에 용질을 녹인 전해액속에서 다공질 반도체층인 다공질 다결정 실리콘층(4)을 전기 화학적으로 산화하는 산화 공정을 포함하는 과정에 의해 형성된다. 이로 인해, 종래와 같이 황산, 초산등의 수용액으로 이루어지는 전해질 용액속에서 다공질 다결정 실리콘층을 전기 화학적으로 산화함으로써 드리프트층을 형성한 전자원에 비해, 에미션 전류, 전자 방출 효율등을 향상시킬 수 있다. 더욱이, 전자 방출 특성의 경시 안정성을 향상시킬 수 있다.
상기 산화 공정에서 쓰이는 전해액의 유기용매는 에틸렌글리콜에 한정되는 것은 아니다.
예를 들어, 에틸렌 글리콜, 메탄올, 에탄올, 프로판올, 부탄올, 디에틸렌글리콜, 메톡시에탄올, 글리세린, 폴리에틸렌글리콜, 디메틸포름아미드, 프로필렌글리콜, 셀로솔브, 부틸락톤, 바레로랙톤(valerolacton), 에틸렌카보네이트, 프로필렌카보네이트, 메틸포름아미드, 에틸포름아미드, 디에틸포름아미드, 메틸아세트아미드, 디메틸아세트아미드, 테트라히드로풀필알콜등의 유기용매의 1종 또는 2종 이상의 혼합액을 이용해도 좋다.
전해액의 용질은 초산 칼륨에 한정되는 것이 아니다. 수산화물, 염화물, 탄산, 황산, 초산, 인산, 크롬산, 주석산, 염산, 옥살산, 말론산, 아디핀산(adipicacid), 카프릴산(caprylic acid), 펠라곤산(pelargonic acid), 팔미틴산(palmitic acid), 올레인산, 와리틸산, 프탈산, 안식향산, 레졸신산, 크밀산, 크엔산, 사과산, 호박산, 피멜린산(pimelic acid), 수베린산(suberic acid), 아젤라인산(azelaic acid), 세바신산(sebacic acid), 말레인산, 프말산, 시트라콘산(citraconic acid), 붕산, 텅스텐산, 몰리브덴산, 바나딘산(vanadic acid)등의 산의 1종 또는 2종 이상의 혼합물을 사용할 수 있다. 또한, 탄산염, 황산염, 초산염, 인산염, 크롬산염, 주석산염, 염산염, 옥살산염, 말론산염, 아디핀산염, 카프릴산염, 펠라곤산염, 팔미틴산염, 올레인산염, 와리틸산염, 프탈산염, 안식향산염, 레졸신산염, 크밀산염, 크엔산염, 사과산염, 호박산염, 피메린산염, 수베린산염, 아제라인산염, 세바신산염, 말레인산염, 프말산염, 시트라콘산염, 붕산염, 텅스텐산염, 몰리브덴산염, 바나딘산염등의 염의 1종 또는 2종 이상의 혼합물을 사용해도 좋다. 염으로는 수산화 나트륨, 수산화 칼륨, 수산화 리튬, 수산화 칼슘, 염화 나트륨, 염화 칼륨, 염화 마그네슘, 염화 알루미늄, 황산 나트륨, 황산 마그네슘, 초산 리튬, 초산 칼륨, 초산 나트륨, 초산 칼슘, 주석산 암모늄등의 염의 1종 또는 2종 이상의 혼합물을 사용하면 좋다.
그런데, 실시형태 10과 같이, 주산화 처리 과정에서 초산 칼륨등의 알칼리 금속을 포함하는 전해액을 사용하여 다공질 다결정 실리콘층(4)을 전기 화학적으로 산화한 경우, 다공질 다결정 실리콘층(4)중에 알칼리 금속등의 불순물이 혼입될 우려가 있다. 따라서, 주산화 처리 과정의 후에 다공질 다결정 실리콘층(4)의 세정 과정을 거치는 것이 바람직하다.
이러한 세정 과정을 행하면, 다공질 다결정 실리콘층(4)중에 알칼리 금속이나 중금속등의 불순물이 혼입되어 있더라도 세정 과정에서 불순물을 제거할 수 있다. 그 결과, 전자원(10)의 전자 방출 특성을 안정시킬 수 있고, 또한 장기적 신뢰성을 향상시킬 수 있다.
세정 과정에서는, 예를 들어 황산과 과산화수소의 혼합액, 염산과 과산화 수소와 물과의 혼합액, 왕수등을 세정액으로서 사용하면 좋다. 이들 중의 세정액을 사용하면, 세정과정에서 사용하는 세정액을 비교적 저코스트로 얻을 수 있다. 그 결과, 전자원(10)의 제조 가격을 저감할 수 있다.
(실시형태 11)
이하, 본 발명의 실시형태 11을 설명한다. 단, 실시형태 11의 기본구성은 실시형태 10과 공통되므로 설명의 중복을 피하기 위해, 이하에서는 주로 실시형태 10과 다른 점을 설명한다.
실시형태 11에 관한 전자원 10의 제조방법에서는, 실시형태 10에 관한 전자원(10)의 제조방법에 있어서, 양극 산화처리에 의해 형성된 다공질 다결정 실리콘층(4)을 전해액을 이용하여 산화하는 주산화 처리 과정 전에, 램프 어닐 장치를 이용한 급속 가열법(열산화법)에 의해 비교적 단시간의 급속 열산화를 하는 보조 산화처리 과정을 갖추고 있다. 실시형태 10은 이 점이 서로 다를 뿐이다.
다공질 다결정 실리콘층(4)을 급속 가열법에 의해서 급속 열산화하는 조건은 다음과 같다. 산소 가스의 유량은 표준 상태에서 0.3L/min(300 sccm)이다. 산화 온도는 900℃이며 산화 시간은 5분이다. 한편, 급속 열산화만으로 드리프트층을 형성하는 경우의 산화 시간은 비교적 길고 1시간 정도이다.
실시형태 1l에 관한 제조방법에 의해 제조된 전자원(l0)은, 실시형태 10의 경우에 비해 전자 방출 특성의 경시 안정성이 더욱 향상된다. 이는, 실시형태 10에 비해 실리콘 산화막(52, 64)의 치밀성이 보다 향상되어 있기 때문이라고 생각된다.
실시형태 11에서는 주산화 처리과정 전에 보조 산화처리 과정을 행하지만, 주산화 처리과정 후에 보조 산화처리 과정이 이루어져도 좋다.
(실시형태 12)
이하, 본 발명의 실시형태 12를 설명한다. 단, 실시형태 l2의 기본구성은 실시형태 10과 공통적이므로, 설명의 중복을 피하기 위해, 이하에서는 주로 실시형태 10과 다른 점을 설명한다.
실시형태 10에 관한 전자원 10에서는, 드리프트층(6)은 양극 산화처리로 형성된 다공질 다결정 실리콘층(4)을 전해액을 이용하여 전기 화학적으로 산화함으로써 형성된다. 그러나, 양극 산화처리에 있어서는 불화 수소수 용액과 에탄올의 혼합액을 이용하고 있기 때문에, 다공질 다결정 실리콘층(4)중의 실리콘 미결정의 표면은 수소로 종단된다. 이 때문에, 드리프트층(6)중의 수소의 함유량이 비교적 많아질 염려가 있다.
이에 대하여, 실시형태 l2에서는, 양극 산화처리에 의해 형성된 다공질 다결정 실리콘층(4)이 전해액을 사용하여 전기 화학적으로 산화되는 주산화 처리과정 전에, 다공질 다결정 실리콘층(4)은 산화성 용액에 의해 산화된다(전 산화처리 과정).
즉, 실시형태 12에서는, 주산화 처리과정 전에 실리콘 미결정 및 글레인의 극표면이, 산화되는 정도의 시간만큼 산화성 용액에 담기고, 실리콘 원자를 종단하고 있는 수소 원자가 산소 원자로 치환된다.
전 산화처리 과정에서의 처리조건은 다음과 같다. 산화성 용액으로서는 115℃에 가열된 초산(농도 70%)이 사용된다. 산화 시간은 10분이다. 산화성 용액을 가열해 두면 산화속도가 빨라지기 때문에, 산화성 용액에 의한 처리시간을 짧게 할 수가 있다. 산화성 용액으로서는, 초산, 황산, 염산, 과산화 수소수로 이루어지는 군에서 선택되는 1종 또는 2종 이상의 산화제를 사용할 수 있다.
실시형태 12에 관한 제조방법에 의해 제조된 전자원(10)은, 실시형태 10의 경우에 비해, 전자 방출 특성의 경시 안정성이 더욱 향상된다. 이는 실시형태 10에 비해 실리콘 산화막(52, 64)에 있어서의 수소 함유량이 적어져, 실리콘 산화막(52, 64)의 치밀성이 보다 향상되어 있기 때문이라고 생각된다.
양극 산화처리에 의해 형성된 다공질 다결정 실리콘층(4)은, 나노 메타 오더의 미세한 구조를 갖고 있다. 따라서, 다공질 다결정 실리콘층(4)을 전해액을 이용하여 전기 화학적으로 산화되는 주산화 처리과정을 행한 경우, 다공질 다결정 실리콘층(4)의 표면에는 항상 새로운 전해액이 공급된다. 다른 한편, 다공질 다결정 실리콘층(4)의 두께 방향에 있어서, 표면에서 비교적 떨어진 영역으로는 전해액이 침입하기 어렵고, 전해액의 교체가 일어나기 어렵다. 이 때문에, 다공질 다결정 실리콘층(4)의 두께 방향에 있어서, 표면에 비교적 가까운 영역에서는 실리콘 산화막(64)의 막두께가 두꺼워지는 한편, 표면에서 비교적 먼 영역에서는 실리콘산화막(64)의 막두께가 너무 얇아지게 된다.
그 결과, 드리프트층(6)의 두께 방향에 있어서 표면 전극(7)에 비교적 가까운 영역에서는, 실리콘 산화막(64)의 막두께가 너무 두껍기 때문에 전자의 산란이 일어나기 쉬워진다. 이로 인해, 전자 방출효율이 저하한다.
다른 한편, 드리프트층(6)의 두께 방향에 있어서 표면 전극(7)에서 비교적 먼 영역에서는 실리콘 산화막(64)의 막두께가 너무 얇기 때문에, 절연 내압이 낮아져 경시 특성 나빠진다.
이에 대하여, 실시형태 12에서는, 다공질 다결정 실리콘층(4)을 전기 화학적으로 산화하는 주산화 처리과정 전에, 다공질 다결정 실리콘층(4)을 산화하기 전 산화처리 과정이 이루어진다 (즉, 전 산화처리 과정을 행하고 나서 주산화 처리과정을 행한다). 이로 인해, 주산화 처리과정을 시작하기 전에, 다공질 다결정 실리콘층(4)의 표면측이 이미 산화되어 있다. 따라서, 주산화 처리과정에서는, 다공질 다결정 실리콘층(4)의 두께 방향에 있어서, 표면에 비교적 가까운 영역에서는 전류가 흐르기 어렵고 산화반응이 진행되지 않는다.
다른 한편, 표면에서 비교적 먼 영역에서는 산화가 진행된다. 이 때문에, 드리프트층(6)의 두께 방향에 있어서 표면 전극(7)에 비교적 가까운 영역에 존재하는 실리콘 산화막(52,64)의 막두께가, 표면 전극(7)에서 비교적 먼 영역에 존재하는 실리콘 산화막(52,64)의 막두께보다도 커지는 것을 억제할 수 있다. 요컨대, 드리프트층(6)중에 다수 존재하는 실리콘 산화막(64)의 막두께의 격차를 작게 할 수 있다. 그 결과, 드리프트층(6)중에서의 전자 산란이 억제되고, 또한 절연내압의 저하가 억제된다.
실시형태 12에서는, 전 산화처리 과정에 있어서 산화성 용액을 사용하여 다공질 다결정 실리콘층(4)의 산화가 이루어진다. 그러나, 전 산화 처리과정에서, 산화성 용액이 아니라 예를 들어 산소, 오존등의 산화성의 기체를 사용하여 다공질 다결정 실리콘층을 산화해도 좋다. 또한, 단순히 다공질 다결정 실리콘층(4)의 표면을 대기에 노출시킴으로써 산화해도 좋다. 단지, 이 경우는, 형성되는 산화막의 막질이 나빠질 가능성이 있다. 따라서, 후기의 실시형태 14의 경우와 같은 어닐 처리를 하는 것이 바람직하다.
또한, 실시형태 11의 경우와 같이 주산화 처리과정 전에 보조 산화 처리 과정이 행해지는 경우는, 보조 산화처리 과정 전에 전 산화처리 과정을 행하면 전자 방출 특성의 경시 안정성을 더욱 향상시킬 수 있다.
(실시형태 l3)
이하, 본 발명의 실시형태 13를 설명한다. 단, 실시형태 13의 기본구성은 실시형태 10과 공통적이기 때문에, 설명의 중복을 피하기 위해 이하에서는 주로 실시형태 10과 다른 점을 설명한다.
실시형태 13에서는, 실시형태 10에 관한 전자원(10)의 제조 방법에 있어서, 다공질 다결정 실리콘층(4)을 전기 화학적으로 산화되는 주산화 처리과정에서 사용하는 전해액에 물을 첨가하는 점에 특징이 있다, 그리고, 실시형태 13에서는 전해액에서의 유기 용매로서 에틸렌 글리콜이 사용되고, 용질로서 0.04M의 초산 칼륨이 사용된다. 전해액중에는 6 wt%의 물이 포함된다.
실시형태 13에 의하면, 실시형태 10의 경우와 마찬가지로, 황산, 초산등의 수용액으로 이루어지는 전해질 용액속에서 다공질 다결정 실리콘층을 전기 화학적으로 산화함으로써 드리프트층이 형성된 종래의 전자원에 비해, 에미션 전류 및 전자 방출 효율을 향상시킬 수 있고, 또한 전자 방출 특성의 경시 안정성을 향상시킬 수 있다.
또한, 전해액에는 물이 첨가되어 있다. 이 때문에, 유기 용매에 대해서는 용해도가 작지만 물에 대하여는 용해도가 큰 물질을 용질로서 사용한 경우, 물을 첨가함으로써 전해액중의 용질의 농도를 높게 할 수 있다. 따라서, 실리콘 산화막(52,64)의 막질이 향상된다. 또한, 용질의 농도가 높아지면 전해액의 도전율도 높아진다. 따라서, 산화막(52,64)의 막두께의 면내 격차를 억제할 수 있다.
유기용매 및 용질로서는, 실시형태 10에 있어서 열거한 것을 이용할 수 있다. 또한, 전해액중에 포함되는 물의 비율은 10 wt% 이하인 것이 바람직하다. 그러나, 20 wt% 이하에서도 종래에 비해 에미션 전류 및 전자 방출 효율을 향상시킬 수 있다. 한편, 50 wt% 이하에서도 종래에 비해 에미션 전류 및 전자 방출 효율을 향상시킬 수 있다.
(실시형태 14)
이하, 본 발명의 실시형태 14를 설명한다. 단, 실시형태 14의 기본구성은 실시형태 10과 공통되기 때문에, 설명의 중복을 피하기 위해 이하에서는 주로 실시형태 10과 다른 점을 설명한다.
주산화 처리과정의 후에, 실리콘 산화막(52,64)을 대기에 노출한 경우, 그막질이 악화될 우려가 있다. 따라서, 실시형태 14에서는, 실시형태 10에 관한 제조방법에 있어서, 다공질 다결정 실리콘층(4)을 전해액을 이용하여 전기 화학적으로 산화하는 주산화 처리과정 후에, 어닐 처리를 하는 어닐 처리 과정을 행한다. 실시형태 10은 이 점이 상이할 뿐이다.
어닐 처리는, 산소 가스 분위기(즉, 산화종을 포함하는 분위기)속에서, 소정의 어닐 온도(예를 들면, 500℃)를 소정의 어닐 시간(예를 들어, 1시간)만큼 유지함으로써 이루어진다. 어닐 온도는 600℃ 이하로 설정하는 것이 바람직하다. 어닐 온도를 600℃ 이하로 설정하면, 예를 들어 글래스 기판에 하부 전극을 형성한 경우, 글래스 기판으로서 석영 글래스 기판에 비해 내열 온도는 낮지만 저렴한 글래스 기판을 사용할 수 있다. 따라서, 전자원(10)의 가격을 저감할 수 있고, 또한 어닐 시간을 비교적 길게 할 수 있다. 그 결과, 실리콘 산화막(52, 64)의 치밀성이 향상된다.
실시형태 14에 관한 제조방법으로 제조된 전자원(10)에서는, 실시형태 10에 관한 제조방법으로 제조된 전자원(10)에 비해, 에미션 전류 및 전자 방출 효율이 향상된다. 이는, 실시형태 10에 비해, 실리콘 산화막(52, 64)의 치밀성이 보다 향상되어 있기 때문이라고 생각된다. 상기와 같이, 어닐 처리를 산화종을 포함하는 분위기속에서 하게 되면, 실리콘 산화막(52, 64)중에 불순물이 도입되는 것을 방지할 수 있다.
어닐 처리는 진공중 또는 불활성 가스 분위기속에서 이루어지도록 해도 좋다. 어닐 처리를 진공중에서 행하면 어닐 온도를 비교적 낮게 할 수가 있다.
다른 한편, 어닐 처리를 불활성 가스 분위기속에서 행하면, 실리콘 산화막(52, 64)에 불순물이 도입되거나, 실리콘 산화막(52, 64)의 표면에 다른 막이 형성되는 것을 방지할 수 있다. 또한, 어닐 처리를 하기 위해 진공 장치를 이용할 필요가 없다. 따라서, 진공장치를 이용하는 경우에 비해 간단한 장치를 이용할 수 있다. 그 결과, 어닐 처리를 하는 장치에 있어서의 스루 풋을 향상시킬 수 있고, 나아가서는 제조 가격을 저감할 수가 있다.
(실시예(Examples))
이하, 도 19∼도 25를 참조하면서, 실시형태 10에 관한 전자원(10)의 제조방법을 기본으로 하여 산화 공정의 조건을 여러가지 변화시켜 전자원(10)을 제조하고, 그 전자 방출 특성을 측정한 결과를 설명한다.
우선, 각 전자원(10)의 제조방법에 있어서의 공통의 조건을 설명한다.
n형 실리콘기판(1)으로서는 저항율이 0.01∼0.02 Ωcm이며 두께가 525㎛인 (100) 기판이 사용되었다. 다결정 실리콘층(3)(도 2a 참조)의 막두께는 1.5㎛ 였다. 다결정 실리콘층(3)의 성막은 LPCVD법에 의해 행해졌다.
성막 공정에 있어서는 진공도는 20 Pa이며, 기판 온도는 640℃이며, 모노실란 가스의 유량은 표준상태에 있어서 0.6 L/min(600 sccm)였다. 양극 산화 처리공정에서는, 전해액으로서 55 wt%의 불화 수소수 용액과 에탄올을 거의 1:1로 혼합한 전해액이 사용되었다. 양극 산화시에는 광원으로서 500 W의 램프가 이용되었다. 그리고, 다결정 실리콘층(3)의 주표면에 광조사를 하면서, 양극인 하부 전극(12)과 백금 전극으로 이루어지는 음극과의 사이에 전원에서 12.5 mA의 정전류가 소정시간만큼 흘렀다. 표면 전극(7)은 증착법에 의해 형성된 막두께가 10 nm인 금박막이었다.
도 19는 실시형태 10에 관한 제조방법에 있어서, 에틸렌 글리콜(유기용매)에 0.04 M의 초산 칼륨(용질)을 녹인 전해액을 사용한 경우의 전자원(이하,「실시예 1의 전자원」이라 함)에 관한 측정 결과이다.
도 20은, 실시형태 10에 관한 제조방법에 있어서, 에틸렌 글리콜(유기용매)에 0.04 M의 초산 칼륨(용질)을 녹이고, 게다가 3 wt%의 물을 첨가한 전해액을 사용한 경우(즉, 실시형태 13의 제조방법)의 전자원(이하,「실시예 2의 전자원」이라 함)에 관한 측정 결과이다.
도 21은 실시형태 10에 관한 제조 방법에 있어서, 에틸렌 글리콜(유기 용매)에 0.04 M의 초산 칼륨(용질)을 녹이고, 더욱이 10 wt%의 물을 첨가한 전해액을 사용한 경우(즉, 실시형태 13의 제조방법)의 전자원(이하,「실시예 3의 전자원」이라 함)에 관한 측정 결과이다.
도 22는 실시형태 10에 관한 제조 방법에 있어서, 에틸렌 글리콜(유기 용매)에 0.04 M의 초산 칼륨(용질)을 녹이고, 더욱이 10 wt%의 물을 첨가한 전해액을 사용한 경우(즉, 실시형태 13의 제조 방법)의 전자원(이하,「실시예 4의 전자원」이라 함)에 관한 측정 결과이다.
도 24는 실시형태 10에 관한 제조 방법에 있어서, 에틸렌 글리콜(유기 용매)에 0.04 M의 초산 칼륨(용질)을 녹인 전해액을 사용하여 전기 화학적인 산화를 한 후, 500℃의 어닐 온도로 1시간의 어닐 처리를 한 경우(즉, 실시형태 14의 제조 방법)의 전자원(이하,「실시예 5의 전자원」이라 함)에 관한 측정 결과이다.
도 25는 전해액으로서 1M의 황산 수용액을 사용한 경우의 전자원(이하,「비교예의 전자원」이라 함)에 관한 측정 결과이다.
도 23은 도 19∼도 22의 측정 결과를 비교한 것이다.
각 전자원의 전자 방출 특성의 측정은 다음과 같은 순서로 행해졌다. 즉, 진공 챔버(도시 생략)내에 전자원이 도입되었다. 도 3에 나타낸 바와 같이, 표면 전극(7)에 대향하여 콜렉터 전극(21)이 배치되었다. 표면 전극(7)이 하부 전극에 대해 고전위가 되도록 하여 직류 전압 Vps가 인가되었다. 또한, 콜렉터 전극(21)이 표면 전극(7)에 대해 고전위가 되도록 하여 직류전압 Vc가 인가되었다.
도 19∼도 22 및 도 24, 25는 직류전압 Vc를 100V로 일정하게 하고, 진공 챔버내의 진공도를 5×10-5Pa로 했을 때에 있어서의 전자 방출 특성의 측정 결과를 나타낸 것이다. 각 도의 횡축은 직류 전압 Vps를 나타내고 있다. 좌측의 세로축은 전류 밀도를 나타내고 있다. 우쪽의 세로축은 전자 방출 효율을 나타내고 있다. X는 다이오드 전류 Ips의 전류 밀도를 나타내고 있다. Y는 에미션 전류 Ie의 전류 밀도를 나타내고 있다. Z는 전자 방출 효율을 나타내고 있다.
또한, 도 23은 도 19∼도 22의 측정 결과에 있어서, 직류 전압 Vps가 l4V 일때의 데이터를 나타낸 그래프이다. 도 23의 횡축은 질량 분율에서의 함수율을 나타내고 있다. 좌측의 세로축은 전류밀도를 나타내고 있다. 우측의 세로축은 전자 방출 효율을 나타내고 있다. Y는 에미션 전류 Ie의 전류밀도를 나타내고 있다. Z는전자 방출 효율을 나타내고 있다.
도 19∼도 24 및 도 25로부터, 각 실시예 1∼5의 전자원이 비교예의 전자원에 비해 에미션 전류 Ie의 전류 밀도 및 전자 방출 효율이 각각 향상되어 있는 것을 알았다.
이상, 본 발명은 그 특정한 실시형태에 관련하여 설명되어 왔지만, 이 밖에 다수의 변형예 및 수정예가 가능하다는 것은 당업자에게 있어서는 자명할 것이다. 그러므로, 본 발명은 이러한 실시형태에 의해 한정되는 것이 아니라, 첨부한 클레임에 의해 한정되어야 한다.
발명의 상세한 설명에 포함되어 있음.

Claims (26)

  1. 도전성 기판과, 도전성 기판의 하나의 표면상에 형성된 강전계 드리프트층과, 강전계 드리프트층상에 형성된 도전성 박막을 갖고,
    도전성 박막이 도전성 기판에 대해 정극이 되도록 전압을 인가함으로써, 도전성 기판에서 강전계 드리프트층에 주입된 전자가 상기 강전계 드리프트층내를 드리프트하고, 도전성 박막을 통해 방출되도록 되어 있는 전계 방사형 전자원을 제조하는 방법으로서,
    강전계 드리프트층을 형성할 때에, 양극 산화에 의해 반도체 미결정을 포함하는 다공질 반도체층을 형성하는 양극 산화처리 공정과,
    각 반도체 미결정의 표면에 절연막을 형성하는 절연막 형성공정을 포함하고,
    양극 산화 처리공정에서는 광원으로부터 반도체층에 조사되는 광의 파장을 조정함으로써 반도체 미결정의 사이즈를 제어하도록 함을 특징으로 하는 전계 방사형 전자원의 제조 방법.
  2. 제 1 항에 있어서,
    반도체층에 조사되는 빛의 파장을 광학 필터에 의해 제한하는 전계 방사형 전자원의 제조방법.
  3. 제 2 항에 있어서,
    광학 필터가 적외선 컷 필터 및 자외선 컷 필터 중 적어도 한쪽에 의해 구성되어 있는 전계 방사형 전자원의 제조방법.
  4. 제 1 항에 있어서,
    반도체층에 조사되는 빛의 파장을, 반도체 미결정끼리가 연속적으로 이어져 형성되는 파장에 설정하는 전계 방사형 전자원의 제조방법.
  5. 제 1 항에 있어서,
    단색광의 광원을 이용하는 전계 방사형 전자원의 제조방법.
  6. 제 1 항에 있어서,
    반도체층에 조사되는 빛의 파장을 양극 산화 개시후의 경과 시간에 따라 변화시키는 전계 방사형 전자원의 제조방법.
  7. 제 2 항에 있어서,
    광학 필터의 투과파장을 양극 산화 개시후의 경과시간에 따라 변화시키는 전계 방사형 전자원의 제조방법.
  8. 제 1 항에 있어서,
    반도체층에 빛을 간헐적으로 조사하는 전계 방사형 전자원의 제조방법.
  9. 제 1 항에 있어서,
    반도체층에, 반도체층의 상기 표면과는 반대측에서도 빛을 조사하는 전계 방사형 전자원의 제조방법.
  10. 제 9 항에 있어서,
    반도체층의 두께 방향의 양측에서 빛을 조사하고, 양쪽 광의 파장을 동기하여 변화시키는 전계 방사형 전자원의 제조방법.
  11. 제 1 항에 있어서,
    양극 산화 처리공정에서, 다공질 반도체층의 형성이 같은 속도로 진행되도록 양극 산화 처리조내의 전해액의 농도를 조절하는 컨트롤 수단을 이용하는 전계 방사형 전자원의 제조방법.
  12. 제 11 항에 있어서,
    컨트롤 수단이 온도 및 농도가 조정된 전해액을 양극 산화 처리조에 도입하는 관리조를 이용하는 전계 방사형 전자원의 제조방법.
  13. 제 11 항에 있어서,
    컨트롤 수단이 하부 전극과 반도체층을 구비한 피처리물을 미동시키는 전계 방사형 전자원의 제조방법.
  14. 제 1 항에 있어서,
    양극 산화 처리공정과 절연막 형성공정의 사이에, 다공질 반도체층에 잔류하고 있는 전해액을 적어도 친수성의 유기 용매를 사용하여 제거하는 린스 공정을 포함하고 있는 전계 방사형 전자원의 제조방법.
  15. 제 1 항에 있어서,
    양극 산화 처리공정과 절연막 형성 공정의 사이에, 다공질 반도체층에 잔류하고 있는 전해액을 적어도 비수용성의 유기 용매를 사용하여 제거하는 린스 공정을 포함하고 있는 전계 방사형 전자원의 제조방법.
  16. 제 1 항에 있어서,
    양극 산화처리 공정과 산화처리 공정 사이의 지정 기간은 다공질 반도체층을 대기에 노출시키지 않도록 하여 반도체 미결정 표면에서의 자연 산화막의 형성을 방지하는 전계 방사형 전자원의 제조방법.
  17. 제 16 항에 있어서,
    지정 기간에서는 다공질 반도체층의 표면을 비산화성의 액체로 덮는 전계 방사형 전자원의 제조방법.
  18. 제 16 항에 있어서,
    지정기간에서는 분위기를 불활성 가스로 하는 전계 방사형 전자원의 제조방법.
  19. 제 16 항에 있어서,
    지정기간에서는 적어도 다공질 반도체층을 진공중에 유지하는 전계 방사형 전자원의 제조방법.
  20. 제 1 항에 있어서,
    절연막 형성공정이 유기 용매중에 용질을 용해시킨 전해액속에서 다공질 반도체층을 전기 화학적으로 산화하는 주산화 처리 공정을 포함하고 있는 전계 방사형 전자원의 제조방법.
  21. 제 20 항에 있어서,
    전해액에 물을 첨가하는 전계 방사형 전자원의 제조방법.
  22. 제 20 항에 있어서,
    주산화 처리공정 전과 후의 적어도 한쪽에서 열산화법에 의해 다공질 반도체층을 산화하는 보조 산화 처리공정을 포함하고 있는 전계 방사형 전자원의 제조방법.
  23. 제 20 항에 있어서,
    주산화 처리공정 전에, 다공질 반도체층을 산화하기 전 산화 처리공정을 포함하고 있는 전계 방사형 전자원의 제조방법.
  24. 제 22 항에 있어서,
    주산화 처리공정 및 보조 산화처리 공정 전에, 다공질 반도체층을 산화하기 전 산화처리 공정을 포함하고 있는 전계 방사형 전자원의 제조방법.
  25. 제 20 항에 있어서,
    주산화 처리공정의 후에, 다공질 반도체층을 세정하는 세정 공정을 포함하고 있는 전계 방사형 전자원의 제조방법.
  26. 도전성 기판과, 도전성 기판의 하나의 표면상에 형성된 강전계 드리프트층과, 강전계 드리프트층상에 형성된 도전성 박막을 갖고,
    도전성 박막이 도전성 기판에 대해 정극이 되도록 전압을 인가함으로써, 도전성 기판에서 강전계 드리프트층에 주입된 전자가 상기 강전계 드리프트층내를 드리프트하고, 도전성 박막을 통해 방출되도록 되어 있는 전계 방사형 전자원을 제조하는 장치로서,
    강전계 드리프트층을 형성할 때에, 양극 산화에 의해 반도체 미결정을 포함하는 다공질 반도체층을 형성하는 양극 산화처리 장치와,
    각 반도체 미결정의 표면에 절연막을 형성하는 절연막 형성장치를 포함하며,
    상기 양극 산화처리 장치는 광원에서 반도체층에 조사되는 광의 파장을 조정함으로써 반도체 미결정의 사이즈를 제어하도록 구성함을 특징으로 하는 전계 방사형 전자원의 제조방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100625836B1 (ko) 2002-03-08 2006-09-20 마츠시다 덴코 가부시키가이샤 양자장치
KR100563978B1 (ko) * 2002-05-14 2006-03-29 마츠시다 덴코 가부시키가이샤 전기화학산화방법
US7465661B2 (en) * 2003-05-28 2008-12-16 The United States Of America As Represented By The Secretary Of The Navy High aspect ratio microelectrode arrays
JP3868934B2 (ja) * 2003-08-01 2007-01-17 株式会社東芝 電極製造方法
TWI276206B (en) * 2003-11-25 2007-03-11 Promos Technologies Inc Method for fabricating flash memory device and structure thereof
US7161728B2 (en) * 2003-12-09 2007-01-09 Idc, Llc Area array modulation and lead reduction in interferometric modulators
JP2006013170A (ja) * 2004-06-25 2006-01-12 Matsushita Electric Works Ltd 電子部品並びに電子部品の製造方法
US7098505B1 (en) 2004-09-09 2006-08-29 Actel Corporation Memory device with multiple memory layers of local charge storage
KR100911563B1 (ko) * 2007-08-29 2009-08-10 현대자동차주식회사 연료전지 차량용 가습기
JP5050074B2 (ja) 2010-04-02 2012-10-17 シャープ株式会社 電子放出素子及びその製造方法
US9006975B2 (en) 2011-02-09 2015-04-14 Air Products And Chemicals, Inc. Apparatus and method for removal of surface oxides via fluxless technique involving electron attachment
US9053894B2 (en) 2011-02-09 2015-06-09 Air Products And Chemicals, Inc. Apparatus and method for removal of surface oxides via fluxless technique involving electron attachment
CN114927396B (zh) * 2022-04-24 2023-05-12 电子科技大学 一种实时控制NEA GaN电子源扩散长度的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100316A (ja) * 1998-09-25 2000-04-07 Matsushita Electric Works Ltd 電界放射型電子源
JP2001101967A (ja) * 1999-07-27 2001-04-13 Matsushita Electric Works Ltd 電界放射型電子源
JP2001118489A (ja) * 1999-10-18 2001-04-27 Matsushita Electric Works Ltd 電界放射型電子源およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187604B1 (en) * 1994-09-16 2001-02-13 Micron Technology, Inc. Method of making field emitters using porous silicon
JP2987140B2 (ja) 1997-10-29 1999-12-06 松下電工株式会社 電界放射型電子源およびその製造方法および平面発光装置およびディスプレイ装置および固体真空デバイス
TW391022B (en) * 1997-10-29 2000-05-21 Mitsubishi Rayon Co Field emission electron source, method of producing the same, and use of the same
JP3079086B2 (ja) 1998-09-25 2000-08-21 松下電工株式会社 電界放射型電子源の製造方法
KR100338140B1 (ko) * 1998-09-25 2002-05-24 이마이 기요스케 전계 방사형 전자원
TW436837B (en) * 1998-11-16 2001-05-28 Matsushita Electric Works Ltd Field emission-type electron source and manufacturing method thereof and display using the electron source
JP2000294122A (ja) * 1999-04-08 2000-10-20 Nec Corp 電界放出型冷陰極及び平面ディスプレイの製造方法
US6498426B1 (en) * 1999-04-23 2002-12-24 Matsushita Electric Works, Ltd. Field emission-type electron source and manufacturing method thereof
KR100374782B1 (ko) * 1999-10-18 2003-03-04 마츠시다 덴코 가부시키가이샤 전계 방출형 전자원 및 그 제조방법
US6765342B1 (en) * 1999-10-18 2004-07-20 Matsushita Electric Work, Ltd. Field emission-type electron source and manufacturing method thereof
JP4438156B2 (ja) 2000-02-07 2010-03-24 パナソニック電工株式会社 メモリ装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100316A (ja) * 1998-09-25 2000-04-07 Matsushita Electric Works Ltd 電界放射型電子源
JP2001101967A (ja) * 1999-07-27 2001-04-13 Matsushita Electric Works Ltd 電界放射型電子源
JP2001118489A (ja) * 1999-10-18 2001-04-27 Matsushita Electric Works Ltd 電界放射型電子源およびその製造方法

Also Published As

Publication number Publication date
KR20030004071A (ko) 2003-01-14
SG111950A1 (en) 2005-06-29
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