KR100460270B1 - Mehod for fabricating of semiconductor device - Google Patents
Mehod for fabricating of semiconductor device Download PDFInfo
- Publication number
- KR100460270B1 KR100460270B1 KR10-2002-0083694A KR20020083694A KR100460270B1 KR 100460270 B1 KR100460270 B1 KR 100460270B1 KR 20020083694 A KR20020083694 A KR 20020083694A KR 100460270 B1 KR100460270 B1 KR 100460270B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- forming
- gate
- layer
- photoresist
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Abstract
본 발명은 반도체 소자의 제조시에 ESD(elevated source drain)를 이용한 접합 확산으로 셀 콘택을 형성하여 비트라인 접합 커패시턴스를 감소시킬 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 상기 본 발명에 의한 반도체 소자의 제조 방법은 셀 영역과 로직 영역을 갖는 반도체 기판 상에 게이트 산화막를 형성하고 게이트 폴리층을 증착하는 단계, 상기 셀 영역의 게이트 폴리층을 도핑하고 선택적으로 식각하여 게이트들과 커패시터 전극을 형성하는 단계, LDD 영역을 형성하고 로직 영역에만 소오스/드레인 영역을 형성하는 단계, 노출된 기판 표면에 에피택셜 성장으로 플러그 형태의 콘택 패드를 형성하는 단계, ESD(elevated source drain)의 도팬트(dopant)들이 접촉 액티브로의 확산이 이루어지도록 하여 접합 확산 영역을 형성하는 단계를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device capable of reducing bit line junction capacitance by forming cell contacts by junction diffusion using an ESD source (ESD) during fabrication of a semiconductor device. A device manufacturing method includes forming a gate oxide layer and depositing a gate poly layer on a semiconductor substrate having a cell region and a logic region, doping and selectively etching the gate poly layer of the cell region to form gates and a capacitor electrode. Forming an LDD region and forming a source / drain region only in a logic region; forming a plug-type contact pad by epitaxial growth on an exposed substrate surface; a dopant of an elevated source drain (ESD) Allowing diffusion into contact active to form a junction diffusion region.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 ESD(elevated source drain)를 이용한 접합 확산으로 셀 콘택을 형성하여 비트라인 접합 커패시턴스를 감소시킬 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of semiconductor devices, and more particularly, to a method of manufacturing a semiconductor device capable of reducing bit line junction capacitance by forming cell contacts by junction diffusion using an ESD source.
최근, 통신 장치나 정보 기기의 소형화에 따라 아날로그 신호의 처리에는 고정밀도의 커패시터가 필요하다.In recent years, with the miniaturization of communication devices and information equipment, high precision capacitors are required for processing analog signals.
MOS 트랜지스터를 탑재하여 디지털 신호를 취급하는 회로에서는 커패시터는 MOS 구조로 구성된다. 그러나, MOS 커패시터는 용량 값의 인가 전압 의존성이 크기 때문에, 예를 들어 아날로그 회로의 일부로 이용하면, 큰 신호 왜곡 등이 발생하는 원인이 되므로 구조의 개선 및 특성 향상이 필요하다.In a circuit that handles digital signals by mounting MOS transistors, the capacitor is composed of a MOS structure. However, since the MOS capacitor has a large applied voltage dependence of the capacitance value, for example, when used as part of an analog circuit, large signal distortion or the like is caused, and therefore, improvement of structure and characteristic improvement are necessary.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 MOS 커패시터를 갖는 반도체 소자의 형성 방법에 관하여 설명한다.Hereinafter, a method of forming a semiconductor device having a MOS capacitor of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1a내지 도 1e는 종래 기술의 반도체 소자의 형성을 위한 공정 단면도이다.1A to 1E are cross-sectional views of a process for forming a semiconductor device of the prior art.
로직 회로부와 메모리부의 게이트를 동시에 형성한다.The gates of the logic circuit portion and the memory portion are simultaneously formed.
회로간 분리를 위한 STI 소자 격리층(1), 게이트 산화막(2), 게이트 폴리층을 순차적으로 형성하고, 감광막을 사용한 사진 식각술을 통하여 감광막 패턴을 형성한 후, 상기 감광막 패턴을 통하여 상기 게이트 산화막(2) 및 게이트 폴리를 건식 식각함으로써, 셀 게이트(3a), 커패시터 전극(3b), 로직 게이트(3c)를 형성한다.STI device isolation layer (1), gate oxide layer (2), and gate poly layer for isolation between circuits are sequentially formed, a photoresist pattern is formed through photolithography using a photoresist layer, and then the gate is formed through the photoresist pattern. By dry etching the oxide film 2 and the gate poly, the cell gate 3a, the capacitor electrode 3b, and the logic gate 3c are formed.
그리고 나서, 도 1b에서 볼 수 있는 바와 같이, LDD 이온 주입 공정으로 로직 트랜지스터와 셀 부분에 LDD 영역(4a)(4b)를 형성한다.Then, as can be seen in FIG. 1B, LDD regions 4a and 4b are formed in the logic transistor and the cell portion by an LDD ion implantation process.
이어서, 도 1c에서 볼 수 있는 바와 같이, 상기 셀 게이트(3a), 커패시터 전극(3b) 및 로직 게이트(3c)의 측벽에 스페이서 산화막을 증착하고, 식각함으로써, 게이트 스페이서(5)를 형성한 다음, 상기 결과물 전체에 As 이온을 사용한 고농도 이온 주입 공정을 진행함으로써, 액티브 영역에 소오스/드레인 영역(6)을 형성하는 것과 동시에 게이트 도핑을 한다.Subsequently, as shown in FIG. 1C, a spacer oxide layer is deposited on the sidewalls of the cell gate 3a, the capacitor electrode 3b, and the logic gate 3c and etched to form a gate spacer 5. By performing a high concentration ion implantation process using As ions throughout the resultant, the source / drain regions 6 are formed in the active region and gate doped at the same time.
그런데, 이러한 공정을 진행하게 되면, 로직 지역 뿐 아니라, 셀 지역의 비트 라인 접합 영역도 As의 고농도 접합(high doped junction)이 형성되므로, P-doped 웰과의 필드로 인하여 유발되는 누설 전류가 큰 값을 가지게 된다.In this process, however, not only the logic region but also the bit line junction region of the cell region forms a high doped junction of As, which causes a large leakage current caused by the field with the P-doped well. It will have a value.
한편, 상기 이온 주입 공정을 진행한 후에는, 도 1d에 도시된 바와 같이, Ti를 증착하고 열처리함으로써 Si가 표면에 드러난 부분에 티타늄 실리사이드층(TiSi2)(7)을 형성하고 나머지 부분의 반응하지 않은 금속을 제거한다.On the other hand, after the ion implantation process, as shown in Figure 1d, by depositing and heat-treating Ti to form a titanium silicide layer (TiSi 2 ) (7) on the part exposed to the surface of Si and the reaction of the remaining part Remove unused metal.
그리고 나서, 도 1e에서 볼 수 있는 바와 같이, 상기 티타늄 실리사이드 층이 형성된 결과물 전체에 ILD(inter layer dielectric)(8)을 증착하고, 컨택을 형성한 후, 상기 컨택에 메탈을 이용하여 배선층(interconnection layer)(9)를 형성함으로써, 최종적인 반도체 소자를 완성하게 된다.Then, as shown in FIG. 1E, an interlayer dielectric (ILD) 8 is deposited on the entire product on which the titanium silicide layer is formed, a contact is formed, and then a metal interconnect layer is formed on the contact. By forming the layer 9, the final semiconductor element is completed.
즉, 상기와 같은 MOS 커패시터를 갖는 반도체 소자의 제조 방법에 따르면,로직 비트 라인 정션 액티브에 바로 TiSi2를 형성하게 되는 바, 이와 같이 낮은 깊이를 가지는 S/D 접합부에 바로 티타늄 실리사이드 층을 형성함으로써, 누설 전류가 크게 발생할 수 있게 된다.That is, according to the method of manufacturing a semiconductor device having the MOS capacitor as described above, TiSi 2 is formed directly on the logic bit line junction active, and by forming a titanium silicide layer directly on the S / D junction having such a low depth. As a result, a large amount of leakage current can be generated.
결국, 상기 종래 기술에 의한 MOS 커패시터를 갖는 반도체 소자의 형성 방법은 다음과 같은 문제점이 있다.As a result, the method of forming a semiconductor device having the MOS capacitor according to the prior art has the following problems.
먼저, 종래 기술의 MOS 커패시터를 갖는 메모리 소자의 형성 공정은 비트 라인 정션 액티브에 바로 TiSi2를 형성함으로써 낮은 S/D 접합 깊이와 누설 전류가 크게 되며, 또한, 액티브와의 콘택 저항에 직접적인 영향을 주는 콘택이 형성될 액티브 영역을 오버레이 마진까지 고려하여 크게 확보하여야 함으로 셀 사이즈가 증가하는 문제가 있다. 더구나, 상기한 바와 같이, 로직 지역 뿐 아니라, 셀 지역의 비트 라인 접합 영역에도 As의 고농도 접합부가 형성되므로, P-doped 웰과의 필드로 인하여 유발되는 누설 전류가 큰 값을 가지게 된다.First, in the process of forming a memory device having a MOS capacitor of the prior art, the formation of TiSi 2 directly at the bit line junction active increases the low S / D junction depth and leakage current, and also directly affects the contact resistance with the active. Note that the size of the cell is increased because the active area in which the contact is to be formed should be largely secured considering the overlay margin. Furthermore, as described above, since the high concentration junction of As is formed not only in the logic region but also in the bit line junction region of the cell region, the leakage current caused by the field with the P-doped well has a large value.
본 발명은 이와 같은 종래 기술의 반도체 소자의 MOS 커패시터 형성 방법의 문제를 해결하기 위한 것으로, ESD(elevated source drain)를 이용한 접합 확산으로 셀 콘택을 형성하여 비트라인 접합 커패시턴스를 감소시킬 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problem of the MOS capacitor formation method of the prior art semiconductor device, a semiconductor that can reduce the bit line junction capacitance by forming a cell contact by junction diffusion using an ESD (elevated source drain) It is an object of the present invention to provide a method for manufacturing a device.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 제조 방법을 나타내는 공정 순서도이고,1A to 1E are process flowcharts showing a method of manufacturing a semiconductor device according to the prior art,
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자 제조 방법의 일례를 나타내는 공정 순서도이다.2A to 2E are process flowcharts showing an example of a method of manufacturing a semiconductor device according to the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
21. 소자 격리층 22. 게이트 산화막21. Device isolation layer 22. Gate oxide
23. 게이트 폴리층 24. LDD 영역23. Gate poly layer 24. LDD region
25. 스페이서 26. 소오스/드레인 영역25. Spacers 26. Source / drain regions
27. 에피택셜층 28. 접합 확산 영역27. epitaxial layer 28. junction diffusion region
29. 티타늄 실리사이드 30. ILD층29. Titanium Silicide 30. ILD Layer
31. 배선31. Wiring
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 셀 영역과 로직 영역을 갖는 반도체 기판 상에 게이트 산화막 및 게이트 폴리층을 순차 증착하고, 감광막을 이용한 사진 식각술을 통하여 로직 영역에만 선택적으로 감광막이 도포되도록 하는 단계; 인을 사용하여 상기 감광막에 의해 개방된 셀 영역의 게이트 폴리층 만을 도핑하고, 상기 셀 영역과 로직 영역의 게이트 폴리층 및 게이트 산화막을 선택적으로 식각하여, 게이트 및 커패시터 전극을 형성하는 단계; 상기 결과물에 대해 LDD 이온 주입 공정을 진행하여, 액티브에 LDD 영역을 형성하고, 감광막을 이용한 사진 식각술을 통하여 셀 영역만을 선택적으로 상기 감광막으로 매립시키는 단계; 상기 결과물에 대해 As이온을 사용한 고농도 이온 주입 공정을 진행함으로써, 상기 감광막에 의해 개방된 로직 영역에만 소오스/드레인 영역을 형성하는 단계; 상기 감광막을 제거하고, 노출된 기판 표면에 에피택셜 성장으로 플러그 형태의 콘택 패드를 형성하는 단계; 및 상기 콘택 패드에 대해 인을 사용한 이온 주입 공정을 진행한 후, 열처리함으로써, 상기 콘택 패드에 주입된 이온이 인접한 액티브 영역으로 확산되도록 하는 단계를 포함하여 구성됨을 특징으로 한다. 즉, 상기 본 발명에 의하면, 셀 영역의 비트라인 컨택 정션부에는 높은 농도의 As이온이 주입되지 않으며, 대신 높은 확산 특성을 가진 인 이온이 도핑되는 바, 이 때문에 높은 농도의 As 이온으로 인한 결함이 거의 발생하지 않으며, 또한, 급격한 이온 주입 농도의 변화로 인한 누설 전류 또한 최소화할 수 있게 된다. 그리고, 상기 본 발명에 의하면, 정션 액티브에 바로 티타늄 실리사이드 층이 형성되는 대신, 상기 정션부에서 에피택셜 성장을 통해 실리콘을 성장시키고, 이에 대해, 인을 도핑시킴으로써, ESD를 형성한 후에 티타늄 실리사이드 층을 형성하게 되는 바, 종래 기술에서 낮은 깊이를 가지는 S/D에 티타늄 실리사이드 층이 바로 형성됨으로써 발생하는 누설 전류를 최소화할 수 있게 되는 것이다.In order to achieve the above object, a method of manufacturing a semiconductor device according to an embodiment of the present invention sequentially deposits a gate oxide film and a gate poly layer on a semiconductor substrate having a cell region and a logic region. Optionally allowing the photoresist to be applied; Doping only the gate poly layer of the cell region opened by the photosensitive layer using phosphorus, and selectively etching the gate poly layer and the gate oxide layer of the cell region and the logic region to form gate and capacitor electrodes; Performing an LDD ion implantation process on the resultant, forming an LDD region in an active layer, and selectively filling only a cell region with the photoresist through photolithography using a photoresist; Forming a source / drain region only in a logic region opened by the photosensitive film by performing a high concentration ion implantation process using As ions on the resultant product; Removing the photoresist and forming a plug-type contact pad on the exposed substrate surface by epitaxial growth; And performing an ion implantation process using phosphorus on the contact pad, and then performing heat treatment to diffuse ions implanted into the contact pad into adjacent active regions. That is, according to the present invention, a high concentration of As ions are not implanted into the bit line contact junction of the cell region, and instead, phosphorus ions having high diffusion characteristics are doped, so that defects due to high concentrations of As ions are caused. This rarely occurs, and also the leakage current due to the sudden change in ion implantation concentration can be minimized. According to the present invention, instead of forming a titanium silicide layer directly at the junction active, silicon is grown through epitaxial growth at the junction, and doped with phosphorus, thereby forming a titanium silicide layer after forming an ESD. As a result, the titanium silicide layer is formed directly on the S / D having a low depth in the prior art, thereby minimizing leakage current.
상기 본 발명에 의한 반도체 소자의 제조 방법에 있어서, 상기 에피덱샬 성장을 통해 형성되는 콘택 패드의 높이는 게이트와의 절연 특성을 안정적으로 유지하기 위하여, 트랜지스터 게이트 두께의 1/2 ~ 1/3로 됨이 바람직하다.In the method of manufacturing a semiconductor device according to the present invention, the height of the contact pads formed through epitaxial growth is 1/2 to 1/3 of the thickness of the transistor gate in order to stably maintain insulation characteristics with the gate. This is preferred.
이하, 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 더욱 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 형성을 위한 공정 단면도이다.2A to 2E are cross-sectional views of a process for forming a semiconductor device according to the present invention.
본 발명은 높은 농도의 인으로 도핑된 ESD(elevated S/D) 구조를 이용하여 셀 콘택 지역을 인의 확산 접합(diffused junction)으로 형성하여 비트 라인 정션 커패시터를 감소시키고 정션을 통한 누설에 따른 손실을 최소한 것이다.The present invention utilizes an elevated doped phosphorus (ESD) structure to form a cell contact region as a diffused junction of phosphorus, reducing bit line junction capacitors and reducing losses due to leakage through the junction. At least one thing.
그리고 플러그 형태의 콘택 패드를 형성함으로써 공정 마진을 높인 것으로 0.15㎛ tech 이상의 고 집적 셀에서 셀 사이즈를 줄이며 공정 안정도 확보 및 셀의 전기적 특성을 향상시킬 수 있다.In addition, by increasing the process margin by forming a plug-type contact pad, it is possible to reduce the cell size in the high integrated cell of 0.15㎛ tech or more, to secure process stability and improve the cell electrical characteristics.
이러한 본 발명에 있어서는 우선, 도 2a에서 볼 수 있는 바와 같이, STI 공정에 의한 소자 격리층(21)을 형성하여 액티브 영역을 정의하고, 게이트 산화막(22)를 형성하고 게이트 폴리층(23)을 증착한다. 그리고, 감광막을 이용한사진 식각술을 통하여, 셀 영역만이 선택적으로 개방되도록 감광막 패턴(PR)을 형성하고 인 이온을 주입을 이용해 상기 셀 영역의 게이트 폴리층(23)만을 선택적으로 도핑시킨다.In the present invention, first, as shown in FIG. 2A, the device isolation layer 21 is formed by the STI process to define an active region, the gate oxide layer 22 is formed, and the gate poly layer 23 is formed. Deposit. Then, through photolithography using a photoresist film, the photoresist pattern PR is formed so that only the cell region is selectively opened, and only the gate poly layer 23 of the cell region is selectively doped using phosphorus ions.
이러한 인 이온은 확산 특성이 좋아 후속 열처리에 의해 게이트 내 균일도가 좋아 게이트 공핍화를 최대한 억제할 수 있다.Such phosphorus ions have good diffusion characteristics and have good uniformity in the gate due to subsequent heat treatment, so that gate depletion can be suppressed as much as possible.
그리고 나서, 도 2b에 도시된 바와 같이, 감광막을 사용한 사진 식각술을 통하여, 트랜지스터가 형성될 영역을 정의하고, 상기 감광막 패턴에 따라, 게이트 폴리(23) 및 게이트 산화막을 선택적으로 건식 식각함으로써, 로직 및 셀 트랜지스터 게이트와 셀 커패시터를 형성한 다음, 상기 결과물에 대해 LDD 이온 주입 공정을 진행하여, 액티브 영역에 LDD 영역(24)을 형성한다.Then, as illustrated in FIG. 2B, through photolithography using a photoresist film, a region where a transistor is to be formed is defined, and selectively dry etching the gate poly 23 and the gate oxide film according to the photoresist pattern. After forming a logic and cell transistor gate and a cell capacitor, an LDD ion implantation process is performed on the resultant to form an LDD region 24 in an active region.
이후, 도 2c에 도시된 바와 같이, 상기 게이트 전극 및 커패시터 전극의 측면에 스페이서 산화막을 증착하고, 이에 대해 식각을 진행함으로써, 게이트 스페이서(25)를 형성하고, 셀 영역만을 덮도록 감광막 패턴(PR2)을 형성한 후, 상기 감강막 패턴에 의해 개방된 로직 NMOS 부분에 As 이온을 주입을 진행하여 로직 트랜지스터 게이트 폴리층(23)과 액티브를 도핑시켜 소오스/드레인 영역(26)을 형성한다.After that, as shown in FIG. 2C, a spacer oxide layer is deposited on side surfaces of the gate electrode and the capacitor electrode and etched to form a gate spacer 25, and the photoresist pattern PR2 is formed to cover only the cell region. ), And then implanting As ions into the logic NMOS portion opened by the immersion film pattern to dope the logic transistor gate poly layer 23 and the active to form a source / drain region 26.
이어서, 도 2d에서 볼 수 있는 바와 같이, 상기 결과물에서 감광막을 제거하고, 실리콘 성장을 진행함으로써, 표면이 실리콘 격자로 이루어진 부분만 에피택셜층(27)을 형성하여 플러그 형태의 콘택 패드를 형성한다.Subsequently, as shown in FIG. 2D, the photoresist film is removed from the resultant, and silicon growth is performed to form an epitaxial layer 27 on only a portion of the surface of which is formed of a silicon lattice to form a plug-type contact pad. .
이러한 공정을 진행하면, 상기한 도 2d에 도시된 바와 같이, 셀 영역의 비트라인 접합 영역과 로직 트랜지스터의 소오스/드레인 액티브에서만 실리콘이 성장하게 된다. 계속하여, 인을 소오스로 하는 인시튜(insitu) 도핑 방법으로 상기 실리콘이 성잠됨으로써 형성된 콘택 패드에 인을 도핑시킴으로써, 고농도(high doped) 인이 도핑된 실리콘이 성장되도록 한다.In this process, as shown in FIG. 2D, silicon grows only in the bit line junction region of the cell region and the source / drain active of the logic transistor. Subsequently, the doped phosphor is doped into the contact pad formed by the silicon being subdued by an insitu doping method in which phosphorus is sourced, thereby allowing the high doped phosphorus doped silicon to be grown.
이 때, 상기 실리콘의 성장 높이는 게이트와의 절연 특성을 안정적으로 유지하기 위해 트랜지스터 게이트 두께의 1/2 ~ 1/3로 조절한다.At this time, the growth height of the silicon is adjusted to 1/2 ~ 1/3 of the thickness of the transistor gate in order to maintain the insulating characteristics with the gate.
그 다음, 상기 결과물에 대해 열처리를 함으로써, ESD(elevated source drain)의 도팬트(dopant)들이 접촉 액티브로 확산될 수 있도록 하며, 이에 따라, 비트 라인 정션 영역을 확산된 인으로 도핑시켜 접합 확산 영역(28)을 형성한다.Then, heat treatment is performed on the resultant to allow dopants of an elevated source drain (ESD) to diffuse into contact active, thereby doping the bit line junction region with diffused phosphorus to thereby bond junction regions. Form 28.
이와 같이, 본 발명에 따르면, 확산 접합 영역이 인으로 형성됨으로 As의 큰 농도로 인해 발생하는 디펙트의 손상이 거의 없으며 급격한 도핑 레벨 변화로 인한 필드에 의한 누설 전류가 감소한다. 또한, 인의 확산이 높아 공핍 깊이(depletion depth)가 넓어져 접합 커패시턴스가 감소한다.As described above, according to the present invention, since the diffusion junction region is formed of phosphor, there is little damage of defects caused by a large concentration of As, and the leakage current due to the field due to the rapid doping level change is reduced. In addition, the diffusion of phosphorus is high, so the depletion depth is widened, thereby reducing the junction capacitance.
한편, 상기 접합 확산 영역을 형성한 후에는 도 2e에 도시된 바와 같이, Ti를 증착하고 열처리함으로써 표면이 실리콘으로 이루어진 트랜지스터 게이트 폴리 및 인으로 도핑된 폴리 ESD에 티타늄 실리사이드(TiSi2)(29)가 형성된다.On the other hand, after forming the junction diffusion region, as shown in FIG. 2E, titanium silicide (TiSi 2 ) 29 is formed on a poly ESD doped with transistor gate poly and phosphor of silicon by depositing and heat-treating Ti. Is formed.
반응하지 않은 Ti는 습식각으로 제거하고 ILD층(30)를 형성한 다음 메탈을 이용하여 배선(interconnection)(31)을 형성한다.The unreacted Ti is removed by wet etching to form the ILD layer 30, and then an interconnection 31 is formed using a metal.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
이상에서 설명한 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device according to the present invention described above has the following effects.
높은 농도의 인으로 도핑된 ESD를 이용하여 정션 커패시터와 접합 누설을 최소화할 수 있다.High concentrations of phosphorus doped ESD can be used to minimize junction capacitor and junction leakage.
또한, 플러그 형태의 콘택 패드를 형성함으로써 공정 마진을 크게 하여 고집적 셀에서 셀 사이즈를 줄이며 공정 안정도 확보 및 셀의 전기적 특성을 향상시킬 수 있다.In addition, by forming a contact pad in the form of a plug, the process margin may be increased, thereby reducing the cell size in a highly integrated cell, securing process stability, and improving cell electrical characteristics.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0083694A KR100460270B1 (en) | 2002-12-24 | 2002-12-24 | Mehod for fabricating of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0083694A KR100460270B1 (en) | 2002-12-24 | 2002-12-24 | Mehod for fabricating of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040056953A KR20040056953A (en) | 2004-07-01 |
| KR100460270B1 true KR100460270B1 (en) | 2004-12-08 |
Family
ID=37349580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0083694A KR100460270B1 (en) | 2002-12-24 | 2002-12-24 | Mehod for fabricating of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100460270B1 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811424B1 (en) * | 2005-11-18 | 2008-03-07 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| KR100717771B1 (en) * | 2006-06-30 | 2007-05-11 | 주식회사 하이닉스반도체 | Method for forming contact in semiconductor device |
| KR101051684B1 (en) * | 2008-12-02 | 2011-07-25 | 매그나칩 반도체 유한회사 | Electrostatic discharge protection device and manufacturing method |
| KR101711191B1 (en) | 2010-10-28 | 2017-03-02 | 삼성디스플레이 주식회사 | Organic light emitting display device and manufacturing method thereof |
| WO2014039509A2 (en) | 2012-09-04 | 2014-03-13 | Ocv Intellectual Capital, Llc | Dispersion of carbon enhanced reinforcement fibers in aqueous or non-aqueous media |
-
2002
- 2002-12-24 KR KR10-2002-0083694A patent/KR100460270B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040056953A (en) | 2004-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100334979B1 (en) | Semiconductor device in which hot carrier resistance can be improved and silicide layer can be formed with high reliability and method of manufacturing it | |
| KR100460270B1 (en) | Mehod for fabricating of semiconductor device | |
| KR100649821B1 (en) | Manufacturing method for transistor of semiconductor device | |
| US7157318B2 (en) | Method of fabricating SRAM device | |
| KR100408000B1 (en) | Method for Forming Semiconductor Device | |
| KR100671633B1 (en) | Semiconductor device and method for manufacturing the same | |
| KR100265370B1 (en) | A method for fabricating dram device | |
| KR20080029266A (en) | Method of manufacturing semiconductor device | |
| KR100353526B1 (en) | method for manufacturing semiconductor device | |
| KR20040059738A (en) | Method for manufacturing mosfet of semiconductor device | |
| KR100341588B1 (en) | Method for forming semiconductor device capable of reducing resistance and leakage current of silicide layer | |
| KR20030053959A (en) | Method for fabricating semiconductor device | |
| KR0151039B1 (en) | Semiconductor device with polycide interconnection constructure | |
| KR100521447B1 (en) | Metal electrode structure and method for fabricating the same | |
| KR100340884B1 (en) | Method for forming transistor in semiconductor device | |
| KR20000004527A (en) | Method for forming contacts of semiconductor devices | |
| KR100982961B1 (en) | Method for fabricating semiconductor device | |
| KR100687849B1 (en) | Method for fabricating a semiconductor memory device | |
| US7253472B2 (en) | Method of fabricating semiconductor device employing selectivity poly deposition | |
| KR20040003948A (en) | Method for forming the MOS transistor in semiconductor device | |
| KR20030008332A (en) | Method for fabricating semiconductor devices | |
| KR20070105730A (en) | Method for fabricating semiconductor device | |
| KR20040002017A (en) | Method of manufacturing a semiconductor device | |
| KR20040029588A (en) | Method for forming the semiconductor device | |
| KR20020058486A (en) | Method for fabricating semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |