KR100341588B1 - Method for forming semiconductor device capable of reducing resistance and leakage current of silicide layer - Google Patents
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Abstract
본 발명은 고집적 반도체 소자의 게이트 상에 안정된 실리사이드층을 형성할 수 있으며 실리사이드 형성에 따른 접합 깊이 감소를 억제할 수 있는 반도체 소자 제조 방법에 관한 것으로 , 실리사이드를 형성하기 전에 게이트와 실리콘 기판에 Si을 이온주입하여 Si의 농도를 국부적으로 증가시킴으로써 비화학양론적(non-stoichiometry) 특성을 구현한 상태에서 실리사이드를 형성하는데 특징이 있다. 또한, 본 발명은 트랜지스터의 게이트를 제1 게이트와 그 보다 폭이 큰 제2 게이트의 이중 구조로 형성하여 게이트 상에 형성되는 실리사이드층의 면적을 증가시키는데 특징이 있다.The present invention relates to a method of manufacturing a semiconductor device capable of forming a stable silicide layer on a gate of a highly integrated semiconductor device and suppressing a decrease in junction depth due to silicide formation. It is characterized by the formation of silicide in a state in which non-stoichiometry characteristics are realized by locally increasing the concentration of Si by ion implantation. In addition, the present invention is characterized by increasing the area of the silicide layer formed on the gate by forming the gate of the transistor in a double structure of the first gate and the second gate having a larger width.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로 특히, 접합 및 게이트 상에 형성되는 실리사이드층의 전기적 특성을 향상시킬 수 있는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a method of manufacturing a semiconductor device capable of improving electrical characteristics of a silicide layer formed on a junction and a gate.
게이트 선폭이 0.18 ㎛ 이하인 고집적 반도체 소자에서는 소자 크기의 감소에 따라 단채널 효과(Short Channel Effect) 또는 펀치쓰루(Punchthrough) 등과 같은 요소들에 의해 보다 얕은 접합(Junction Depth)이 요구된다.In a highly integrated semiconductor device having a gate line width of 0.18 μm or less, a shallower junction depth is required by elements such as a short channel effect or a punchthrough as the device size decreases.
그러나, 적정 저항(Rs) 값을 얻기 위해 Ti 또는 Co 등으로 접합 상에 실리사이드를 형성하는 경우에는 접합의 손실이 발생되고 이로 인해 접합의 누설전류 특성이 매우 취약해진다. 이와 같이 저항과 접합 누설전류 특성은 트레이드 오프(Trade-Off) 관계를 갖게 된다.However, when silicide is formed on the junction with Ti or Co, etc. to obtain a proper resistance (Rs) value, the junction loss occurs, which causes the leakage current characteristic of the junction to be very weak. As such, the resistance and the junction leakage current characteristics have a trade-off relationship.
이하, 종래 기술에 따른 반도체 소자 제조 공정의 문제점을 도1a 및 도1b 그리고 도2를 참조하여 설명한다.Hereinafter, a problem of a semiconductor device manufacturing process according to the prior art will be described with reference to FIGS. 1A, 1B, and 2.
도1a는 실리콘 기판(10) 상에 적층된 게이트 산화막(11)과 폴리실리콘막 게이트(12) 그리고 게이트(12) 양단의 실리콘 기판(14) 내에 형성된 소오스 드레인 접합(13)으로 이루어지는 트랜지스터 형성이 완료된 실리콘 기판(10) 상에 Ti막(도시하지 않음)을 증착하고 약 730 ℃ 온도에서 1차 열처리를 실시하여 게이트 (12) 및 접합(13) 표면에 C49 상의 TiSi2층(15)을 형성한 상태를 보이고 있다.FIG. 1A shows a transistor formed of a gate oxide film 11 stacked on a silicon substrate 10, a polysilicon film gate 12, and a source drain junction 13 formed in a silicon substrate 14 across the gate 12. A Ti film (not shown) is deposited on the completed silicon substrate 10 and subjected to a first heat treatment at a temperature of about 730 ° C. to form a TiSi 2 layer 15 on C49 on the surface of the gate 12 and the junction 13. It is showing a state.
Ti-실리사이드는 C54 상을 이룰 때 가장 안정하다. C54 상은 C49 상이 형성된 TiSi2층을 2차 열처리하여 얻을 수 있는데, C54 상의 형성은 C49상 입계(grainboundary)의 삼중점에서 주로 일어나는 것으로 보고되어 있다.Ti-silicide is most stable when forming the C54 phase. The C54 phase can be obtained by secondary heat treatment of the TiSi 2 layer on which the C49 phase is formed, and the formation of the C54 phase is reported to occur mainly at the triple point of the C49 phase grainboundary.
도1b는 게이트 선폭(w, w')의 변화에 따른 Ti 입계 삼중점 수 변화를 보이고 있다. 도1b에 보이는 바와 같이 소자의 집적도가 향상될수록 게이트의 폭(Gate Width)이 감소하고 그에 따라 게이트(12) 내에 분포하는 C49 상의 입자수는 C54 상이 충분히 형성될 정도로 많이 존재할 수 없기 때문에 실리사이드의 안정성이 문제가 된다.FIG. 1B shows the change in the number of Ti grain boundary triple points according to the change of the gate line widths w and w '. As shown in FIG. 1B, as the degree of integration of the device improves, gate width decreases, and accordingly, the number of particles of the C49 phase distributed in the gate 12 cannot exist so that the C54 phase is sufficiently formed, so that the stability of the silicide is increased. This is a problem.
따라서, 선폭이 0.18 ㎛ 이하인 고집적 반도체 소자의 게이트 상에 Ti 또는 Co 등으로 실리사이드를 형성할 때 실리사이드의 안정성을 확보할 수 있는 공정의 개발이 필요하다.Therefore, it is necessary to develop a process that can ensure the stability of silicide when forming silicide with Ti or Co on the gate of a highly integrated semiconductor device having a line width of 0.18 µm or less.
한편, 도2는 Ti 실리사이드(15) 형성에 따라 발생하는 접합영역의 누설특성 열화를 설명하기 위한 공정 단면도로서, Ti 실리사이드(15) 형성에 따라 접합(13)의 깊이가 감소하는 것을 보이고 있다. 예를 들어 게이트(12)의 선폭이 0.25 ㎛이고 접합(13)의 깊이(d2)가 2000 Å인 NMOS 트랜지스터 형성이 완료된 실리콘 기판(10) 상에 300 Å 두께의 Ti 막 증착하고 열처리했을 경우 형성되는 Ti 실리사이드의 두께(d1)는 600 Å 정도라고 알려져 있다. 이는 실리사이드 형성에 의해 접합 깊이의 손실이 600 Å 정도 발생했을 의미한다.FIG. 2 is a cross-sectional view illustrating the degradation of the leakage characteristics of the junction region caused by the formation of the Ti silicide 15, and shows that the depth of the junction 13 decreases as the Ti silicide 15 is formed. For example, when a 300 nm thick Ti film is deposited and heat-treated on a silicon substrate 10 on which the gate 12 has a line width of 0.25 µm and the junction 13 has a depth d2 of 2000 mW, the NMOS transistor is formed. It is known that the thickness d1 of Ti silicide to be about 600 GPa. This means that the loss of the junction depth occurred by about 600 GPa due to the silicide formation.
이와 같은 접합의 손실은 Ti 실리사이드 형성 및 Co 실리사이드 형성 과정에서 모두 관찰되고 있으며, NMOS 트랜지스터에서는 접합의 손실이 더욱 심하게 발생한다고 보고되고 있다.Such a loss of the junction is observed in both the Ti silicide formation and the Co silicide formation process, and it is reported that the loss of the junction occurs more severely in the NMOS transistor.
상기와 같은 문제점을 해결하기 위한 본 발명은 고집적 반도체 소자의 게이트 상에 안정된 실리사이드층을 형성할 수 있으며 실리사이드 형성에 따른 접합 깊이 감소를 억제할 수 있는 반도체 소자 제조 방법을 제공하는데 목적이 있다.The present invention for solving the above problems is to provide a semiconductor device manufacturing method that can form a stable silicide layer on the gate of the highly integrated semiconductor device and can suppress the reduction of the junction depth due to the silicide formation.
도1a 및 도1b 그리고 도2는 종래 기술에 따른 반도체 소자 제조 공정의 문제점을 보이는 공정 단면도,1A, 1B and 2 are cross-sectional views illustrating a problem of a semiconductor device manufacturing process according to the prior art;
도3a 내지 도3i는 본 발명의 실시예에 따른 반도체 소자 제조 공정 단면도,3A to 3I are cross-sectional views of a semiconductor device manufacturing process according to an embodiment of the present invention;
도4는 본 발명에 따른 반도체 소자 제조 공정 중의 실리콘 이온주입 전(X1)과 후(X2)의 실리콘 기판 깊이에 따른 Si의 농도 변화를 보이는 그래프.FIG. 4 is a graph showing a change in concentration of Si according to a silicon substrate depth before (X1) and after (X2) during a silicon device implantation process according to the present invention. FIG.
* 도면의 주요부분에 대한 도면부호의 설명* Explanation of the reference numerals for the main parts of the drawings
22, 28A: 게이트 23: 접합22, 28A: Gate 23: Junction
26A, 29: 실리사이드층26A, 29: silicide layer
상기와 같은 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 게이트 산화막 및 실리콘으로 이루어지는 제1 게이트를 형성하고, 상기 제1 게이트 양단의 상기 실리콘 기판 내에 소오스 드레인 접합을 형성하는 제1 단계; 상기 제1 게이트 표면 및 상기 소오스 드레인 접합 표면에 실리콘을 이온주입하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 금속막을 형성하는 제3 단계; 상기 금속막을 열처리하여 상기 제1 게이트 표면 및 상기 소오스 드레인 접합 표면에 실리사이드층을 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 절연막을 형성하는 제5 단계; 상기 절연막 및 상기 제1 게이트 표면의 상기 실리사이드층을 화학적기계적 연마하여 상기 제1 게이트 표면을 노출시키는 제6 단계; 상기 제1 게이트 상에 그 면적이 크며 실리콘으로 이루어지는 제2 게이트를 형성하는 제7 단계; 및 상기 제2 게이트 표면에 실리사이드층을 형성하는 제8 단계를 포함하여 이루어진다.The present invention for achieving the above object, the first step of forming a gate oxide film and a silicon gate on the silicon substrate, and forming a source drain junction in the silicon substrate across the first gate; Implanting silicon into the first gate surface and the source drain junction surface; A third step of forming a metal film on the entire structure of which the second step is completed; Heat treating the metal film to form a silicide layer on the first gate surface and the source drain junction surface; A fifth step of forming an insulating film on the entire structure in which the fourth step is completed; Chemically polishing the insulating layer and the silicide layer on the first gate surface to expose the first gate surface; Forming a second gate having a large area on the first gate and formed of silicon; And an eighth step of forming a silicide layer on the second gate surface.
본 발명은 실리사이드를 형성하기 전에 게이트와 실리콘 기판에 Si을 이온주입하여 Si의 농도를 국부적으로 증가시킴으로써 비화학양론적(non-stoichiometry) 특성을 구현한 상태에서 실리사이드를 형성하는데 특징이 있다. 게이트와 실리콘 기판 표면에 국부적으로 다량 존재하는 Si은 실리사이드 형성을 위한 급속열처리 과정에서 Ti 또는 Co 금속이 Si층으로 내확산되는 것을 효과적으로 억제한다. 이에 따라 접합 깊이가 감소하는 것을 방지하고 접합 누설전류의 증가를 방지할 수 있다.The present invention is characterized by forming a silicide in a state in which non-stoichiometry properties are realized by locally increasing the concentration of Si by implanting Si into the gate and the silicon substrate before forming the silicide. Si, which is present in large amounts on the gate and silicon substrate surfaces, effectively suppresses diffusion of Ti or Co metal into the Si layer during the rapid heat treatment for silicide formation. Accordingly, it is possible to prevent the junction depth from decreasing and to increase the junction leakage current.
또한 본 발명은 트랜지스터의 게이트를 제1 게이트와 그 보다 폭이 큰 제2 게이트의 이중 구조로 형성하여 게이트 상에 형성되는 실리사이드층의 면적을 증가시키는데 특징이 있다.In addition, the present invention is characterized by increasing the area of the silicide layer formed on the gate by forming a gate of the transistor in a double structure of the first gate and the second gate having a larger width.
예를 들어 제1 게이트 상에 상대적으로 폭이 제2 게이트를 형성하고 제2 게이트 상부 표면에 Ti 실리사이드층을 형성할 경우에는 C49 상의 입자수가 증가되고, 그 결과 입계의 삼중점(Triple Point)의 수 역시 증가하여 Ti 실리사이드 형성을 위한 2차 열처리 과정에서 C49 상에서 C54 상으로의 상변화가 활발히 일어날 수 있는 여건을 조성해 줄 수 있다. 따라서, 안정한 실리사이드층을 형성할 수 있다.For example, when a relatively wide second gate is formed on the first gate and a Ti silicide layer is formed on the upper surface of the second gate, the number of particles on C49 is increased, and as a result, the number of triple points of the grain boundary is increased. In addition, it is possible to increase the conditions for the active phase change from C49 to C54 phase in the secondary heat treatment process for the formation of Ti silicide. Therefore, a stable silicide layer can be formed.
또한, 제1 게이트 상에 상대적으로 폭이 큰 제2 게이트를 형성함으로써 게이트와 금속배선을 연결하기 위한 콘택 형성에서 중첩 마진(Overlap Margin)을 크게 향상시킬 수 있을 뿐만 아니라 게이트의 저항(Rs) 특성을 향상시킬 수 있다.In addition, by forming a second gate having a relatively wide width on the first gate, it is possible to greatly improve the overlap margin in forming a contact for connecting the gate and the metal wiring, as well as the resistance (Rs) characteristics of the gate. Can improve.
이하, 도3a 내지 도3i 그리고 도4를 참조하여 본 발명의 실시예에 따른 반도체 소자 제조 방법을 상세하게 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3I and FIG. 4.
먼저 도3a에 도시한 바와 같이 실리콘 기판(20) 상에 게이트 산화막(21) 및 폴리실리콘막으로 이루어지는 제1 게이트(22)를 형성하고 실리콘 기판(20) 내에 소오스 드레인 접합(23)을 형성한 다음, 실리콘 기판(20) 상에 존재하는 산화막 성분을 모두 제거하기 위한 세정공정을 실시하고, Si 이온(25) 주입공정을 실시한다. 이러한 Si 이온 주입 공정에 의해 게이트(22) 및 접합(23) 표면에는 국부적으로 많은 양의 Si이 존재하게 된다. 도4는 실리콘 이온주입 전(X1)과 후(X2)의 실리콘 기판 깊이에 따른 Si의 농도 변화를 보이고 있다.First, as shown in FIG. 3A, a first gate 22 including a gate oxide film 21 and a polysilicon film is formed on a silicon substrate 20, and a source drain junction 23 is formed in the silicon substrate 20. Next, a washing process for removing all the oxide film components present on the silicon substrate 20 is performed, and a Si ion 25 implantation process is performed. This Si ion implantation process causes a large amount of Si to exist locally on the surface of the gate 22 and the junction 23. 4 shows the concentration change of Si according to the depth of the silicon substrate before (X1) and after (X2) the silicon ion implantation.
도3b는 전체 구조 상에 약 300 Å 두께의 Ti막(26)을 증착하고 약 730 ℃ 온도에서 20초간 1차 열처리 공정을 실시하여 C49 상의 티타늄 실리사이드층(도시하지 않음)을 형성하고 열처리 과정에서 형성된 TiN막을 제거한 것을 보이는 단면도이다. 열처리 과정에서 접합(23) 및 제1 게이트(22) 표면에 다량으로 존재하는 Si 이온에 의해 Ti 이온이 소오스 드레인 접합(23) 및 제1 게이트(22) 내부로 확산되는 것이 억제된다. 따라서 소오스 드레인 접합(23)의 깊이가 감소하는 것을 방지할 수 있다. 도면에서 도면부호 'A'는 Ti의 확산, B는 'Si'의 확산을 나타낸다.FIG. 3B shows a Ti film 26 having a thickness of about 300 kPa over the entire structure, and subjected to a first heat treatment process at a temperature of about 730 ° C. for 20 seconds to form a titanium silicide layer (not shown) on C49. It is sectional drawing which shows that the formed TiN film was removed. In the heat treatment process, Ti ions are suppressed from being diffused into the source drain junction 23 and the first gate 22 by the Si ions present in a large amount on the surfaces of the junction 23 and the first gate 22. Therefore, it is possible to prevent the depth of the source drain junction 23 from decreasing. In the drawings, reference numeral 'A' denotes diffusion of Ti and B denotes diffusion of 'Si'.
이어서 도3c에 도시한 바와 같이 약 870 ℃ 온도에서 20초간 2차 열처리 공정을 실시하여 C54 상의 티타늄 실리사이드층(26A)을 형성하고, 실리사이드로 변하지 않고 잔류하는 Ti막을 제거한다.Subsequently, as shown in FIG. 3C, a second heat treatment process is performed at a temperature of about 870 ° C. for 20 seconds to form a titanium silicide layer 26A on C54, and the remaining Ti film is removed without changing to silicide.
다음으로 도3d에 도시한 바와 같이 전체 구조를 덮는 층간절연막(27)을 형성한다. 층간절연막(27)은 TEOS(tetraethyl orthosilicate)를 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition)으로 증착하여 형성하며, 실리콘 기판(20)으로부터 제1 게이트(22)의 높이(H1)를 고려하여 층간절연막(27)의 두께(H2)를 설정한다. 본 발명의 실시예에서는 게이트의 높이(H1)가 1800 Å일 때 층간절연막(27)의 두께(H2)는 3000 Å이 되도록 한다.Next, as shown in Fig. 3D, an interlayer insulating film 27 covering the entire structure is formed. The interlayer insulating layer 27 is formed by depositing TEOS (tetraethyl orthosilicate) by plasma enhanced chemical vapor deposition, and considering the height H1 of the first gate 22 from the silicon substrate 20. The thickness H2 of the insulating film 27 is set. In the embodiment of the present invention, when the height H1 of the gate is 1800 mm, the thickness H2 of the interlayer insulating film 27 is set to 3000 mW.
이어서 도3e에 도시한 바와 같이 층간절연막(27) 및 제1 게이트(22) 상의 Ti 실리사이드층(26A)을 화학적기계적연마(chemical mechanical polishing, CMP) 공정으로 제거하여 제1 게이트(22) 표면을 노출시킨다.Subsequently, as illustrated in FIG. 3E, the Ti silicide layer 26A on the interlayer insulating layer 27 and the first gate 22 is removed by a chemical mechanical polishing (CMP) process to remove the surface of the first gate 22. Expose
다음으로 도3f에 도시한 바와 같이 전체 구조 상에 폴리실리콘막(28)을 증착하고 제2 폴리실리콘막(28) 상에 식각마스크로 이용될 포토레지스트 패턴(PR)을 형성한다. 이때, 포토레지스트 패턴(PR)은 제1 게이트(22) 보다 크게 형성하여 제1 게이트(22)가 포토레지스트 패턴(PR)으로 덮이도록 한다.Next, as shown in FIG. 3F, a polysilicon film 28 is deposited on the entire structure, and a photoresist pattern PR to be used as an etching mask is formed on the second polysilicon film 28. In this case, the photoresist pattern PR is formed to be larger than the first gate 22 so that the first gate 22 is covered with the photoresist pattern PR.
다음으로 도3g에 도시한 바와 같이 폴리실리콘막(27)을 선택적으로 식각하여 상기 제1 게이트 보다 큰 제2 게이트(28A)를 형성하고 포토레지스트 패턴(PR)을 제거한다.Next, as illustrated in FIG. 3G, the polysilicon layer 27 is selectively etched to form a second gate 28A larger than the first gate, and the photoresist pattern PR is removed.
이어서 도3g에 도시한 바와 같이 Ti막 증착을 증착하고 1차 열처리한 다음, 1차 열처리 과정에서 형성된 TiN막을 제거하고, 2차 열처리 공정을 실시하여 제2 게이트(28A) 상에 C54상 Ti 실리사이드층을 형성한다.Subsequently, as shown in FIG. 3G, the Ti film deposition is deposited and subjected to the first heat treatment, the TiN film formed during the first heat treatment is removed, and the second heat treatment process is performed to perform C54 phase Ti silicide on the second gate 28A. Form a layer.
반도체 소자의 고집적도 향상에 따라 미세 크기를 갖는 게이트에 안정적인실리사이드층을 형성하는 것은 매우 중요하다. 따라서 본 발명은 0.18 ㎛ 및 그 이하 크기의 논리소자 형성 공정에서 최소 채널길이(Minimum Channel Length)에 제한되지 않고 안정적인 실리사이드층을 형성할 수 있으며, 또한 도 3i에 보이는 바와 같이 게이트와 접하는 콘택의 중첩 여유도(G)를 확보할 수 있다.It is very important to form a stable silicide layer on a gate having a fine size in accordance with the high integration of semiconductor devices. Therefore, the present invention can form a stable silicide layer without being limited to the minimum channel length in the logic element formation process of 0.18 μm or less, and also overlapping the contact with the gate as shown in FIG. 3I. The margin G can be secured.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
전술한 바와 같이 이루어지는 본 발명은 접합 표면의 실리콘 농도를 증가시킨 상태에서 실리사이드층을 형성함으로써 실리사이드 형성에 따른 접합 깊이의 감소를 방지할 수 있다. 또한, 제1 게이트 상에 상기 제1 게이트 보다 상대적으로 큰 제2 게이트를 형성하고 제2 게이트 표면에 실리사이드층을 형성함으로써 0.18 ㎛ 이하의 작은 게이트 선폭을 갖는 소자에서도 안정한 실리사이드층 형성을 위한 면적을 확보할 수 있다. 그리고, 게이트와 콘택되는 배선 형성시 중첩 여유도를 보다 증가시킬 수 있다.The present invention made as described above can prevent the decrease in the junction depth due to the silicide formation by forming the silicide layer in a state where the silicon concentration of the junction surface is increased. Further, by forming a second gate relatively larger than the first gate on the first gate and forming a silicide layer on the surface of the second gate, an area for forming a stable silicide layer is formed even in a device having a gate line width of 0.18 μm or less. It can be secured. In addition, the overlapping margin may be increased when forming the wiring contacting the gate.
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