KR0151039B1 - Semiconductor device with polycide interconnection constructure - Google Patents
Semiconductor device with polycide interconnection constructure Download PDFInfo
- Publication number
- KR0151039B1 KR0151039B1 KR1019950011619A KR19950011619A KR0151039B1 KR 0151039 B1 KR0151039 B1 KR 0151039B1 KR 1019950011619 A KR1019950011619 A KR 1019950011619A KR 19950011619 A KR19950011619 A KR 19950011619A KR 0151039 B1 KR0151039 B1 KR 0151039B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon film
- pattern
- type
- polycrystalline silicon
- conductive layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
Abstract
낮은 접촉 저항의 폴리사이드(polycide) 배선 구조를 가지는 반도체장치 및 그 제조방법에 관하여 개시한다. 본 발명은 상기 접촉창을 통하여 p형 및 n형의 하부 도전층 패턴을 직접 전기적으로 연결하는 상부 도전층 패턴을 포함하는 반도체 장치에 있어서, 상기 상부 도전층 패턴은 불순물을 포함하는 제1 다결정 실리콘막 패턴, 상기 제1 다결정 실리콘막 패턴 위에 형성된 비정질 실리콘막 패턴, 상기 비정질 실리콘막 패턴 위에 형성된 실리사이드막 패턴, 및 상기 실리사이드막 패턴 위에 형성된 불순물을 포함하는 제2 다결정 실리콘막 패턴이 차례로 적층된 것을 특징으로 한다. 본 발명에 의하면, 상기 제1 다결정 실리콘막과 상기 텅스텐 실리사이드막 사이에 비정질 실리콘막을 삽입하여, 불순물의 확산 통로를 줄여서 후속 열처리 공정시 상기 제1 다결정 실리콘막에서 그레인 경계를 통한 불순물의 확산을 억제하여 낮은 접촉 저항을 얻는다.Disclosed are a semiconductor device having a polycide wiring structure having a low contact resistance, and a manufacturing method thereof. The present invention provides a semiconductor device including an upper conductive layer pattern for directly and electrically connecting a lower conductive layer pattern of p-type and n-type through the contact window, wherein the upper conductive layer pattern includes a first polycrystalline silicon. A stack of a film pattern, an amorphous silicon film pattern formed on the first polycrystalline silicon film pattern, a silicide film pattern formed on the amorphous silicon film pattern, and a second polycrystalline silicon film pattern including an impurity formed on the silicide film pattern It features. According to the present invention, an amorphous silicon film is inserted between the first polycrystalline silicon film and the tungsten silicide film to reduce the diffusion path of impurities to suppress diffusion of impurities through grain boundaries in the first polycrystalline silicon film during a subsequent heat treatment process. Low contact resistance.
Description
제1a도 내지 제1e도는 종래의 방법에 의하여 이중 폴리사이드 배선구조를 가지는 반도체 장치의 제조방법을 보여주는 단면도들이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a double polyside interconnection structure by a conventional method.
제2a도 내지 제2e도는 본 발명의 제1 실시예에 따른 폴리사이드 배선 구조를 가지는 반도체 장치의 제조방법을 보여주는 단면도들이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a polyside wiring structure according to the first embodiment of the present invention.
제3a도 및 제3b도는 본 발명의 제2 실시예에 따른 폴리사이드 배선 구조를 가지는 반도체 장치의 제조방법을 보여주는 단면도들이다.3A and 3B are cross-sectional views illustrating a method of manufacturing a semiconductor device having a polyside wiring structure according to a second embodiment of the present invention.
제3c도는 상기 제3a도에서 상기 소스 및 드레인 영역 대신에 상기 게이트 전극 위에 접촉창을 형성한 경우의 반도체 장치를 나타낸다.FIG. 3C illustrates a semiconductor device in the case where a contact window is formed on the gate electrode instead of the source and drain regions in FIG. 3A.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체 기판 7 : n+불순물 영역1: semiconductor substrate 7: n + impurity region
8 : p+불순물 영역 11 : 충간 절연막8: p + impurity region 11: interlayer insulating film
13 : 접촉창 15 : 제1 다결정 실리콘막13 contact window 15 first polycrystalline silicon film
16 : 비정질 실리콘막 17 : 텅스텐 실리사이드막16 amorphous silicon film 17 tungsten silicide film
19 : 제2 다결정 실리콘막19: second polycrystalline silicon film
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로 특히, 낮은 접촉 저항의 폴리사이드(polycide) 배선 구조를 가지는 반도체 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having a polycide wiring structure of low contact resistance and a method for manufacturing the same.
반도체의 배선에서 최근에 많이 사용되는 폴리사이드막은 불순물을 포함하는 다결정 실리콘막 위에 실리사이드막을 적층하여 형성된다. 폴리사이드막을 사용하는 것의 장점은 낮은 저항을 실현하면서, 이미 그 성질을 잘 알고 있는, 신뢰성이 높은 다결정 실리콘막을 절연막과의 계면에 계속 이용한다는 점이다. 반도체 배선 구조에서 상기 폴리사이드막은 접촉장(contact hole)을 통하여 하부 도전층에 전기적으로 연결되는데, 하부 도전층이 반도체 기판에 형성된 n+또는 p+불순물 확산 영역일 경우 상기 폴리사이드막의 다결정 실리콘막에 포함된 불순물이 실리사이드막으로 확산되어 접촉 저항이 증가되는 문제가 발생한다. 특히, CMOS(Complementary Metal Oxide Semiconductor)를 셀로 사용한 반도체 장치에서 n+및 p+불순물 확산 영역을 직접 전기적으로 연결하는 이중(n+/p+) 폴리사이드 배선(dual polycide interconnection) 구조가 게이트 전극으로 이용되는데, 이 경우 폴리사이드막의 다결정 실리콘막에 포함된 불순물이 실리사이드막으로 확산되어 트랜지스터의 문턱 전압이 변하고, 게이트 전극의 공핍(depletion)에 의하여 셀의 동작을 불안정하게 만들며, n+및 p+불순물 확산 영역과 다결정 실리콘막이 접촉하는 부분에서 불순물의 확산에 의하여 다시 접촉 저항이 높아져서 비대칭(asymmetrical) 셀 특성을 야기한다. 이러한 문제들을 해결하기 위하여 종래의 이중 폴리사이드 배선 구조를 고안하였다. 이하 종래의 이중 폴리사이드 배선 구조를 가지는 반도체 장치에 대하여 설명한다.BACKGROUND OF THE INVENTION Polyside films, which are frequently used in wiring of semiconductors, are formed by stacking silicide films on polycrystalline silicon films containing impurities. The advantage of using a polyside film is that a highly reliable polycrystalline silicon film, which is well known for its properties while achieving low resistance, is continuously used at the interface with the insulating film. In the semiconductor wiring structure, the polyside film is electrically connected to the lower conductive layer through a contact hole. When the lower conductive layer is an n + or p + impurity diffusion region formed in the semiconductor substrate, the polycrystalline silicon film of the polyside film Impurities contained in diffuse into the silicide film, causing a problem of increasing contact resistance. In particular, in a semiconductor device using a complementary metal oxide semiconductor (CMOS) as a cell, a double (n + / p + ) dual polycide interconnection structure that directly connects n + and p + impurity diffusion regions is used as a gate electrode. In this case, impurities contained in the polycrystalline silicon film of the polyside film diffuse into the silicide film, thereby changing the threshold voltage of the transistor, destabilizing the operation of the cell by depletion of the gate electrode, and n + and p +. In the part where the impurity diffusion region and the polycrystalline silicon film contact each other, contact resistance is increased again by the diffusion of impurities to cause asymmetrical cell characteristics. In order to solve these problems, a conventional double polyside wiring structure has been devised. Hereinafter, a semiconductor device having a conventional double polyside wiring structure will be described.
제1a도 내지 제1e도는 종래의 방법에 의하여 이중 폴리사이드 배선구조를 가지는 반도체 장치의 제조방법을 보여주는 단면도들이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a double polyside interconnection structure by a conventional method.
제1a도는 반도체 기판(1)의 활성 영역에 n+불순물 영역(7) 및 p+불순물 영역(8)을 형성하기 위하여 이온 주입하는 단계를 나타낸다. 상세하게, 상기 반도체 기판(1)에 n형 웰(well)(3) 및 p형 웰(4)을 형성한 후, 소자 분리 공정을 이용하여 활성 영역을 한정하는 필드 산화막(5)을 형성한다. 이어서, 사진 묘화 공정을 이용하여 n형 웰(3) 및 p형 웰(4)에 각각 p+불순물 영역(8) 및 n+불순물 영역(7)을 형성하기 위하여, p형 불순물 및 n형 불순물을 각각 n형 웰(3) 및 p형 웰(4)에 이온 주입한다.FIG. 1A shows a step of ion implantation to form n + impurity regions 7 and p + impurity regions 8 in the active regions of the semiconductor substrate 1. In detail, n-type wells 3 and p-type wells 4 are formed in the semiconductor substrate 1, and then a field oxide film 5 defining an active region is formed using an element isolation process. . Subsequently, in order to form p + impurity regions 8 and n + impurity regions 7 in the n-type wells 3 and p-type wells 4, respectively, using a photographic drawing process, p-type impurities and n-type impurities Are implanted into the n-type well 3 and the p-type well 4, respectively.
제1b도는 상기 n+불순물 영역(7) 및 p+불순물 영역(8)의 표면을 대기 중에 노출하는 접촉창(13)을 형성하는 단계를 나타낸다. 상세하게, 상기 반도체 기판(1)의 전면에 충간 절연막(11)을 형성하고, 사진 식각공정을 사용하여 상기 n+불순물 영역(7) 및 p+불순물 영역(8)의 표면을 대기 중에 노출하는 접촉창(13)을 상기 충간 절연막(11)에 형성한다.FIG. 1B shows the step of forming a contact window 13 exposing the surfaces of the n + impurity region 7 and the p + impurity region 8 to the atmosphere. In detail, an interlayer insulating film 11 is formed on the entire surface of the semiconductor substrate 1, and the surface of the n + impurity region 7 and the p + impurity region 8 is exposed to the air by using a photolithography process. A contact window 13 is formed on the interlayer insulating film 11.
제1c도는 상기 충간 절연막(11)의 전면에 제1 다결정 실리콘막(15)을 증착하는 단계를 나타낸다. 상세하게, 상기 접촉창(13)을 통하여 n+불순물 영역(7) 및 p+불순물 영역(8)에 접촉하는 제1다결정 실리콘막(15)을 상기 층간 절연막(11) 위에 증착한다. 이어서, 사진 묘화 공정을 사용하여 n+불순물 영역(7)에 접촉하는 근방의 제1 다결정 실리콘막(15)에 n형 불순물을, 상기 p+불순물 영역(8)에 접촉하는 근방의 제1 다결정 실리콘막(15)에는 p형 불순물을 이온 주입한다.FIG. 1C illustrates a step of depositing the first polycrystalline silicon film 15 on the entire surface of the interlayer insulating film 11. In detail, a first polycrystalline silicon film 15 contacting the n + impurity region 7 and the p + impurity region 8 is deposited on the interlayer insulating layer 11 through the contact window 13. Then, by using a photo imaging process n + impurity region 7, the first polysilicon in the vicinity of contacting with the n-type impurity in the first polysilicon film 15 in the vicinity of contact with, the p + impurity region 8 P-type impurities are ion implanted into the silicon film 15.
제1d도는 상기 제1 다결정 실리콘막(15)의 전면에 텅스텐 실리사이드막(17) 및 제2 다결정 실리콘막(19)을 증착하는 단계를 나타낸다. 상세하게, 상기 제1 다결정 실리콘막(15)의 전면에 텅스텐 실리사이드막(17) 및 제2 다결정 실리콘막(19)을 연속하여 증착하고, 상기 제2 다결정 실리콘막(19) 전면에 p형 불순물을 이온 주입한다.FIG. 1D illustrates depositing a tungsten silicide film 17 and a second polycrystalline silicon film 19 on the entire surface of the first polycrystalline silicon film 15. In detail, a tungsten silicide film 17 and a second polycrystalline silicon film 19 are successively deposited on the entire surface of the first polycrystalline silicon film 15, and p-type impurities are formed on the entire surface of the second polycrystalline silicon film 19. Ion implanted.
제1e도는 반도체 장치의 상부 도전층 패턴을 형성하는 단계를 나타낸다. 상세하게, 사진 식각공정을 이용하여 제1 다결정 실리콘막(15), 텅스텐 실리사이드막(17) 및 제2 다결정 실리콘막(19)을 식각하여 제1 다결정 실리콘막 패턴(15a), 텅스텐 실리사이드막 패턴(17a) 및 제2 다결정 실리콘막 패턴(19a)으로 이루어진 상부 도전층 패턴을 형성한다. 이어서, 상기 상부 도전층 패턴 위에 보호층(21)을 형성하고, 열처리를 실시하여 n+불순물 확산 영역(7a) 및 p+불순물 확산 영역(8a)을 포함하는 반도체 장치의 이중 폴리사이드 배선을 완성한다.1E illustrates a step of forming an upper conductive layer pattern of a semiconductor device. In detail, the first polycrystalline silicon film 15, the tungsten silicide film 17, and the second polycrystalline silicon film 19 are etched using a photolithography process to form the first polycrystalline silicon film pattern 15a and the tungsten silicide film pattern. An upper conductive layer pattern composed of (17a) and the second polycrystalline silicon film pattern 19a is formed. Subsequently, a protective layer 21 is formed on the upper conductive layer pattern, and a heat treatment is performed to complete the double polyside wiring of the semiconductor device including the n + impurity diffusion region 7a and the p + impurity diffusion region 8a. do.
종래의 반도체 장치에서 이중 폴리사이드 배선 구조는 n+와 p+불순물 확산 영역의 비대칭적 접촉 저항을 상당히 개선하고 접촉 저항을 감소시켰지만, 다결정 실리콘막에 포함된 불순물이 실리사이드막으로 확산되어 발생하는 높은 저항의 문제는 여전히 남아 있어서, 고집적 반도체 장치에서는 소자의 전기적 특성에 악영향을 미친다.In the conventional semiconductor device, the double polyside interconnect structure significantly improves the asymmetric contact resistance of the n + and p + impurity diffusion regions and reduces the contact resistance. The problem of resistance still remains, which adversely affects the electrical characteristics of the device in highly integrated semiconductor devices.
따라서, 본 발명의 목적을 접촉 저항이 낮은 폴리사이드 배선 구조를 가지는 반도체 장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a semiconductor device having a polyside wiring structure having a low contact resistance.
본 발명의 다른 목적은 상기 반도체 장치에 적합한 제조방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method suitable for the semiconductor device.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판에 형성된 p형 및 n형의 하부 도전층 패턴과, 상기 p형 및 n형의 하부 도전층 패턴이 노출되도록 접촉창을 가지며, 상기 p형 및 n형의 하부 도전층 패턴 위에 형성된 층간 절연막과, 상기 접촉창을 통하여 p형 및 n형의 하부 도전층 패턴을 직접 전기적으로 연결하는 상부 도전층 패턴을 포함하는 반도체 장치에 있어서, 상기 상부 도전층 패턴은 상기 접촉창을 통하여 상기 p형의 하부 도전층 패턴에 접촉하는 근방은 p형 불순물을 포함하고, 상기 n형의 하부 도전층 패턴에 접촉하는 근방은 n형 불순물을 포함하는 제1 다결정 실리콘막 패턴과, 상기 제1 다결정 실리콘막 패턴 위에 형성되며, 접촉하는 상기 제1 다결정 실리콘막 패턴과 불순물의 도전형 분포가 동일하게 불순물을 포함하는 비정질 실리콘막 패턴과, 상기 비정질 실리콘막 패턴 위에 형성된 실리사이드막 패턴, 및 상기 실리사이드막 패턴 위에 형성된 불순물을 포함하는 제2 다결정 실리콘막 패턴이 차례로 적층된 것을 특징으로 하는 반도체 장치를 제공한다.In order to achieve the above object, the present invention, the p-type and n-type lower conductive layer pattern formed on the semiconductor substrate, and the p-type and n-type lower conductive layer pattern has a contact window to expose, the p-type and n A semiconductor device comprising an interlayer insulating film formed over a lower conductive layer pattern of a type and an upper conductive layer pattern for directly electrically connecting a lower conductive layer pattern of p-type and n-type through the contact window. The first polycrystalline silicon film includes a p-type impurity near the p-type lower conductive layer pattern through the contact window and a n-type impurity near the contact with the n-type lower conductive layer pattern. A pattern is formed on the first polycrystalline silicon film pattern, and the amorphous silicon film including impurities having the same conductivity type distribution of the first polycrystalline silicon film pattern and impurities as A semiconductor device comprising a pattern, a silicide film pattern formed on the amorphous silicon film pattern, and a second polycrystalline silicon film pattern including impurities formed on the silicide film pattern are sequentially stacked.
본 발명의 바람직한 실시예에 의하여, 상기 p형 및 n형의 하부 도전층 패턴은 불순물 확산 영역이고, 상기 제2 다결정 실리콘막 패턴에 포함된 불순물은 p형이다.According to a preferred embodiment of the present invention, the p-type and n-type lower conductive layer patterns are impurity diffusion regions, and the impurity included in the second polycrystalline silicon film pattern is p-type.
또한 본 발명은, 반도체 기판에 형성된 하부 도전층 패턴과, 상기 하부 도전층 패턴이 노출되도록 접촉창을 가지며, 상기 하부 도전층 패턴 위에 형성된 층간 절연막과, 상기 접촉창을 통하여 하부 도전층 패턴에 전기적으로 연결되는 상부 도전층 패턴을 구비하는 반도체 장치에 있어서, 상기 상부 도전층 패턴은 상기 하부 도전층 패턴과 동일한 도전형의 불순물을 포함하는 제1 다결정 실리콘막 패턴과, 상기 하부 도전층 패턴과 동일한 도전형의 불순물을 포함하며 상기 제1 다결정 실리콘막 패턴 위에 형성된 비정질 실리콘막 패턴과, 상기 비정질 실리콘막 패턴 위에 형성된 실리사이드막 패턴과, 상기 실리사이드막 패턴 위에 형성된 불순물을 포함하는 제2 다결정 실리콘막 패턴이 차례로 적층된 것을 특증으로 하는 반도체 장치를 제공한다.The present invention also has a lower conductive layer pattern formed on a semiconductor substrate, a contact window to expose the lower conductive layer pattern, an interlayer insulating film formed on the lower conductive layer pattern, and an electrical connection to the lower conductive layer pattern through the contact window. A semiconductor device having an upper conductive layer pattern connected to each other, wherein the upper conductive layer pattern includes a first polycrystalline silicon film pattern including impurities of the same conductivity type as the lower conductive layer pattern, and the same as the lower conductive layer pattern. A second polycrystalline silicon film pattern comprising an amorphous silicon film pattern formed on the first polycrystalline silicon film pattern and having a conductive type impurity, a silicide film pattern formed on the amorphous silicon film pattern and an impurity formed on the silicide film pattern. The semiconductor device which makes the laminated | stacked this one by one is provided.
본 발명의 바람직한 실시예에 의하면, 상기 하부 도전층 패턴은 n형 불순물 확산 영역, p형 불순물 확산 영역 또는 게이트 전극이고, 상기 하부 도전층 패턴 및 제2 다결정 실리콘막 패턴이 동일한 도전형인 것을 특징으로 한다.According to a preferred embodiment of the present invention, the lower conductive layer pattern is an n-type impurity diffusion region, a p-type impurity diffusion region or a gate electrode, wherein the lower conductive layer pattern and the second polycrystalline silicon film pattern are the same conductive type. do.
상기 다른 목적을 달성하기 위하여 본 발명은, 폴리사이드 배선 구조를 포함하는 반도체 장치의 제조방법에 있어서, 반도체 기판에 p형 및 n형의 하부 도전층 패턴을 형성하는 단계; 상기 p형 및 n형의 하부 도전층 패턴 위에 층간 절연막을 형성하는 단계; 상기 p형 및 n형의 하부 도전층 패턴이 대기 중에 노출되도록 상기 층간 절연막에 접촉창을 형성하는 단계; 상기 접촉창을 통하여 상기 p형 및 n형의 하부 도전층 패턴에 동시에 접촉하는 제1 다결정 실리콘막을 증착하는 단계; 상기 제1 다결정 실리콘막 위에 비정질 실리콘막을 증착하는 단계;According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device including a polyside wiring structure, the method comprising: forming p-type and n-type lower conductive layer patterns on a semiconductor substrate; Forming an interlayer insulating film on the p-type and n-type lower conductive layer patterns; Forming a contact window on the interlayer insulating layer to expose the p-type and n-type lower conductive layer patterns in the air; Depositing a first polycrystalline silicon film in contact with the p-type and n-type lower conductive layer patterns simultaneously through the contact window; Depositing an amorphous silicon film on the first polycrystalline silicon film;
사진 묘화 공정을 사용하여 상기 n형 하부 도전층에 접촉하는 근방의 제1 다결정 실리콘막 및 비정질 실리콘막에는 n형 불순물, 상기 p형 하부 도전층에 접촉하는 근방의 제1 다결정 실리콘막 및 비정질 실리콘막에는 p형 불순물을 이온 주입하는 단계;N-type impurities in the vicinity of the first polycrystalline silicon film and the amorphous silicon film in contact with the n-type lower conductive layer using a photographic drawing process, n-type impurities in the vicinity and the first polycrystalline silicon film and the amorphous silicon in contact with the p-type lower conductive layer Ion implanting p-type impurities into the film;
상기 비정질 실리콘막 위에 실리사이드막을 증착하는 단계;Depositing a silicide film on the amorphous silicon film;
상기 실리사이드막 위에 제2 다결정 실리콘막을 증착하는 단계;Depositing a second polycrystalline silicon film on the silicide film;
상기 제2 다결정 실리콘막의 전면에 p형 불순물을 이온 주입하는 단계; 및Implanting p-type impurities into the entire surface of the second polycrystalline silicon film; And
상기 p형 및 n형의 하부 도전층 패턴을 직접 전기적으로 연결하도록 제1 다결정 실리콘막, 비정질 실리콘막, 실리사이드막 및 제2 다결정 실리콘막을 사진 식각하여 제1 다결정 실리콘막 패턴, 비정질 실리콘막 패턴, 실리사이드막 패턴 및 제2 다결정 실리콘막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.A first polycrystalline silicon film pattern, an amorphous silicon film pattern, by photo etching the first polycrystalline silicon film, the amorphous silicon film, the silicide film, and the second polycrystalline silicon film so as to directly connect the p-type and n-type lower conductive layer patterns; A method of manufacturing a semiconductor device comprising forming a silicide film pattern and a second polycrystalline silicon film pattern.
본 발명의 바람직한 실시예에 의하면, 상기 이온 주입은 1×1015/㎠이상의 농도로 실시한다.According to a preferred embodiment of the present invention, the ion implantation is performed at a concentration of 1 × 10 15 / cm 2 or more.
또한 본 발명은, 폴리사이드 배선 구조를 포함하는 반도체 장치의 제조방법에 있어서, 반도체 기판에 제1 도전형의 하부 도전층 패턴을 형성하는 단계;The present invention also provides a method of manufacturing a semiconductor device including a polyside interconnection structure, the method comprising: forming a first conductive type lower conductive layer pattern on a semiconductor substrate;
상기 하부 도전층 패턴 위에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the lower conductive layer pattern;
상기 하부 도전층 패턴이 대기 중에 노출되도록 상기 층간 절연막에 접촉창을 형성하는 단계;Forming a contact window on the interlayer insulating layer to expose the lower conductive layer pattern in the air;
상기 접촉창을 통하여 상기 하부 도전층 패턴에 접촉하는 제1 다결정 실리콘막을 증착하는 단계;Depositing a first polycrystalline silicon film in contact with the lower conductive layer pattern through the contact window;
상기 제1 다결정 실리콘막 위에 비정질 실리콘막을 증착하는 단계;Depositing an amorphous silicon film on the first polycrystalline silicon film;
상기 제1 다결정 실리콘막 및 상기 비정질 실리콘막에 제1 도전형의 불순물을 이온 주입하는 단계;Ion implanting impurities of a first conductivity type into the first polycrystalline silicon film and the amorphous silicon film;
상기 비정질 실리콘막 위에 실리사이드막을 증착하는 단계;Depositing a silicide film on the amorphous silicon film;
상기 실리사이드막 위에 제2 다결정 실리콘막을 증착하는 단계;Depositing a second polycrystalline silicon film on the silicide film;
상기 제2 다결정 실리콘막의 전면에 제1 도전형의 불순물을 이온 주입하는 단계; 및 상기 제1 다결정 실리콘막, 상기 비정질 실리콘막, 상기 실리사이드막 및 상기 제2 다결정 실리콘막을 사진 식각하여 제1 다결정 실리콘막 패턴, 비정질 실리콘막 패턴, 실리사이드막 패턴 및 제2 다결정 실리콘막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.Ion implanting impurities of a first conductivity type into the entire surface of the second polycrystalline silicon film; And photo-etching the first polycrystalline silicon film, the amorphous silicon film, the silicide film, and the second polycrystalline silicon film to form a first polycrystalline silicon film pattern, an amorphous silicon film pattern, a silicide film pattern, and a second polycrystalline silicon film pattern. It provides a method for manufacturing a semiconductor device comprising the step of.
본 발명의 바람직한 실시예에 의하면, 상기 이온 주입은 1×1015/㎠이상의 농도로 실시한다.According to a preferred embodiment of the present invention, the ion implantation is performed at a concentration of 1 × 10 15 / cm 2 or more.
본 발명에 의하면, 상기 제1 다결정 실리콘막과 상기 텅스텐 실리사이드막 사이에 비정질 실리콘막을 삽입하여, 불순물의 확산 통로를 줄여서 후속 열처리 공정시 상기 제1 다결정 실리콘막에서 그레인 경계를 통한 불순물의 확산을 억제하여 낮은 접촉 저항을 얻는다.According to the present invention, an amorphous silicon film is inserted between the first polycrystalline silicon film and the tungsten silicide film to reduce the diffusion path of impurities to suppress diffusion of impurities through grain boundaries in the first polycrystalline silicon film during a subsequent heat treatment process. Low contact resistance.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[실시예 1]Example 1
제2a도 내지 제2E도는 본 발명의 제1 실시예에 따른 폴리사이드 배선 구조를 가지는 반도체 장치의 제조방법을 보여주는 단면도들이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a polyside wiring structure according to the first embodiment of the present invention.
제2a도는 반도체 기판(1)의 활성 영역의 n+불순물 영역(7) 및 p+불순물 영역(8)을 형성하기 위하여 이온 주입하는 단계를 나타낸다. 상세하게, 상기 반도체 기판(1)에 n형 웰(3) 및 p형 웰(4)을 형성한 후, 소자 분리 공정을 이용하여 활성 영역을 한정하는 필드 산화막(5)을 형성한다. 이어서, 사진 묘화 공정을 이용하여 n형 웰(3) 및 p형 웰(4)에 각각 p+불순물 영역(8) 및 n+불순물 영역(7)을 형성하기 위하여, p형 불순물 및 n형 불순물을 각각 n형 웰(3) 및 p형 웰(4)에 이온 주입한다.2A shows a step of ion implantation to form n + impurity regions 7 and p + impurity regions 8 of the active regions of the semiconductor substrate 1. In detail, after forming the n-type well 3 and the p-type well 4 in the semiconductor substrate 1, a field oxide film 5 defining an active region is formed using an element isolation process. Subsequently, in order to form p + impurity regions 8 and n + impurity regions 7 in the n-type wells 3 and p-type wells 4, respectively, using a photographic drawing process, p-type impurities and n-type impurities Are implanted into the n-type well 3 and the p-type well 4, respectively.
제2b도는 상기 n+불순물 영역(7) 및 p+불순물 영역(8)의 표면을 대기 중에 노출하는 접촉창(13)을 형성하는 단계를 나타낸다. 상세하게, 상기 반도체 기판(1)의 전면에 층간 절연막(11)을 형성하고, 사진 식각공정을 사용하여 상기 n+불순물 영역(7) 및 p+불순물 영역(8)의 표면을 대기 중에 노출하는 접촉창(13)을 상기 층간 절연막(11)에 형성한다.2b shows the step of forming a contact window 13 exposing the surfaces of the n + impurity region 7 and the p + impurity region 8 to the atmosphere. In detail, an interlayer insulating film 11 is formed on the entire surface of the semiconductor substrate 1, and the surface of the n + impurity region 7 and the p + impurity region 8 is exposed to the atmosphere by using a photolithography process. A contact window 13 is formed in the interlayer insulating film 11.
제2c도는 상기 층간 절연막(11)의 전면에 제1 다결정 실리콘막(15) 및 비정질 실리콘막(16)을 증착하는 단계를 나타낸다. 상세하게, 상기 접촉창(13)을 통하여 n+불순물 영역(7) 및 p+불순물 영역(8)에 접촉하는 제1 다결정 실리콘막(15)을 상기 층간 절연막(11) 위에 증착하고, 제1 다결정 실리콘막(15) 위에 비정질 실리콘막(16)을 증착한다. 이어서, 사진 묘화 공정을 사용하여 상기 n+불순물 영역(7)에 접촉하는 근방의 제1 다결정 실리콘막(15) 및 비정질 실리콘막(16)에는 n형 불순물을, 상기 p+불순물 영역(8)에 접촉하는 근방의 제1 다결정 실리콘막(15) 및 비정질 실리콘막(16)에는 p형 불순물을 이온 주입한다. 이때, 상기 이온 주입은 예를 들어, n형 불순물은 비소(As) 또는 인(P)을 p형 불순물은 붕소(B)를 1×1015/㎠이상의 고농도로 주입한다.FIG. 2C illustrates depositing the first polycrystalline silicon film 15 and the amorphous silicon film 16 on the entire surface of the interlayer insulating film 11. In detail, a first polycrystalline silicon film 15 contacting the n + impurity region 7 and the p + impurity region 8 through the contact window 13 is deposited on the interlayer insulating layer 11. An amorphous silicon film 16 is deposited on the polycrystalline silicon film 15. Subsequently, an n-type impurity is applied to the first polycrystalline silicon film 15 and the amorphous silicon film 16 near the n + impurity region 7 by using a photographic drawing process, and the p + impurity region 8 is formed. The p-type impurity is ion-implanted into the first polycrystalline silicon film 15 and the amorphous silicon film 16 in contact with each other. At this time, the ion implantation, for example, n-type impurities are implanted at a high concentration of arsenic (As) or phosphorus (P) and p-type impurities at a high concentration of 1 × 10 15 / cm 2 or more.
제2d도는 상기 비정질 실리콘막(16)의 전면에 텅스텐 실리사이드막(17) 및 제2 다결정 실리콘막(19)을 증착하는 단계를 나타낸다. 상세하게, 상기 비정질 실리콘막(16)의 전면에 텅스텐 실리사이드막(17) 및 제2 다결정 실리콘막(19)을 연속하여 증착하고, 상기 제2 다결정 실리콘막(19) 전면에 p형 불순물을 이온 주입한다. 이때, 상기 이온 주입은 예를 들어, 붕소(B)를 1×1015/㎠이상의 고농도로 주입한다.FIG. 2D illustrates depositing a tungsten silicide film 17 and a second polycrystalline silicon film 19 on the entire surface of the amorphous silicon film 16. In detail, a tungsten silicide film 17 and a second polycrystalline silicon film 19 are successively deposited on the entire surface of the amorphous silicon film 16, and p-type impurities are ionized on the entire surface of the second polycrystalline silicon film 19. Inject. In this case, the ion implantation, for example, implants boron (B) at a high concentration of 1 × 10 15 / cm 2 or more.
제2e도는 반도체 장치의 상부 도전층 패턴을 형성하는 단계를 나타낸다. 상세하게, 사진 식각공정을 이용하여 제1 다결정 실리콘막(15), 비정질 실리콘막(16), 텅스텐 실리사이드막(17) 및 제2 다결정 실리콘막(19)을 식각하여 제1 다결정 실리콘막 패턴(15a), 비정질 실리콘막 패턴(16a), 텅스텐 실리사이드막 패턴(17a) 및 제2 다결정 실리콘막 패턴(19a)으로 이루어진 상부 도전층 패턴을 형성한다. 이어서, 상기 상부 도전층 패턴 위에 보호층(21)을 형성하고, 열처리를 실시하여 n+불순물 확산 영역(7a) 및 p+불순말 확산 영역(8a)을 포함하는 본 발명의 폴리사이드 배선 구조를 완성한다.2E illustrates a step of forming an upper conductive layer pattern of the semiconductor device. In detail, the first polycrystalline silicon film 15, the amorphous silicon film 16, the tungsten silicide film 17, and the second polycrystalline silicon film 19 are etched by using a photolithography process. 15a), an upper conductive layer pattern consisting of an amorphous silicon film pattern 16a, a tungsten silicide film pattern 17a, and a second polycrystalline silicon film pattern 19a is formed. Subsequently, a protective layer 21 is formed on the upper conductive layer pattern, and heat treatment is performed to obtain a polyside interconnect structure including n + impurity diffusion region 7a and p + impurity diffusion region 8a. Complete
제2e도를 참조하여, 제1 실시예의 반도체 장치는 반도체 기판(1)과, 상기 반도체 기판에 형성된 n+불순물 확산 영역(7a) 및 p+불순말 확산 영역(8a)과, 상기 n+불순물 확산 영역(7a) 및 p+불순물 확산 영역(8a)이 노출되도록 접촉창(13)을 가지며, 상기 n+불순물 확산 영역(7a) 및 p+불순말 확산 영역(8a) 위에 형성된 층간 절연막(11)과, 상기 접촉창(13)을 통하여 n+불순물 확산 영역(7a) 및 p+불순말 확산 영역(8a)을 직접 전기적으로 연결하는 상부 도전층 패턴을 포함한다.Referring to FIG. 2E, the semiconductor device of the first embodiment includes a semiconductor substrate 1, n + impurity diffusion regions 7a and p + impurity diffusion regions 8a formed on the semiconductor substrate, and n + impurities. diffusion region (7a) and the p + impurity diffusion region (8a) is has a contact window so as to be exposed (13), the n + impurity diffusion region (7a) and the p + impurity end of the interlayer formed on the diffusion region (8a), the insulating film (11 ) And an upper conductive layer pattern directly connecting the n + impurity diffusion region 7a and the p + impurity diffusion region 8a through the contact window 13.
그리고, 상기 상부 도전층 패턴은 접촉창(13)을 통하여 상기 n+불순물 확산 영역(7)에 접촉하는 근방은 n형 불순물을 포함하고, 상기 p+불순물 확산 영역(8)에 접촉하는 근방은 p형 불순말을 포함하는 제1 다결정 실리콘막 패턴(15a)과, 상기 제1 다결정 실리콘막 패턴 위에 형성되며, 접촉하는 상기 제1 다결정 실리콘막 패턴(15a)의 도전형과 동일한 불순물의 도전형 분포를 가지는 비정질 실리콘막 패턴(16a)과, 상기 비정질 실리콘막 패턴(16a) 위에 형성된 텅스텐 실리사이드막 패턴(17a)과, 상기 실리사이드막 패턴(17a) 위에 형성된 p형의 불순물을 포함하는 제2 다결정 실리콘막 패턴(19a)으로 형성되어 있다.In addition, the upper conductive layer pattern may include n-type impurities near the n + impurity diffusion region 7 through the contact window 13, and may contact the p + impurity diffusion region 8. A conductive type of the same impurity as the conductive type of the first polycrystalline silicon film pattern 15a including p-type impurity and the first polycrystalline silicon film pattern 15a formed on and in contact with the first polycrystalline silicon film pattern 15a A second polycrystal comprising an amorphous silicon film pattern 16a having a distribution, a tungsten silicide film pattern 17a formed on the amorphous silicon film pattern 16a, and a p-type impurity formed on the silicide film pattern 17a. The silicon film pattern 19a is formed.
본 발명에서, 상기 제1 다결정 실리콘막과 상기 텅스텐 실리사이드막 사이에 비정질 실리콘막을 삽입하여, 그레인(grain) 크기를 증가시킴으로써 비정질 실리콘막 내에서 그레인 경계의 전체 길이가 감소된다. 따라서, 불순물의 확산 통로를 줄여서 후속 열처리 공정시 상기 제1 다결정 실리콘막에서 그레인 경계를 통한 불순물의 확산을 억제하여 낮은 접촉 저항을 얻는다.In the present invention, by inserting an amorphous silicon film between the first polycrystalline silicon film and the tungsten silicide film to increase grain size, the total length of grain boundaries in the amorphous silicon film is reduced. Therefore, the diffusion path of impurities is reduced to suppress diffusion of impurities through grain boundaries in the first polycrystalline silicon film in a subsequent heat treatment process to obtain low contact resistance.
또한, 텅스텐 실리사이드막 위의 제2 다결정 실리콘막에 고농도의 불순물을 주입하여 텅스텐 실리사이드막 내의 불순물 편석(segregation)을 포화시켜서, 제1 다결정 실리콘막과 비정질 실리콘막에서 텅스텐 실리사이드막으로 불순물의 확산을 줄이고, 제1 다결정 실리콘막과 하부 도전층 사이의 계면에서 높은 불순물 농도를 유지한다. 따라서, 접촉 저항의 증가를 억제한다.In addition, a high concentration of impurities are injected into the second polycrystalline silicon film on the tungsten silicide film to saturate impurity segregation in the tungsten silicide film, thereby spreading impurities from the first polycrystalline silicon film and the amorphous silicon film to the tungsten silicide film. It reduces, and maintains high impurity concentration at the interface between the first polycrystalline silicon film and the lower conductive layer. Therefore, an increase in contact resistance is suppressed.
[실시예 2]Example 2
제3a도 및 제3b도는 본 발명의 제2 실시예에 따른 폴리사이드 배선 구조를 가지는 반도체 장치의 제조방법을 보여주는 단면도들이다.3A and 3B are cross-sectional views illustrating a method of manufacturing a semiconductor device having a polyside wiring structure according to a second embodiment of the present invention.
제3a도는 반도체 기판(1)에 트랜지스터의 구조를 형성하는 단계를 나타낸다. 상세하게, 반도체 기판(1)의 표면에 게이트 절연막(31) 및 게이트 전극(33)을 형성하고, 불순물을 주입하여 제1 도전형의 소스 및 드레인 영역(35)을 형성한다. 이어서, 상기 게이트 전극(33)과 소스 및 드레인 영역(35) 위에 층간 절연막(11)을 증착하고, 사진 식각공정을 사용하여 상기 소스 및 드레인 영역(35)의 표면을 대기 중에 노출하는 접촉창(13)을 상기 층간 절연막(11)에 형성한다.3A shows a step of forming a structure of a transistor in the semiconductor substrate 1. In detail, the gate insulating film 31 and the gate electrode 33 are formed on the surface of the semiconductor substrate 1, and impurities are implanted to form the source and drain regions 35 of the first conductivity type. Subsequently, an interlayer insulating layer 11 is deposited on the gate electrode 33 and the source and drain regions 35, and a contact window exposing the surface of the source and drain regions 35 to the air using a photolithography process. 13 is formed on the interlayer insulating film 11.
다음에, 제2c도 및 제2d도와 유사한 단계를 거치는데, 제1 도전형의 불순물을 제1 다결정 실리콘막(15) 및 비정질 실리콘막(16)에 이온 주입한다. 이때, 상기 이온 주입은 예를 들어, n형 불순물은 비소(As) 또는 인(P)을 p형 불순물은 붕소(B)를 1×1015/㎠ 이상의 고농도로 주입한다.Next, similar steps to those of FIGS. 2C and 2D are performed, and the first conductive type impurities are ion implanted into the first polycrystalline silicon film 15 and the amorphous silicon film 16. In this case, the ion implantation, for example, n-type impurities are implanted at a high concentration of arsenic (As) or phosphorus (P) and p-type impurities at a concentration of 1 × 10 15 / cm 2 or more.
제3b도는 제2 실시예의 이중 폴리사이드 배선 구조를 완성하는 단계를 나타낸다. 상세하게, 사진 식각공정을 이용하여 제1 다결정 실리콘막(15), 비정질 실리콘막(16), 텅스텐 실리사이드막(17) 및 제2 다결정 실리콘막(19)을 식각하여 제1 다결정 실리콘막 패턴(15a), 비정질 실리콘막 패턴(16a), 텅스텐 실리사이드막 패턴(17a) 및 제2 다결정 실리콘막 패턴(19a)으로 이루어진 상부 도전층 패턴을 형성한다. 이어서, 상기 상부 도전층 패턴 위에 보호층(21)을 형성하고, 열처리를 실시하여 제2 실시예의 폴리사이드 배선 구조를 완성한다.3B shows the step of completing the double polyside interconnect structure of the second embodiment. In detail, the first polycrystalline silicon film 15, the amorphous silicon film 16, the tungsten silicide film 17, and the second polycrystalline silicon film 19 are etched by using a photolithography process. 15a), an upper conductive layer pattern consisting of an amorphous silicon film pattern 16a, a tungsten silicide film pattern 17a, and a second polycrystalline silicon film pattern 19a is formed. Subsequently, a protective layer 21 is formed on the upper conductive layer pattern, and heat treatment is performed to complete the polyside wiring structure of the second embodiment.
제3c도는 상기 제3a도에서 상기 소스 및 드레인 영역 대신에 상기 게이트 전극 위에 접촉창을 형성한 경우의 반도체 장치를 나타낸다. 이때, 참조 번호는 제3b도와 동일하다.FIG. 3C illustrates a semiconductor device in the case where a contact window is formed on the gate electrode instead of the source and drain regions in FIG. 3A. At this time, reference numerals are the same as those in FIG. 3b.
제3b도 및 제3c도를 참조하면, 제2 실시예의 반도체 장치에서 상부 도전층 패턴은 하부 도전층 패턴과 동일한 불순물을 포함하는 제1 다결정 실리콘막 패턴(15a), 하부 도전층 패턴과 동일한 도전형의 불순물을 포함하며 상기 제1 다결정 실리콘막 패턴(15a) 위에 형성된 비정질 실리콘막 패턴(16a)을 포함한다. 이때, 상기 하부 도전층은 소스 및 드레인 영역(35) 또는 상기 게이트 전극(33)으로 형성되어 있다. 또한, 상기 비정질 실리콘막 패턴(16a) 위에 형성된 실리사이드막 패턴(17a)과, 상기 실리사이드막 패턴(17a) 위에 형성된 p형의 불순물을 포함하는 제2 다결정 실리콘막 패턴(19a)이 제2 실시예의 폴리사이드 배선 구조를 가지는 반도체 장치에 포함한다.3B and 3C, in the semiconductor device of the second embodiment, the upper conductive layer pattern includes the same conductivity as the first polycrystalline silicon film pattern 15a and the lower conductive layer pattern including the same impurities as the lower conductive layer pattern. And an amorphous silicon film pattern 16a formed on the first polycrystalline silicon film pattern 15a. In this case, the lower conductive layer is formed of the source and drain regions 35 or the gate electrode 33. In addition, the second polycrystalline silicon film pattern 19a including the silicide film pattern 17a formed on the amorphous silicon film pattern 16a and the p-type impurity formed on the silicide film pattern 17a is formed in the second embodiment. It includes in the semiconductor device which has a polyside wiring structure.
본 발명의 제2 실시예에서도 상기 제1 다결정 실리콘막과 상기 텅스텐 실리사이드막 사이에 비정질 실리콘막을 삽입하여, 불순물의 확산통로를 줄여서 후속 열처리 공정시 상기 제1 다결정 실리콘막에서 그레인 경계를 통한 불순물의 확산을 억제하여 낮은 접촉 저항을 얻는다.In the second embodiment of the present invention, an amorphous silicon film is inserted between the first polycrystalline silicon film and the tungsten silicide film to reduce the diffusion path of impurities so that impurities of the first polycrystalline silicon film through the grain boundaries in the subsequent heat treatment process may be reduced. Suppression of diffusion leads to low contact resistance.
또한, 텅스텐 실리사이드막 위의 제2 다결정 실리콘막에 고농도의 불순물을 주입하여 텅스텐 실리사이드막 내의 불순물 편석을 포화시켜서, 제1 다결정 실리콘막과 비정질 실리콘막에서 텅스텐 실리사이드막으로 불순물의 확산을 줄이고, 제1 다결정 실리콘막과 하부 도전층 사이의 계면에 높은 불순물 농도를 유지한다. 따라서, 접촉 저항의 증가를 억제한다.In addition, a high concentration of impurities are injected into the second polycrystalline silicon film on the tungsten silicide film to saturate the impurity segregation in the tungsten silicide film, thereby reducing diffusion of impurities from the first polycrystalline silicon film and the amorphous silicon film to the tungsten silicide film. 1 A high impurity concentration is maintained at the interface between the polycrystalline silicon film and the lower conductive layer. Therefore, an increase in contact resistance is suppressed.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950011619A KR0151039B1 (en) | 1995-05-11 | 1995-05-11 | Semiconductor device with polycide interconnection constructure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950011619A KR0151039B1 (en) | 1995-05-11 | 1995-05-11 | Semiconductor device with polycide interconnection constructure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960043115A KR960043115A (en) | 1996-12-23 |
| KR0151039B1 true KR0151039B1 (en) | 1998-12-01 |
Family
ID=19414240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950011619A KR0151039B1 (en) | 1995-05-11 | 1995-05-11 | Semiconductor device with polycide interconnection constructure |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0151039B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100654780B1 (en) * | 2005-10-31 | 2006-12-06 | 삼성전자주식회사 | Method for manufacturing semiconductor device |
-
1995
- 1995-05-11 KR KR1019950011619A patent/KR0151039B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100654780B1 (en) * | 2005-10-31 | 2006-12-06 | 삼성전자주식회사 | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043115A (en) | 1996-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4319395A (en) | Method of making self-aligned device | |
| US4422885A (en) | Polysilicon-doped-first CMOS process | |
| KR900008207B1 (en) | Semiconductor memory device | |
| US6159810A (en) | Methods of fabricating gates for integrated circuit field effect transistors including amorphous impurity layers | |
| US5294822A (en) | Polycide local interconnect method and structure | |
| WO1984001052A1 (en) | Process for forming a cmos structure | |
| US5837602A (en) | Method of manufacturing doped interconnect | |
| KR100424744B1 (en) | Process for manufacturing an integrated cmos circuit | |
| EP0369336A2 (en) | Process for fabricating bipolar and CMOS transistors on a common substrate | |
| US6274914B1 (en) | CMOS integrated circuits including source/drain plug | |
| US4507846A (en) | Method for making complementary MOS semiconductor devices | |
| US5668051A (en) | Method of forming poly plug to reduce buried contact series resistance | |
| US5536683A (en) | Method for interconnecting semiconductor devices | |
| US4517731A (en) | Double polysilicon process for fabricating CMOS integrated circuits | |
| US5571753A (en) | Method for forming a wiring conductor in semiconductor device | |
| US5686338A (en) | Process for fabricating high-resistance load resistors using dummy polysilicon in four-transistor SRAM devices | |
| KR100201246B1 (en) | Semiconductor device and method of fabricating the same | |
| US5612243A (en) | Polycide local interconnect method and structure | |
| JP2645088B2 (en) | Method for manufacturing semiconductor device | |
| US6426533B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR0151039B1 (en) | Semiconductor device with polycide interconnection constructure | |
| KR20010066327A (en) | A method for fabricating dual gate electrode | |
| EP0614218A1 (en) | Method for manufacturing capacitor and MIS transistor | |
| JPH1064898A (en) | Manufacturing method of semiconductor device | |
| KR0135838B1 (en) | Semiconductor device using soi substrate and back-gate biasing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080602 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |