KR100455799B1 - 장벽층 제작을 이용한 반도체 공정법 - Google Patents

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Abstract

반도체 공정법은 제 1 절연층(26) 내에 반도체 물질의 전도성 도핑 플러그(28, 30)를 형성하는 단계를 포함한다. 반도체 물질로부터 도핑 물질의 외부 확산에 대한 장벽층(25)이 도핑 플러그(28, 30) 위에 형성된다. 그 예로는 도핑되지 않은 옥사이드, 즉 실리콘 다이옥사이드와 Si3N4등이 있다. 제 2 절연층(32)이 장벽층(25) 위에 형성된다. 전도 물질(60)이 제 2 절연층(32)을 따라 형성되고, 도핑 플러그(30)와 전기 연결된다. 또다른 태양에서, 반도체 물질의 제 1, 2 전도성 도핑 영역(28, 30)이 서로 이격되게 형성된다. 반도체 물질로부터 도핑 물질의 외부 확산에 대한 장벽층(25)이 제 1, 2 영역(28, 30) 중 한 개 이상 위에 형성되고, 둘 모두 위에 형성되는 것이 더욱 선호된다. 이때, Ta2O5로 이루어지는 커패시터 유전층(12)을 가지는 커패시터가 제 1, 2 영역 중 나머지 위에 형성된다. 전도 물질(60)이 제 1, 2 영역(30) 중 하나 위에 형성되고 전기 연결된다.

Description

장벽층 제작을 이용한 반도체 공정법{SEMICONDUCTOR PROCESSING METHOD COMPRISING THE FABRICATION OF A BARRIER LAYER}
DRAM의 메모리 셀 밀도가 증가함에 따라, 셀 영역을 줄이면서도 고용량 커패시턴스를 유지하고자 하는 노력이 경주되고 있다. 추가적으로, 셀 영역을 더욱 감소시키려는 노력이 경주되고 있다. 셀 커패시턴스를 증가시키기 위한 한 방법은 셀 구조 기술에 있다. 이러한 기술은 3차원 셀 커패시터를 포함한다. 그 예로는 트렌치 형 또는 적층 커패시터가 있다. 크기가 점점 작아짐에 따라, 셀 구조와 셀 유전체용으로 개선된 물질의 현상이 중요하다. 256Mb DRAM의 크기는 0.25 미크론 수준이고, SiO2와 Si3N4와 같은 기존 유전체는 낮은 유전율로 인해 적합하지 않다.
256 메가비트 DRAM과 같은 고집적 메모리 소자는 원통 적층형 또는 트렌치형 구조의 3차원 커패시터용으로 초박막 유전체를 필요로 한다. 이에 부합하기 위해, 커패시터 유전체 박막 두께는 2.5nm 이하의 SiO2와 동일한 두께일 것이다. 화학 증기 증착된 Ta2O5박막은 이 용도를 위해 매우 유망한 셀 유전층으로 간주된다. 왜냐하면, Ta2O5의 유전율이 기존 Si3N4커패시터 유전층의 유전율에 비해 세배정도 크기 때문이다. 그러나, Ta2O5유전층과 관련된 한가지 결함은 불요한 누설 전류 특성에 있다. 따라서, Ta2O5물질이 매우 높은 유전 특성을 가지지만, 누설 전류로 인해 수용불가한 결과가 Ta2O5로 인해 생기게 된다.
증착된 Ta2O5를 고밀도화하는 것은 이러한 층의 누설 특성을 수용가능한 수준으로 크게 향상시킨다고 보고되었다. 기존 고밀도화는 Ta2O5층을 극도의 산화 분위기에 노출시키는 단계를 포함한다. 그러나 바람직하지 못하게, 이는 하부 전극(일반적으로 폴리실리콘)과 Ta2O5사이나 중간에 Si02층을 형성하는 경향을 가진다. 또한 이와 상관없이, 폴리실리콘층 인터페이스에 산소가 존재함으로 인하여, Ta2O5증착 중 SiO2 박막층이 형성될 것이다. 바람직한 고밀화를 위해, 폴리실리콘 층과 Ta2O5사이의 이러한 SiO2층을 제거하는 것이 바람직하다.
한가지 기존 기술은 Ta2O5층 증착 바로 전에 폴리실리콘층을 급열 질화에 노출시키는 과정을 포함한다. 이는 1993년 6월의 J. Electrochem. Soc. 140권 제 6호의 "저압 화학 증기 증착 이전 급열 질화를 이용하여 제작되는 초박막 탄탈륨 옥사이드 커패시터 유전층"(카미야마 외 다수 공저)과, 830-IEDM 91, 32.2.1 - 32.2.4 쪽의 "256메가비트 DRAM용 고신뢰도 2.5nm Ta2O5커패시터 공정 기술"(카미야마 외 다수 공저)에 기록되어 있다. 이러한 급열 질화는 대기압에서 암모니아 분위기로60초동안 섭씨 800에서 1100도까지 폴리실리콘층을 노출시키는 단계를 포함한다. 질화층은 Ta2O5증착 중 산화에 대한 장벽층으로 작용하고, 아래의 폴리실리콘 전극의 산호 방지를 위해 이어지는 고온 고밀화 공정 중 산화에 대한 장벽층으로 작용한다. 그러나, 이러한 공정은 도 1과 2를 참고하여 설명되는 바와 같이 다른 문제점을 일으킬 수 있다. 기존 반도체 웨이퍼 부분이 도 1에 (10)으로 표시된다. 이 부분은 단결정 실리콘 기판(12)을 포함하고, 기판(12) 위에는 워드나 게이트 라인(14, 16, 18, 20)이 존재한다. 트랜지스터 소스나 드레인을 형성하는 확산 영역(15, 17)이 도면과 같이 제공된다. 웨이퍼 부분(10)의 영역(22)은 메모리 어레이 영역을 구성하고, 영역(24)은 메모리 어레이의 주변 영역을 구성한다. 보로포스포실리케이트(BPSG) 글래스와 같은 제 1 절연층(26)이 게이트 라인(14-20) 위와 그 주변에 형성된다. 전도 플러그(28, 30)는 절연층(26)의 게이트 라인 사이에서 기판(12)의 확산 영역(15, 17)으로부터 절연층(26) 상부면까지 상향으로 연장된다. 이러한 플러그는 수용가능한 전도도를 얻기위해 1 ×1021원자/cm3이상의 인으로 도핑된다.
일반적으로 BPSG인 제 2 절연층(32)이 제 1 절연층(26)과 폴리실리콘 플러그(28, 30) 위에 형성된다. 어레이 영역(22)의 폴리실리콘 플러그(28) 위의 층(32) 내에서 커패시터용 구멍(34)이 에칭된다. 하부 또는 내부 커패시터 전극(36)이 구멍(34) 내에 형성된다. 이는 반구형 그레인 폴리실리콘과 같이 인으로 두껍게 도핑된 폴리실리콘으로 이루어진다. 이때 Si3N4의 박막층(50 옹스트롬 이하)을 형성하기 위해 질화가 진행된다.
불행하게도, 질화시의 고온은 폴리실리콘으로부터 층(32)까지 인을 확산시키는 효과를 가진다. 상기 층(32)의 경우, 웨이퍼 일부에 형성되는 폴리실리콘 플러그가 플러그(30)와 같이 하부 커패시터 전극 물질로 덮히지 않는다. 기존 예의 층(32)가 인 도핑을 포함하지 않는다 해도, 폴리실리콘 플러그 내의 인 농도는 상당히 크고, 그래서 층(32) 내에 인의 외부 확산과 국부 집중 농도를 이끈다. 이 성질의 외부 확산은 확실하다. 이때, 폴리실리콘 플러그는 커패시터 전극 물질 아래에 놓이고, 이러한 예의 두 층은 인으로 두껍게 도핑된 폴리실리콘을 형성한다.
도 2에서, Ta2O5층(42)이 기판 위에 형성되고, 하부 또는 내부 커패시터 전극(36) 위에 상기 유전층을 형성하기 위해 에칭되거나 평면화된다. 앞서와 같이 이 층은 산화 분위기로 들어가고, 이는 원하는 커패시터 유전층 형성을 위해 상기 층을 고밀화한다. 불행하게도, 폴리실리콘 플러그에 바로 인접한 BPSG층 내의 인-도핑 영역(40)은 BPSG층(32) 내에 형성되는 공기 버블이나 보이드(44)를 형성한다. 이는 층(32)을 상향으로 리프팅하고, 플러그를 떨어뜨리는 경향을 가진다. 이는 매우 바람직하지 않다. 버블/보이드의 형성은 아래에 밀폐된 게이트라인의 형태나 다른 모습뿐 아니라 BPSG의 스트레스의 함수이다. 하지만, 질화와 Ta2O5고밀화 단계와 연관된 고온 공정에 의해 상기 버블/보이드 형성이 악화된다.
본 발명은 Ta2O5커패시터 유전층을 가지는 커패시터를 형성하는 방법을 포함한, 반도체 공정법에 관한 것이다.
도 1은 기존 공정 단계의 기존 반도체 웨이퍼 부분의 도면.
도 2는 도 1에서 도시되는 단계 이후의 기존 공정 단계에서의 도 1의 웨이퍼 부분의 도면.
도 3은 발명에 따라는 공정의 한 단계에서 반도체 웨이퍼 부분의 단면도.
도 4는 도 3 다음 단계의 반도체 웨이퍼 단면도.
도 5는 도 4 다음 단계의 반도체 웨이퍼 단면도.
도 6은 도 5 다음 단계의 반도체 웨이퍼 단면도.
도 7은 도 6 다음 단계의 반도체 웨이퍼 단면도.
커패시터 제작시 Ta2O5층을 사용함으로서, 이러한 기존 공정을 개선시키는것이 바람직하다. 발명은 이러한 시각으로부터 동기유발되었지만, 당 분야의 통상의 지식을 가진 자는 다른 반도체 공정 영역에도 응용할 수 있을 것이고, 본 발명은 평형 논리에 따라 적절히 해역되는 첨부 첨구 범위에 의해서만 제한된다.
발명의 한 태양에 따라, 반도체 공정법은 제 1 절연층 내에 반도체 물질의 전도성 도핑 플러그를 형성하는 단계를 포함한다. 도핑된 플러그 위에 반도체 물질로부터 도핑 물질의 외부 확산에 대한 장벽층이 형성된다. 그 예로는 도핑되지 않은 옥사이드, 즉 실리콘 다이옥사이드, Si3N4등이 있다. 제 2 절연층이 장벽층 위에 형성된다. 제 2 절연층을 따라 전도 물질이 형성되고, 도핑된 플러그와 전기연결된다.
또다른 태양에서, 공간적으로 이격된 반도체 물질의 제 1, 2 전도 도핑 영역이 형성된다. 제 1 영역이나 2 영역 위에 반도체 물질로부터 도핑 물질의 외부 확산에 대한 장벽층이 형성된다. 이때, Ta2O5로 이루어지는 커패시터 유전층을 가지는 커패시터가 제 1, 2 영역의 다른 하나 위에 형성된다. 제 1 영역과 제 2 영역 중 하나 위에 전도 물질이 형성되고 전기연결된다.
발명의 선호되는 실시예는 도 3-7을 참조하여 기술된다. 도 3-7은 도 1-2에서 도시되는 것과 상당히 유사하다. 같은 부분에 대해서는 동일한 참조 번호를 사용하였고, 조금 다른 부분에 대해서는 접미사 "a"를 사용하였다.
도 3에서, 반도체 물질의 제 1, 2 전도 도핑 플러그(28, 30)는 기판(10a)의 제 1 절연층(26) 내에 형성된다. 본 문서의 내용 전반에서, "반도체 기판"이라는 용어는 반도체 물질로 이루어지는 어떤 구조도 포함한다고 정의되고, 반도체 웨이퍼나 반도체 물질층과 같은 반도체 물질도 포함한다. "기판"이라는 용어는 어떤 지지 구조를 말하는 것으로, 앞서 기술된 반도체 기판을 포함한다. 플러그(28, 30)는 1 ×1021원자/cm3의 인으로 도핑되는 폴리실리콘으로 이루어지는 것이 선호된다. 달리 고려할 때, 제 1, 2 전도 도핑 플러그는 반도체 물질의 제 1, 2 전도 도핑 영역을 구성한다. 예를 들어, 이러한 전도적으로 도핑된 영역은 벌크 반도체 기판이나 박막 반도체 층에 형성되는 확산 영역이 될 수 있다. 제 1 절연 물질(26)은 BPSG와 같은 인으로 도핑된 옥사이드 등의 도핑 옥사이드로 이루어지는 것이 선호된다.
반도체 물질로부터 도핑 물질의 외부 확산에 대한 장벽층(25)은 제 1, 2 영역(28, 30) 중 한 개 이상 위에 형성된다. 선호되는 실시예에서는 두 영역 모두 위에 형성된다. 본 실시예의 내용에서, 이는 절연 물질로 이루어진다. 도핑되지 않은 옥사이드와 Si3N4가 그 예이다. 장벽층(25)의 두께로는 약 100 옹스트롬에서 500 옹스트롬 정도를 들 수 있다. 선호되는 물질은 도핑되지 않은 실리콘 다이옥사이드로서, 테트라에틸오소실리케이트(TEOS)의 분해에 의해 증착되고, 약 300 - 500 옹스트롬의 두께로 증착되는 처리 과정을 거친다. 층(25)이 Si3N4일 경우, 그 두께는 100 - 300 옹스트롬이다. 제 2 절연층(32)이 장벽층(25) 위에 형성되고, 제 1 절연층(26)과 동일한 물질을 형성한다(선호됨). 이에 상관없이, 층(32)용 물질은 BPSG를 포함하는 인 도핑 옥사이드와 같은 도핑된 옥사이드로 이루어진다. 또다른 예는 화학 증기 증착법으로 TEOS를 사용하여 증착된 보론/인 도핑 옥사이드를 포함한다. 층(32)은 적절한 리플로우 어닐링을 거칠 수 있다.
도 4에서, 플러그(28) 위의 제 2 절연층(32) 내에 장벽층(25)을 통해 구멍(34)이 형성된다. 내부 커패시터 전극(36)이 제 1 도핑 플러그(28) 위의 구멍(34) 내에 형성되고, 제 1 도핑 플러그(28)와 전기연결된다. 이때, 제 2 도핑 플러그(30) 위에 절연 장벽층(25)의 절연 물질을 남긴다. 그러므로, 이는 제 2 절연층(32)을 통해 전도 물질을 형성하는 한 예를 제공하고, 도핑 플러그(28)와 전기 연결되며, 본 예에서, 이러한 전도 물질은 장벽층(25)을 따라 또한 형성된다. 전극(36)을 형성하는 과정은 층(32) 위에 그리고 구멍(34) 내에 반구형 그레인 폴리실리콘을 형성하는 것이고, 그 다음에 기판 위에 포토레지스트를 형성하며, 그후에, 구멍(34) 내의 전도성 폴리실리콘을 고립시키기 위해 포토레지스트 에칭백이나 화학-기계적 폴리싱을 실시한다. 또한, 층(36)의 물질의 이어지는 에칭은 층(32)의 상부면 바로 아래에 컨테이너 전극의 최상부면을 낮추도록 행해질 수 있다. 포토레지스트는 도 4에 도시되는 구조를 남기도록 벗겨질 것이다.
이는 제 1 도핑 플러그(28)와 전기 연결되면서 그 위의 구멍(34) 내에 내부 커패시터 전극을 형성하는 한 예를 제공한다. 이때, 제 2 도핑 플러그(30) 위에 절연물질층(32)과 절연 장벽층(25)의 절연 물질을 남긴다. 그 다음에, 일반적으로 섭씨 900 도 이상의 온도에서, 그리고 NH3와 같은 질소 함유 기체하에서, 전극(*36)의 외부면 위에 실리콘 나이트라이드 층을 형성하기 위해 웨이퍼가 질화된다. 이때, 제 2 도핑 플러그(30) 위에 절연 장벽층(25)과 도핑 옥사이드 절연층(32)의 절연물질을 남긴다. 이는 내부 커패시터 전극 플레이트(36) 위에 산화 장벽층을 형성하는 한 예를 제공한다. 이러한 질화 과정 중에, 층(25)은 이러한 고온 공정 중 도핑된 절연 산화층(32) 내로 제 2 도핑 플러그(30)로부터의 도핑 물질 외부 확산이 일어나는 것을 제한한다.
도 5에서, 화학 증기 증착법에 의해 산화 장벽층과 내부 커패시터 전극(36) 위에 커패시터 유전층(42)(Ta2O5가 선호됨)이 형성된다. 이러한 층은 750 도 이상의 온도로 이루어지는 고밀화 조건에 노출되게 된다. 이때, 제 2 도핑 플러그(30) 위에 장벽층(25)의 절연 물질과 도핑 옥사이드 절연층(32)의 절연 물질을 남긴다. 제 2 도핑 물질(30)로부터 도핑 물질의 외부 확산은 이러한 고밀화 중에 절연장벽층(25)에 의해 도핑 절연 산화층(32) 내에 발생되는 것이 제한되고, 기존 도 2의 방법에서과 같이 어떤 보이드 형성을 완전히 배제할 수 있다.
도 6에서, 셀 플레이트 층(52)(즉, 폴리실리콘 또는 TiN 및 폴리실리콘의 조합)이 Ta2O5층(42) 위에 증착되고, 외부 커패시터 플레이트를 형성하기 위해 도시되는 바와 같이 패터닝된다. 이는 제 1 플러그(28)와 전기 연결되면서 그 위에 Ta2O5로 이루어지는 커패시터 유전층을 가지는 커패시터를 형성하는 한 예이다.
도 7에서, 전도 플러그(30) 위의 층(25)를 따라, 그리고 절연층(32)을 따라 구멍(56)이 형성된다. 전도 물질(60)(즉, 전도성 도핑 폴리실리콘, 텅스텐, 알루미늄, 또는 다른 물질)이 증착되고, 그렇지 않을 경우 도핑 플러그(30)와 전기 연결되면서 도핑 옥사이드 절연층(32)을 따라 구멍(56) 내에 형성된다.

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  10. 기판 위에 반도체 물질의 제 1, 2 전도성 도핑 영역을 서로 이격되게 형성하고;
    상기 제 2 영역 위에, 상기 반도체 물질로부터 도펀트 물질의 외부 확산에 대한 장벽층을 형성하며;
    장벽층 형성 이후에, 상기 제 1 영역 위에 Ta2O5를 포함하는 커패시터 유전층을 지닌 커패시터를 절연층을 통해 형성시키고; 그리고
    상기 제 2 영역에 전기적으로 연결되는 전도 물질을 상기 절연층을 통해 제 2 영역 위에 형성시키는;
    이상의 단계로 이루어지는 것을 특징으로 하는 반도체 공정법.
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  16. 기판 위에 반도체 물질의 제 1, 2 전도성 도핑 플러그를 서로 이격되게 형성하고;
    제 2 도핑 플러그 위에, 또는 제 1, 2 도핑 플러그 위에, 반도체 물질로부터 도펀트 물질의 외부 확산에 대한 장벽층을 형성하며;
    제 1, 2 도핑 플러그와 장벽층 위에 절연층을 형성하고;
    제 1 도핑 플러그 위에 커패시터를 형성하며, 이때, 상기 커패시터는 상기 제 1 도핑 플러그와 전기적으로 연결되는 내부 전극을 가지며;
    상기 내부 전극 위에 Ta2O5를 포함하는 유전층을 형성하고; 그리고
    상기 제 2 도핑 플러그와 전기적으로 연결되는 전도 물질을 상기 절연층을 통해 상기 제 2 도핑 플러그 위에 형성하는;
    이상의 단계로 이루어지는 것을 특징으로 하는 반도체 공정법.
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  22. 절연층 내에 반도체 물질의 제 1, 2 전도성 도핑 플러그를 서로 이격되게 형성하고;
    제 2 도핑 플러그 위에, 또는 제 1, 2 도핑 플러그 위에, 반도체 물질로부터 도펀트 물질의 외부 확산에 대한 장벽층을 형성하며;
    제 1, 2 도핑 플러그와 장벽층 위에 도핑 옥사이드 절연층을 형성하고;
    제 1 도핑 플러그 위의 도핑 옥사이드 절연층 내에 구멍을 형성하며;
    제 1 도핑 플러그에 전기적으로 연결되는 내부 커패시터 전극을 제 1 도핑 플러그 위의 상기 구멍 내에 형성하고;
    내부 커패시터 전극 위에 산화 장벽층을 형성하며;
    산화 장벽층 위에 Ta2O5를 포함하는 커패시터 유전층을 형성하고;
    Ta2O5를 포함하는 커패시터 유전층 위에 외부 커패시터 전극을 형성하며; 그리고
    제 2 도핑 플러그와 전기적으로 연결되는 전도 물질을 상기 도핑 옥사이드 절연층을 통해 제 2 도핑 플러그 위에 형성하는;
    이상의 단계로 구성되는 것을 특징으로 하는 반도체 공정법.
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  26. 제 1 절연층 내에 반도체 물질의 제 1, 2 전도성 도핑 플러그를 서로 이격되게 형성하고;
    제 1, 2 도핑 플러그 위에, 반도체 물질로부터 도펀트 물질의 외부 확산에 대한 절연 장벽층을 형성하며;
    제 1, 2 도핑 플러그와 절연 장벽층 위에 도핑 옥사이드 절연층을 형성하고;
    제 1 도핑 플러그 위에서 절연 장벽층과 도핑 옥사이드 절연층 내에 구멍을 형성하며;
    제 2 도핑 플러그 위에서 장벽층의 절연 물질과 도핑 옥사이드 절연층의 절연 물질을 남기면서, 제 1 도핑 플러그와 전기적으로 연결되는 내부 커패시터 전극을 상기 제 1 도핑 플러그 위의 상기 구멍 내에 형성하고;
    섭씨 900 도 이상의 온도에서 내부 커패시터 전극의 외부면을 질화하여, 상기 외부면 위에 실리콘 나이트라이드 층을 형성하고, 이때 제 2 도핑 플러그 위에 장벽층의 절연 물질과 도핑 옥사이드 절연층의 절연 물질을 남기며, 그리고 상기 질화 단계 중 제 2 도핑 플러그로부터 도핑 절연 옥사이드층으로 도펀트 물질이 확산하는 것을 절연 장벽층을 이용하여 제한하며;
    실리콘 나이트라이드 위에 Ta2O5를 포함하는 커패시터 유전층을 증착하고;
    제 2 도핑 플러그 위에 장벽층의 절연 물질과 도핑 옥사이드 절연층의 절연 물질을 남기면서, 섭씨 750 도 이상의 고밀화 분위기에 Ta2O5층을 노출시키고, 그리고 상기 고밀화 단계동안 제 2 도핑 플러그로부터 도핑 절연 옥사이드층으로 도펀트 물질의 외부 확산을 절연 장벽층을 이용하여 제한하며;
    Ta2O5를 포함하는 커패시터 유전층 위에 외부 커패시터 전극을 형성하고; 그리고
    외부 커패시터 전극을 형성한 후에, 제 2 도핑 플러그에 전기적으로 연결되는 전도 물질을 도핑 옥사이드 절연층을 통해 형성하는;
    이상의 단계로 구성되는 것을 특징으로 하는 반도체 공정법.
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  29. 제 1 절연층 내에 반도체 물질의 제 1, 2 전도성 도핑 영역을 서로 이격되게 형성하고;
    제 1, 2 도핑 영역 위에, 반도체 물질로부터 도펀트 물질의 외부 확산에 대한 장벽층을 형성하며;
    제 1, 2 도핑 영역과 장벽층 위에 제 2 절연층을 형성하고;
    제 1 도핑 영역 위에서 장벽층과 제 2 절연층 내에 구멍을 형성하며;
    제 2 도핑 영역 위에 장벽층과 제 2 절연층을 남기면서, 제 1 도핑 영역과 전기적으로 연결되는 내부 커패시터 전극을 제 1 도핑 영역 위의 상기 구멍 내에 형성하고;
    섭씨 900 도 이상의 온도에서 내부 커패시터 전극의 외부면을 질화하여, 상기 외부면 위에 나이트라이드 층을 형성하고, 이때 제 2 도핑 영역 위에 장벽층과 제 2 절연층을 남기며, 그리고 상기 질화 단계 중 제 2 도핑 영역으로부터 제 2 절연층으로 도펀트 물질이 확산하는 것을 장벽층을 이용하여 제한하는;
    이상의 단계를 포함하는 것을 특징으로 하는 반도체 공정법.
  30. 제 29 항에 있어서, 상기 반도체 공정법은:
    나이트라이드층 위에 커패시터 유전층을 증착하고;
    커패시터 유전층 위에 외부 커패시터 전극을 형성하며;
    외부 커패시터 전극 형성후, 제 2 도핑 영역과 전기적으로 연결되는 전도 물질을 제 2 절연층을 통해 형성하는;
    이상의 단계를 추가로 포함하는 것을 특징으로 하는 반도체 공정법.
  31. 제 30 항에 있어서, 상기 반도체 공정법은:
    제 2 도핑 영역 위에 장벽층과 제 2 절연층을 남기면서, 섭씨 750 도 이상의 고밀화 분위기에 상기 유전층을 노출시키며, 그리고 상기 고밀화 단계동안 제 2 도핑 영역으로부터 제 2 절연층으로 도펀트 물질의 외부 확산을 장벽층을 이용하여 제한하는;
    이상의 단계를 추가로 포함하는 것을 특징으로 하는 반도체 공정법.
  32. 제 1 절연층 내에 반도체 물질의 제 1, 2 전도성 도핑 영역을 서로 이격되게 형성하고;
    제 1, 2 도핑 영역 위에, 반도체 물질로부터 도펀트 물질의 외부 확산에 대한 장벽층을 형성하며;
    제 1, 2 도핑 영역과 장벽층 위에 제 2 절연층을 형성하고;
    제 1 도핑 영역 위에서 장벽층과 제 2 절연층 내에 구멍을 형성하며;
    제 2 도핑 영역 위에 장벽층과 제 2 절연층을 남기면서, 제 1 도핑 영역과 전기적으로 연결되는 내부 커패시터 전극을 제 1 도핑 영역 위의 상기 구멍 내에 형성하고;
    내부 커패시터 전극 위에 커패시터 유전층을 증착하며;
    제 2 도핑 영역 위에 장벽층과 제 2 절연층을 남기면서, 섭씨 750도 이상의 온도로 이루어지는 고밀화 조건에 상기 유전층을 노출시키고, 그리고 상기 고밀화 단계 중 제 2 도핑 영역으로부터 제 2 절연층으로 도펀트 물질의 외부 확산을 장벽층을 이용하여 제한하는;
    이상의 단계를 포함하는 것을 특징으로 하는 반도체 공정법.
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