JP2002016151A

JP2002016151A - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JP2002016151A
Application number: JP2000196268A
Authority: JP
Inventors: Toshihiko Tanaka; 稔彦田中; Koji Hattori; 孝司服部; Yoshiyuki Yokoyama; 義之横山; Hiroshi Shiraishi; 洋白石; Takashi Kobayashi; 小林　　孝
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-06-26
Filing date: 2000-06-26
Publication date: 2002-01-18

Abstract

(57)【要約】【課題】不揮発性半導体記憶装置（フラッシュメモ
リ）のチップサイズを小さくし、製造コストを下げる、
および／あるいは高集積化する不揮発性半導体記憶装置
の製造方法を提供することが課題である。【解決手段】不揮発性半導体記憶装置のワード線のパ
ターン形成に非架橋系ネガレジストを用い、交互位相反
転配置の位相シフト露光を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置の製造方法に係り、特にチップサイズの縮小とそれ
に伴う低コスト化、及び高集積化を実現する不揮発性半
導体記憶装置の製造方法に関する。

【０００２】

【従来の技術】フラッシュメモリは携帯性、耐衝撃性に
優れ、電気的に一括消去が可能なことから、近年、携帯
型パーソーナルコンピュータやデジタルスチルカメラ等
の小型携帯情報機器のファイルとして急速に需要が拡大
している。その市場の拡大にはメモリセル面積の縮小に
よるビットコストの低減が必須であり、これを実現する
ため様々な取り組みがなされている。

【０００３】そのうちの１つがリソグラフィの微細化に
よるものであり、リソグラフィに用いる露光光の波長を
３６５ｎｍのｉ線から２４８ｎｍのＫｒＦエキシマレー
ザ光に、またさらに波長の短い１９３ｎｍのＡｒＦエキ
シマレーザ光に換える取り組みである。短波長化により
解像度が上がるため、メモリセル及びチップが小さくな
る。また別の取り組みとして位相シフト露光法による微
細化も検討されている。位相シフト露光法とは隣り合う
露光部の位相が反転するようにマスクに位相シフタと呼
ばれている位相差を生む部材を形成し、そのマスクを介
して露光する超解像露光法である。干渉を利用して光学
像コントラストを上げる解像度向上法である。ＫｒＦエ
キシマ露光法と位相シフト露光法を組み合わせてフラッ
シュメモリを作製した例は、例えば、インターナショナ
ルエレクトロンデバイスミーティング（Ｉｎｔｅｒｎａ
ｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅＭｅ
ｅｔｉｎｇ）アイイーディーエム９７（ＩＥＤＭ９
７）の２７５頁から２７８頁にかけて紹介されている。
またフラシュメモリセルの代表的なものは、例えば、特
許第２６９４６１８号に開示されている。

【０００４】

【発明が解決しようとする課題】近年の集積度向上、お
よびビットコスト低減要求に答えるにはワード線のパタ
ーンピッチを小さくしてメモリセルサイズを小さくする
ことが極めて有効である。しかし従来の方法では光学像
の、あるいはレジストの問題から要求に答えるシュリン
クができなかった。例えば、ワード線のパターンピッチ
を０．２μｍ以下にすることは、ＫｒＦエキシマ露光で
は強い超解像を用いても分解能が足りず、ＡｒＦエキシ
マ露光でもレジストパターンを解像することができなか
った。本発明は不揮発性半導体記憶装置のワード線のパ
ターンピッチを縮じめ、ビットコスト低減、および高集
積化要求に答える製造方法を提供することである。な
お、ワード線のパターンピッチとは隣のワード線との繰
り返しピッチのことで、線幅と間隔を足した寸法のこと
である。

【０００５】

【課題を解決するための手段】上記課題は、不揮発性半
導体記憶装置のワード線のパターン形成に非架橋系ネガ
レジストを用い、交互位相配置型位相シフト露光を行う
ことによって解決される。

【０００６】

【発明の実施の形態】（実施形態１）図１から図８を用
いて、本発明の第１の実施の形態を説明する。

【０００７】図３は不揮発性半導体記憶装置の代表例で
あるフラッシュメモリセルの平面図であり、図４の
（ａ）、（ｂ）、（ｃ）は、それぞれ図３をＡ−Ａ’、
Ｂ−Ｂ’、及びＣ−Ｃ’で切断した断面図である。

【０００８】図３及び図４に示したように、本メモリセ
ルはウェル１０１中のソース／ドレイン不純物導入層１
０５、第１のゲートである浮遊ゲート１０３ｂ、第２の
ゲートである制御ゲート１１１ａ、及び第３のゲート１
０７ａから構成される。各メモリセルの制御ゲート１１
１ａは行方向に接続され、ワード線を形成している。浮
遊ゲート１０３ｂとウェル１０１はゲート絶縁膜１０２
に、浮遊ゲート１０３ｂと第３のゲート１０７ａは絶縁
膜１０６ａに、浮遊ゲート１０３ｂとワード線１１１ａ
は絶縁膜１１０に、第３のゲート１０７ａとワード線１
１１ａは絶縁膜１０８により、それぞれ分離されてい
る。

【０００９】ソース／ドレイン拡散層１０５はワード線
１１１ａに垂直に配置され、列方向のメモリセルのソー
ス／ドレインを接続するローカルソース線及びローカル
データ線として存在する。すなわち、本不揮発性半導体
記憶装置は、メモリセル毎にコンタクト孔を持たない、
いわゆるコンタクトレス型のアレイから構成される。こ
の拡散層１０５に垂直な方向にチャネルが形成される。

【００１０】第３のゲート１０７ａの２つの端面は、上
記浮遊ゲート１０３ｂの端面のうちワード線１１１ａ及
びチャネルとそれぞれ垂直な方向に存在する２つの端面
と、それそれ絶縁膜を介して対向して存在する。

【００１１】第３のゲート１０７ａはワード線１１１ａ
及びチャネルと垂直な方向に存在する浮遊ゲート１０３
ｂの隙間に埋込まれて存在する。さらに、浮遊ゲート１
０３ｂが第３のゲート１０７ａに対し対称に、また上記
第３のゲート１０７ａが浮遊ゲート１０３ｂに対し対称
に存在する。

【００１２】本第３のゲート１０７ａは拡散層１０５の
上に配置され、拡散層１０５と同様、ワード線１１１ａ
及びチャネルに垂直に、すなわち列方向に配置される。

【００１３】このような構造では、浮遊ゲートと制御ゲ
ート以外の第３のゲートが存在する場合であっても、ワ
ード線方向（行方向）、及びローカルデータ線方向（列
方向）のピッチを最小加工寸法の２倍とすることができ
る。従って、メモリセル面積をクロスポイント型のアレ
イでは最小の４Ｆ２（Ｆ：最小加工寸法）に縮小するこ
とが可能となる。

【００１４】次に、図５から図７を用いて本メモリセル
の製造方法を示す。

【００１５】まず、シリコン基板１００にｐ型のウェル
１０１を形成し、この上に公知の熱酸化法により１２ｎ
ｍ程度のゲート酸化膜１０２を形成した（図５
（ａ））。続いて浮遊ゲートとなるリンをドーピングし
たポリシリコン膜１０３とシリコン窒化膜１０４を順次
堆積した（図５（ｂ））。次に公知のリソグラフィとド
ライエッチング技術により上記シリコン窒化膜１０４及
びポリシリコン膜１０３をパターニングした（シリコン
窒化膜及びポリシリコン膜はそれぞれ１０４ａ、１０３
ａとなる）（図５（ｃ））。その後、イオン打込み法に
よりひ素イオンを打込み、メモリセルのソース／ドレイ
ンとなる不純物導入層１０５を形成した。次に、浮遊ゲ
ートと第３のゲートを分離するための絶縁膜１０６を以
下の方法により形成する。まず、減圧化学気相成長法に
より１０．５ｎｍ程度のシリコン酸化膜を堆積する。続
いて本シリコン酸化膜をアンモニア雰囲気中で熱処理
し、上記シリコン酸化膜に窒素を導入する。その後、窒
素が導入されたシリコン酸化膜にウェット酸化処理を行
う。これは、アンモニア中での熱処理によりシリコン酸
化膜中に導入された水素を除去するためである。

【００１６】以上の工程により形成したシリコン酸化膜
１０６は、膜中の電荷トラップ量が小さく、高い書換え
耐性を有している。その後、第３のゲートとなるリンを
ドーピングしたポリシリコン膜１０７を浮遊ゲートパタ
ーン１０３ａの隙間が完全に埋まるように堆積した（図
６（ａ））。その後、異方性ドライエッチングを行い、
ポリシリコン膜１０７をエッチバックして浮遊ゲートパ
ターン１０３ａの隙間に所定の厚さ残した（ポリシリコ
ン１０７は１０７ａとなる）（図６（ｂ））。ここで、
消去時の内部動作電圧を低減するため、上記エッチバッ
ク後残存するポリシリコン膜１０７ａの膜厚は、浮遊ゲ
ートポリシリコン１０３ａの膜厚に比べて小さいことが
望ましい。その後、シリコン酸化膜１０８を浮遊ゲート
パターン１０３ａの隙間が完全に埋まるように堆積し
（図６（ｃ））、これを化学的機械研磨法によりシリコ
ン窒化膜１０４ａが露出するまで研磨した（シリコン窒
化膜１０４ａ及びシリコン酸化膜１０６及び１０８はそ
れぞれ１０４ｂ、１０６ａ及び１０８ａとなる（図６
（ｄ））。その後、熱リン酸水溶液を用いてシリコン窒
化膜１０４ｂを除去し、ポリシリコン１０３ａの表面を
露出させた（図７（ａ））。次に、リンをドーピングし
たポリシリコン膜１０９を堆積し（図７（ｂ））、これ
を異方性ドライエッチングした（ポリシリコン膜１０９
は１０９ａとなる）（図７（ｃ））。本ポリシリコン膜
１０９ａはポリシリコン１０３ａと電気的に接続してお
り、この２層のポリシリコンで浮遊ゲートを形成する。
ポリシリコン１０９ａは浮遊ゲートの表面積を増大し、
メモリセルのカップリング比を増大する効果がある。こ
れにより書込み／消去時の内部動作電圧の低減が可能で
ある。次に、図５（ｅ）で示した方法と同一の手法によ
り、浮遊ゲートとワード線を分離する窒素を添加したシ
リコン酸化膜（膜厚１０．５ｎｍ程度）１１０を形成し
た（図７（ｄ））。その後、ポリシリコン膜、窒化タン
グステン膜、タングステン膜の積層膜、いわゆるポリメ
タル膜１１１を堆積した。これを下記に述べるリソグラ
フィと公知のドライエッチング技術によりパターニング
してワード線を形成した（ポリメタル膜１１１は１１１
ａとなる）。

【００１７】ワード線のパターン露光にはレンズの開口
数ＮＡが０．７のＡｒＦエキシマスキャナを用い、その
照明系のコヒーレンシは０．２５とした。形成したパタ
ーンを図１に示す。図中の１がワード線パターン、２が
メモリセル領域、３が周辺回路パターンを示す。ワード
線パターンは線幅０．０９μｍ、パターン間隔０．０９
μｍ、パターンピッチ０．１８μｍで２５６本を一つの
単位として配置されている。直線パターン４の片方の端
部にパッド５が配置されている。パッド部上に別の層で
形成された導通孔が形成されるレイアウトとなってい
る。周辺回路パターンは直線ばかりでなく、屈曲したパ
ターンも含まれるがその線幅は最小のもので０．４μ
ｍ、パターン間隔も最小のもので０．４μｍとした。そ
のパターンを形成するためのマスクとしては、図２に示
すように、開口部に対し位相シフタが一つおきに配置さ
れた位相シフトマスクを用いた。図中の６および８がＣ
ｒ開口部、７がＣｒ開口部に位相シフタが形成されたも
のである。したがって６および８が０相になり、７がπ
相になる。この位相シフタはマスクガラス基板を所定量
掘り込むことによって形成した。６および７がワード線
であり、８はワード線と同時に形成した周辺回路の配線
パターンである。レジストとしては極性変換反応で溶解
性が変わる非架橋系ネガ型レジストを用いた。具体的に
はδ−ヒドロキシカルボン酸を含む脂環化合物に酸発生
剤を添加したもので、露光によって発生する酸が熱処理
の時触媒となって反応し、δ−ヒドロキシカルボン酸構
造がδ−ラクトン構造に変化してネガ化するレジストで
ある。

【００１８】δ−ヒドロキシカルボン酸構造を少なくと
も含む化合物は、単体、もしくは２〜６個程度結合した
オリゴマ−として用いることができる。また、さらに
は、高分子化合物にδ−ヒドロキシカルボン酸が含まれ
ていても良い。上記のような構造を有する樹脂は、活性
放射線の照射により酸を発生する化合物を、上記樹脂に
対して０．１から３０重量部組み合わせることによりパ
ターン形成材料となる。また、塩基性化合物及び塩等の
種々の添加剤を加えても良い。δ−ヒドロキシカルボン
酸構造を少なくとも含む化合物単体、もしくは２〜６個
程度結合したオリゴマ−、あるいはポリマーは露光によ
り発生した酸により露光後の熱処理中にはδ−ラクトン
構造に変化する。この反応は極性変換反応であり、架橋
反応でないことから、水溶性アルカリ現像過程でのパタ
ーンのマイクロ膨潤が防がれ、また，パターン形成後の
エッジラフネスも低減される。この材料は下記合成法に
よって調製した。

【００１９】アンドロステロン５．００ｇを酢酸１００
ｍｌに溶解し、そこに過酸化水素水５０ｍｌを加え、５
０℃で数時間攪拌した。反応後、溶媒を減圧留去して減
らし、０．１Ｎ水酸化ナトリウム水溶液５０ｍｌとテト
ラヒドロフラン５ｍｌを加え、４時間加熱還流した。そ
れに塩酸水溶液を徐々に加えて弱酸性にした。この溶液
に酢酸エチル約１５０ｍｌを加えて抽出を２回行い、得
られた有機層を１００ｍｌの水で２回洗浄した。洗浄
後、有機層を無水硫酸ナトリウムで乾燥し、その後溶媒
を減圧留去して白色の化合物４ｇを得た。得られた化合
物の構造は、種々の分析法から下記式の構造であること
がわかった。

【００２０】

【化１】

【００２１】得られた化合物１００重量部をジアセトン
アルコ−ル１２００重量部に溶解し、トリフェニルスル
ホニウムトリフレートを添加し、孔系０．０５μｍのフ
ィルタ−で濾過してレジストとした。

【００２２】露光後、熱処理を行い、テトラメチルアン
モニウムヒドロキサイド（ＴＭＡＨ）現像液で現像を行
ってパターンを形成した。現像後のパターンは１６０度
でベークした。

【００２３】解像性能を示すｋ１ファクタは、露光波長
をλ、レンズの開口数をＮＡ、転写パターン寸法をＲと
するとｋ１＝（Ｒ・ＮＡ）／λ で表されるが、この場合のワード線のｋ１は０．３２６
という極めて小さい値である。位相シフトを用いないと
線幅０．１１μｍ、パターンピッチ０．２２μｍが実用
限界であった。この値はｋ１ファクタで０．４に相当す
る。これは照明のコヒレンシーを０．２５と絞って、位
相シフトを強く効かせた効果によるものである。一般
に、位相シフト効果を強く効かせると、ｋ１ファクタが
０．６５程度のパターン（本露光条件では０．１８μｍ
に相当）の露光裕度が低下し、また干渉が強く起って屈
曲部でパターンくびれによる断線が起こるなどの弊害が
生じる。また周辺回路部で位相配置制限によりルール制
約を受けるなどの問題も生じる。しかしながら不揮発性
半導体記憶装置のワード線層の場合は直線ラインとスペ
ースが交互に繰り返された単純なラインアンドスペース
パターンにパッドが付いたものである。周辺回路部に複
雑な形状を持つパターンがあるもののその寸法は０．４
μｍ以上である。ワード線のパターンは周辺回路パター
ンと孤立しており、またこの大きな寸法のため周辺回路
部に位相シフトを配置する必要はない。パターンが大き
いためくびれなどの問題も無視できる。このような不揮
発性半導体記憶装置のワード線層レイアウトの特殊性に
よりこのような強い超解像を適用できた。しかしなが
ら、通常の架橋反応を用いたネガレジストを適用したと
ころパターンは解像しなかった。詳細に検討した結果、
マイクロ膨潤による膨潤が原因であることがわかり、各
種材料を検討した結果、非架橋系ネガレジストが有効で
あることがわかった。またマイクロ膨潤による膨潤が支
配要因になるのは０．１μｍ、パターンピッチで０．２
μｍであり、したがって本方法はパターンピッチが０．
２μｍ以下の場合に特に有効であった。また架橋系ネガ
レジストでマイクロ膨潤が特に顕著になるのは溶解基と
してカルボン酸が用いられるときである。露光光を強く
吸収することから、ＡｒＦエキシマ露光の波長ではフェ
ノール等のベンゼン環を用いることができず、カルボン
酸基が用いられる。したがって本方法は特にＡｒＦエキ
シマ露光で効果がある。なお、本実施例ではレジストの
樹脂としてδ−ヒドロキシカルボン酸構造を含んだ脂環
系化合物を用いたが、δ−アルコキシ酸構造を含んだ脂
環系化合物でも同様にマイクロ膨潤が防止でき、解像度
が高かった。

【００２４】また本実施例で用いたレジストは露光後の
熱処理でδ−ラクトン構造に変化するためドライエッチ
ング耐性が高いという特長があった。現像を終了してレ
ジストパターンが形成された後でも熱処理を加えると完
全にδ−ラクトン化するまでδ−ラクトン化反応は続
く。δ−ラクトン化するほどエッチング耐性が高まるた
め、通常の場合より現像後の熱処理によるドライエッチ
ング耐性向上効果が大きい。さらにこの材料の特徴とし
て熱に対する軟化点が高く、したがって高い温度でベー
クしてもパターン変形が生じないという特長がある。実
際１６０度でベークしたがパターン形状は全く変化しな
かった。詳細に調べた結果、δ−ラクトン化に伴うドラ
イエッチング耐性向上率は酸化膜エッチングの場合で５
％あった。

【００２５】微細パターンになるとレジストパターンが
現像時に倒れるという問題が発生するので、レジストを
厚くすることができない。この倒れは特に密集パターン
で顕著になることが知られている。対象パターンが０．
０９μｍというような０．１μｍ以下のパターンでは、
レジストパターンの許容アスペクト比は３．５以下にな
る。０．１μｍパターンの場合でもレジストの許容膜厚
は０．３５μｍとなり、ドライエッチングの選択比を高
めることが極めて重要になる。したがってこの材料の持
つδ−ラクトン化に伴うドライエッチング耐性向上効果
はワード線の微細加工に限らず、微細パターンを持つ電
子装置の製造方法として有効である。またこのレジスト
材料を現像後ベークすることは通常のベーク以上の意味
を持った効果がある。

【００２６】その後さらにワード線１１１ａをマスクと
してシリコン酸化膜１１０、ポリシリコン膜１０９ａ、
１０３ａをエッチングし、浮遊ゲートを完成した（これ
によりシリコン酸化膜１１０は１１０ａに、ポリシリコ
ン１０３ａ、１０９ａはそれぞれ１０３ｂ及び１０９ｂ
となる）（図７（ｅ））。

【００２７】その後、図には示していないが、層間絶縁
膜を形成した後、ワード線１１１ａ、ソース／ドレイン
不純物導入層１０５、ウェル１０１、消去ゲート１０７
ａに至るコンタクト孔を形成し、続いて金属膜を堆積し
てこれをパターニングして配線とし、メモリセルを完成
した。

【００２８】図８はメモリセルアレイの構成を示した図
である。ソース／ドレインとなる不純物導入層Ｄｎはワ
ード線と垂直な方向に延在し、隣接するメモリセルを接
続する配線の役割を有している。この各不純物導入層配
線Ｄｎの両端にはソース線あるいはデータ線を選択する
選択ＭＯＳトランジスタが配置されている。

【００２９】本方法によりワード線パターンピッチを
０．１８μｍと、従来法の０．２２μｍに対し約１８％
縮小することができ、メモリセル面積も約１８％縮小さ
れた。チップに占めるセルの占有率は面積比で約６０％
だったので、チップ自体も約１０％の縮小となった。製
造原価がその分下がるうえに、チップサイズが小さくな
ることから歩留まりも向上した。このようなチップサイ
ズのシュリンクを通常のレイアウト寸法シュリンクで行
うと、孔径や合わせ余裕も小さくすることになるが本方
法ではワード線ピッチを小さくするだけで孔径や合わせ
余裕を小さくする必要がない。極めて有効な方法であ
る。なお、ワード線幅を小さくしてもカップリング比等
のデバイス電気特性を劣化させることもなかった。なお
ここではチップサイズ縮小の効果を説明したが、メモリ
セルサイズが縮小した分記憶容量を高めることも可能な
ので、本方法を用いて不揮発性半導体記憶装置の集積度
を上げることもできる。

【００３０】（実施形態２）図９は第２の実施の形態で
製造した不揮発性半導体記憶装置の断面図である。図９
（ａ）がワード線の走る方向に対し平行にカットした断
面図であり、図９（ｂ）が垂直にカットした断面図であ
る。図中の１０がＳｉ基板、１１がアイソレーション、
１２が不純物導入層、１３が第１の浮遊ゲート、１４が
第２の浮遊ゲート、１５がワード線、そして１６が絶縁
膜である。このワード線１５のレイアウトは実施の形態
１と同じものであり、実施の形態１と同様の手法でワー
ド線を形成した。実施の形態２では溝形成型アイソレー
ション１１によるサイズ制限を受け、ワード線と垂直な
ローカルデータ線に沿ったの方向のセルピッチは実施の
形態１ほどには小さくならないものの、ワード線に沿っ
た方向のセルピッチは本実施の形態の寸法縮小効果によ
り縮小される。この方法によりセルサイズを従来のワー
ド線形成法を用いた場合より約１８％縮小することがで
きた。

【００３１】なおこのワード線ピッチ縮小法はＮＯＲ型
不揮発性半導体記憶装置、ＮＡＮＤ型不揮発性半導体記
憶装置、ＳＰＲＩＴＧＡＴＥ型不揮発性半導体記憶装
置においても同様にセルサイズ縮小の効果がある。

【００３２】

【発明の効果】本願によって不揮発性半導体記憶装置の
メモリセル面積を縮小することが可能で、チップコスト
を下げること、あるいは高集積化することが可能とな
る。また、チップ面積が小さくなることから製造歩留り
も向上する。

【図面の簡単な説明】

【図１】本発明の実施形態１のパターンを説明する要部
平面図。

【図２】本発明の実施形態１で用いたマスクレイアウト
パターンの説明図。

【図３】本発明の実施形態１の不揮発性半導体記憶装置
の要部平面図。

【図４】前記不揮発性半導体記憶装置の要部断面図。

【図５】前記不揮発性半導体記憶装置の製造方法を説明
するための断面図。

【図６】前記不揮発性半導体記憶装置の製造方法を説明
するための断面図。

【図７】前記不揮発性半導体記憶装置の製造方法を説明
するための断面図。

【図８】実施形態１のアレイブロック構成示す回路図。

【図９】実施形態２の不揮発性半導体記憶装置の要部断
面図。

【符号の説明】

１…ワード線パターン、２…メモリセル領域、３…周辺
回路パターン、４…ワード線直線部、５…ワード線パッ
ド部、６…０相のワード線パターン、７…π相のワード
線パターン、８…０相の周辺回路パターン、１０…Ｓｉ
基板、１１…アイソレーション、１２…不純物導入層、
１３…第１浮遊ゲート、１４…第２浮遊ゲート、１５
…ワード線、１６…絶縁膜、１００…シリコン基板、１
０１…ウェル、１０２…ゲート酸化膜、１０３、１０３
ａ、１０３ｂ…浮遊ゲートポリシリコン膜、１０４、１
０４ａ…シリコン窒化膜、１０５…不純物導入層領域、
１０６…窒素を導入したシリコン酸化膜、１０７、１０
７ａ …第３のゲートとなるポリシリコン膜、１０８、
１０８ａ…シリコン酸化膜、１１０、１１０ａ…窒素を
導入したシリコン酸化膜、１１１ａ…ワード線、ＷＬ…
ワード線、ＡＧ…第３のゲート、Ｄ…データ線。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 (72)発明者横山義之東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者白石洋東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者小林孝東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 2H025 AA02 AB16 AC04 AD01 BE00 BE07 BE10 CB43 CB45 FA17 5F001 AA01 AA25 AA34 AB03 AB08 AB30 AD51 AD53 AD60 AE50 5F046 AA20 AA25 AA28 BA05 BA08 CA04 CB17 5F083 EP02 EP09 EP23 EP24 EP30 EP76 EP77 ER22 GA05 GA09 GA22 JA39 JA40 KA01 KA12 LA12 LA16 NA01 PR01

Claims

【特許請求の範囲】

【請求項１】シリコン基板上に絶縁膜を介して形成され
た第１のゲートである浮遊ゲートと、該浮遊ゲートと絶
縁膜を介して形成された第２のゲートである制御ゲート
と、該制御ゲートを接続して形成されたワード線を有す
る不揮発性半導体記憶装置の製造方法において、上記ワ
ード線のパターン形成に非架橋系ネガレジストを用い、
マスクとしては隣り合う露光部の位相を交互に変えた位
相シフトマスクを用いることを特徴とした不揮発性半導
体記憶装置の製造方法。
【請求項２】シリコン基板中に形成された第１導電型の
ウェルと、該ウェル中に形成された第２導電型のソース
／ドレイン不純物導入層領域と、該不純物導入層領域に
対し垂直方向に形成されたチャネルと、該シリコン基板
上に絶縁膜を介して形成された第１のゲートである浮遊
ゲートと、該浮遊ゲートと絶縁膜を介して形成された第
２のゲートである制御ゲートと、該制御ゲートを接続し
て形成されたワード線と、該シリコン基板、浮遊ゲー
ト、制御ゲートと絶縁膜を介して形成され、浮遊ゲート
及び制御ゲートとは機能の異なる第３のゲートを有する
不揮発性半導体記憶装置の製造方法において、上記ワー
ド線のパターン形成に非架橋系ネガレジストを用い、マ
スクとしては隣り合う露光部の位相を交互に変えた位相
シフトマスクを用いることを特徴とした不揮発性半導体
記憶装置の製造方法。
【請求項３】請求項１及び２記載の不揮発性半導体記憶
装置の製造方法において、前記非架橋系ネガ型レジスト
が酸触媒反応後にδ−ラクトンを生成する脂環系化合物
であることを特徴とした不揮発性半導体記憶装置の製造
方法。
【請求項４】請求項１及び２記載の不揮発性半導体記憶
装置の製造方法において、前記非架橋系ネガ型レジスト
がδ−ヒドロキシカルボン酸あるいは／およびδ−アル
コキシ酸を含有する脂環系化合物であることを特徴とし
た不揮発性半導体記憶装置の製造方法。
【請求項５】請求項１から４記載の不揮発性半導体記憶
装置の製造方法において、前記ワード線パターンを露光
するときの露光光にＡｒＦエキシマレーザ光を用いるこ
とを特徴とした不揮発性半導体記憶装置の製造方法。
【請求項６】請求項１から５記載の不揮発性半導体記憶
装置の製造方法において、前記ワード線パターンのメモ
リセル内のパターンピッチが０．２μｍ以下であること
を特徴とした不揮発性半導体記憶装置の製造方法。