JP4439033B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には外部データバスを効率的に使用して広いバンド幅を得ることが可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、コンピュータシステムの高速化は目ざましいものがあり、メインメモリとしてのＤＲＡＭ（Dynamic Random Access Memory）も対応した高速化が図られてきている。しかし、ＭＰＵ（Micro Processing Unit）を初めとするシステムの高速化に応じて要求されるデータレートを今後とも満たしていくためには、さらなる高速化を図ることが必須である。
【０００３】
このため、ＤＲＡＭのさらなる高速化を図る技術として、ＤＲＡＭへの入出力データを伝送する外部データバスの動作周波数の高速化や、クロックの両エッジタイミングにおけるデータの伝送等の種々の手法が考案されてきている。しかし、その実現においては、データウィンドウ、ノイズ、消費電力の増大等のさまざまな問題が発生する。
【０００４】
そこで、最も物理的な困難性を伴わずに効果的にメインメモリのバンド幅を向上させる方法として、外部データバスの使用効率を改善する技術が注目されている。
【０００５】
図２１は、従来の一般的なＤＲＡＭにおける読出／書込動作時のデータの入出力タイミングを説明するためのタイミングチャートである。
【０００６】
図２１を参照して、対象となるＤＲＡＭは、ライトレイテンシが１、ＣＡＳレイテンシが２でバースト長が４に設定されるＤＲＡＭとする。
【０００７】
まず、時刻ｔ１においてライトコマンドが入力されると、１クロックサイクル後の時刻ｔ２より、バースト長に等しい４個のデータＫ，Ｌ，Ｍ，Ｍがクロック信号ＣＬＫの活性化タイミングごとに入力端子を介して外部データバス（以下、単にデータバスとも称す）に伝達される。
【０００８】
一方、ＣＡＳレイテンシは２であり、ライトコマンドが発生した時刻ｔ１から２クロックサイクル後の時刻ｔ３より、メモリセルアレイへ対してデータＫ，Ｌ，Ｍ，Ｎの書込動作が順次行なわれる。
【０００９】
さらに、１回目のライトコマンドの最後の書込データＮがデータバスに伝達される時刻ｔ４において新たなライトコマンドが発生した場合には、時刻ｔ５よりデータｋ，ｌ，ｍ，ｎをデータバスに伝達することができ、メモリセルアレイへの書込動作についても、設定されたＣＡＳレイテンシの下で実行することができる。
【００１０】
すなわち、ライトコマンドが連続して指示された場合には、コマンド間において、データバスが遊んだ状態になるいわゆるギャップは発生しないことになる。
【００１１】
次に、時刻ｔ６において、リードコマンドが指示された場合を考える。読出動作時には、指示されたデータをメモリセルアレイより読出してデータバスに伝達する必要があることから、時刻ｔ６以前に書込動作が指示された書込データ信号がメモリセルアレイに書込まれるまでの間、読出動作を開始することはできない。したがって、メモリセルから読出データＥが読出されるのはリードコマンドが指示されたタイミングより１クロックサイクル後のタイミングとなり、このデータＥがデータバスに出力されるのは、時刻ｔ６より２クロックサイクル後の時刻ｔ８になる。時刻ｔ８よりバースト長に等しい４個の読出データＥ，Ｆ，Ｇ，Ｈがデータバスに伝達される。
【００１２】
時刻ｔ９において連続して２回目のリードコマンドが指示された場合には、１回目のリードコマンドで指示された読出データＨがメモリセルアレイから読出された後、すぐ次のクロックタイミングより２回目のリードコマンドに対応する読出データｅの読出を開始することができる。よって、時刻ｔ１０においては、読出データＨを出力したすぐ後に、ギャップなしで読出データｅを伝達することが可能となる。
【００１３】
【発明が解決しようとする課題】
図２１で説明したように、従来の一般的なＤＲＡＭにおいては、読出動作のみあるいは書込動作のみが連続した場合には、データバスをギャップなしに活用することができ、データバスを高い使用効率の下で使用することが可能である。しかし、読出動作と書込動作とが組み合わされて連続的に指示された場合には、図２１中にｔｇで表わしたギャップ期間が発生するため、データバスの使用効率を高く維持することは難しくなる。
【００１４】
読出動作と書込動作とが連続的に指示された場合に、このような問題が発生する原因としては、まず第１に、読出動作時と書込動作時においてはデータの転送方向が異なるのに対して、ＤＲＡＭに入出力されるデータを伝達するデータバスは、両動作に対して共通に設けられていることが挙げられる。また、第２の原因として、ＤＲＡＭのメモリセルアレイにおいては、自由に読出動作と書込動作とを同時に実行することが非常に困難であることが挙げられる。
【００１５】
この発明は、このような問題点を解決するためになされたものであって、より具体的には、外部からの書込動作は通常のタイミングで実行することが可能であるとともに、データバスおよびメモリセルアレイにおける読出動作と書込動作との重複発生を回避して、データバスの使用効率を向上させることが可能な半導体記憶装置の構成を提供することである。
【００１９】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、１回の読出動作および１回の書込動作のそれぞれにおいて、外部データバスによって時系列なデータ列として伝達される複数のデータ信号を入出力することが可能な半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、メモリセルアレイに対してデータ信号の読出動作および書込動作を行なうためのコマンド信号を発生する制御回路と、１回の読出動作および１回の書込動作の対象となる複数の選択メモリセルを選択するための行選択回路および列選択回路と、書込動作時に外部データバスから伝達される複数のデータ信号を一時的に保持した後、メモリセルアレイに伝達する書込データ保持回路と、読出動作時にメモリセルアレイより出力される複数のデータ信号を一時的に保持した後、順に外部データバスに伝達する読出データ保持回路と、コマンド信号に応じて、複数の選択メモリセルのそれぞれと書込データ保持回路および読出データ保持回路との間でデータ信号の授受を行なう入出力選択回路と、複数の選択メモリセルを指定するための行アドレス信号および列アドレス信号を受けるアドレス入力端子とを備える。制御回路は、複数のデータ信号が有するデータ信号の個数を表わすバースト長を２N（Ｎは整数）個以下の範囲で可変に２M （ＭはＮ以下の整数）個に設定するためバースト長設定信号を生成する。半導体記憶装置は、列アドレス信号およびバースト長設定信号に応じて、複数の選択メモリセルのそれぞれに対応する２M個のメモリセル列を活性化するための内部列アドレス信号を発生する内部列アドレス発生回路をさらに備える。そして、列選択回路は、内部列アドレス信号に対応するメモリセル列を活性化する。読出データ保持回路は、２N個のデータ信号のそれぞれを格納するための２N個の読出データラッチ回路と、２N個の読出データラッチ回路と外部データバスとの間にそれぞれ設けられる２N個の読出スイッチ回路と、２N個の読出スイッチ回路からバースト長の設定に対応して予め選択される２M個の読出スイッチ回路のうちの一つを順番に活性化するカウント回路とを含む。
【００２０】
請求項２の半導体記憶装置は、請求項１記載の半導体記憶装置であって、制御回路は、クロック信号をさらに発生し、カウント回路は、クロック信号に同期してカウントアップされるＮビットのカウント信号を発生する第１のサブカウント回路と、バースト長の設定に対応して、Ｎビットのカウント信号のうちの（Ｎ−Ｍ）ビットを強制的に非活性化した上で、Ｎビットのカウント信号を各スイッチ回路に対して出力する第２のサブカウント回路とを有し、２N個のスイッチ回路のそれぞれは、Ｎビットのカウント信号の各ビットの状態の組合せに対応してオンする。
【００２１】
請求項１記載の半導体記憶装置は、１回の読出動作および１回の書込動作のそれぞれにおいて、外部データバスによって時系列なデータ列として伝達される複数のデータ信号を入出力することが可能な半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、メモリセルアレイに対してデータ信号の読出動作および書込動作を行なうためのコマンド信号を発生する制御回路と、１回の読出動作および１回の書込動作の対象となる複数の選択メモリセルを選択するための行選択回路および列選択回路と、書込動作時に外部データバスから伝達される複数のデータ信号を一時的に保持した後、メモリセルアレイに伝達する書込データ保持回路と、読出動作時にメモリセルアレイより出力される複数のデータ信号を一時的に保持した後、順に外部データバスに伝達する読出データ保持回路と、コマンド信号に応じて、複数の選択メモリセルのそれぞれと書込データ保持回路および読出データ保持回路との間でデータ信号の授受を行なう入出力選択回路と、複数の選択メモリセルを指定するための行アドレス信号および列アドレス信号を受けるアドレス入力端子とを備える。制御回路は、複数のデータ信号が有するデータ信号の個数を表わすバースト長をＭ個に定めるためのバースト長設定信号を発生する。半導体記憶装置は、列アドレス信号およびバースト長設定信号に応じて、複数の選択メモリセルのそれぞれに対応する第１複数個のメモリセル列を順次活性化するための内部列アドレス信号を生成する内部列アドレス発生回路をさらに備える。そして、列選択回路は、内部列アドレス信号に応じて第１複数個のメモリセル列を順次活性化し、書込データ保持回路は、書込動作時に外部データバスによって伝達されるＭ個の書込データ信号を一時的に格納するための書込データ格納回路と、Ｍ個の書込データ信号に対応する列アドレス信号を記憶する書込アドレス格納回路と、コマンド信号の組合わせに応じて、Ｍ個の書込データ信号を書込データ格納回路から対応する複数の選択メモリセルのそれぞれへ順次転送することを指示する書込制御回路とを含む。
【００２２】
請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置であって、書込制御回路は、コマンド信号に応じて、Ｍ個の書込データ信号の転送の開始を指示するパージ開始信号を活性化するとともに、活性化と非活性化をＭ回繰返すパージカウント信号を発生し、書込データ格納回路は、直列に接続されるＭ個のフリップフロップ回路を有し、第１番目のフリップフロップ回路は、パージカウント信号の活性化に応じて、外部データバスによって伝達されるＭ個の書込データ信号の一つを順に取込み、第１番目から第（Ｍ−１）番目までのフリップフロップ回路のそれぞれは、パージカウント信号の活性化に応じて、書込データ信号を次のフリップフロップ回路に転送し、第Ｍ番目のフリップフロップ回路は、パージカウント信号の活性化に応じて、書込データを入出力選択回路に伝達する。
【００２３】
請求項５記載の半導体記憶装置は、請求項４記載の半導体記憶装置であって、書込アドレス格納回路は、Ｍ個の書込データ信号に対応する列アドレス信号を記憶するための書込アドレス記憶回路と、パージ開始信号の活性化に応じて、書込アドレス記憶回路に記憶された列アドレス信号を内部列アドレス発生回路に伝達する第１のトランスファゲートと、パージ開始信号の非活性化に応じて、アドレス入力端子に入力された列アドレス信号を内部列アドレス発生回路に伝達する第２のトランスファゲートとを含む。
【００２４】
請求項６の半導体記憶装置は、請求項４記載の半導体記憶装置であって、コマンド信号は、メモリセルアレイに書込動作を指示するライト信号と、メモリセルアレイに読出動作を指示するリード信号と、書込動作および読出動作に先立ってデータ信号を伝達する配線の電位レベルを所定電位に設定するためプリチャージ信号と、書込データ格納回路に保持された書込データ信号の複数の選択メモリセルへの書込を指示するパージ信号とを含み、書込制御回路は、ライト信号とプリチャージ信号とパージ信号とのいずれか一つと、パージセット信号とが活性状態である場合に、パージ開始信号を活性化し、パージセット信号は、ライト信号が活性化されたとき所定時間経過後に活性化され、かつ、ライト信号が非活性状態であってプリチャージ信号およびパージ信号の少なくとも一方が活性化されたとき所定時間経過後に非活性化される。
【００２５】
請求項７記載の半導体記憶装置は、請求項４記載の半導体記憶装置であって、コマンド信号は、メモリセルアレイに書込動作を指示するライト信号と、メモリセルアレイに読出動作を指示するリード信号と、書込動作および読出動作に先立ってデータ信号を伝達する配線の電位レベルを所定電位に設定するためプリチャージ信号と、書込データ格納回路に保持された書込データ信号の複数の選択メモリセルへの書込を指示するパージ信号とを含み、制御回路は、リード信号もしくはライト信号を活性化した場合には、読出動作もしくは書込動作の終了後、所定時間の間パージ信号を活性化し、所定時間は、Ｍ個の書込データ信号を書込データ格納回路からメモリセルアレイに伝達するのに要する時間に相当する。
【００２６】
請求項８記載の半導体記憶装置は、１回の読出動作および１回の書込動作のそれぞれにおいて、外部データバスによって時系列なデータ列として伝達される複数のデータ信号を入出力することが可能な半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、メモリセルアレイに対してデータ信号の読出動作および書込動作を行なうためのコマンド信号を発生する制御回路と、１回の読出動作および１回の書込動作の対象となる複数の選択メモリセルを選択するための行選択回路および列選択回路と、書込動作時に外部データバスから伝達される複数のデータ信号を一時的に保持した後、メモリセルアレイに伝達する書込データ保持回路と、読出動作時にメモリセルアレイより出力される複数のデータ信号を一時的に保持した後、順に外部データバスに伝達する読出データ保持回路と、コマンド信号に応じて、複数の選択メモリセルのそれぞれと書込データ保持回路および読出データ保持回路との間でデータ信号の授受を行なう入出力選択回路と、複数の選択メモリセルを指定するための行アドレス信号および列アドレス信号を受けるアドレス入力端子とを備える。制御回路は、複数のデータ信号が有するデータ信号の個数を表わすバースト長を第１複数個に定めるためのバースト長設定信号を発生する。半導体記憶装置は、列アドレス信号およびバースト長設定信号に応じて、複数の選択メモリセルのそれぞれに対応する第１複数個のメモリセル列を活性化するための内部列アドレス信号を生成する内部列アドレス発生回路をさらに備える。そして、列選択回路は、内部列アドレス発生回路に対応するメモリセル列を活性化する。読出データ保持回路は、第１複数個のデータ信号のそれぞれを格納するための第１複数個の読出データラッチ回路と、第１複数個の読出データラッチ回路と外部データバスとの間にそれぞれ設けられる第１複数個の読出スイッチ回路と、第１複数個の読出スイッチ回路のうちの一つを順番にオンする読出カウント回路とを含む。書込データ保持回路は、書込動作時に入力される第１複数個の書込データ信号を一時的に格納するための書込データ格納回路と、コマンド信号の組合わせに応じて、第１複数個の書込データ信号の複数の選択メモリセルへの書込みを指示するパージ開始信号を活性化する書込制御回路とを含む。書込データ格納回路は、第１複数個の書込データ信号のそれぞれを格納するための第１複数個の第１の書込データラッチ回路と、第１複数個の第１の書込データラッチ回路と外部データバスとの間にそれぞれ設けられる第１複数個の第１の書込スイッチ回路と、第１の書込データラッチ回路のそれぞれに対応して設けられる第２の書込データラッチ回路と、第１の書込データラッチ回路と第２の書込データラッチ回路との間にそれぞれ設けられ、パージ開始信号が活性化された場合にオフする第１複数個の第２の書込スイッチ回路と、第１複数個の第１の書込スイッチ回路のうちの一つを順番にオンするカウント回路とを有する。書込データ保持回路は、第１複数個の書込データ信号に対応する列アドレス信号である格納列アドレスを一時的に記憶するとともに、パージ開始信号の活性化に応じて、格納列アドレスを内部列アドレス発生回路に伝達する書込アドレス格納回路をさらに含む。
【００２７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２８】
［実施の形態１］
実施の形態１においては、メモリセルアレイにおいて読出／書込時にバースト長分のデータを一括して取扱うことが可能な構成について説明する。
【００２９】
図１は、本発明の実施の形態１の半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【００３０】
図１を参照して、半導体記憶装置１０００は、制御信号／ＣＳ，／ＣＡＳ，／ＲＡＳ，／ＷＥ等が入力される制御信号入力端子１０と、アドレス信号Ａ０〜Ａｉ（ｉ：自然数）が入力されるアドレス入力端子１２と、読出／書込データが入出力されるデータ入出力端子１４とを備える。ここで、信号／ＣＳは、この半導体記憶装置１０００が選択されることを示すチップセレクト信号であり、信号／ＲＡＳは、行系動作を活性化するロウアドレスストローブ信号であり、信号／ＣＡＳは、列系動作を活性化するコラムアドレスストローブ信号であり、信号／ＷＥは、半導体記憶装置１０００への書込動作を指示する信号である。
【００３１】
半導体記憶装置１０００は、さらに制御信号入力端子から各制御信号を受けてクロック信号ＣＬＫおよび内部制御信号ＲＤＯ，ＷＲＴ等を発生するコントロール回路２０を備える。クロック信号ＣＬＫは、コントロール回路２０によって発生される半導体記憶装置１０００の全体動作の基準となるクロック信号である。内部制御信号には、読出動作を指示するリード信号ＲＤＯや、書込動作を指示するライト信号ＷＲＴ、予め読出動作前にビット線電位をプリチャージ電位に設定するプリチャージ動作を指示するプリチャージ信号ＰＲＥ等が含まれる。また、コントロール回路２０は、アドレス入力端子１０に入力されるアドレス信号の一部ビットを受けてバースト長およびレイテンシの設定等も行なう。設定されたバースト長は、バースト長設定信号ＢＬＧによって、内部列アドレス発生回路２５に伝達される。
【００３２】
半導体記憶装置１０００は、さらにメモリセルアレイ５０を備える。
メモリセルアレイ５０は、行列状に配置された複数のメモリセルＭＣを有する。メモリセルＭＣの各行に対してワード線ＷＬが配置され、メモリセルＭＣの各列に対してビット線ＢＬが配置される。メモリセルの行は行デコーダ３０によって選択的に活性され、メモリセルの列は列デコーダ４０によって選択的に活性化される。アドレス入力端子１２に入力されたアドレス信号は、行アドレスバッファ２１および列アドレスバッファ２２を介して、行デコーダ３０および列デコーダ４０に伝達される。
【００３３】
行デコーダ３０は、アドレス信号に応じたワード線ＷＬを活性化する。
内部アドレス発生回路２５は、列アドレスバッファ２２に与えられた基準となる列アドレスを先頭列アドレスとして、バースト長に応じた複数の列を選択するための内部列アドレス信号を生成する。内部列アドレス信号は、列デコーダ４０に転送される。
【００３４】
半導体記憶装置１０００においては、一度の列選択動作において内部列アドレス信号に対応するバースト長分の個数のメモリセル列が同時に活性化される。
【００３５】
半導体記憶装置１０００は、さらに、センスＩ／Ｏ回路６０を備える。センスＩ／Ｏ回路は、ビット線対に生じた電位差を増幅するセンスアンプ回路と、活性化されたメモリセル列に対応するセンスアンプ回路の出力を取出すＩ／Ｏゲートと、プリチャージ信号に応じて各ビット線対とプリチャージ電位を供給するプリチャージ電源配線とを接続するプリチャージ回路とを内部に含む。
【００３６】
半導体記憶装置１０００においては、書込命令によって外部よりデータバス９０から与えられるバースト長分の直列なデータ列を、一旦保持するとともに並列データに変換し、メモリセルアレイにおいては、並列変換したデータの書込動作を内部列アドレス信号に基づいて一括して実行する。
【００３７】
同様に、読出動作においても、内部列アドレス信号に基づいて列選択動作を行なうことにより、メモリセルアレイからバースト長分の読出データを同時に読出すことが可能となる。並列データとして一括出力された読出データは、一旦保持されるとともに直列なデータ列に変換された後、データ入出力端子１４を介して順次データバス９０に出力される。
【００３８】
半導体記憶装置１０００は、書込データを一旦保持する回路として、データバス９０より伝達された直列な書込データ列を並列データに変換するためのＳ／Ｐデータ変換回路７０を備え、読出データを一旦保持する回路として、メモリセルアレイより一括して読出した並列な読出データを直列なデータ列に変換するためのＰ／Ｓデータ変換回路８０をさらに備える。
【００３９】
センスＩ／Ｏ回路６０は、内部制御信号ＲＤＯ，ＷＲＴに応じて、読出および書込データ信号を選択されたメモリセルとＳ／Ｐデータ変換回路７０およびＰ／Ｓデータ変換回路８０との間で授受する。
【００４０】
読出データおよび書込データは、データバス９０によって伝達され、データ入出力端子１４を介して半導体記憶装置１０００に入出力される。入出力端子１４と、Ｓ／Ｐデータ変換回路７０との間には、入力バッファ９２が設けられ、Ｐ／Ｓ変換回路８０と入出力端子１４との間には出力バッファ９４が設けられる。
【００４１】
なお、図１において、データバス９０およびデータ入出力端子１４を１個ずつしか表わしていないのは、単に表記上の都合に過ぎない。実際には、データバスおよびデータ入出力端子と、これらに対応して設けられるバッファ、Ｐ／Ｓデータ変換回路およびＳ／Ｐデータ変換回路等とから構成されるデータ入出力系統を、並列に複数配置することが可能である。
【００４２】
図２は、Ｓ／Ｐデータ変換回路７０およびＰ／Ｓデータ変換回路８０の構成および動作を説明するブロック図である。
【００４３】
図２によって、まずデータバスによって伝達される外部からの書込データを斜線を施したメモリセルに書込む動作について説明する。
【００４４】
図２を参照して、Ｓ／Ｐデータ変換回路７０は、データバス９０に伝達されるシリアルデータである書込データ信号を、入出力端子および入力バッファ９２を介して受け、並列データに変換してセンスＩ／Ｏ回路６０に伝達する。
【００４５】
Ｓ／Ｐデータ変換回路７０は、入力バッファ９２から書込データを受けてラッチするラッチ回路７１と、ラッチ回路７１に接続される４つのゲート回路７２ａ〜７２ｄと、ゲート回路７２ａ〜７２ｄにそれぞれ接続される４個のラッチ回路７４ａ〜７４ｄと、クロック信号の活性化に応じて２ビットのカウント信号ＣＡ０，ＣＡ１のカウントアップを行なうカウント回路７８とを含む。
【００４６】
ゲート回路７２ａ〜７２ｄは、カウント回路７８によって発生されるカウント信号ＣＡ０，ＣＡ１の状態の組合せに応じて、いずれか１つが選択的にオンされる。
【００４７】
図３は、一例として、ゲート回路７２ｄの構成を示す回路図である。
図３を参照して、ゲート回路７２ｄは、２ビットのカウント信号ＣＡ０およびＣＡ１を受ける論理ゲートＬＧ１０と、論理ゲートＬＧ１０の出力を反転するインバータＩＶ１０と、論理ゲートＬＧ１０の出力に応じてオンオフするトランスファーゲートＴＧ１０とを有する。論理ゲートＬＧ１０の出力は、カウント信号ＣＡ０およびＣＡ１の両方がＨレベルである場合に、活性化（Ｌレベル）され、トランスファゲートＴＧ１０がオンする。これにより、カウント信号ＣＡ０およびＣＡ１の双方がＨレベル（すなわちカウント値が３）である場合において、ラッチ回路７１に伝達された書込データが、選択的にラッチ回路７４ｄに伝達される。
【００４８】
他のゲート回路７２ａ〜７２ｃについても、その回路構成はほぼ同様であるが、論理ゲートＬＧ１０に入力される信号が異なる。たとえば、ゲート回路７２ａにおいては、カウント信号ＣＡ０およびＣＡ１の双方がＬレベルである場合にトランスファゲートがオンするように、論理ゲートＬＧ１０の入力には、ＣＡ０およびＣＡ１の反転信号が与えられることとなる。
【００４９】
同様に、ゲート回路７２ｂは、ＣＡ０がＬレベル、ＣＡ１がＨレベルである場合にオンするように論理ゲートの入力が定められ、ゲート回路７２ｃは、ＣＡ０がＨレベル、ＣＡ１がＬレベルである場合にオンするように論理ゲートの入力が定められる。
【００５０】
このように構成されるゲート回路７２ａ〜７２ｄを、ラッチ回路７１とラッチ回路７４ａ〜７４ｄとの間にそれぞれ配置することにより、データバスに伝達されたバースト長に対応する４個の書込データのそれぞれは、１クロックサイクルごとにカウント回路７８によってカウントアップされるカウント信号ＣＡ０およびＣＡ１の変化に応じて、順次ラッチ回路７４ａ〜７４ｄにそれぞれ格納される。
【００５１】
再び図２を参照して、書込動作の対象として、先頭の書込データに対応する列アドレスを先頭としてバースト長分に相当する個数のメモリセル列を活性化するために内部列アドレス信号が生成され、列デコーダ４０に伝達される。なお、図２においては、表記上の都合から列デコーダ４０とセンスＩ／Ｏ回路とをメモリセルアレイ５０を挟んで互いに反対側に表記している。
【００５２】
内部列アドレス信号は、複数ビットを有するプリデコード信号から構成される。列デコーダは、各メモリセル列ごとに配置される複数のプリデコーダを有する。各プリデコーダは、プリデコード信号の各ビットの状態が、プリデコーダごとに予め定められる所定の状態と一致する場合に活性化される。
【００５３】
ここで、プリデコード信号の一部ビットに対して、プリデコード信号の状態に関わらず各プリデコーダにおいて強制的に一致認識させることにより、内部列アドレス発生回路は、外部から与えられる単一の列アドレスに応じて、複数のメモリセル列を効率的に活性化することが可能な内部列アドレス信号を生成することができる。なお、バースト長に応じて強制的に一致認識させるプリデコード信号のビット数を変化させることにより、列デコーダ４０が同時に活性化するメモリセル列の個数をバースト長に応じて設定することができる。
【００５４】
バースト長の設定が４である図２の例では、プリデコード信号のうちの２ビットが強制的に活性化され、ＢＬ１〜ＢＬ４に対応するメモリセル列が活性化の対象となる。
【００５５】
これにより、ラッチ回路７４ａ〜７４ｄに格納されたデータは、ワードラインＷＬ１およびビット線ＢＬ１〜ＢＬ４に接続される斜線を施したメモリセルに同時並列に書込まれる。
【００５６】
次に、斜線を施したメモリセルからデータを読出す場合を考える。この場合においても、同様に内部列アドレス発生回路２５によって発生される内部列アドレス信号に基づいてビット線ＢＬ１〜ＢＬ４が同時に活性化の対象となり、４個のメモリセルの記憶データが、センスＩ／Ｏ回路６０によってＰ／Ｓデータ変換回路８０に並列に伝達される。
【００５７】
Ｐ／Ｓデータ変換回路８０は、メモリセルアレイから内部列アドレス信号に対応して同時並列に読出された記憶データを格納するためのラッチ回路８４ａ〜８４ｄと、外部に出力されるシリアルな読出データをラッチするためのラッチ回路８１と、ラッチ回路８４ａ〜８４ｄとラッチ回路８１との間にそれぞれ設けられるゲート回路８２ａ〜８２ｄと、クロック信号の活性化に応じて２ビットのカウント信号ＣＡ０，ＣＡ１のカウントアップを行なうカウント回路８８とを含む。
【００５８】
ゲート回路８２ａ〜８２ｄは、既に説明したゲート回路７２ａ〜７２ｄと同様の動作を行ない、カウント回路８８が発生する２ビットのカウント信号ＣＡ０およびＣＡ１の状態の組合せによって、選択的に１つのゲート回路がオンされる。これにより、ラッチ回路８４ａ〜８４ｄのそれぞれに格納された読出データは、順にラッチ回路８１に伝達されることになり、シリアルな読出データとしてデータバス９０へ伝達される。
【００５９】
図４は、実施の形態１の半導体記憶装置１０００における読出／書込動作時のデータ入出力タイミングを説明するためのタイミングチャートである。
【００６０】
図４を参照して、時刻ｔ１においてライトコマンドが入力され、バースト長に等しい４個の書込データＫ，Ｌ，Ｍ，Ｎが、データバスに時刻ｔ２より順次与えられる。データバスによって伝達される書込データは、１クロックサイクルの経過ごとに、Ｓ／Ｐデータ変換回路に転送され、時刻ｔ５においてデータＫ，Ｌ，Ｍ，ＮがすべてＳ／Ｐデータ変換回路に格納される。
【００６１】
時刻ｔ３においてリードコマンドが入力された場合には、次のクロック活性タイミングである時刻ｔ４において、データバスによって伝達された書込データは、Ｓ／Ｐデータ変換回路には伝達され、格納されているがメモリセルアレイにおける書込動作は未だ実行されていないため、すぐに読出動作を実行して所定の読出データＥ，Ｆ，Ｇ，Ｈを読出すことができる。読出データＥ，Ｆ，Ｇ，Ｈは、読出されるとともにＰ／Ｓデータ変換回路に伝達される。
【００６２】
時刻ｔ５においては、書込データの伝達が終了しているため、データバスを使用してＰ／Ｓデータ変換回路に格納した読出データを順次読出していくことが可能となる。よって、時刻ｔ５から１クロックタイミングごとに読出データ信号Ｅ，Ｆ，Ｇ，Ｈがデータバスに伝達されることとなる。
【００６３】
一方、時刻ｔ５においては、読出データは既にデータ変換回路に転送されているため、メモリセルアレイに対して書込動作を実行することができる。よって、このタイミングにおいてＳ／Ｐデータ変換回路に格納された書込データＫ，Ｌ，Ｍ，Ｎが対応するメモリセルに書込まれる。
【００６４】
このように、Ｐ／Ｓデータ変換回路およびＳ／Ｐデータ変換回路に書込データおよび読出データを蓄えつつ、メモリセルアレイについてはバースト長分のデータを一括して読出あるいは書込することにより、読出動作と書込動作とを連続的に指示した場合に、データバスで生じるギャップｔｇは、クロック信号の０．５サイクル分にとどまる。これは、図２１に示した従来の一般的なＤＲＡＭにおいて、同様の場合にクロック信号の２．５サイクル分データバスに生じていたギャップよりも２クロックサイクル分短い。これにより、データバスの使用効率を大幅に向上させ、バースト長分のデータの一括した取扱いを高速に行なうことができる。
【００６５】
なお、実施の形態１においては、一例としてバースト長が４の場合を取上げているが、バースト長を他の値に設定した場合も同様の手法を用いて、バースト長分のデータを一括して取扱う構成を実現することが可能である。
【００６６】
［実施の形態１の変形例］
実施の形態１の変形例においては、可変データとして設定されるバースト長に対応して、バースト長分のデータを一括して取扱うことのできるデータ変換回路の構成について説明する。
【００６７】
一般に、半導体記憶装置におけるバースト長は、アドレス信号の一部ビットの組合せによって可変にセットすることが可能である。よって、このような、バースト長の変更にもダイナミックに対応し得る構成を考える必要がある。
【００６８】
実施の形態１の変形例においては、Ｓ／Ｐデータ変換回路は、図２で説明した構成と比較して、カウント回路７８に代えてカウント回路１７８を含む。
【００６９】
カウント回路１７８は、補助カウント信号ＣＡ０′，ＣＡ１′を発生し、ゲート回路７２ａ〜７２ｄは、カウント回路１７８の生成する補助カウント信号に応じてオンオフする。Ｓ／Ｐデータ変換回路のその他の部分は、Ｓ／Ｐデータ変換回路７０と同一の構成を有するので説明は繰り返さない。
【００７０】
図５は、カウント回路１７８の構成を説明する回路図である。
図５を参照して、カウント回路１７８は、既に説明した２ビットのカウント回路７８と補助カウント回路７９とを含む。
【００７１】
カウント回路７８は、２ビットのカウント信号であるＣＡ０，ＣＡ１を発生する。
【００７２】
補助カウント回路７９は、バースト長が２に設定されたときに活性化される信号ＢＬＧ２とバースト長が４に設定された場合に活性化される信号ＢＬＧ４とを２入力として、ＮＯＲ演算結果を出力する論理ゲートＬＧ１１と、ＬＧ１１の出力を反転して信号ＢＬＧ２４を出力するインバータＩＶ１１を有する。信号ＢＬＧ２４は、バースト長が２ないし４である場合、すなわち１でない場合に活性化（Ｈレベル）される信号である。
【００７３】
補助カウント回路７９は、さらにカウント回路７８の出力する２ビットのカウント信号の一方ＣＡ０とＢＬＧ２４とを２入力としてＮＡＮＤ演算を行なう論理ゲートＬＧ１２と、ＬＧ１２の出力を反転して補助カウント信号ＣＡ０′を出力するインバータＩＶ１２と、カウント信号の他方ＣＡ１とＢＬＧ４とを２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ１３と、論理ゲートＬＧ１３の出力を反転して補助カウント信号ＣＡ１′を発生するインバータＩＶ１３とを有する。
【００７４】
補助カウント回路７９は、バースト長が１に設定された場合には、信号ＢＬＧ２４を非活性化してＬレベルに定めることにより、補助カウント信号ＣＡ０′およびＣＡ１′を常にＬレベルとする。これにより、バースト長が１に設定された場合には、固定された補助カウントデータＣＡ０′，ＣＡ１′に対応するラッチ回路７４ｄのみが、データバスとの間でデータを実行する。
【００７５】
補助カウント回路７９は、バースト長が２に設定された場合には、信号ＢＬＧ２４はＨレベルに、ＢＬＧ４はＬレベルに設定されるので、補助カウント信号ＣＡ１′を常にＬレベルとする一方で、補助カウント信号ＣＡ０′をカウント回路７８の出力するカウント信号ＣＡ０に応じてカウントアップする。これにより、ゲート回路７２ａおよび７２ｃが１クロックタイミングごとに交互にオンする。
【００７６】
さらに、バースト長の設定が４である場合には、ＢＬＧ２４およびＢＬＧ４はいずれもＨレベルとされるので、補助カウント信号ＣＡ０′およびＣＡ１′は、カウント回路７８の出力であるＣＡ０およびＣＡ１と等しくなり、図２で説明した動作と全く同様となる。
【００７７】
同様に、Ｐ／Ｓデータ変換回路は、図２で説明した構成と比較して、カウント回路８８に代えてカウント回路１８８を含む。カウント回路１８８も、カウント回路１７８と同様の構成であり、補助カウント回路７９と同様の構成を有する補助カウント回路８９を含むので、説明は繰り返さない。
【００７８】
カウント回路１８８は、補助カウント信号ＣＡ０′，ＣＡ１′を発生し、ゲート回路８２ａ〜８２ｄは、カウント回路１８８の生成する補助カウント信号に応じてオンオフする。Ｐ／Ｓデータ変換回路のその他の部分は、Ｐ／Ｓデータ変換回路８０と同一の構成を有するので説明は繰り返さない。
【００７９】
このような構成を有するカウント回路によって、Ｓ／Ｐデータ変換回路およびＰ／Ｓ変換回路中のゲート回路のオンオフを制御することにより、可変に設定されるバースト長の変化に応じて、バースト長分のデータを一度に取扱う構成を実現することが可能となる。実施の形態１の変形例においては、一例として、バースト長が１、２、４の間で切換わる場合について説明したが、バースト長が他の範囲において可変に設定される場合についても、同様の手法を用いて同等の効果を得ることが可能である。
【００８０】
［実施の形態２］
実施の形態２においては、書込データをメモリ内に一時的に格納する回路を設け、退避させた書込データのメモリセルアレイの書込動作を制御することにより、データバスの使用効率を向上させることを目的とする。
【００８１】
図６は、実施の形態２の半導体記憶装置１１００の全体構成を示す概略ブロック図である。
【００８２】
図６を参照して、半導体記憶装置１１００は、実施の形態１の半導体記憶装置１０００と比較して、書込データを一旦保持するため回路として、Ｓ／Ｐデータ変換回路に代えて、書込データ格納回路１１０とコラムアドレス格納回路１２０と書込制御回路１００から構成される書込データ保持回路１７０を備える点と、読出データを一旦保持するため回路として、Ｐ／Ｓデータ変換回路８０に代えて読出データ保持回路１８０を備える点が異なる。
【００８３】
また、半導体記憶装置１１００は、実施の形態１の場合とは異なり、一度の列選択動作においては１個のメモリセル列を活性化し、さらに、同一のワード線が活性化を維持する状態の下で、活性化するメモリセル列の列アドレスを順次カウントアップして切換える、いわゆるバースト動作によって列選択を実行する。
【００８４】
実施の形態２の内部列アドレス信号発生回路２２５は、基準となる列アドレスを先頭アドレスとして、バースト長に応じた回数のカウントアップ動作を行なう。内部列アドレス信号発生回路２２５は、バースト長に応じた個数のメモリセル列に対する、メモリセル列を順次指定する内部列アドレス信号を発生する。
【００８５】
半導体記憶装置１１００においては、データバス９０に伝達された書込データは、メモリセルアレイに直接書込まれずに書込データ格納回路１１０に一時的に保持される。さらに、メモリセルアレイにおいて読出動作を優先的に実行することによって、読出動作と書込動作との重複発生が回避される。
【００８６】
この構成の下では、ある書込命令の発生により、データが書込データ格納回路に保持された場合において、新たに指示された次の書込命令を実行するときは、前もってその格納データを書込データ格納回路からメモリセルアレイへ払い出す必要がある。また、格納される書込データに対応するアドレスはコラムアドレスのみをコラムアドレス格納回路１２０に格納するため、一旦ワード線の非活性化が必要となるプリチャージコマンドが指示された場合においても、前もって書込データ格納回路の格納データをメモリセルアレイに書込む必要が生じる。
【００８７】
実施の形態２においては、書込データ格納回路に保持された書込データをメモリセルアレイに払い出す動作（以下、パージ動作という）を実行するためのコマンド（以下、パージ指令という）を指示するための内部制御信号ＰＲＧを生成するコマンドデコーダ回路１３１を、コントロール回路２０に新たに設ける。
【００８８】
図７は、パージ指令信号ＰＲＧを生成するコマンドデコード回路１３１の構成を示す回路図である。コマンドデコード回路１３１は、制御信号の組合せのうち未使用のものを、パージ指令信号に割当てるものである。すなわち、半導体記憶装置１１００においては、／ＣＳ＝／ＷＥ＝Ｌレベルかつ、／ＲＡＳ＝／ＣＡＳ＝Ｈの組合せによって発生される制御信号は他にないものとする。
【００８９】
コマンドデコード回路１３１は、／ＣＳと／ＷＥとを２入力としＮＯＲ演算結果を出力する論理ゲートＬＧ２０と、／ＲＡＳと／ＣＡＳとをそれぞれ反転するインバータＩＶ２０とＩＶ２２と、インバータＩＶ２０およびＩＶ２２の出力を２入力としてＮＯＲ演算結果を出力する論理ゲートＬＧ２２と、論理ゲートＬＧ２０およびＬＧ２２の出力を２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ２４と、論理ゲートＬＧ２４の出力を反転してパージ指令信号ＰＲＧを出力するインバータＩＶ２４を有する。
【００９０】
コマンドデコード回路１３１は、他の内部制御信号の発生に未使用の組合せである／ＣＳ，／ＷＥ，／ＲＡＳおよび／ＣＡＳの組合せにおいて、パージ指令信号ＰＲＧを活性化（Ｈレベル）する。
【００９１】
図８は、パージ指令信号ＰＲＧを発生する別の構成のコマンドデコード回路１３２の構成を示す回路図である。
【００９２】
半導体記憶装置１１００においては、書込動作が指示されるＷＲＴ信号は、外部制御信号について／ＣＳ＝／ＷＥ＝／ＣＡＳ＝Ｌレベルかつ、／ＲＡＳ＝Ｈレベルの場合に活性化される。これに、外部より新たに入力する制御信号／ＮＷＣを絡めて、パージ指令を行なうものである。
【００９３】
図８を参照して、コマンドデコード回路１３２は、／ＣＳと／ＣＡＳとを２入力としてＮＯＲ演算結果を出力する論理ゲートＬＧ３０と、／ＷＥと／ＮＷＣとを２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ３２と、論理ゲートＬＧ３０およびＬＧ３２の出力と／ＲＡＳとを３入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ３４と、論理ゲートＬＧ３４の出力を反転してパージ指令信号ＰＲＧを発生するインバータＩＶ３０とを有する。
【００９４】
このような構成とすることにより、コマンドデコード回路１３２は、ライト動作が活性化されていない場合においても、外部より与えられる制御信号／ＮＷＣを活性化（Ｌレベル）することにより、自由にパージ指令信号ＰＲＧを活性化することが可能となる。また、新たな制御信号／ＮＷＣを絡めてパージ指令信号を活性化することが可能なコマンドデコード回路は、図８の構成に限られるものではなく、他の制御信号と関連づける回路構成とすることも可能である。
【００９５】
なお、／ＮＷＣのような新たな制御信号を設けずに、アドレス信号のうちの１ビットを同じ目的に使用しても同様の効果を得ることができる。
【００９６】
図９は、半導体記憶装置１１００の読出／書込データの保持に関する回路の構成を示すブロック図である。
【００９７】
図９を参照して、書込制御回路１００は、内部コマンド信号ＷＲＴ，ＰＲＥ，ＰＲＧと、バースト長設定データＢＬＧとを受けて、パージ開始信号ＰＳＴＲＴと、パージカウント信号ＰＣＮＴとを出力する。
【００９８】
書込データ格納回路１１０は、入力バッファ９２に伝達されたデータをラッチするラッチ回路１１４と、ラッチ回路１１４の後段に直列に接続して配置される４個のフリップフロップ回路１１６ａ〜１１６ｄを有する。フリップフロップ回路１１６ａ〜１１６ｄのデータは、パージカウント信号ＰＣＮＴの活性化に応じて１つずつ順に先のフリップフロップ回路に送られる。フリップフロップ回路１１６ａのデータは、センスアンプＩ／Ｏ回路６０に伝達される。
【００９９】
このような構成とすることにより、データバスから伝達された書込データは、直接メモリセルアレイに書込まれるのではなく、一時的にフリップフロップ回路１１６ａ〜１１６ｄに退避させられる。
【０１００】
読出データ保持回路１８０は、センスアンプＩ／Ｏ回路と出力バッファとの間に接続されるラッチ回路１１２および１１４を含む。すなわち、読出データに関してはデータを一時的に退避させる機能は設けられず、書込データがデータ格納回路に一時的に退避させられている間に、読出データは速やかに出力バッファ９４を介してデータバス９０に伝達される。
【０１０１】
コラムアドレス格納回路１２０は、アドレス入力端子よりアドレス信号を受けるバッファ１２２と、／ＣＡＳ信号の活性化に応じてバッファ１２２のデータを後段に伝達するトランスファーゲート１２４と、トランスファーゲート１２４の動作に応じてバッファ１２２に伝達されたアドレス信号をラッチするラッチ回路１２５とを含む。コラムアドレス格納回路１２０は、さらに、ラッチ回路１２５に伝達されたコラムアドレスを記憶するためのフリップフロップ回路１２６を有する。
【０１０２】
コラムデータ格納回路１２０は、パージ開始信号ＰＳＴＲＴによってオンオフされるトランスファーゲート１２７と、ＰＳＴＲＴの反転信号に応じてオンオフされるトランスファーゲート１２８とをさらに有する。
【０１０３】
トランスファーゲート１２７は、フリップフロップ回路１２６と内部列アドレス発生回路２２５との間に設けられ、パージ動作が開始された場合に、フリップフロップ回路１２６に記憶されたコラムアドレスを内部列アドレス発生回路に伝達する。内部列アドレス発生回路２２５は、伝達されたコラムアドレスに基づいて内部列アドレス信号を順次発生する。内部列アドレス信号に基づいて、書込データ格納回路１１０の格納データに対応するメモリセル列が順次活性化され、書込動作が適正に実行される。
【０１０４】
パージ動作が指示されていない場合においては、トランスファーゲート１２７はオフされ、代わりにトランスファーゲート１２８がオンされる。これにより、パージ動作が指示されていない場合においては、アドレス端子に現在入力されているコラムアドレスが内部列アドレス発生回路２２５に伝達されることとなる。
【０１０５】
図１０は、書込制御回路１００の構成を示す回路図である。
図１０を参照して、書込制御回路１００は、ライト信号ＷＲＴを反転するインバータＩＶ４０と、パージ指令信号ＰＲＧとプリチャージ信号ＰＲＥとを２入力としてＮＯＲ演算結果を出力する論理ゲートＬＧ４０と、インバータＩＶ４０と論理ゲートＬＧ４０との出力を２入力とするフリップフロップ回路１０２を構成する論理ゲートＬＧ４２およびＬＧ４３と、フリップフロップ回路１０２の出力を遅延する遅延回路１０４とを有する。遅延回路１０４によって遅延されたフリップフロップ回路１０２の出力が、パージセット信号ＰＳＥＴとなる。
【０１０６】
信号ＰＳＥＴは、書込動作を指示するライト信号ＷＲＴの活性化に応じてＨレベルにセットされる。一方、信号ＷＲＴが非活性化された場合であって、パージ動作を指示する信号ＰＲＧおよびプリチャージ動作を指示する信号ＰＲＥの少なくとも一方が活性状態（Ｈレベル）である場合にリセットされて、Ｌレベルとなる。
【０１０７】
書込制御回路１００は、制御信号ＰＲＧ，ＰＲＥ，ＷＲＴを３入力としＮＯＲ演算結果を出力する論理ゲートＬＧ４１と、論理ゲートＬＧ４１の出力を反転するインバータＩＶ４２と、インバータＩＶ４２の出力とパージセット信号ＰＳＥＴとを入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ４４と、論理ゲートＬＧ４４の出力を反転してパージ開始信号ＰＳＴＲＴを発生するインバータＩＶ４４とを含む。
【０１０８】
このような構成とすることにより、パージ開始信号ＰＳＴＲＴは、書込動作が指示された場合において、遅延回路１０４によってセットされる遅延時間の経過後に活性化（Ｈレベル）される。また、書込動作が非活性化されている場合であって、パージ動作とプリチャージ動作との少なくとも一方が活性化されたときにリセットされ、活性化時と同様に遅延時間の経過後非活性化（Ｌレベル）される。
【０１０９】
書込制御回路１００は、さらに、バースト長設定信号ＢＬＧとパージ開始信号ＰＳＴＲＴとを受けるバーストカウンタ１０６を含む。バーストカウンタ１０６は、パージ開始信号ＰＳＴＲＴが活性化されると、ＢＬＧで設定されるバースト長のデータ個数分だけクロック信号ＣＬＫに同期したパージカウント信号ＰＣＮＴを発生する。パージカウント信号ＰＣＮＴは、書込データ格納回路１１０に伝達され、その活性化タイミングごとにデータが順次先のフリップフロップ回路に送られる。バーストカウンタ回路１０６によって、パージカウント信号は、設定されたバースト長分だけ繰り返し活性化されるので、パージ動作が指示された場合において、データ格納回路に格納されているバースト長分のデータはメモリセルアレイに順次書込まれることとなる。
【０１１０】
次に、内部におけるパージ指示コマンドの生成の有無に応じた、半導体記憶装置１１００の全体動作をタイミングチャートを用いて説明する。
【０１１１】
図１１は、パージ指示コマンドを内部で生成しない場合における半導体記憶装置１１００の読出／書込動作におけるデータの入出力タイミングについて説明するためのタイミングチャートである。
【０１１２】
図１１を参照して、時刻ｔ１においてライトコマンドが指示される前に、書込データ格納回路には書込データＫ，Ｌ，Ｍ，Ｎが格納されている。ライトコマンドの指示に従って、時刻ｔ２においてデータバスに新たな書込データｋが伝達され、時刻ｔ３以降において残りの書込データｌ，ｍ，ｎが順次伝達される。
【０１１３】
時刻ｔ３においては、書込データ格納回路の格納データのメモリセルアレイへの書込が開始され、時刻ｔ３から４クロックサイクルに渡って書込データＫ，Ｌ，Ｍ，Ｎがメモリセルアレイに格納される。その間、データバスにによって伝達される書込データｋ，ｌ，ｍ，ｎは、１クロックサイクルごとに、順次先のフリップフロップ回路に送られ書込データ格納回路で保持される。
【０１１４】
時刻ｔ４において、当初書込データ保持回路に保持されていたデータＫ，Ｌ，Ｍ，Ｎはすべてメモリセルアレイへ書込まれ、新たなライトコマンドに対応してデータバスに伝達されたデータｋ，ｌ，ｍ，ｎも書込データ格納回路に保持されたので、書込系の動作は一旦完了する状態となる。
【０１１５】
この後、半導体記憶装置内において積極的にパージ指令を発行しない場合には、外部よりプリチャージ指示等が入力され、書込データ格納回路に保持されたデータを払い出す必要が生じるまで書込データ保持回路の内容は保持される。
【０１１６】
時刻ｔ５においてプリチャージコマンドが外部から指示され、このタイミングによりパージ動作が実行される。これに応じて、時刻ｔ６より、書込データ格納回路中のデータ信号ｋ，ｌ，ｍ，ｎのメモリセルアレイへの書込みが開始される。書込データ格納回路中の書込データのメモリセルアレイへの伝達を完了するまでは、ワード線の活性状態を維持する必要があることから、プリチャージ動作を開始できるのは時刻ｔ７のタイミングとなる。
【０１１７】
よって、プリチャージコマンドが入力された時刻ｔ５から次の行系動作を活性するためのアクティベートコマンドが受付けが可能となる時刻ｔ８までには、クロック信号の８サイクルに相当する時間が経過することとなる。
【０１１８】
図１２は、パージ指示コマンドを内部で生成する場合における半導体記憶装置１１００の読出／書込動作時におけるデータの入出力タイミングを説明するためのタイミングチャートである。
【０１１９】
図１２を参照して、時刻ｔ１から時刻ｔ４までの動作は、図１１の場合と同様であるので説明は繰返さない。
【０１２０】
時刻ｔ４において、ライト動作が非活性となった場合においても、コマンドデコード回路１３１もしくは１３２によって、パージ指令信号ＰＲＧが発生される。これに応じて、時刻ｔ５よりパージ動作が実行され、時刻ｔ４のタイミングにおいて書込データ格納回路に保持されるデータｋ，ｌ，ｍ，ｎが、時刻ｔ５より順次メモリセルアレイに書込まれる。
【０１２１】
これにより、図１１の場合と同様のタイミングである時刻ｔ６にプリチャージコマンドが指示された場合においては、プリチャージコマンドが入力された後、わずか２クロックサイクル後の時刻ｔ７に、次の行系動作を活性するためのアクティベートコマンドを実行することが可能である。
【０１２２】
すなわち、実際にプリチャージ動作や書込動作が外部より指示されていない場合においても、内部でパージ動作を実行するための内部コマンド信号を積極的に発生することにより、データバスを効率的に使用し、動作の高速化を図ることが可能となる。
【０１２３】
［実施の形態２の変形例］
実施の形態２の変形例においては、ライト動作やリード指示等の他の命令に重複して、パージ動作を重複して指示する構成について考える。
【０１２４】
この方法は、一般にプリチャージコマンドにおいても行なわれており、プリチャージコマンドをライト動作やリード動作と重複させる場合には、アドレス信号のうちの１ビットを利用して、このビット信号のレベルに応じて、重複したプリチャージコマンドを発生させるかどうかを設定することが可能な構成とされる。
【０１２５】
図１３は、実施の形態２の変形例におけるパージ指令信号ＰＲＧを発生するコマンドデコード回路１３３の構成を示す回路図である。
【０１２６】
図１３を参照して、コマンドデコード回路１３３は、図７で説明したコマンドデコード回路１３１と同様の形態で接続される論理ゲートＬＧ２０〜ＬＧ２４およびインバータＩＶ２０，２２，２４と、論理ゲートＬＧ５５とを含む。論理ゲートＬＧ５５は、コマンドデコード回路１３１の出力とオートパージ信号ＡＰＲＧとを２入力としてＯＲ演算結果を、パージ指令信号ＰＲＧとして出力する。
【０１２７】
図１４は、オートパージ信号発生回路１３５の構成を示す回路図である。
図１４を参照して、オートパージ信号発生回路１３５は、リード信号ＲＤＯとアドレス信号のビットの１つであるＡ１１とを２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ５０と、ライト信号ＷＲＴとアドレス信号Ａ１１とを２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ５２と、論理ゲートＬＧ５２の出力をライトレイテンシ分遅延して出力する遅延回路１３７と、論理ゲートＬＧ５０と遅延回路１３７の出力とを２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ５４とＬＧ５４の出力を受けるタイミングシフト回路１３９とを含む。
【０１２８】
図１４においては、ライトレイテンシ＝１である場合に対応するものとして、遅延回路１３７は、論理ゲートＬＧ５２の出力を１クロックサイクル遅延させて、論理ゲートＬＧ５４の入力ノードに伝達する。また、タイミングシフト回路１３９は、バースト長に相当するクロックサイクル数だけ入力された信号を遅延して出力する。
【０１２９】
このような構成とすることにより、アドレス信号Ａ１１が、Ｌレベルに設定されている場合には、ライト信号およびリード信号の状態にかかわらず、論理ゲートＬＧ５４の出力はＬレベルに固定される。
【０１３０】
一方、アドレス信号Ａ１１がＨレベルに設定された場合には、リード信号およびライト信号の活性化（Ｈレベル）に対応して、論理ゲートＬＧ５４の出力はＨレベルに立上がる。タイミングシフト回路１３９は、論理ゲートＬＧ５４の出力がＨレベルとなった場合に、設定されたバースト長に対応するクロックサイクル数だけタイミングをシフトさせてオートパージ信号ＡＰＲＧを活性化（Ｈレベル）する。これにより、バースト長分のデータについての読出動作および書込動作が完了したタイミングにおいて、パージ動作が併せて指示されることとなる。
【０１３１】
このように、ライト動作およびリード動作が実行されるたびに、データ処理が完了したタイミングにパージ動作を自動的に実行することとすれば、書込データ格納回路中の保持データのメモリセルアレイへの払い出しタイミングを外部から制御する必要がなく、半導体記憶装置内部におけるタイミングの調整がより容易になるという利点が生ずる。
【０１３２】
図１５は、ライトコマンドに付随してオートパージのコマンドが指示された場合の半導体記憶装置１１００の動作について説明するためのタイミングチャートである。
【０１３３】
図１５を参照して、時刻ｔ１においてライト・オートパージコマンドが入力される。これによりまず時刻ｔ１よりライトコマンドが実行され、時刻ｔ１に先立って書込データ格納回路に保持されたデータＫ，Ｌ，Ｍ，Ｎが、時刻ｔ３よりメモリセルアレイに払い出されるのと並行して、新たな書込データｋ，ｌ，ｍ，ｎが、時刻ｔ２よりデータバスに伝達され、時刻ｔ３より順に書込データ格納回路に伝送され格納される。
【０１３４】
時刻ｔ４において、外部より新たに入力されたデータ信号ｋ，ｌ，ｍ，ｎは全て半導体記憶装置１１００内に取込まれ、ライトコマンドとしては終了することとなるが、このタイミングで自動的にパージ動作が実行される。
【０１３５】
すなわち、時刻ｔ４よりパージ動作が実行され、このタイミングにおいて書込データ格納回路に保持されるデータｋ，ｌ，ｍ，ｎが、１クロックサイクルごとに順にメモリセルアレイに書込まれる。パージ動作が完了すると、次のクロックタイミングにおいて自動的にプリチャージコマンドが入力される。
【０１３６】
よって、この場合においても、プリチャージコマンドの発生から新たなアクティベートコマンドの実行までには２サイクル分を要するだけですみ、積極的にパージ動作を行なわない場合として説明した図１１と比較して、動作の高速化が図られていることがわかる。
【０１３７】
図１６は、リード動作に付随してオートパージおよびオートプリチャージコマンドが指示される場合の半導体記憶装置１１００の全体動作を説明するためのタイミングチャートである。
【０１３８】
図１６を参照して、時刻ｔ１においてリード・オートパージ・オートプリチャージコマンドが入力される。このタイミングにおいて、書込データ保持回路においてはデータＫ，Ｌ，Ｍ，Ｎが格納されている。
【０１３９】
時刻ｔ２からリード動作が実行され、メモリセルアレイよりデータｋ，ｌ，ｍ，ｎが順に読出され、時刻ｔ３より読出データｋ，ｌ，ｍ，ｎが、データバスに順次伝達される。
【０１４０】
読出動作が終了する時刻ｔ４において、オートパージコマンドによりパージ動作が自動的に実行される。これにより、次のクロック活性化タイミングである時刻ｔ５に書込データ格納回路に保持されたデータＫのメモリセルアレイへの書込が実行される。
【０１４１】
以下、クロック活性化タイミングごとにデータＬ，Ｍ，Ｎについても、同様にメモリセルアレイに書込まれる。これにより、時刻ｔ６においてプリチャージ動作を実行できる環境が整うため、オートプリチャージコマンドに基づいてプリチャージ動作が実行される。これにより時刻ｔ７より次のアクティベートコマンドを実行することが可能となる。
【０１４２】
［実施の形態３］
実施の形態３においては、実施の形態１において述べたメモリセルアレイにおいて読出／書込データをバースト長分一括に取扱う技術と、実施の形態２で述べた書込データを一時的に退避させた後メモリセルアレイに書込む技術とを組合わせることによって、メモリセルアレイでの読出動作と書込動作との衝突をさらに有効に回避する。
【０１４３】
図１７は、本発明の実施の形態３の半導体記憶装置１２００の全体構成を示す概略ブロック図である。
【０１４４】
図１７を参照して、半導体記憶装置１２００は、半導体記憶装置１１００と比較して、読出データを一旦保持するための回路として、実施の形態１で説明したＰ／Ｓデータ変換回路８０を備える点と、書込データ保持回路１７０に代えて書込データ保持回路２７０を備える点が異なる。書込データ保持回路２７０は、書込データ保持回路１７０と比較して、書込データ格納回路１１０および書込制御回路１００に代えて書込データ格納回路２１０と書込制御回路２００を含む点とが異なる。
【０１４５】
また、列選択動作は、実施の形態１と同様に行なう。すなわち、半導体記憶装置１２００は、半導体記憶装置１０００と同様の内部列アドレス発生回路２５を備え、発生される内部列アドレス信号に応じて、１回の列選択動作においてバースト長分の個数のメモリセル列を同時に活性化する。
【０１４６】
その他の構成および動作については、実施の形態１および実施の形態２と同様であるので説明は繰返さない。
【０１４７】
図１８は、半導体記憶装置１２００の読出／書込データの保持に関する回路の構成を示すブロック図である。
【０１４８】
図１８を参照して、書込データ格納回路２１０は、入力バッファ９２のデータをラッチするラッチ回路１５１と、ラッチ回路１５１のデータを並列に展開するためのラッチ回路１５４ａ〜１５４ｄと、ラッチ回路１５１とラッチ回路１５４ａ〜１５４ｄとの間にそれぞれ設けられるゲート回路１５２ａ〜１５２ｄを有する。
【０１４９】
書込データ格納回路２１０は、さらに、パージ開始信号の反転信号／ＰＳＴＲＴに応じてオンオフするトランスファーゲート２５１ａ〜２５１ｄと、センスアンプＩ／Ｏ回路にデータを伝達するためのラッチ回路１５６ａ〜１５６ｄを有する。トランスファーゲート２５１ａ〜２５１ｄは、ラッチ回路１５４ａ〜１５４ｄとラッチ回路１５６ａ〜１５６ｄとの間にそれぞれ設けられる。
【０１５０】
ラッチ回路１５１に伝達されるシリアルな書込データは、実施の形態１で説明したのと同様に、カウンタ回路７８の出力に応じてラッチ回路１５４ａ〜１５４ｄに順に伝達され、並列データに変換される。ラッチ回路１５４ａ〜１５４ｄに保持される並列データは、トランスファーゲート２５１ａ〜２５１ｄを介してラッチ回路１５６ａ〜１５６ｄに伝達される。
【０１５１】
トランスファーゲート２５１ａ〜２５１ｄは、信号／ＰＳＴＲＴに応じて制御され、パージ動作が開始された場合においてオフされる。一旦パージ動作が実行された場合においては、パージ動作の完了までの間、メモリセルアレイに書込むべき並列データが破壊されないようにするためである。信号／ＰＳＴＲＴは書込制御回路２００によって生成される。
【０１５２】
図１９は、書込制御回路２００の構成を示す回路図である。
図１９を参照して、書込制御回路２００は、図１０で説明した書込制御回路１００とほぼ同様の構成を有しており、ＰＳＴＲＴを発生する論理ゲートおよびインバータの接続については、書込制御回路１００の場合と同様である。書込制御回路２００は、書込制御回路１００と比較して、パージカウント信号ＰＣＮＴを発生するパージカウンタ１０６を具備していないことおよびパージ開始信号ＰＳＴＲＴの反転信号を発生するためのインバータＩＶ６４を具備していることのみが異なる。
【０１５３】
再び図１８を参照して、書込制御回路２００によって発生されるパージ開始信号ＰＳＴＲＴに応じてコラムアドレス格納回路１２０は、図９と同様の動作を行なう。またＰ／Ｓデータ変換回路８０の構成および動作については、図２と同様であるので説明は繰返さない。
【０１５４】
実施の形態２で述べた図１４のオートパージ信号発生回路を、半導体記憶装置１２００に適用して、リード動作およびライト動作の合わせてパージ動作を自動的に行なう構成とすることも可能である。なお、この場合には、オートパージ信号発生回路中のタイミングシフト回路１３９における遅延タイミングは、１クロックサイクル分とすればよい。
【０１５５】
図２０は、半導体記憶装置１２００の全体動作を説明するためのタイミングチャートである。
【０１５６】
図２０を参照して、時刻ｔ１において、ライトコマンドが入力される。ライトコマンドの入力に伴って、まず書込データ格納回路に格納されたデータＫ，Ｌ，Ｍ，Ｎをメモリセルアレイに書込む必要があるが、この書込動作は、バースト長分一括して時刻ｔ３において１クロックサイクルで完了させることができる。
【０１５７】
また、時刻ｔ２以降１クロックサイクルごとに新たな書込データｋ，ｌ，ｍ，ｎがデータバスに順次伝達され、書込データ格納回路２１０に格納される。
【０１５８】
時刻ｔ４において、リードコマンドが入力されるが、メモリセルアレイにおいて重複する書込動作は発生していないため、次のクロック活性化タイミングである時刻ｔ５において指定された読出データＥ，Ｆ，Ｇ，Ｈを一括して読出すことができる。読出されるデータＥ，Ｆ，Ｇ，Ｈは、Ｐ／Ｓデータ変換回路８０によって、時刻ｔ６より１データずつ順にデータバスに伝達される。
【０１５９】
これにより、時刻ｔ８においてプリチャージコマンドを受付けることができ、さらに２クロックサイクル後の時刻ｔ９より新たなアクティベートコマンドを実行することができることになる。
【０１６０】
このように、実施の形態３の半導体記憶装置１２００においては、実施の形態１で説明したメモリセルアレイにおいてバースト長分のデータを一括して読出あるいは書込することにより書込動作と読出動作との衝突の回避効果と、実施の形態２で説明した書込データを直接メモリセルアレイに書込まず一旦保持して適切なタイミングで改めてメモリセルアレイに書込むことによる書込動作と読出動作との衝突の回避効果との両方の効果を組合わせることによって、メモリセルアレイにおいて読出動作と書込動作とが重複して発生する可能性がさらに低いものとなる。これにより、広いバンド幅を有する場合においても、データバスの使用効率を向上させて、読出／書込データの授受を高速に行なうことが可能となる。
【０１６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１６４】
【発明の効果】
請求項１，２記載の半導体記憶装置は、データバスとの間でのデータ信号の授受を、読出動作時に使用する読出データ保持回路と書込動作時に使用する書込データ保持回路とによって独立して実行するので、データバスの使用効率を向上させるともにメモリセルアレイで読出動作と書込動作が重複して発生することを回避することができる。さらに、バースト長が可変設定された場合にも、バースト長の変化に応じて上記効果を得ることが可能である。
【０１６５】
請求項３，４，５，６記載の半導体記憶装置は、書込データを一旦書込データ格納回路に格納して書込動作を行ない、他のコマンド信号との関係に応じて適切なタイミングで書込データ格納回路からメモリセルアレイへの書込データの伝達を実行するので、データバスの使用効率を向上させるともにメモリセルアレイで読出動作と書込動作が重複して発生することを回避することができ、バースト長分のデータの入出力を高速化することが可能である。
【０１６６】
請求項７記載の半導体記憶装置は、請求項４記載の半導体記憶装置が奏する効果に加えて、読出動作もしくは書込動作の終了後に、自動的に書込データ格納回路からメモリセルアレイへの書込データの伝達を指示するコマンド信号を活性化するので、書込データ格納回路からメモリセルアレイへ書込データを払い出すタイミングを容易に規定することができる。
【０１６７】
請求項８記載の半導体記憶装置は、書込データを一旦書込データ格納回路に格納して書込動作を行なうとともに、データ変換回路にデータ信号を蓄えつつメモリセルアレイにおいてバースト長分のデータ信号を一括して読出あるいは書込むので、メモリセルアレイで読出動作と書込動作が重複して発生することをさらに効率的に回避することができ、データバスの使用効率をさらに向上させるともにバースト長分のデータの入出力のさらなる高速化を図ることが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【図２】 Ｓ／Ｐデータ変換回路７０およびＰ／Ｓデータ変換回路８０の構成および動作を説明するブロック図である。
【図３】 ゲート回路７２ｄの構成を示す回路図である。
【図４】 実施の形態１の半導体記憶装置１０００における読出／書込動作時のデータ入出力タイミングを説明するためのタイミングチャートである。
【図５】 カウント回路１７８の構成を説明する回路図である。
【図６】 実施の形態２の半導体記憶装置１１００の全体構成を示す概略ブロック図である。
【図７】 パージ指令信号を発生するコマンドデコード回路１３１の構成を示す回路図である。
【図８】 パージ指令信号を発生する別の構成のコマンドデコード回路１３２の構成を示す回路図である。
【図９】 半導体記憶装置１１００の読出／書込データの保持に関する回路の構成を示すブロック図である。
【図１０】 書込制御回路１００の構成を示す回路図である。
【図１１】 パージ指示コマンドを内部で生成しない場合における半導体記憶装置１１００の読出／書込動作におけるデータの入出力タイミングについて説明するためのタイミングチャートである。
【図１２】 パージ指示コマンドを内部で生成する場合における半導体記憶装置１１００の読出／書込動作時におけるデータの入出力タイミングを説明するためのタイミングチャートである。
【図１３】 実施の形態２の変形例におけるパージ指令信号ＰＲＧを発生するコマンドデコード回路１３３の構成を示す回路図である。
【図１４】 オートパージ信号発生回路１３５の構成を示す回路図である。
【図１５】 ライトコマンドに付随してオートプリチャージおよびオートパージのコマンドが指示された場合の半導体記憶装置１１００の動作について説明するためのタイミングチャートである。
【図１６】 リード動作に付随してオートパージおよびオートプリチャージコマンドが指示される場合の半導体記憶装置１１００の全体動作を説明するためのタイミングチャートである。
【図１７】本発明の実施の形態３の半導体記憶装置１２００の全体構成を示す概略ブロック図である。
【図１８】 半導体記憶装置１２００の読出／書込データの保持に関する回路の構成を示すブロック図である。
【図１９】 書込制御回路２００の構成を示す回路図である。
【図２０】 半導体記憶装置１２００の全体動作を説明するためのタイミングチャートである。
【図２１】 従来の一般的なＤＲＡＭにおける読出／書込動作時のデータの入出力タイミングを説明するためのタイミングチャートである。
【符号の説明】
２０ コントロール回路、２５，２２５ 内部列アドレス発生回路、７０ Ｓ／Ｐデータ変換回路、８０ Ｐ／Ｓデータ変換回路、１００，２００ 書込制御回路、１２０ コラムアドレス格納回路、１１０，２１０ 書込データ格納回路、１７０ 書込データ保持回路。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には外部データバスを効率的に使用して広いバンド幅を得ることが可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、コンピュータシステムの高速化は目ざましいものがあり、メインメモリとしてのＤＲＡＭ（Dynamic Random Access Memory）も対応した高速化が図られてきている。しかし、ＭＰＵ（Micro Processing Unit）を初めとするシステムの高速化に応じて要求されるデータレートを今後とも満たしていくためには、さらなる高速化を図ることが必須である。
【０００３】
このため、ＤＲＡＭのさらなる高速化を図る技術として、ＤＲＡＭへの入出力データを伝送する外部データバスの動作周波数の高速化や、クロックの両エッジタイミングにおけるデータの伝送等の種々の手法が考案されてきている。しかし、その実現においては、データウィンドウ、ノイズ、消費電力の増大等のさまざまな問題が発生する。
【０００４】
そこで、最も物理的な困難性を伴わずに効果的にメインメモリのバンド幅を向上させる方法として、外部データバスの使用効率を改善する技術が注目されている。
【０００５】
図２１は、従来の一般的なＤＲＡＭにおける読出／書込動作時のデータの入出力タイミングを説明するためのタイミングチャートである。
【０００６】
図２１を参照して、対象となるＤＲＡＭは、ライトレイテンシが１、ＣＡＳレイテンシが２でバースト長が４に設定されるＤＲＡＭとする。
【０００７】
まず、時刻ｔ１においてライトコマンドが入力されると、１クロックサイクル後の時刻ｔ２より、バースト長に等しい４個のデータＫ，Ｌ，Ｍ，Ｍがクロック信号ＣＬＫの活性化タイミングごとに入力端子を介して外部データバス（以下、単にデータバスとも称す）に伝達される。
【０００８】
一方、ＣＡＳレイテンシは２であり、ライトコマンドが発生した時刻ｔ１から２クロックサイクル後の時刻ｔ３より、メモリセルアレイへ対してデータＫ，Ｌ，Ｍ，Ｎの書込動作が順次行なわれる。
【０００９】
さらに、１回目のライトコマンドの最後の書込データＮがデータバスに伝達される時刻ｔ４において新たなライトコマンドが発生した場合には、時刻ｔ５よりデータｋ，ｌ，ｍ，ｎをデータバスに伝達することができ、メモリセルアレイへの書込動作についても、設定されたＣＡＳレイテンシの下で実行することができる。
【００１０】
すなわち、ライトコマンドが連続して指示された場合には、コマンド間において、データバスが遊んだ状態になるいわゆるギャップは発生しないことになる。
【００１１】
次に、時刻ｔ６において、リードコマンドが指示された場合を考える。読出動作時には、指示されたデータをメモリセルアレイより読出してデータバスに伝達する必要があることから、時刻ｔ６以前に書込動作が指示された書込データ信号がメモリセルアレイに書込まれるまでの間、読出動作を開始することはできない。したがって、メモリセルから読出データＥが読出されるのはリードコマンドが指示されたタイミングより１クロックサイクル後のタイミングとなり、このデータＥがデータバスに出力されるのは、時刻ｔ６より２クロックサイクル後の時刻ｔ８になる。時刻ｔ８よりバースト長に等しい４個の読出データＥ，Ｆ，Ｇ，Ｈがデータバスに伝達される。
【００１２】
時刻ｔ９において連続して２回目のリードコマンドが指示された場合には、１回目のリードコマンドで指示された読出データＨがメモリセルアレイから読出された後、すぐ次のクロックタイミングより２回目のリードコマンドに対応する読出データｅの読出を開始することができる。よって、時刻ｔ１０においては、読出データＨを出力したすぐ後に、ギャップなしで読出データｅを伝達することが可能となる。
【００１３】
【発明が解決しようとする課題】
図２１で説明したように、従来の一般的なＤＲＡＭにおいては、読出動作のみあるいは書込動作のみが連続した場合には、データバスをギャップなしに活用することができ、データバスを高い使用効率の下で使用することが可能である。しかし、読出動作と書込動作とが組み合わされて連続的に指示された場合には、図２１中にｔｇで表わしたギャップ期間が発生するため、データバスの使用効率を高く維持することは難しくなる。
【００１４】
読出動作と書込動作とが連続的に指示された場合に、このような問題が発生する原因としては、まず第１に、読出動作時と書込動作時においてはデータの転送方向が異なるのに対して、ＤＲＡＭに入出力されるデータを伝達するデータバスは、両動作に対して共通に設けられていることが挙げられる。また、第２の原因として、ＤＲＡＭのメモリセルアレイにおいては、自由に読出動作と書込動作とを同時に実行することが非常に困難であることが挙げられる。
【００１５】
この発明は、このような問題点を解決するためになされたものであって、より具体的には、外部からの書込動作は通常のタイミングで実行することが可能であるとともに、データバスおよびメモリセルアレイにおける読出動作と書込動作との重複発生を回避して、データバスの使用効率を向上させることが可能な半導体記憶装置の構成を提供することである。
【００１９】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、１回の読出動作および１回の書込動作のそれぞれにおいて、外部データバスによって時系列なデータ列として伝達される複数のデータ信号を入出力することが可能な半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、メモリセルアレイに対してデータ信号の読出動作および書込動作を行なうためのコマンド信号を発生する制御回路と、１回の読出動作および１回の書込動作の対象となる複数の選択メモリセルを選択するための行選択回路および列選択回路と、書込動作時に外部データバスから伝達される複数のデータ信号を一時的に保持した後、メモリセルアレイに伝達する書込データ保持回路と、読出動作時にメモリセルアレイより出力される複数のデータ信号を一時的に保持した後、順に外部データバスに伝達する読出データ保持回路と、コマンド信号に応じて、複数の選択メモリセルのそれぞれと書込データ保持回路および読出データ保持回路との間でデータ信号の授受を行なう入出力選択回路と、複数の選択メモリセルを指定するための行アドレス信号および列アドレス信号を受けるアドレス入力端子とを備える。制御回路は、複数のデータ信号が有するデータ信号の個数を表わすバースト長を２N（Ｎは整数）個以下の範囲で可変に２M （ＭはＮ以下の整数）個に設定するためバースト長設定信号を生成する。半導体記憶装置は、列アドレス信号およびバースト長設定信号に応じて、複数の選択メモリセルのそれぞれに対応する２M個のメモリセル列を活性化するための内部列アドレス信号を発生する内部列アドレス発生回路をさらに備える。そして、列選択回路は、内部列アドレス信号に対応するメモリセル列を活性化する。読出データ保持回路は、２N個のデータ信号のそれぞれを格納するための２N個の読出データラッチ回路と、２N個の読出データラッチ回路と外部データバスとの間にそれぞれ設けられる２N個の読出スイッチ回路と、２N個の読出スイッチ回路からバースト長の設定に対応して予め選択される２M個の読出スイッチ回路のうちの一つを順番に活性化するカウント回路とを含む。
【００２０】
請求項２の半導体記憶装置は、請求項１記載の半導体記憶装置であって、制御回路は、クロック信号をさらに発生し、カウント回路は、クロック信号に同期してカウントアップされるＮビットのカウント信号を発生する第１のサブカウント回路と、バースト長の設定に対応して、Ｎビットのカウント信号のうちの（Ｎ−Ｍ）ビットを強制的に非活性化した上で、Ｎビットのカウント信号を各スイッチ回路に対して出力する第２のサブカウント回路とを有し、２N個のスイッチ回路のそれぞれは、Ｎビットのカウント信号の各ビットの状態の組合せに対応してオンする。
【００２１】
請求項１記載の半導体記憶装置は、１回の読出動作および１回の書込動作のそれぞれにおいて、外部データバスによって時系列なデータ列として伝達される複数のデータ信号を入出力することが可能な半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、メモリセルアレイに対してデータ信号の読出動作および書込動作を行なうためのコマンド信号を発生する制御回路と、１回の読出動作および１回の書込動作の対象となる複数の選択メモリセルを選択するための行選択回路および列選択回路と、書込動作時に外部データバスから伝達される複数のデータ信号を一時的に保持した後、メモリセルアレイに伝達する書込データ保持回路と、読出動作時にメモリセルアレイより出力される複数のデータ信号を一時的に保持した後、順に外部データバスに伝達する読出データ保持回路と、コマンド信号に応じて、複数の選択メモリセルのそれぞれと書込データ保持回路および読出データ保持回路との間でデータ信号の授受を行なう入出力選択回路と、複数の選択メモリセルを指定するための行アドレス信号および列アドレス信号を受けるアドレス入力端子とを備える。制御回路は、複数のデータ信号が有するデータ信号の個数を表わすバースト長をＭ個に定めるためのバースト長設定信号を発生する。半導体記憶装置は、列アドレス信号およびバースト長設定信号に応じて、複数の選択メモリセルのそれぞれに対応する第１複数個のメモリセル列を順次活性化するための内部列アドレス信号を生成する内部列アドレス発生回路をさらに備える。そして、列選択回路は、内部列アドレス信号に応じて第１複数個のメモリセル列を順次活性化し、書込データ保持回路は、書込動作時に外部データバスによって伝達されるＭ個の書込データ信号を一時的に格納するための書込データ格納回路と、Ｍ個の書込データ信号に対応する列アドレス信号を記憶する書込アドレス格納回路と、コマンド信号の組合わせに応じて、Ｍ個の書込データ信号を書込データ格納回路から対応する複数の選択メモリセルのそれぞれへ順次転送することを指示する書込制御回路とを含む。
【００２２】
請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置であって、書込制御回路は、コマンド信号に応じて、Ｍ個の書込データ信号の転送の開始を指示するパージ開始信号を活性化するとともに、活性化と非活性化をＭ回繰返すパージカウント信号を発生し、書込データ格納回路は、直列に接続されるＭ個のフリップフロップ回路を有し、第１番目のフリップフロップ回路は、パージカウント信号の活性化に応じて、外部データバスによって伝達されるＭ個の書込データ信号の一つを順に取込み、第１番目から第（Ｍ−１）番目までのフリップフロップ回路のそれぞれは、パージカウント信号の活性化に応じて、書込データ信号を次のフリップフロップ回路に転送し、第Ｍ番目のフリップフロップ回路は、パージカウント信号の活性化に応じて、書込データを入出力選択回路に伝達する。
【００２３】
請求項５記載の半導体記憶装置は、請求項４記載の半導体記憶装置であって、書込アドレス格納回路は、Ｍ個の書込データ信号に対応する列アドレス信号を記憶するための書込アドレス記憶回路と、パージ開始信号の活性化に応じて、書込アドレス記憶回路に記憶された列アドレス信号を内部列アドレス発生回路に伝達する第１のトランスファゲートと、パージ開始信号の非活性化に応じて、アドレス入力端子に入力された列アドレス信号を内部列アドレス発生回路に伝達する第２のトランスファゲートとを含む。
【００２４】
請求項６の半導体記憶装置は、請求項４記載の半導体記憶装置であって、コマンド信号は、メモリセルアレイに書込動作を指示するライト信号と、メモリセルアレイに読出動作を指示するリード信号と、書込動作および読出動作に先立ってデータ信号を伝達する配線の電位レベルを所定電位に設定するためプリチャージ信号と、書込データ格納回路に保持された書込データ信号の複数の選択メモリセルへの書込を指示するパージ信号とを含み、書込制御回路は、ライト信号とプリチャージ信号とパージ信号とのいずれか一つと、パージセット信号とが活性状態である場合に、パージ開始信号を活性化し、パージセット信号は、ライト信号が活性化されたとき所定時間経過後に活性化され、かつ、ライト信号が非活性状態であってプリチャージ信号およびパージ信号の少なくとも一方が活性化されたとき所定時間経過後に非活性化される。
【００２５】
請求項７記載の半導体記憶装置は、請求項４記載の半導体記憶装置であって、コマンド信号は、メモリセルアレイに書込動作を指示するライト信号と、メモリセルアレイに読出動作を指示するリード信号と、書込動作および読出動作に先立ってデータ信号を伝達する配線の電位レベルを所定電位に設定するためプリチャージ信号と、書込データ格納回路に保持された書込データ信号の複数の選択メモリセルへの書込を指示するパージ信号とを含み、制御回路は、リード信号もしくはライト信号を活性化した場合には、読出動作もしくは書込動作の終了後、所定時間の間パージ信号を活性化し、所定時間は、Ｍ個の書込データ信号を書込データ格納回路からメモリセルアレイに伝達するのに要する時間に相当する。
【００２６】
請求項８記載の半導体記憶装置は、１回の読出動作および１回の書込動作のそれぞれにおいて、外部データバスによって時系列なデータ列として伝達される複数のデータ信号を入出力することが可能な半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、メモリセルアレイに対してデータ信号の読出動作および書込動作を行なうためのコマンド信号を発生する制御回路と、１回の読出動作および１回の書込動作の対象となる複数の選択メモリセルを選択するための行選択回路および列選択回路と、書込動作時に外部データバスから伝達される複数のデータ信号を一時的に保持した後、メモリセルアレイに伝達する書込データ保持回路と、読出動作時にメモリセルアレイより出力される複数のデータ信号を一時的に保持した後、順に外部データバスに伝達する読出データ保持回路と、コマンド信号に応じて、複数の選択メモリセルのそれぞれと書込データ保持回路および読出データ保持回路との間でデータ信号の授受を行なう入出力選択回路と、複数の選択メモリセルを指定するための行アドレス信号および列アドレス信号を受けるアドレス入力端子とを備える。制御回路は、複数のデータ信号が有するデータ信号の個数を表わすバースト長を第１複数個に定めるためのバースト長設定信号を発生する。半導体記憶装置は、列アドレス信号およびバースト長設定信号に応じて、複数の選択メモリセルのそれぞれに対応する第１複数個のメモリセル列を活性化するための内部列アドレス信号を生成する内部列アドレス発生回路をさらに備える。そして、列選択回路は、内部列アドレス発生回路に対応するメモリセル列を活性化する。読出データ保持回路は、第１複数個のデータ信号のそれぞれを格納するための第１複数個の読出データラッチ回路と、第１複数個の読出データラッチ回路と外部データバスとの間にそれぞれ設けられる第１複数個の読出スイッチ回路と、第１複数個の読出スイッチ回路のうちの一つを順番にオンする読出カウント回路とを含む。書込データ保持回路は、書込動作時に入力される第１複数個の書込データ信号を一時的に格納するための書込データ格納回路と、コマンド信号の組合わせに応じて、第１複数個の書込データ信号の複数の選択メモリセルへの書込みを指示するパージ開始信号を活性化する書込制御回路とを含む。書込データ格納回路は、第１複数個の書込データ信号のそれぞれを格納するための第１複数個の第１の書込データラッチ回路と、第１複数個の第１の書込データラッチ回路と外部データバスとの間にそれぞれ設けられる第１複数個の第１の書込スイッチ回路と、第１の書込データラッチ回路のそれぞれに対応して設けられる第２の書込データラッチ回路と、第１の書込データラッチ回路と第２の書込データラッチ回路との間にそれぞれ設けられ、パージ開始信号が活性化された場合にオフする第１複数個の第２の書込スイッチ回路と、第１複数個の第１の書込スイッチ回路のうちの一つを順番にオンするカウント回路とを有する。書込データ保持回路は、第１複数個の書込データ信号に対応する列アドレス信号である格納列アドレスを一時的に記憶するとともに、パージ開始信号の活性化に応じて、格納列アドレスを内部列アドレス発生回路に伝達する書込アドレス格納回路をさらに含む。
【００２７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２８】
［実施の形態１］
実施の形態１においては、メモリセルアレイにおいて読出／書込時にバースト長分のデータを一括して取扱うことが可能な構成について説明する。
【００２９】
図１は、本発明の実施の形態１の半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【００３０】
図１を参照して、半導体記憶装置１０００は、制御信号／ＣＳ，／ＣＡＳ，／ＲＡＳ，／ＷＥ等が入力される制御信号入力端子１０と、アドレス信号Ａ０〜Ａｉ（ｉ：自然数）が入力されるアドレス入力端子１２と、読出／書込データが入出力されるデータ入出力端子１４とを備える。ここで、信号／ＣＳは、この半導体記憶装置１０００が選択されることを示すチップセレクト信号であり、信号／ＲＡＳは、行系動作を活性化するロウアドレスストローブ信号であり、信号／ＣＡＳは、列系動作を活性化するコラムアドレスストローブ信号であり、信号／ＷＥは、半導体記憶装置１０００への書込動作を指示する信号である。
【００３１】
半導体記憶装置１０００は、さらに制御信号入力端子から各制御信号を受けてクロック信号ＣＬＫおよび内部制御信号ＲＤＯ，ＷＲＴ等を発生するコントロール回路２０を備える。クロック信号ＣＬＫは、コントロール回路２０によって発生される半導体記憶装置１０００の全体動作の基準となるクロック信号である。内部制御信号には、読出動作を指示するリード信号ＲＤＯや、書込動作を指示するライト信号ＷＲＴ、予め読出動作前にビット線電位をプリチャージ電位に設定するプリチャージ動作を指示するプリチャージ信号ＰＲＥ等が含まれる。また、コントロール回路２０は、アドレス入力端子１０に入力されるアドレス信号の一部ビットを受けてバースト長およびレイテンシの設定等も行なう。設定されたバースト長は、バースト長設定信号ＢＬＧによって、内部列アドレス発生回路２５に伝達される。
【００３２】
半導体記憶装置１０００は、さらにメモリセルアレイ５０を備える。
メモリセルアレイ５０は、行列状に配置された複数のメモリセルＭＣを有する。メモリセルＭＣの各行に対してワード線ＷＬが配置され、メモリセルＭＣの各列に対してビット線ＢＬが配置される。メモリセルの行は行デコーダ３０によって選択的に活性され、メモリセルの列は列デコーダ４０によって選択的に活性化される。アドレス入力端子１２に入力されたアドレス信号は、行アドレスバッファ２１および列アドレスバッファ２２を介して、行デコーダ３０および列デコーダ４０に伝達される。
【００３３】
行デコーダ３０は、アドレス信号に応じたワード線ＷＬを活性化する。
内部アドレス発生回路２５は、列アドレスバッファ２２に与えられた基準となる列アドレスを先頭列アドレスとして、バースト長に応じた複数の列を選択するための内部列アドレス信号を生成する。内部列アドレス信号は、列デコーダ４０に転送される。
【００３４】
半導体記憶装置１０００においては、一度の列選択動作において内部列アドレス信号に対応するバースト長分の個数のメモリセル列が同時に活性化される。
【００３５】
半導体記憶装置１０００は、さらに、センスＩ／Ｏ回路６０を備える。センスＩ／Ｏ回路は、ビット線対に生じた電位差を増幅するセンスアンプ回路と、活性化されたメモリセル列に対応するセンスアンプ回路の出力を取出すＩ／Ｏゲートと、プリチャージ信号に応じて各ビット線対とプリチャージ電位を供給するプリチャージ電源配線とを接続するプリチャージ回路とを内部に含む。
【００３６】
半導体記憶装置１０００においては、書込命令によって外部よりデータバス９０から与えられるバースト長分の直列なデータ列を、一旦保持するとともに並列データに変換し、メモリセルアレイにおいては、並列変換したデータの書込動作を内部列アドレス信号に基づいて一括して実行する。
【００３７】
同様に、読出動作においても、内部列アドレス信号に基づいて列選択動作を行なうことにより、メモリセルアレイからバースト長分の読出データを同時に読出すことが可能となる。並列データとして一括出力された読出データは、一旦保持されるとともに直列なデータ列に変換された後、データ入出力端子１４を介して順次データバス９０に出力される。
【００３８】
半導体記憶装置１０００は、書込データを一旦保持する回路として、データバス９０より伝達された直列な書込データ列を並列データに変換するためのＳ／Ｐデータ変換回路７０を備え、読出データを一旦保持する回路として、メモリセルアレイより一括して読出した並列な読出データを直列なデータ列に変換するためのＰ／Ｓデータ変換回路８０をさらに備える。
【００３９】
センスＩ／Ｏ回路６０は、内部制御信号ＲＤＯ，ＷＲＴに応じて、読出および書込データ信号を選択されたメモリセルとＳ／Ｐデータ変換回路７０およびＰ／Ｓデータ変換回路８０との間で授受する。
【００４０】
読出データおよび書込データは、データバス９０によって伝達され、データ入出力端子１４を介して半導体記憶装置１０００に入出力される。入出力端子１４と、Ｓ／Ｐデータ変換回路７０との間には、入力バッファ９２が設けられ、Ｐ／Ｓ変換回路８０と入出力端子１４との間には出力バッファ９４が設けられる。
【００４１】
なお、図１において、データバス９０およびデータ入出力端子１４を１個ずつしか表わしていないのは、単に表記上の都合に過ぎない。実際には、データバスおよびデータ入出力端子と、これらに対応して設けられるバッファ、Ｐ／Ｓデータ変換回路およびＳ／Ｐデータ変換回路等とから構成されるデータ入出力系統を、並列に複数配置することが可能である。
【００４２】
図２は、Ｓ／Ｐデータ変換回路７０およびＰ／Ｓデータ変換回路８０の構成および動作を説明するブロック図である。
【００４３】
図２によって、まずデータバスによって伝達される外部からの書込データを斜線を施したメモリセルに書込む動作について説明する。
【００４４】
図２を参照して、Ｓ／Ｐデータ変換回路７０は、データバス９０に伝達されるシリアルデータである書込データ信号を、入出力端子および入力バッファ９２を介して受け、並列データに変換してセンスＩ／Ｏ回路６０に伝達する。
【００４５】
Ｓ／Ｐデータ変換回路７０は、入力バッファ９２から書込データを受けてラッチするラッチ回路７１と、ラッチ回路７１に接続される４つのゲート回路７２ａ〜７２ｄと、ゲート回路７２ａ〜７２ｄにそれぞれ接続される４個のラッチ回路７４ａ〜７４ｄと、クロック信号の活性化に応じて２ビットのカウント信号ＣＡ０，ＣＡ１のカウントアップを行なうカウント回路７８とを含む。
【００４６】
ゲート回路７２ａ〜７２ｄは、カウント回路７８によって発生されるカウント信号ＣＡ０，ＣＡ１の状態の組合せに応じて、いずれか１つが選択的にオンされる。
【００４７】
図３は、一例として、ゲート回路７２ｄの構成を示す回路図である。
図３を参照して、ゲート回路７２ｄは、２ビットのカウント信号ＣＡ０およびＣＡ１を受ける論理ゲートＬＧ１０と、論理ゲートＬＧ１０の出力を反転するインバータＩＶ１０と、論理ゲートＬＧ１０の出力に応じてオンオフするトランスファーゲートＴＧ１０とを有する。論理ゲートＬＧ１０の出力は、カウント信号ＣＡ０およびＣＡ１の両方がＨレベルである場合に、活性化（Ｌレベル）され、トランスファゲートＴＧ１０がオンする。これにより、カウント信号ＣＡ０およびＣＡ１の双方がＨレベル（すなわちカウント値が３）である場合において、ラッチ回路７１に伝達された書込データが、選択的にラッチ回路７４ｄに伝達される。
【００４８】
他のゲート回路７２ａ〜７２ｃについても、その回路構成はほぼ同様であるが、論理ゲートＬＧ１０に入力される信号が異なる。たとえば、ゲート回路７２ａにおいては、カウント信号ＣＡ０およびＣＡ１の双方がＬレベルである場合にトランスファゲートがオンするように、論理ゲートＬＧ１０の入力には、ＣＡ０およびＣＡ１の反転信号が与えられることとなる。
【００４９】
同様に、ゲート回路７２ｂは、ＣＡ０がＬレベル、ＣＡ１がＨレベルである場合にオンするように論理ゲートの入力が定められ、ゲート回路７２ｃは、ＣＡ０がＨレベル、ＣＡ１がＬレベルである場合にオンするように論理ゲートの入力が定められる。
【００５０】
このように構成されるゲート回路７２ａ〜７２ｄを、ラッチ回路７１とラッチ回路７４ａ〜７４ｄとの間にそれぞれ配置することにより、データバスに伝達されたバースト長に対応する４個の書込データのそれぞれは、１クロックサイクルごとにカウント回路７８によってカウントアップされるカウント信号ＣＡ０およびＣＡ１の変化に応じて、順次ラッチ回路７４ａ〜７４ｄにそれぞれ格納される。
【００５１】
再び図２を参照して、書込動作の対象として、先頭の書込データに対応する列アドレスを先頭としてバースト長分に相当する個数のメモリセル列を活性化するために内部列アドレス信号が生成され、列デコーダ４０に伝達される。なお、図２においては、表記上の都合から列デコーダ４０とセンスＩ／Ｏ回路とをメモリセルアレイ５０を挟んで互いに反対側に表記している。
【００５２】
内部列アドレス信号は、複数ビットを有するプリデコード信号から構成される。列デコーダは、各メモリセル列ごとに配置される複数のプリデコーダを有する。各プリデコーダは、プリデコード信号の各ビットの状態が、プリデコーダごとに予め定められる所定の状態と一致する場合に活性化される。
【００５３】
ここで、プリデコード信号の一部ビットに対して、プリデコード信号の状態に関わらず各プリデコーダにおいて強制的に一致認識させることにより、内部列アドレス発生回路は、外部から与えられる単一の列アドレスに応じて、複数のメモリセル列を効率的に活性化することが可能な内部列アドレス信号を生成することができる。なお、バースト長に応じて強制的に一致認識させるプリデコード信号のビット数を変化させることにより、列デコーダ４０が同時に活性化するメモリセル列の個数をバースト長に応じて設定することができる。
【００５４】
バースト長の設定が４である図２の例では、プリデコード信号のうちの２ビットが強制的に活性化され、ＢＬ１〜ＢＬ４に対応するメモリセル列が活性化の対象となる。
【００５５】
これにより、ラッチ回路７４ａ〜７４ｄに格納されたデータは、ワードラインＷＬ１およびビット線ＢＬ１〜ＢＬ４に接続される斜線を施したメモリセルに同時並列に書込まれる。
【００５６】
次に、斜線を施したメモリセルからデータを読出す場合を考える。この場合においても、同様に内部列アドレス発生回路２５によって発生される内部列アドレス信号に基づいてビット線ＢＬ１〜ＢＬ４が同時に活性化の対象となり、４個のメモリセルの記憶データが、センスＩ／Ｏ回路６０によってＰ／Ｓデータ変換回路８０に並列に伝達される。
【００５７】
Ｐ／Ｓデータ変換回路８０は、メモリセルアレイから内部列アドレス信号に対応して同時並列に読出された記憶データを格納するためのラッチ回路８４ａ〜８４ｄと、外部に出力されるシリアルな読出データをラッチするためのラッチ回路８１と、ラッチ回路８４ａ〜８４ｄとラッチ回路８１との間にそれぞれ設けられるゲート回路８２ａ〜８２ｄと、クロック信号の活性化に応じて２ビットのカウント信号ＣＡ０，ＣＡ１のカウントアップを行なうカウント回路８８とを含む。
【００５８】
ゲート回路８２ａ〜８２ｄは、既に説明したゲート回路７２ａ〜７２ｄと同様の動作を行ない、カウント回路８８が発生する２ビットのカウント信号ＣＡ０およびＣＡ１の状態の組合せによって、選択的に１つのゲート回路がオンされる。これにより、ラッチ回路８４ａ〜８４ｄのそれぞれに格納された読出データは、順にラッチ回路８１に伝達されることになり、シリアルな読出データとしてデータバス９０へ伝達される。
【００５９】
図４は、実施の形態１の半導体記憶装置１０００における読出／書込動作時のデータ入出力タイミングを説明するためのタイミングチャートである。
【００６０】
図４を参照して、時刻ｔ１においてライトコマンドが入力され、バースト長に等しい４個の書込データＫ，Ｌ，Ｍ，Ｎが、データバスに時刻ｔ２より順次与えられる。データバスによって伝達される書込データは、１クロックサイクルの経過ごとに、Ｓ／Ｐデータ変換回路に転送され、時刻ｔ５においてデータＫ，Ｌ，Ｍ，ＮがすべてＳ／Ｐデータ変換回路に格納される。
【００６１】
時刻ｔ３においてリードコマンドが入力された場合には、次のクロック活性タイミングである時刻ｔ４において、データバスによって伝達された書込データは、Ｓ／Ｐデータ変換回路には伝達され、格納されているがメモリセルアレイにおける書込動作は未だ実行されていないため、すぐに読出動作を実行して所定の読出データＥ，Ｆ，Ｇ，Ｈを読出すことができる。読出データＥ，Ｆ，Ｇ，Ｈは、読出されるとともにＰ／Ｓデータ変換回路に伝達される。
【００６２】
時刻ｔ５においては、書込データの伝達が終了しているため、データバスを使用してＰ／Ｓデータ変換回路に格納した読出データを順次読出していくことが可能となる。よって、時刻ｔ５から１クロックタイミングごとに読出データ信号Ｅ，Ｆ，Ｇ，Ｈがデータバスに伝達されることとなる。
【００６３】
一方、時刻ｔ５においては、読出データは既にデータ変換回路に転送されているため、メモリセルアレイに対して書込動作を実行することができる。よって、このタイミングにおいてＳ／Ｐデータ変換回路に格納された書込データＫ，Ｌ，Ｍ，Ｎが対応するメモリセルに書込まれる。
【００６４】
このように、Ｐ／Ｓデータ変換回路およびＳ／Ｐデータ変換回路に書込データおよび読出データを蓄えつつ、メモリセルアレイについてはバースト長分のデータを一括して読出あるいは書込することにより、読出動作と書込動作とを連続的に指示した場合に、データバスで生じるギャップｔｇは、クロック信号の０．５サイクル分にとどまる。これは、図２１に示した従来の一般的なＤＲＡＭにおいて、同様の場合にクロック信号の２．５サイクル分データバスに生じていたギャップよりも２クロックサイクル分短い。これにより、データバスの使用効率を大幅に向上させ、バースト長分のデータの一括した取扱いを高速に行なうことができる。
【００６５】
なお、実施の形態１においては、一例としてバースト長が４の場合を取上げているが、バースト長を他の値に設定した場合も同様の手法を用いて、バースト長分のデータを一括して取扱う構成を実現することが可能である。
【００６６】
［実施の形態１の変形例］
実施の形態１の変形例においては、可変データとして設定されるバースト長に対応して、バースト長分のデータを一括して取扱うことのできるデータ変換回路の構成について説明する。
【００６７】
一般に、半導体記憶装置におけるバースト長は、アドレス信号の一部ビットの組合せによって可変にセットすることが可能である。よって、このような、バースト長の変更にもダイナミックに対応し得る構成を考える必要がある。
【００６８】
実施の形態１の変形例においては、Ｓ／Ｐデータ変換回路は、図２で説明した構成と比較して、カウント回路７８に代えてカウント回路１７８を含む。
【００６９】
カウント回路１７８は、補助カウント信号ＣＡ０′，ＣＡ１′を発生し、ゲート回路７２ａ〜７２ｄは、カウント回路１７８の生成する補助カウント信号に応じてオンオフする。Ｓ／Ｐデータ変換回路のその他の部分は、Ｓ／Ｐデータ変換回路７０と同一の構成を有するので説明は繰り返さない。
【００７０】
図５は、カウント回路１７８の構成を説明する回路図である。
図５を参照して、カウント回路１７８は、既に説明した２ビットのカウント回路７８と補助カウント回路７９とを含む。
【００７１】
カウント回路７８は、２ビットのカウント信号であるＣＡ０，ＣＡ１を発生する。
【００７２】
補助カウント回路７９は、バースト長が２に設定されたときに活性化される信号ＢＬＧ２とバースト長が４に設定された場合に活性化される信号ＢＬＧ４とを２入力として、ＮＯＲ演算結果を出力する論理ゲートＬＧ１１と、ＬＧ１１の出力を反転して信号ＢＬＧ２４を出力するインバータＩＶ１１を有する。信号ＢＬＧ２４は、バースト長が２ないし４である場合、すなわち１でない場合に活性化（Ｈレベル）される信号である。
【００７３】
補助カウント回路７９は、さらにカウント回路７８の出力する２ビットのカウント信号の一方ＣＡ０とＢＬＧ２４とを２入力としてＮＡＮＤ演算を行なう論理ゲートＬＧ１２と、ＬＧ１２の出力を反転して補助カウント信号ＣＡ０′を出力するインバータＩＶ１２と、カウント信号の他方ＣＡ１とＢＬＧ４とを２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ１３と、論理ゲートＬＧ１３の出力を反転して補助カウント信号ＣＡ１′を発生するインバータＩＶ１３とを有する。
【００７４】
補助カウント回路７９は、バースト長が１に設定された場合には、信号ＢＬＧ２４を非活性化してＬレベルに定めることにより、補助カウント信号ＣＡ０′およびＣＡ１′を常にＬレベルとする。これにより、バースト長が１に設定された場合には、固定された補助カウントデータＣＡ０′，ＣＡ１′に対応するラッチ回路７４ｄのみが、データバスとの間でデータを実行する。
【００７５】
補助カウント回路７９は、バースト長が２に設定された場合には、信号ＢＬＧ２４はＨレベルに、ＢＬＧ４はＬレベルに設定されるので、補助カウント信号ＣＡ１′を常にＬレベルとする一方で、補助カウント信号ＣＡ０′をカウント回路７８の出力するカウント信号ＣＡ０に応じてカウントアップする。これにより、ゲート回路７２ａおよび７２ｃが１クロックタイミングごとに交互にオンする。
【００７６】
さらに、バースト長の設定が４である場合には、ＢＬＧ２４およびＢＬＧ４はいずれもＨレベルとされるので、補助カウント信号ＣＡ０′およびＣＡ１′は、カウント回路７８の出力であるＣＡ０およびＣＡ１と等しくなり、図２で説明した動作と全く同様となる。
【００７７】
同様に、Ｐ／Ｓデータ変換回路は、図２で説明した構成と比較して、カウント回路８８に代えてカウント回路１８８を含む。カウント回路１８８も、カウント回路１７８と同様の構成であり、補助カウント回路７９と同様の構成を有する補助カウント回路８９を含むので、説明は繰り返さない。
【００７８】
カウント回路１８８は、補助カウント信号ＣＡ０′，ＣＡ１′を発生し、ゲート回路８２ａ〜８２ｄは、カウント回路１８８の生成する補助カウント信号に応じてオンオフする。Ｐ／Ｓデータ変換回路のその他の部分は、Ｐ／Ｓデータ変換回路８０と同一の構成を有するので説明は繰り返さない。
【００７９】
このような構成を有するカウント回路によって、Ｓ／Ｐデータ変換回路およびＰ／Ｓ変換回路中のゲート回路のオンオフを制御することにより、可変に設定されるバースト長の変化に応じて、バースト長分のデータを一度に取扱う構成を実現することが可能となる。実施の形態１の変形例においては、一例として、バースト長が１、２、４の間で切換わる場合について説明したが、バースト長が他の範囲において可変に設定される場合についても、同様の手法を用いて同等の効果を得ることが可能である。
【００８０】
［実施の形態２］
実施の形態２においては、書込データをメモリ内に一時的に格納する回路を設け、退避させた書込データのメモリセルアレイの書込動作を制御することにより、データバスの使用効率を向上させることを目的とする。
【００８１】
図６は、実施の形態２の半導体記憶装置１１００の全体構成を示す概略ブロック図である。
【００８２】
図６を参照して、半導体記憶装置１１００は、実施の形態１の半導体記憶装置１０００と比較して、書込データを一旦保持するため回路として、Ｓ／Ｐデータ変換回路に代えて、書込データ格納回路１１０とコラムアドレス格納回路１２０と書込制御回路１００から構成される書込データ保持回路１７０を備える点と、読出データを一旦保持するため回路として、Ｐ／Ｓデータ変換回路８０に代えて読出データ保持回路１８０を備える点が異なる。
【００８３】
また、半導体記憶装置１１００は、実施の形態１の場合とは異なり、一度の列選択動作においては１個のメモリセル列を活性化し、さらに、同一のワード線が活性化を維持する状態の下で、活性化するメモリセル列の列アドレスを順次カウントアップして切換える、いわゆるバースト動作によって列選択を実行する。
【００８４】
実施の形態２の内部列アドレス信号発生回路２２５は、基準となる列アドレスを先頭アドレスとして、バースト長に応じた回数のカウントアップ動作を行なう。内部列アドレス信号発生回路２２５は、バースト長に応じた個数のメモリセル列に対する、メモリセル列を順次指定する内部列アドレス信号を発生する。
【００８５】
半導体記憶装置１１００においては、データバス９０に伝達された書込データは、メモリセルアレイに直接書込まれずに書込データ格納回路１１０に一時的に保持される。さらに、メモリセルアレイにおいて読出動作を優先的に実行することによって、読出動作と書込動作との重複発生が回避される。
【００８６】
この構成の下では、ある書込命令の発生により、データが書込データ格納回路に保持された場合において、新たに指示された次の書込命令を実行するときは、前もってその格納データを書込データ格納回路からメモリセルアレイへ払い出す必要がある。また、格納される書込データに対応するアドレスはコラムアドレスのみをコラムアドレス格納回路１２０に格納するため、一旦ワード線の非活性化が必要となるプリチャージコマンドが指示された場合においても、前もって書込データ格納回路の格納データをメモリセルアレイに書込む必要が生じる。
【００８７】
実施の形態２においては、書込データ格納回路に保持された書込データをメモリセルアレイに払い出す動作（以下、パージ動作という）を実行するためのコマンド（以下、パージ指令という）を指示するための内部制御信号ＰＲＧを生成するコマンドデコーダ回路１３１を、コントロール回路２０に新たに設ける。
【００８８】
図７は、パージ指令信号ＰＲＧを生成するコマンドデコード回路１３１の構成を示す回路図である。コマンドデコード回路１３１は、制御信号の組合せのうち未使用のものを、パージ指令信号に割当てるものである。すなわち、半導体記憶装置１１００においては、／ＣＳ＝／ＷＥ＝Ｌレベルかつ、／ＲＡＳ＝／ＣＡＳ＝Ｈの組合せによって発生される制御信号は他にないものとする。
【００８９】
コマンドデコード回路１３１は、／ＣＳと／ＷＥとを２入力としＮＯＲ演算結果を出力する論理ゲートＬＧ２０と、／ＲＡＳと／ＣＡＳとをそれぞれ反転するインバータＩＶ２０とＩＶ２２と、インバータＩＶ２０およびＩＶ２２の出力を２入力としてＮＯＲ演算結果を出力する論理ゲートＬＧ２２と、論理ゲートＬＧ２０およびＬＧ２２の出力を２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ２４と、論理ゲートＬＧ２４の出力を反転してパージ指令信号ＰＲＧを出力するインバータＩＶ２４を有する。
【００９０】
コマンドデコード回路１３１は、他の内部制御信号の発生に未使用の組合せである／ＣＳ，／ＷＥ，／ＲＡＳおよび／ＣＡＳの組合せにおいて、パージ指令信号ＰＲＧを活性化（Ｈレベル）する。
【００９１】
図８は、パージ指令信号ＰＲＧを発生する別の構成のコマンドデコード回路１３２の構成を示す回路図である。
【００９２】
半導体記憶装置１１００においては、書込動作が指示されるＷＲＴ信号は、外部制御信号について／ＣＳ＝／ＷＥ＝／ＣＡＳ＝Ｌレベルかつ、／ＲＡＳ＝Ｈレベルの場合に活性化される。これに、外部より新たに入力する制御信号／ＮＷＣを絡めて、パージ指令を行なうものである。
【００９３】
図８を参照して、コマンドデコード回路１３２は、／ＣＳと／ＣＡＳとを２入力としてＮＯＲ演算結果を出力する論理ゲートＬＧ３０と、／ＷＥと／ＮＷＣとを２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ３２と、論理ゲートＬＧ３０およびＬＧ３２の出力と／ＲＡＳとを３入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ３４と、論理ゲートＬＧ３４の出力を反転してパージ指令信号ＰＲＧを発生するインバータＩＶ３０とを有する。
【００９４】
このような構成とすることにより、コマンドデコード回路１３２は、ライト動作が活性化されていない場合においても、外部より与えられる制御信号／ＮＷＣを活性化（Ｌレベル）することにより、自由にパージ指令信号ＰＲＧを活性化することが可能となる。また、新たな制御信号／ＮＷＣを絡めてパージ指令信号を活性化することが可能なコマンドデコード回路は、図８の構成に限られるものではなく、他の制御信号と関連づける回路構成とすることも可能である。
【００９５】
なお、／ＮＷＣのような新たな制御信号を設けずに、アドレス信号のうちの１ビットを同じ目的に使用しても同様の効果を得ることができる。
【００９６】
図９は、半導体記憶装置１１００の読出／書込データの保持に関する回路の構成を示すブロック図である。
【００９７】
図９を参照して、書込制御回路１００は、内部コマンド信号ＷＲＴ，ＰＲＥ，ＰＲＧと、バースト長設定データＢＬＧとを受けて、パージ開始信号ＰＳＴＲＴと、パージカウント信号ＰＣＮＴとを出力する。
【００９８】
書込データ格納回路１１０は、入力バッファ９２に伝達されたデータをラッチするラッチ回路１１４と、ラッチ回路１１４の後段に直列に接続して配置される４個のフリップフロップ回路１１６ａ〜１１６ｄを有する。フリップフロップ回路１１６ａ〜１１６ｄのデータは、パージカウント信号ＰＣＮＴの活性化に応じて１つずつ順に先のフリップフロップ回路に送られる。フリップフロップ回路１１６ａのデータは、センスアンプＩ／Ｏ回路６０に伝達される。
【００９９】
このような構成とすることにより、データバスから伝達された書込データは、直接メモリセルアレイに書込まれるのではなく、一時的にフリップフロップ回路１１６ａ〜１１６ｄに退避させられる。
【０１００】
読出データ保持回路１８０は、センスアンプＩ／Ｏ回路と出力バッファとの間に接続されるラッチ回路１１２および１１４を含む。すなわち、読出データに関してはデータを一時的に退避させる機能は設けられず、書込データがデータ格納回路に一時的に退避させられている間に、読出データは速やかに出力バッファ９４を介してデータバス９０に伝達される。
【０１０１】
コラムアドレス格納回路１２０は、アドレス入力端子よりアドレス信号を受けるバッファ１２２と、／ＣＡＳ信号の活性化に応じてバッファ１２２のデータを後段に伝達するトランスファーゲート１２４と、トランスファーゲート１２４の動作に応じてバッファ１２２に伝達されたアドレス信号をラッチするラッチ回路１２５とを含む。コラムアドレス格納回路１２０は、さらに、ラッチ回路１２５に伝達されたコラムアドレスを記憶するためのフリップフロップ回路１２６を有する。
【０１０２】
コラムデータ格納回路１２０は、パージ開始信号ＰＳＴＲＴによってオンオフされるトランスファーゲート１２７と、ＰＳＴＲＴの反転信号に応じてオンオフされるトランスファーゲート１２８とをさらに有する。
【０１０３】
トランスファーゲート１２７は、フリップフロップ回路１２６と内部列アドレス発生回路２２５との間に設けられ、パージ動作が開始された場合に、フリップフロップ回路１２６に記憶されたコラムアドレスを内部列アドレス発生回路に伝達する。内部列アドレス発生回路２２５は、伝達されたコラムアドレスに基づいて内部列アドレス信号を順次発生する。内部列アドレス信号に基づいて、書込データ格納回路１１０の格納データに対応するメモリセル列が順次活性化され、書込動作が適正に実行される。
【０１０４】
パージ動作が指示されていない場合においては、トランスファーゲート１２７はオフされ、代わりにトランスファーゲート１２８がオンされる。これにより、パージ動作が指示されていない場合においては、アドレス端子に現在入力されているコラムアドレスが内部列アドレス発生回路２２５に伝達されることとなる。
【０１０５】
図１０は、書込制御回路１００の構成を示す回路図である。
図１０を参照して、書込制御回路１００は、ライト信号ＷＲＴを反転するインバータＩＶ４０と、パージ指令信号ＰＲＧとプリチャージ信号ＰＲＥとを２入力としてＮＯＲ演算結果を出力する論理ゲートＬＧ４０と、インバータＩＶ４０と論理ゲートＬＧ４０との出力を２入力とするフリップフロップ回路１０２を構成する論理ゲートＬＧ４２およびＬＧ４３と、フリップフロップ回路１０２の出力を遅延する遅延回路１０４とを有する。遅延回路１０４によって遅延されたフリップフロップ回路１０２の出力が、パージセット信号ＰＳＥＴとなる。
【０１０６】
信号ＰＳＥＴは、書込動作を指示するライト信号ＷＲＴの活性化に応じてＨレベルにセットされる。一方、信号ＷＲＴが非活性化された場合であって、パージ動作を指示する信号ＰＲＧおよびプリチャージ動作を指示する信号ＰＲＥの少なくとも一方が活性状態（Ｈレベル）である場合にリセットされて、Ｌレベルとなる。
【０１０７】
書込制御回路１００は、制御信号ＰＲＧ，ＰＲＥ，ＷＲＴを３入力としＮＯＲ演算結果を出力する論理ゲートＬＧ４１と、論理ゲートＬＧ４１の出力を反転するインバータＩＶ４２と、インバータＩＶ４２の出力とパージセット信号ＰＳＥＴとを入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ４４と、論理ゲートＬＧ４４の出力を反転してパージ開始信号ＰＳＴＲＴを発生するインバータＩＶ４４とを含む。
【０１０８】
このような構成とすることにより、パージ開始信号ＰＳＴＲＴは、書込動作が指示された場合において、遅延回路１０４によってセットされる遅延時間の経過後に活性化（Ｈレベル）される。また、書込動作が非活性化されている場合であって、パージ動作とプリチャージ動作との少なくとも一方が活性化されたときにリセットされ、活性化時と同様に遅延時間の経過後非活性化（Ｌレベル）される。
【０１０９】
書込制御回路１００は、さらに、バースト長設定信号ＢＬＧとパージ開始信号ＰＳＴＲＴとを受けるバーストカウンタ１０６を含む。バーストカウンタ１０６は、パージ開始信号ＰＳＴＲＴが活性化されると、ＢＬＧで設定されるバースト長のデータ個数分だけクロック信号ＣＬＫに同期したパージカウント信号ＰＣＮＴを発生する。パージカウント信号ＰＣＮＴは、書込データ格納回路１１０に伝達され、その活性化タイミングごとにデータが順次先のフリップフロップ回路に送られる。バーストカウンタ回路１０６によって、パージカウント信号は、設定されたバースト長分だけ繰り返し活性化されるので、パージ動作が指示された場合において、データ格納回路に格納されているバースト長分のデータはメモリセルアレイに順次書込まれることとなる。
【０１１０】
次に、内部におけるパージ指示コマンドの生成の有無に応じた、半導体記憶装置１１００の全体動作をタイミングチャートを用いて説明する。
【０１１１】
図１１は、パージ指示コマンドを内部で生成しない場合における半導体記憶装置１１００の読出／書込動作におけるデータの入出力タイミングについて説明するためのタイミングチャートである。
【０１１２】
図１１を参照して、時刻ｔ１においてライトコマンドが指示される前に、書込データ格納回路には書込データＫ，Ｌ，Ｍ，Ｎが格納されている。ライトコマンドの指示に従って、時刻ｔ２においてデータバスに新たな書込データｋが伝達され、時刻ｔ３以降において残りの書込データｌ，ｍ，ｎが順次伝達される。
【０１１３】
時刻ｔ３においては、書込データ格納回路の格納データのメモリセルアレイへの書込が開始され、時刻ｔ３から４クロックサイクルに渡って書込データＫ，Ｌ，Ｍ，Ｎがメモリセルアレイに格納される。その間、データバスにによって伝達される書込データｋ，ｌ，ｍ，ｎは、１クロックサイクルごとに、順次先のフリップフロップ回路に送られ書込データ格納回路で保持される。
【０１１４】
時刻ｔ４において、当初書込データ保持回路に保持されていたデータＫ，Ｌ，Ｍ，Ｎはすべてメモリセルアレイへ書込まれ、新たなライトコマンドに対応してデータバスに伝達されたデータｋ，ｌ，ｍ，ｎも書込データ格納回路に保持されたので、書込系の動作は一旦完了する状態となる。
【０１１５】
この後、半導体記憶装置内において積極的にパージ指令を発行しない場合には、外部よりプリチャージ指示等が入力され、書込データ格納回路に保持されたデータを払い出す必要が生じるまで書込データ保持回路の内容は保持される。
【０１１６】
時刻ｔ５においてプリチャージコマンドが外部から指示され、このタイミングによりパージ動作が実行される。これに応じて、時刻ｔ６より、書込データ格納回路中のデータ信号ｋ，ｌ，ｍ，ｎのメモリセルアレイへの書込みが開始される。書込データ格納回路中の書込データのメモリセルアレイへの伝達を完了するまでは、ワード線の活性状態を維持する必要があることから、プリチャージ動作を開始できるのは時刻ｔ７のタイミングとなる。
【０１１７】
よって、プリチャージコマンドが入力された時刻ｔ５から次の行系動作を活性するためのアクティベートコマンドが受付けが可能となる時刻ｔ８までには、クロック信号の８サイクルに相当する時間が経過することとなる。
【０１１８】
図１２は、パージ指示コマンドを内部で生成する場合における半導体記憶装置１１００の読出／書込動作時におけるデータの入出力タイミングを説明するためのタイミングチャートである。
【０１１９】
図１２を参照して、時刻ｔ１から時刻ｔ４までの動作は、図１１の場合と同様であるので説明は繰返さない。
【０１２０】
時刻ｔ４において、ライト動作が非活性となった場合においても、コマンドデコード回路１３１もしくは１３２によって、パージ指令信号ＰＲＧが発生される。これに応じて、時刻ｔ５よりパージ動作が実行され、時刻ｔ４のタイミングにおいて書込データ格納回路に保持されるデータｋ，ｌ，ｍ，ｎが、時刻ｔ５より順次メモリセルアレイに書込まれる。
【０１２１】
これにより、図１１の場合と同様のタイミングである時刻ｔ６にプリチャージコマンドが指示された場合においては、プリチャージコマンドが入力された後、わずか２クロックサイクル後の時刻ｔ７に、次の行系動作を活性するためのアクティベートコマンドを実行することが可能である。
【０１２２】
すなわち、実際にプリチャージ動作や書込動作が外部より指示されていない場合においても、内部でパージ動作を実行するための内部コマンド信号を積極的に発生することにより、データバスを効率的に使用し、動作の高速化を図ることが可能となる。
【０１２３】
［実施の形態２の変形例］
実施の形態２の変形例においては、ライト動作やリード指示等の他の命令に重複して、パージ動作を重複して指示する構成について考える。
【０１２４】
この方法は、一般にプリチャージコマンドにおいても行なわれており、プリチャージコマンドをライト動作やリード動作と重複させる場合には、アドレス信号のうちの１ビットを利用して、このビット信号のレベルに応じて、重複したプリチャージコマンドを発生させるかどうかを設定することが可能な構成とされる。
【０１２５】
図１３は、実施の形態２の変形例におけるパージ指令信号ＰＲＧを発生するコマンドデコード回路１３３の構成を示す回路図である。
【０１２６】
図１３を参照して、コマンドデコード回路１３３は、図７で説明したコマンドデコード回路１３１と同様の形態で接続される論理ゲートＬＧ２０〜ＬＧ２４およびインバータＩＶ２０，２２，２４と、論理ゲートＬＧ５５とを含む。論理ゲートＬＧ５５は、コマンドデコード回路１３１の出力とオートパージ信号ＡＰＲＧとを２入力としてＯＲ演算結果を、パージ指令信号ＰＲＧとして出力する。
【０１２７】
図１４は、オートパージ信号発生回路１３５の構成を示す回路図である。
図１４を参照して、オートパージ信号発生回路１３５は、リード信号ＲＤＯとアドレス信号のビットの１つであるＡ１１とを２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ５０と、ライト信号ＷＲＴとアドレス信号Ａ１１とを２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ５２と、論理ゲートＬＧ５２の出力をライトレイテンシ分遅延して出力する遅延回路１３７と、論理ゲートＬＧ５０と遅延回路１３７の出力とを２入力としてＮＡＮＤ演算結果を出力する論理ゲートＬＧ５４とＬＧ５４の出力を受けるタイミングシフト回路１３９とを含む。
【０１２８】
図１４においては、ライトレイテンシ＝１である場合に対応するものとして、遅延回路１３７は、論理ゲートＬＧ５２の出力を１クロックサイクル遅延させて、論理ゲートＬＧ５４の入力ノードに伝達する。また、タイミングシフト回路１３９は、バースト長に相当するクロックサイクル数だけ入力された信号を遅延して出力する。
【０１２９】
このような構成とすることにより、アドレス信号Ａ１１が、Ｌレベルに設定されている場合には、ライト信号およびリード信号の状態にかかわらず、論理ゲートＬＧ５４の出力はＬレベルに固定される。
【０１３０】
一方、アドレス信号Ａ１１がＨレベルに設定された場合には、リード信号およびライト信号の活性化（Ｈレベル）に対応して、論理ゲートＬＧ５４の出力はＨレベルに立上がる。タイミングシフト回路１３９は、論理ゲートＬＧ５４の出力がＨレベルとなった場合に、設定されたバースト長に対応するクロックサイクル数だけタイミングをシフトさせてオートパージ信号ＡＰＲＧを活性化（Ｈレベル）する。これにより、バースト長分のデータについての読出動作および書込動作が完了したタイミングにおいて、パージ動作が併せて指示されることとなる。
【０１３１】
このように、ライト動作およびリード動作が実行されるたびに、データ処理が完了したタイミングにパージ動作を自動的に実行することとすれば、書込データ格納回路中の保持データのメモリセルアレイへの払い出しタイミングを外部から制御する必要がなく、半導体記憶装置内部におけるタイミングの調整がより容易になるという利点が生ずる。
【０１３２】
図１５は、ライトコマンドに付随してオートパージのコマンドが指示された場合の半導体記憶装置１１００の動作について説明するためのタイミングチャートである。
【０１３３】
図１５を参照して、時刻ｔ１においてライト・オートパージコマンドが入力される。これによりまず時刻ｔ１よりライトコマンドが実行され、時刻ｔ１に先立って書込データ格納回路に保持されたデータＫ，Ｌ，Ｍ，Ｎが、時刻ｔ３よりメモリセルアレイに払い出されるのと並行して、新たな書込データｋ，ｌ，ｍ，ｎが、時刻ｔ２よりデータバスに伝達され、時刻ｔ３より順に書込データ格納回路に伝送され格納される。
【０１３４】
時刻ｔ４において、外部より新たに入力されたデータ信号ｋ，ｌ，ｍ，ｎは全て半導体記憶装置１１００内に取込まれ、ライトコマンドとしては終了することとなるが、このタイミングで自動的にパージ動作が実行される。
【０１３５】
すなわち、時刻ｔ４よりパージ動作が実行され、このタイミングにおいて書込データ格納回路に保持されるデータｋ，ｌ，ｍ，ｎが、１クロックサイクルごとに順にメモリセルアレイに書込まれる。パージ動作が完了すると、次のクロックタイミングにおいて自動的にプリチャージコマンドが入力される。
【０１３６】
よって、この場合においても、プリチャージコマンドの発生から新たなアクティベートコマンドの実行までには２サイクル分を要するだけですみ、積極的にパージ動作を行なわない場合として説明した図１１と比較して、動作の高速化が図られていることがわかる。
【０１３７】
図１６は、リード動作に付随してオートパージおよびオートプリチャージコマンドが指示される場合の半導体記憶装置１１００の全体動作を説明するためのタイミングチャートである。
【０１３８】
図１６を参照して、時刻ｔ１においてリード・オートパージ・オートプリチャージコマンドが入力される。このタイミングにおいて、書込データ保持回路においてはデータＫ，Ｌ，Ｍ，Ｎが格納されている。
【０１３９】
時刻ｔ２からリード動作が実行され、メモリセルアレイよりデータｋ，ｌ，ｍ，ｎが順に読出され、時刻ｔ３より読出データｋ，ｌ，ｍ，ｎが、データバスに順次伝達される。
【０１４０】
読出動作が終了する時刻ｔ４において、オートパージコマンドによりパージ動作が自動的に実行される。これにより、次のクロック活性化タイミングである時刻ｔ５に書込データ格納回路に保持されたデータＫのメモリセルアレイへの書込が実行される。
【０１４１】
以下、クロック活性化タイミングごとにデータＬ，Ｍ，Ｎについても、同様にメモリセルアレイに書込まれる。これにより、時刻ｔ６においてプリチャージ動作を実行できる環境が整うため、オートプリチャージコマンドに基づいてプリチャージ動作が実行される。これにより時刻ｔ７より次のアクティベートコマンドを実行することが可能となる。
【０１４２】
［実施の形態３］
実施の形態３においては、実施の形態１において述べたメモリセルアレイにおいて読出／書込データをバースト長分一括に取扱う技術と、実施の形態２で述べた書込データを一時的に退避させた後メモリセルアレイに書込む技術とを組合わせることによって、メモリセルアレイでの読出動作と書込動作との衝突をさらに有効に回避する。
【０１４３】
図１７は、本発明の実施の形態３の半導体記憶装置１２００の全体構成を示す概略ブロック図である。
【０１４４】
図１７を参照して、半導体記憶装置１２００は、半導体記憶装置１１００と比較して、読出データを一旦保持するための回路として、実施の形態１で説明したＰ／Ｓデータ変換回路８０を備える点と、書込データ保持回路１７０に代えて書込データ保持回路２７０を備える点が異なる。書込データ保持回路２７０は、書込データ保持回路１７０と比較して、書込データ格納回路１１０および書込制御回路１００に代えて書込データ格納回路２１０と書込制御回路２００を含む点とが異なる。
【０１４５】
また、列選択動作は、実施の形態１と同様に行なう。すなわち、半導体記憶装置１２００は、半導体記憶装置１０００と同様の内部列アドレス発生回路２５を備え、発生される内部列アドレス信号に応じて、１回の列選択動作においてバースト長分の個数のメモリセル列を同時に活性化する。
【０１４６】
その他の構成および動作については、実施の形態１および実施の形態２と同様であるので説明は繰返さない。
【０１４７】
図１８は、半導体記憶装置１２００の読出／書込データの保持に関する回路の構成を示すブロック図である。
【０１４８】
図１８を参照して、書込データ格納回路２１０は、入力バッファ９２のデータをラッチするラッチ回路１５１と、ラッチ回路１５１のデータを並列に展開するためのラッチ回路１５４ａ〜１５４ｄと、ラッチ回路１５１とラッチ回路１５４ａ〜１５４ｄとの間にそれぞれ設けられるゲート回路１５２ａ〜１５２ｄを有する。
【０１４９】
書込データ格納回路２１０は、さらに、パージ開始信号の反転信号／ＰＳＴＲＴに応じてオンオフするトランスファーゲート２５１ａ〜２５１ｄと、センスアンプＩ／Ｏ回路にデータを伝達するためのラッチ回路１５６ａ〜１５６ｄを有する。トランスファーゲート２５１ａ〜２５１ｄは、ラッチ回路１５４ａ〜１５４ｄとラッチ回路１５６ａ〜１５６ｄとの間にそれぞれ設けられる。
【０１５０】
ラッチ回路１５１に伝達されるシリアルな書込データは、実施の形態１で説明したのと同様に、カウンタ回路７８の出力に応じてラッチ回路１５４ａ〜１５４ｄに順に伝達され、並列データに変換される。ラッチ回路１５４ａ〜１５４ｄに保持される並列データは、トランスファーゲート２５１ａ〜２５１ｄを介してラッチ回路１５６ａ〜１５６ｄに伝達される。
【０１５１】
トランスファーゲート２５１ａ〜２５１ｄは、信号／ＰＳＴＲＴに応じて制御され、パージ動作が開始された場合においてオフされる。一旦パージ動作が実行された場合においては、パージ動作の完了までの間、メモリセルアレイに書込むべき並列データが破壊されないようにするためである。信号／ＰＳＴＲＴは書込制御回路２００によって生成される。
【０１５２】
図１９は、書込制御回路２００の構成を示す回路図である。
図１９を参照して、書込制御回路２００は、図１０で説明した書込制御回路１００とほぼ同様の構成を有しており、ＰＳＴＲＴを発生する論理ゲートおよびインバータの接続については、書込制御回路１００の場合と同様である。書込制御回路２００は、書込制御回路１００と比較して、パージカウント信号ＰＣＮＴを発生するパージカウンタ１０６を具備していないことおよびパージ開始信号ＰＳＴＲＴの反転信号を発生するためのインバータＩＶ６４を具備していることのみが異なる。
【０１５３】
再び図１８を参照して、書込制御回路２００によって発生されるパージ開始信号ＰＳＴＲＴに応じてコラムアドレス格納回路１２０は、図９と同様の動作を行なう。またＰ／Ｓデータ変換回路８０の構成および動作については、図２と同様であるので説明は繰返さない。
【０１５４】
実施の形態２で述べた図１４のオートパージ信号発生回路を、半導体記憶装置１２００に適用して、リード動作およびライト動作の合わせてパージ動作を自動的に行なう構成とすることも可能である。なお、この場合には、オートパージ信号発生回路中のタイミングシフト回路１３９における遅延タイミングは、１クロックサイクル分とすればよい。
【０１５５】
図２０は、半導体記憶装置１２００の全体動作を説明するためのタイミングチャートである。
【０１５６】
図２０を参照して、時刻ｔ１において、ライトコマンドが入力される。ライトコマンドの入力に伴って、まず書込データ格納回路に格納されたデータＫ，Ｌ，Ｍ，Ｎをメモリセルアレイに書込む必要があるが、この書込動作は、バースト長分一括して時刻ｔ３において１クロックサイクルで完了させることができる。
【０１５７】
また、時刻ｔ２以降１クロックサイクルごとに新たな書込データｋ，ｌ，ｍ，ｎがデータバスに順次伝達され、書込データ格納回路２１０に格納される。
【０１５８】
時刻ｔ４において、リードコマンドが入力されるが、メモリセルアレイにおいて重複する書込動作は発生していないため、次のクロック活性化タイミングである時刻ｔ５において指定された読出データＥ，Ｆ，Ｇ，Ｈを一括して読出すことができる。読出されるデータＥ，Ｆ，Ｇ，Ｈは、Ｐ／Ｓデータ変換回路８０によって、時刻ｔ６より１データずつ順にデータバスに伝達される。
【０１５９】
これにより、時刻ｔ８においてプリチャージコマンドを受付けることができ、さらに２クロックサイクル後の時刻ｔ９より新たなアクティベートコマンドを実行することができることになる。
【０１６０】
このように、実施の形態３の半導体記憶装置１２００においては、実施の形態１で説明したメモリセルアレイにおいてバースト長分のデータを一括して読出あるいは書込することにより書込動作と読出動作との衝突の回避効果と、実施の形態２で説明した書込データを直接メモリセルアレイに書込まず一旦保持して適切なタイミングで改めてメモリセルアレイに書込むことによる書込動作と読出動作との衝突の回避効果との両方の効果を組合わせることによって、メモリセルアレイにおいて読出動作と書込動作とが重複して発生する可能性がさらに低いものとなる。これにより、広いバンド幅を有する場合においても、データバスの使用効率を向上させて、読出／書込データの授受を高速に行なうことが可能となる。
【０１６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１６４】
【発明の効果】
請求項１，２記載の半導体記憶装置は、データバスとの間でのデータ信号の授受を、読出動作時に使用する読出データ保持回路と書込動作時に使用する書込データ保持回路とによって独立して実行するので、データバスの使用効率を向上させるともにメモリセルアレイで読出動作と書込動作が重複して発生することを回避することができる。さらに、バースト長が可変設定された場合にも、バースト長の変化に応じて上記効果を得ることが可能である。
【０１６５】
請求項３，４，５，６記載の半導体記憶装置は、書込データを一旦書込データ格納回路に格納して書込動作を行ない、他のコマンド信号との関係に応じて適切なタイミングで書込データ格納回路からメモリセルアレイへの書込データの伝達を実行するので、データバスの使用効率を向上させるともにメモリセルアレイで読出動作と書込動作が重複して発生することを回避することができ、バースト長分のデータの入出力を高速化することが可能である。
【０１６６】
請求項７記載の半導体記憶装置は、請求項４記載の半導体記憶装置が奏する効果に加えて、読出動作もしくは書込動作の終了後に、自動的に書込データ格納回路からメモリセルアレイへの書込データの伝達を指示するコマンド信号を活性化するので、書込データ格納回路からメモリセルアレイへ書込データを払い出すタイミングを容易に規定することができる。
【０１６７】
請求項８記載の半導体記憶装置は、書込データを一旦書込データ格納回路に格納して書込動作を行なうとともに、データ変換回路にデータ信号を蓄えつつメモリセルアレイにおいてバースト長分のデータ信号を一括して読出あるいは書込むので、メモリセルアレイで読出動作と書込動作が重複して発生することをさらに効率的に回避することができ、データバスの使用効率をさらに向上させるともにバースト長分のデータの入出力のさらなる高速化を図ることが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【図２】 Ｓ／Ｐデータ変換回路７０およびＰ／Ｓデータ変換回路８０の構成および動作を説明するブロック図である。
【図３】 ゲート回路７２ｄの構成を示す回路図である。
【図４】 実施の形態１の半導体記憶装置１０００における読出／書込動作時のデータ入出力タイミングを説明するためのタイミングチャートである。
【図５】 カウント回路１７８の構成を説明する回路図である。
【図６】 実施の形態２の半導体記憶装置１１００の全体構成を示す概略ブロック図である。
【図７】 パージ指令信号を発生するコマンドデコード回路１３１の構成を示す回路図である。
【図８】 パージ指令信号を発生する別の構成のコマンドデコード回路１３２の構成を示す回路図である。
【図９】 半導体記憶装置１１００の読出／書込データの保持に関する回路の構成を示すブロック図である。
【図１０】 書込制御回路１００の構成を示す回路図である。
【図１１】 パージ指示コマンドを内部で生成しない場合における半導体記憶装置１１００の読出／書込動作におけるデータの入出力タイミングについて説明するためのタイミングチャートである。
【図１２】 パージ指示コマンドを内部で生成する場合における半導体記憶装置１１００の読出／書込動作時におけるデータの入出力タイミングを説明するためのタイミングチャートである。
【図１３】 実施の形態２の変形例におけるパージ指令信号ＰＲＧを発生するコマンドデコード回路１３３の構成を示す回路図である。
【図１４】 オートパージ信号発生回路１３５の構成を示す回路図である。
【図１５】 ライトコマンドに付随してオートプリチャージおよびオートパージのコマンドが指示された場合の半導体記憶装置１１００の動作について説明するためのタイミングチャートである。
【図１６】 リード動作に付随してオートパージおよびオートプリチャージコマンドが指示される場合の半導体記憶装置１１００の全体動作を説明するためのタイミングチャートである。
【図１７】本発明の実施の形態３の半導体記憶装置１２００の全体構成を示す概略ブロック図である。
【図１８】 半導体記憶装置１２００の読出／書込データの保持に関する回路の構成を示すブロック図である。
【図１９】 書込制御回路２００の構成を示す回路図である。
【図２０】 半導体記憶装置１２００の全体動作を説明するためのタイミングチャートである。
【図２１】 従来の一般的なＤＲＡＭにおける読出／書込動作時のデータの入出力タイミングを説明するためのタイミングチャートである。
【符号の説明】
２０ コントロール回路、２５，２２５ 内部列アドレス発生回路、７０ Ｓ／Ｐデータ変換回路、８０ Ｐ／Ｓデータ変換回路、１００，２００ 書込制御回路、１２０ コラムアドレス格納回路、１１０，２１０ 書込データ格納回路、１７０ 書込データ保持回路。
Claims (8)
- １回の読出動作および１回の書込動作のそれぞれにおいて、外部データバスによって時系列なデータ列として伝達される複数のデータ信号を入出力することが可能な半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに対してデータ信号の読出動作および書込動作を行なうためのコマンド信号を発生する制御回路と、
前記１回の読出動作および前記１回の書込動作の対象となる複数の選択メモリセルを選択するための行選択回路および列選択回路と、
書込動作時に前記外部データバスから伝達される前記複数のデータ信号を一時的に保持した後、前記メモリセルアレイに伝達する書込データ保持回路と、
読出動作時に前記メモリセルアレイより出力される前記複数のデータ信号を一時的に保持した後、順に前記外部データバスに伝達する読出データ保持回路と、
前記コマンド信号に応じて、前記複数の選択メモリセルのそれぞれと前記書込データ保持回路および前記読出データ保持回路との間でデータ信号の授受を行なう入出力選択回路と、
前記複数の選択メモリセルを指定するための行アドレス信号および列アドレス信号を受けるアドレス入力端子とを備え、
前記制御回路は、前記複数のデータ信号が有するデータ信号の個数を表わすバースト長を２N（Ｎは整数）個以下の範囲で可変に２M （ＭはＮ以下の整数）個に設定するため前記バースト長設定信号を生成し、
前記半導体記憶装置は、
前記列アドレス信号および前記バースト長設定信号に応じて、前記複数の選択メモリセルのそれぞれに対応する２M個のメモリセル列を活性化するための内部列アドレス信号を発生する内部列アドレス発生回路をさらに備え、
前記列選択回路は、前記内部列アドレス信号に対応する前記メモリセル列を活性化し、
前記読出データ保持回路は、
２N個のデータ信号のそれぞれを格納するための２N個の読出データラッチ回路と、
前記２N個の読出データラッチ回路と前記外部データバスとの間にそれぞれ設けられる２N個の読出スイッチ回路と、
前記２N個の読出スイッチ回路から前記バースト長の設定に対応して予め選択される２M個の読出スイッチ回路のうちの一つを順番に活性化するカウント回路とを含む、半導体記憶装置。 - 前記制御回路は、クロック信号をさらに発生し、
前記カウント回路は、
前記クロック信号に同期してカウントアップされるＮビットのカウント信号を発生する第１のサブカウント回路と、
前記バースト長の設定に対応して、前記Ｎビットのカウント信号のうちの（Ｎ−Ｍ）ビットを強制的に非活性化した上で、前記Ｎビットのカウント信号を各前記スイッチ回路に対して出力する第２のサブカウント回路とを有し、
前記２N個のスイッチ回路のそれぞれは、前記Ｎビットのカウント信号の各ビットの状態の組合せに対応してオンする、請求項１記載の半導体記憶装置。 - １回の読出動作および１回の書込動作のそれぞれにおいて、外部データバスによって時系列なデータ列として伝達される複数のデータ信号を入出力することが可能な半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに対してデータ信号の読出動作および書込動作を行なうためのコマンド信号を発生する制御回路と、
前記１回の読出動作および前記１回の書込動作の対象となる複数の選択メモリセルを選択するための行選択回路および列選択回路と、
書込動作時に前記外部データバスから伝達される前記複数のデータ信号を一時的に保持した後、前記メモリセルアレイに伝達する書込データ保持回路と、
読出動作時に前記メモリセルアレイより出力される前記複数のデータ信号を一時的に保持した後、順に前記外部データバスに伝達する読出データ保持回路と、
前記コマンド信号に応じて、前記複数の選択メモリセルのそれぞれと前記書込データ保持回路および前記読出データ保持回路との間でデータ信号の授受を行なう入出力選択回路と、
前記複数の選択メモリセルを指定するための行アドレス信号および列アドレス信号を受けるアドレス入力端子とを備え、
前記制御回路は、前記複数のデータ信号が有するデータ信号の個数を表わすバースト長をＭ個に定めるためのバースト長設定信号を発生し、
前記半導体記憶装置は、
前記列アドレス信号および前記バースト長設定信号に応じて、前記複数の選択メモリセルのそれぞれに対応する前記第１複数個のメモリセル列を順次活性化するための内部列アドレス信号を生成する内部列アドレス発生回路をさらに備え、
前記列選択回路は、前記内部列アドレス信号に応じて前記第１複数個のメモリセル列を順次活性化し、
前記書込データ保持回路は、
書込動作時に前記外部データバスによって伝達されるＭ個の書込データ信号を一時的に格納するための書込データ格納回路と、
前記Ｍ個の書込データ信号に対応する前記列アドレス信号を記憶する書込アドレス格納回路と、
前記コマンド信号の組合わせに応じて、前記Ｍ個の書込データ信号を前記書込データ格納回路から対応する前記複数の選択メモリセルのそれぞれへ順次転送することを指示する書込制御回路とを含む、半導体記憶装置。 - 前記書込制御回路は、前記コマンド信号に応じて、前記Ｍ個の書込データ信号の転送の開始を指示するパージ開始信号を活性化するとともに、活性化と非活性化をＭ回繰返すパージカウント信号を発生し、
前記書込データ格納回路は、
直列に接続されるＭ個のフリップフロップ回路を有し、
第１番目の前記フリップフロップ回路は、前記パージカウント信号の活性化に応じて、前記外部データバスによって伝達される前記Ｍ個の書込データ信号の一つを順に取込み、
第１番目から第（Ｍ−１）番目までの前記フリップフロップ回路のそれぞれは、前記パージカウント信号の活性化に応じて、前記Ｍ個の書込データ信号のうちの一つを次の前記フリップフロップ回路に転送し、
第Ｍ番目の前記フリップフロップ回路は、前記パージカウント信号の活性化に応じて、前記Ｍ個の書込データ信号のうちの一つを前記入出力選択回路に伝達する、請求項３記載の半導体記憶装置。 - 前記書込アドレス格納回路は、
前記Ｍ個の書込データ信号に対応する列アドレス信号を記憶するための書込アドレス記憶回路と、
前記パージ開始信号の活性化に応じて、前記書込アドレス記憶回路に記憶された列アドレス信号を前記内部列アドレス発生回路に伝達する第１のトランスファゲートと、
前記パージ開始信号の非活性化に応じて、前記アドレス入力端子に入力された列アドレス信号を前記内部列アドレス発生回路に伝達する第２のトランスファゲートとを含む、請求項４記載の半導体記憶装置。 - 前記コマンド信号は、
前記メモリセルアレイに書込動作を指示するライト信号と、
前記メモリセルアレイに読出動作を指示するリード信号と、
前記読出動作に先立って前記データ信号を伝達する配線の電位レベルを所定電位に設定することを指示するプリチャージ信号と、
前記書込データ格納回路に保持された前記書込データ信号の前記複数の選択メモリセルへの書込を指示するパージ信号とを含み、
前記書込制御回路は、前記ライト信号と前記プリチャージ信号と前記パージ信号とのいずれか一つと、パージセット信号とが活性状態である場合に、前記パージ開始信号を活性化し、
前記パージセット信号は、前記ライト信号が活性化されたとき所定時間経過後に活性化され、かつ、前記ライト信号が非活性状態であって前記プリチャージ信号および前記パージ信号の少なくとも一方が活性化されたとき前記所定時間経過後に非活性化される、請求項４記載の半導体記憶装置。 - 前記コマンド信号は、
前記メモリセルアレイに書込動作を指示するライト信号と、
前記メモリセルアレイに読出動作を指示するリード信号と、
前記書込動作および前記読出動作に先立って前記データ信号を伝達する配線の電位レベルを所定電位に設定するためプリチャージ信号と、
前記書込データ格納回路に保持された前記書込データ信号の前記複数の選択メモリセルへの書込を指示するパージ信号とを含み、
前記制御回路は、前記リード信号もしくは前記ライト信号を活性化した場合には、前記読出動作もしくは前記書込動作の終了後、所定時間の間前記パージ信号を活性化し、
前記所定時間は、Ｍ個の前記書込データ信号を前記書込データ格納回路から前記メモリセルアレイに伝達するのに要する時間に相当する、請求項４記載の半導体記憶装置。 - １回の読出動作および１回の書込動作のそれぞれにおいて、外部データバスによって時系列なデータ列として伝達される複数のデータ信号を入出力することが可能な半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに対してデータ信号の読出動作および書込動作を行なうためのコマンド信号を発生する制御回路と、
前記１回の読出動作および前記１回の書込動作の対象となる複数の選択メモリセルを選択するための行選択回路および列選択回路と、
書込動作時に前記外部データバスから伝達される前記複数のデータ信号を一時的に保持した後、前記メモリセルアレイに伝達する書込データ保持回路と、
読出動作時に前記メモリセルアレイより出力される前記複数のデータ信号を一時的に保持した後、順に前記外部データバスに伝達する読出データ保持回路と、
前記コマンド信号に応じて、前記複数の選択メモリセルのそれぞれと前記書込データ保持回路および前記読出データ保持回路との間でデータ信号の授受を行なう入出力選択回路と、
前記複数の選択メモリセルを指定するための行アドレス信号および列アドレス信号を受けるアドレス入力端子とを備え、
前記制御回路は、前記複数のデータ信号が有するデータ信号の個数を表わすバースト長を第１複数個に定めるためのバースト長設定信号を発生し、
前記半導体記憶装置は、
前記列アドレス信号および前記バースト長設定信号に応じて、前記複数の選択メモリセルのそれぞれに対応する前記第１複数個のメモリセル列を活性化するための内部列アドレス信号を生成する内部列アドレス発生回路をさらに備え、
前記列選択回路は、前記内部列アドレス発生回路に対応する前記メモリセル列を活性化し、
前記読出データ保持回路は、
前記第１複数個のデータ信号のそれぞれを格納するための前記第１複数個の読出データラッチ回路と、
前記第１複数個の読出データラッチ回路と前記外部データバスとの間にそれぞれ設けられる前記第１複数個の読出スイッチ回路と、
前記第１複数個の読出スイッチ回路のうちの一つを順番にオンする読出カウント回路とを含み、
前記書込データ保持回路は、
書込動作時に入力される前記第１複数個の書込データ信号を一時的に格納するための書込データ格納回路と、
前記コマンド信号の組合わせに応じて、前記第１複数個の書込データ信号の前記複数の選択メモリセルへの書込みを指示するパージ開始信号を活性化する書込制御回路とを含み、
前記書込データ格納回路は、
前記第１複数個の書込データ信号のそれぞれを格納するための前記第１複数個の第１の書込データラッチ回路と、
前記第１複数個の第１の書込データラッチ回路と前記外部データバスとの間にそれぞれ設けられる前記第１複数個の第１の書込スイッチ回路と
前記第１の書込データラッチ回路のそれぞれに対応して設けられる第２の書込データラッチ回路と、
前記第１の書込データラッチ回路と前記第２の書込データラッチ回路との間にそれぞれ設けられ、前記パージ開始信号が活性化された場合にオフする前記第１複数個の第２の書込スイッチ回路と、
前記第１複数個の第１の書込スイッチ回路のうちの一つを順番にオンするカウント回路とを有し、
前記書込データ保持回路は、
前記第１複数個の書込データ信号に対応する列アドレス信号である格納列アドレスを一時的に記憶するとともに、前記パージ開始信号の活性化に応じて、前記格納列アドレスを前記内部列アドレス発生回路に伝達する書込アドレス格納回路をさらに含む、半導体記憶装置。
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