KR100441436B1 - 투과율이 향상된 평판표시장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 하프톤 마스크를 이용하여 공정을 단순화하고, 투명전극 형성공정을 우선하여 투과효율을 향상시키며 소오스/드레인 전극의 손상을 방지할 수 있는 CMOS 박막 트랜지스터 유기전계 발광표시장치 및 그의 제조방법에 관한 것이다.
본 발명의 유기전계 발광표시장치의 제조방법은 절연기판상에 반도체층을 형성하는 단계와; 게이트 절연막을 기판전면에 형성하는 단계와; 상기 게이트 절연막중 반도체층에 대응하는 부분에 게이트전극을 형성하는 단계와; 게이트를 마스크로 이용하여 상기 반도체층에 소오스/드레인 도핑영역을 형성하는 단계와; 하프톤 마스크를 이용하여 화소전극을 형성하는 단계와; 기판전면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 식각하여 상기 소오스/드레인 도핑영역을 노출시키는 콘택홀을 형성함과 동시에 상기 화소전극을 노출시키는 단계와; 상기 콘택홀을 통해 소오스/드레인 도핑영역과 연결되고 상기 노출된 화소전극과 직접 콘택되는 소오스/드레인 전극을 형성하는 단계와; 상기 화소전극의 일부분을 노출시키는 개구부를 구비하는 평탄화막을 형성하는 단계를 포함한다.
Description
본 발명은 평판표시장치에 관한 것으로서, 더욱 상세하게는 하프톤 마스크를 사용하여 공정을 단순화하고, 투명전극 형성공정을 우선하여 투과율을 향상시키고 소오스/드레인 전극의 손상을 방지할 수 있는 CMOS 박막 트랜지스터 유기전계 발광표시장치 및 그의 제조방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 CMOS 박막 트랜지스터 유기전계 발광표시장치의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 1a를 참조하면, 투명 절연기판(100)상에 버퍼산화막(110)을 형성하고, 상기 버퍼산화막(110)상에 반도체층 형성을 위한 제1마스크(도면상에는 도시되지 않음)를 이용하여 반도체층(121, 123, 125)를 형성한다. 제1반도체층(121)은 구동용 NMOS 트랜지스터가 형성될 제1영역(101)에 형성되고, 제2반도체층(123)은 구동용 PMOS 트랜지스터가 형성될 제2영역(103)에 형성되며, 제3반도체층(125)은 화소용 PMOS 트랜지스터가 형성될 제3영역(105)에 각각 형성된다.
기판 전면에 게이트 절연막(130)을 형성하고, 게이트 절연막(130)상에 게이트 금속물질을 증착한 다음, PMOS 트랜지스터의 게이트 형성용 제2마스크(도면상에는 도시되지 않음)를 이용하여 구동용 PMOS 트랜지스터의 게이트전극(143)과 화소용 PMOS 트랜지스터의 게이트 전극(145)을 형성한다. 한편, PMOS 트랜지스터의 게이트전극(143), (145)을 형성할 때, 제1영역(101)에는 도전패턴(140)이 형성된다. 상기 도전패턴(140)은 후속의 P+형 이온주입공정시 상기 NMOS 트랜지스터용 제1반도체층(121)으로의 이온주입을 방지하기 위한 마스크로서 작용하며, 후속 공정에서 패터닝되어 NMOS 트랜지스터용 게이트전극으로 된다.
상기 도전패턴(140) 및 게이트전극(143), (145)을 마스크로 하여 P+형 불순물을 제2 및 제3반도체층(123), (125)으로 이온주입하여 각각 PMOS 트랜지스터의 고농도 소오스/드레인 도핑영역(153)과 (155)을 형성한다.
도 1b를 참조하면, 기판전면에 감광막(210)을 도포한 다음, NMOS 트랜지스터의 게이트 형성용 제3마스크(도면상에는 도시되지 않음)를 이용하여 상기 감광막(210)을 패터닝한다. 상기 감광막(210)중 감광막 패턴(211)은 NMOS 트랜지스터의 게이트 형성용 마스크로 작용하고, 제1영역(101)을 제외한 게이트 절연막(130)상에 형성된 감광막 패턴(212)은 후속의 N-형 이온주입공정시 제2영역(103)과 제3영역(105) 그리고 후속공정에서 화소전극이 형성되는 제4영역(107)으로의 N-형 불순물이 이온주입되는 것을 방지하는 마스크로서 작용한다.
상기 감광막(210)을 마스크로 하여 상기 도전패턴(140)을 패터닝하여 NMOS 트랜지스터의 게이트(141)를 형성하고, 이어서 N-형 불순물을 상기 반도체층(121)으로 이온주입하여 NMOS 트랜지스터의 저농도 소오스/드레인 도핑영역(151)을 형성한다.
도 1c를 참조하면, 상기 감광막(210)을 제거한 다음 기판전면에 다시 감광막(220)을 도포하고, LDD 형성을 위한 제4마스크(도면상에는 도시되지 않음)를 이용하여 패터닝한다. 상기 감광막(220)중 감광막패턴(221)은 NMOS 트랜지스터의 LDD를 형성하기 위한 이온주입 마스크로 작용하고, 감광막 패턴(222)은 후속공정에서 N+형 이온주입공정시 제1영역(101)을 제외한 부분으로 N+형 불순물이 이온주입되는 것을 방지하기 위한 마스크로서 작용한다.
상기 감광막(220)을 마스크로 하여 N+형 불순물을 상기 반도체층(121)으로 이온주입하여, NMOS 트랜지스터의 고농도 소오스/드레인 도핑영역(152)을 형성하여, LDD 구조를 갖는 소오스/드레인 도핑영역을 형성한다.
도 1d를 참조하면, 상기 감광막(220)을 제거한 다음, 기판전면에 층간 절연막(160)을 형성하고, 콘택홀 형성용 제5마스크(도면상에는 도시되지 않음)를 이용하여 상기 층간 절연막(160)과 게이트 절연막(130)을 식각하여 상기 NMOS 트랜지스터의 고농도 소오스/드레인 도핑영역(152)과 PMOS 트랜지스터의 고농도 소오스/드레인 도핑영역(153), (155)을 노출시키는 콘택홀(161, 163, 165)을 각각 형성한다.
이어서, 기판전면에 소오스/드레인 전극물질을 증착한 다음 소오스/드레인 전극형성용 제6마스크(도면상에는 도시되지 않음)를 이용하여 상기 소오스/드레인 전극물질을 패터닝하여 상기 콘택홀(161, 163, 165)을 통해 상기 소오스/드레인 도핑영역(152, 153, 155)과 각각 콘택되는 NMOS 트랜지스터의 소오스/드레인 전극(171)과 PMOS 트랜지스터의 소오스/드레인 전극(173) 및 (175)을 각각 형성한다. 이때, 상기 스위칭용 NMOS 트랜지스터와 PMOS 트랜지스터의 소오스/드레인 전극중 하나, 즉, 드레인전극(171), (173)은 서로 연결되어진다.
기판전면에 보호막(180)을 형성한 다음 비어홀형성용 제7마스크(도면상에는 도시되지 않음)를 이용하여 상기 보호막(180)을 식각하여 상기 화소용 PMOS 트랜지스터의 소오스/드레인 전극(175)중 하나, 예를 들면 드레인 전극을 노출시키는 비어홀(185)을 형성한다. 이어서, 기판전면에 투명도전막을 증착한 다음 화소전극 형성용 제8마스크(도면상에는 도시되지 않음)를 이용하여 상기 투명도전막을 패터닝하여 상기 비어홀(185)을 통해 상기 드레인 전극(175)에 연결되는 화소전극(190)을 제4영역(107)에 형성한다.
다음, 기판전면에 평탄화막(200)을 형성한 다음 개구부형성용 제9마스크(도면상에는 도시되지 않음)를 이용하여 평탄화막을 식각하여 상기 화소전극(190)을 노출시키는 개구부(205)를 형성한다. 도면상에는 도시되지 않았으나, 상기 개구부내의 화소전극(190)상에 유기발광층을 형성하고 그위에 음극을 형성한다.
이로써, 제1영역(101)에 형성된 NMOS 트랜지스터와 제2영역(103)에 형성된 PMOS 트랜지스터로 이루어진 구동용 CMOS 트랜지스터가 형성되고, 제3영역(105)에는 화소용 PMOS 트랜지스터가 형성되며, 제4영역(107)에는 개구부(205)를 통해 노출되는 화소전극(190)이 형성된 종래의 CMOS 박막 트랜지스터 유기전계 발광표시장치가 얻어진다.
그러나, 상기한 바와같은 종래의 유기전계 발광표시장치의 제조방법은 9매의 마스크를 사용하여 제작하기 때문에 공정이 매우 복잡한 문제점이 있었다. 또한, 소오스/드레인 전극을 형성한 후 화소전극이 형성되기 때문에, 화소전극을 형성하기위한 패터닝공정시 하부의 소오스/드레인 전극이 손상되는 문제점이 있었다. 게다가, 유기 발광층으로부터 발광된 광이 다층의 절연막, 예를 들면 보호막, 층간 절연막 및 게이트 절연막과 버퍼막을 통과하기 때문에 투과율이 떨어지는 문제점이 있었다.
따라서, 본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 하프톤 마스크를 이용하여 공정을 단순화한 CMOS 박막 트랜지스터 유기전계 발광표시장치의 제조방법을 제공하는 데 그 목적이 있다.
또한, 본 발명은 투과율을 향상시키고, 소오스/드레인 전극의 손상을 방지할 수 있는 CMOS 박막 트랜지스터 유기전계 발광표시장치 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 CMOS 박막 트랜지스터 유기전계 발광표시장치의 제조방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 투과율이 향상된 CMOS 박막 트랜지스터 유기전계 발광표시장치의 제조방법을 설명하기 위한 공정단면도.
*도면의 주요 부분에 대한 부호의 설명*
300 : 절연기판 310 : 버퍼층
321, 323, 325 : 반도체층 330 : 게이트 절연막
341, 343, 345 : 게이트
352, 353, 355 : 소오스/드레인 도핑영역
360 : 투명도전막 365 : 화소전극
370 : 층간 절연막 381, 383, 385 : 소오스/드레인 전극
390 : 평탄화막 395 : 개구부
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 절연기판상에 반도체층을 형성하는 단계와; 게이트 절연막을 기판전면에 형성하는 단계와; 상기 게이트 절연막중 반도체층에 대응하는 부분에 게이트전극을 형성하는 단계와; 게이트를 마스크로 이용하여 상기 반도체층에 소오스/드레인 도핑영역을 형성하는 단계와; 하프톤 마스크를 이용하여 화소전극을 형성하는 단계와; 기판전면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 식각하여 상기 소오스/드레인 도핑영역을 노출시키는 콘택홀을 형성함과 동시에 상기 화소전극을 노출시키는 단계와; 상기 콘택홀을 통해 소오스/드레인 도핑영역과 연결되고 상기 노출된 화소전극과 직접 콘택되는 소오스/드레인 전극을 형성하는 단계와; 상기 화소전극의 일부분을 노출시키는 개구부를 구비하는 평탄화막을 형성하는 단계를 포함하는 평판표시장치의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 형성된 반도체층과; 기판전면에 형성된 게이트 절연막과; 상기 게이트 절연막중 상기 반도체층 상부에 형성된 게이트와; 상기게이트 절연막상에 상기 게이트와 일정간격 떨어져 형성된 화소전극과; 상기 화소전극이 노출되도록, 기판전면에 형성된 층간 절연막과; 상기 층간 절연막상에 형성되어, 상기 반도체층과 연결되고 상기 노출된 화소전극과 직접 콘택되는 소오스/드레인 전극과; 상기 화소전극의 일부분을 노출시키는 개구부를 구비한 평탄화막을 구비하는 평판표시장치를 제공하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 유기전계 발광표시장치의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 2a를 참조하면, 투명 절연기판(300)상에 PECVD 법으로 버퍼산화막(310)을 3000Å의 두께로 증착한다. 상기 버퍼산화막(310)상에 수소가 함유된 비정질 실리콘막(a-Si:H)을 PECVD 법으로 500Å의 두께로 증착한 다음 470℃의 온도에서 13분동안 탈수소화공정(dehydrogenation)을 진행한다. 다음, 상기 비정질 실리콘막을 ELA(Excimer Laser Annealing) 공정을 통해 폴리실리콘막으로 결정화시켜준다.
반도체층을 형성하기 위한 제1마스크(도면상에는 도시되지 않음)를 이용하여 결정화된 폴리실리콘막을 패터닝하여 구동용 NMOS 트랜지스터가 형성되는 제1영역(301), 구동용 PMOS 트랜지스터가 형성되는 제2영역(303) 그리고 화소용 PMOS 트랜지스터가 형성되는 제3영역(305)에 각각의 트랜지스터를 위한 반도체층(321), (323), (325)을 각각 형성한다.
기판 전면에 게이트 절연막(330)을 형성하고, 게이트 절연막(330)상에 게이트 금속물질을 증착한다. PMOS 트랜지스터의 게이트 형성용 제2마스크(도면상에는도시되지 않음)를 이용하여 PMOS 트랜지스터의 게이트전극(343), (345)을 형성함과 동시에 제1영역(301)에 도전패턴(340)을 형성한다. 상기 도전 패턴(340)은 PMOS 트랜지스터의 소오스/드레인 도핑영역을 형성하기 위한 P+형 불순물의 이온주입공정시 마스크로 작용하고, 후속공정에서 패터닝되어 NMOS 트랜지스터용 게이트전극으로 된다.
상기 도전패턴(340) 및 게이트전극(343), (345)을 마스크로 하여 P+형 불순물을 반도체층(323), (325)으로 이온주입하여 PMOS 트랜지스터의 고농도 소오스/드레인 도핑영역(353), (355)을 형성한다. 이때, 상기 도전패턴(340)에 의해 NMOS 트랜지스터용 반도체층(321)에는 P+형 불순물은 이온주입되지 않는다.
도 2b를 참조하면, 기판전면에 감광막(410)을 도포한 다음, NMOS 트랜지스터의 게이트 형성용 제3마스크(도면상에는 도시되지 않음)를 이용하여 상기 감광막(410)을 패터닝한다. 상기 감광막(410)중 감광막 패턴(411)은 NMOS 트랜지스터의 게이트 형성용 마스크로 작용하고, 감광막패턴(412)은 N-형 불순물 이온주입공정시 제2영역(303), 제3영역(305) 및 화소전극이 형성되는 제4영역(307)으로 N-형 불순물이 이온주입되는 것을 방지하는 마스크로 작용한다.
상기 감광막(410)을 마스크로 하여 상기 도전패턴(340)을 패터닝하여 NMOS 트랜지스터의 게이트(341)를 형성하고, 이어서 저농도의 N-형 불순물을 상기 반도체층(321)으로 이온주입하여 NMOS 트랜지스터의 저농도 소오스/드레인 도핑영역(351)을 형성한다.
도 2c를 참조하면, 상기 감광막(410)을 제거한 다음 기판전면에투명도전막(360)을 증착하고, 상기 투명도전막(360)상에 감광막(420)을 도포한다. 다음, 제4마스크로서 하프톤마스크(500)를 이용하여 상기 감광막(420)을 패터닝한다. 상기 하프톤 마스크(500)는 차단영역(510), 반투과영역(520) 및 투과영역을 구비한다.
차단영역(510)은 화소전극이 형성될 제4영역(307)에 대응하며, 기판상에 크롬등과 같은 차단막이 형성되어 빛을 모두 차단한다. 투과영역은 상기 N+형 불순물이 이온주입되는 부분에 대응하며, 기판상에 차단막이 형성되지 않은 부분으로서 빛을 모두 투과한다. 반투과영역(520)은 제2 및 제3영역(303), (305)에 대응됨과 동시에 제1영역(301)중 N+ 형 불순물이 이온주입되는 부분을 제외한 부분에 대응되며, 기판상에 차단막이 격자형으로 형성되어 빛의 투과량을 조절함으로써 빛을 반투과시킨다.
따라서, 하프톤 마스크(500)를 이용하여 패터닝된 감광막(420)은 반투과영역(520)에 대응하여 패터닝된 감광막패턴(421)보다 차단영역(510)에 대응하여 패터닝된 감광막패턴(422)이 더 두껍게 형성되고, 제1영역(301)의 반도체층(321)중 N+형 불순물이 이온주입될 부분에 대응하는 부분에서는 감광막(420)이 모두 제거된다.
도 2d를 참조하면, 서로 다른 두께의 감광막 패턴(421), (422)을 구비한 감광막(420)을 마스크로 하여 그 하부의 투명도전막(360)을 패터닝한다. 따라서, 하프톤 마스크(500)의 투과영역에 대응하는 부분 즉, 후속공정에서 N+ 형 불순물이 이온주입될 부분에서는 투명도전막(360)이 제거되어 게이트절연막(330)이 노출된다.
다음, 감광막(420)을 건식식각방법으로 식각하면, 차단영역(510)에 대응하는 제4영역에만 감광막패턴(422)이 존재하게 되며, 반투과영역(520)에 대응하는 나머지 영역에서는 감광막패턴(421)은 제거되어 투명도전막(360)이 노출되어진다.
이어서, 제1반도체층(321)으로 N+형 불순물을 이온주입하면, 투명도전막(360)과 감광막패턴(422)이 마스크로 작용하여 제1반도체층(321)에 고농도 N+형 고농도 소오스/드레인 도핑영역(352)이 형성된다.
다음, 상기 감광막패턴(422)을 마스크로 하여 상기 제1영역(301), 제2영역(303) 및 제3영역(305)의 노출된 투명도전막(360)을 건식식각하여 제거하면, 제1 내지 제3영역(301), (303), (305)에서는 게이트전극(341), (343), (345)이 각각 노출된다. 이어서, 제4영역(307)에 남아있는 감광막패턴(422)을 제거하면 화소전극(365)이 형성된다.
본 발명의 실시예에 따르면, 화소전극(365)이 게이트 절연막(330)상에 형성되므로, 종래와는 달리 후속공정에서 형성될 유기발광층으로부터 발광된 광이 다층의 절연막을 통과하지 않으므로, 투과율을 향상시킬 수 있다. 또한, 하프톤 마스크를 이용하여 화소전극(365)을 형성함과 동시에 N+형 고농도 소오스/드레인 도핑영역을 형성하여 줌으로써, LDD 영역을 형성하기 위한 1매의 마스크공정이 배제된다.
본 발명의 실시예에 따른 상기 하프톤 마스크를 이용하여 N+형 불순물과 화소전극을 형성하는 방법대신에, 서로 다른 두께를 갖는 감광막패턴(421), (422)을 이용하여 N+형 불순물을 이온주입하여 고농도 소오스/드레인 영역(352)을 형성한다음 제4영역(307)에만 감광막 패턴(422)이 남도록 상기 감광막(420)을 건식식각하는 방법을 이용할 수도 있다.
즉, 서로 다른 두께의 감광막 패턴(421), (422)을 구비한 감광막(420)을 이용하여 제1영역(310)의 N+형 불순물이 형성될 부분의 투명도전막(360)을 식각하며, 상기 감광막(420)을 마스크로 하여 제1영역(310)으로 N+형 불순물을 이온주입하여 N+형 고농도 소오스/드레인 영역(352)을 형성하고, 제4영역(307)에만 감광막 패턴(422)이 남도록 상기 감광막(420)을 건식식각하여 투명도전막(360)을 노출시키고, 상기 노출된 투명도전막(360)을 감광막패턴(420)을 이용하여 식각하며, 남아있는 감광막패턴(422)을 제거하여 화소전극(365)을 형성한다.
도 2f를 참조하면, 기판전면에 층간 절연막(370)을 형성하고, 콘택홀 형성용 제5마스크(도면상에는 도시되지 않음)를 이용하여 상기 층간 절연막(370)을 식각하여 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 소오스/드레인 도핑영역(352), (353), (355)의 일부분을 노출시키는 콘택홀(371), (373), (375)을 형성함과 동시에 상기 화소전극(365)을 노출시킨다.
이어서, 기판전면에 소오스/드레인 전극물질을 증착한 다음 제6마스크(도면상에는 도시되지 않음)를 이용하여 상기 소오스/드레인 전극물질을 패터닝하여 상가 소오스/드레인 도핑영역(351), (353), (355)과 각각 콘택되는 소오스/드레인 전극(381), (383), (385)을 형성한다. 이때, 상기 구동용 NMOS 트랜지스터와 PMOS 트랜지스터의 소오스/드레인 전극중 하나, 즉, 드레인전극(381), (383)은 서로 연결되도록 형성된다.
본 발명의 실시예에서는, 화소전극(365)을 형성한 다음 소오스/드레인 전극(381), (383), (385)을 형성하여 줌으로써, 화소전극(365)의 식각공정에 의한 소오스/드레인 전극의 손상을 방지할 수 있을 뿐만 아니라, 노출된 화소전극(365)과 직접 콘택되도록 소오스/드레인 전극이 형성되므로, 보호막의 형성공정 및 보호막을 식각하여 비어홀을 형성하는 1매의 마스크 공정을 배제할 수 있다.
이어서, 기판전면에 아크릴과 같은 평탄화막(390)을 증착한 다음 개구부형성용 제7마스크(도면상에는 도시되지 않음)를 이용하여 상기 평탄화막(390)을 식각하여 개구부(395)를 형성한다.
도면상에는 도시되지 않았으나, 상기 개구부(395)내의 화소전극(365)상에 유기발광층을 형성하고 그위에 음극을 형성한다. 이로써, 제1영역(301)에 형성된 NMOS 트랜지스터와 제2영역(303)에 형성된 PMOS 트랜지스터로 이루어진 구동용 CMOS 트랜지스터가 형성되고, 제3영역(305)에는 화소용 PMOS 트랜지스터가 형성되며, 제4영역(307)에는 개구부(395)를 통해 노출되는 화소전극(365)이 형성된 본 발명의 CMOS 박막 트랜지스터 유기전계 발광표시장치가 얻어진다.
본 발명의 실시예는 구동용 박막 트랜지스터를 CMOS 박막 트랜지스터로 구현한 것을 예시하였으나, 상기 화소용 박막 트랜지스터를 CMOS 박막 트랜지스토로 구현하는 것이 가능하다.
상기한 바와같은 본 발명에 따르면, 하프톤 마스크를 이용하여 종래의 9매의 마스크공정보다 2매의 마스크공정이 감소된 7매의 마스크공정으로 CMOS 박막트랜지스터 유기전계 발광표시장치를 제조할 수 있으므로, 공정을 단순화할 수 있는 이점이 있다.
또한, 화소전극을 소오스/드레인 전극의 형성전에 형성하여 줌으로써, 소오스/드레인 전극의 손상을 방지할 수 있다. 또한, 화소전극이 기판상부에 바로 형성되므로, 유기발광층으로부터 발광되는 광의 투과율을 향상시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 절연기판상에 반도체층을 형성하는 단계와;게이트 절연막을 기판전면에 형성하는 단계와;상기 게이트 절연막중 반도체층에 대응하는 부분에 게이트전극을 형성하는 단계와;게이트를 마스크로 이용하여 상기 반도체층에 소오스/드레인 도핑영역을 형성하는 단계와;하프톤 마스크를 이용하여 화소전극을 형성하는 단계와;기판전면에 층간 절연막을 형성하는 단계와;상기 층간 절연막을 식각하여 상기 소오스/드레인 도핑영역을 노출시키는 콘택홀을 형성함과 동시에 상기 화소전극을 노출시키는 단계와;상기 콘택홀을 통해 소오스/드레인 도핑영역과 연결되고 상기 노출된 화소전극과 직접 콘택되는 소오스/드레인 전극을 형성하는 단계와;상기 화소전극의 일부분을 노출시키는 개구부를 구비하는 평탄화막을 형성하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제1항에 있어서, 하프톤 마스크를 이용하여 화소전극을 형성할 때, 상기 소오스/드레인 도핑영역보다 도핑농도가 높고, 동일 도전형을 갖는 고농도 소오스/드레인 도핑영역을 형성하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제2항에 있어서, 하프톤 마스크를 이용하여 화소전극과 고농도 소오스/드레인 영역을 형성하는 방법은기판전면에 투명도전막을 형성하는 단계와;상기 투명도전막상에 감광막을 형성하는 단계와;하프톤 마스크를 이용하여 상기 고농도 소오스/드레인 도핑영역에 대응하는 부분에서는 투명도전막을 노출시키고, 상기 화소전극에 대응하는 부분의 두께가 그이외 부분에서 보다 두꺼운 감광막 패턴을 형성하는 단계와;상기 서로 다른 두께를 갖는 감광막 패턴을 이용하여 상기 노출된 투명도전막을 식각하는 단계와;상기 감광막 패턴을 건식식각하여, 상기 화소전극에 대응하는 부분에만 감광막 패턴을 남기고, 나머지 부분에서 투명도전막을 노출시키는 단계와;상기 투명도전막과 감광막 패턴을 마스크로 하여 상기 반도체층에 상기 고농도 소오스/드레인 도핑영역을 형성하는 단계와;상기 남아있는 감광막 패턴을 마스크로 하여 상기 노출된 투명도전막을 식각하는 단계와;상기 남아있는 감광막패턴을 제거하여 상기 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제2항에 있어서, 하프톤 마스크를 이용하여 화소전극과 고농도 소오스/드레인 도핑영역을 형성하는 방법은기판전면에 투명도전막을 형성하는 단계와;상기 투명도전막상에 감광막을 형성하는 단계와;하프톤 마스크를 이용하여 상기 고농도 소오스/드레인 도핑영역에 대응하는 부분에서는 투명도전막을 노출시키고, 상기 화소전극에 대응하는 부분의 두께가 그이외 부분에서 보다 두꺼운 감광막 패턴을 형성하는 단계와;상기 감광막 패턴을 이용하여 상기 노출된 투명도전막을 식각하는 단계와;상기 감광막 패턴을 마스크로 하여 상기 반도체층에 상기 고농도 소오스/드레인 도핑영역을 형성하는 단계와;상기 감광막 패턴을 건식식각하여 상기 화소전극에 대응되는 부분에만 남기고, 상기 투명도전막을 노출시키는 단계와;상기 남아있는 감광막 패턴을 마스크로 하여 노출된 투명도전막을 식각하는 단계와;상기 남아있는 감광막패턴을 제거하여 상기 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 절연기판상에 형성된 반도체층과;기판전면에 형성된 게이트 절연막과;상기 게이트 절연막중 상기 반도체층 상부에 형성된 게이트와;상기 게이트 절연막상에 상기 게이트와 일정간격 떨어져 형성된 화소전극과;상기 화소전극이 노출되도록, 기판전면에 형성된 층간 절연막과;상기 층간 절연막상에 형성되어, 상기 반도체층과 연결되고 상기 노출된 화소전극과 직접 콘택되는 소오스/드레인 전극과;상기 화소전극의 일부분을 노출시키는 개구부를 구비한 평탄화막을 구비하는 것을 특징으로 하는 평판표시장치.
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