KR101258080B1 - 액정표시소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 액정표시소자 제조방법에 관한 것으로, 특히, 폴리실리콘 액정표시소자의 구조 및 그 제조방법에 관한 것이다. 본 발명은 특히, 화소 전극을 형성하는 단계에서, 단위 화소의 표시영역에 형성되는 절연층들을 제거하여 표시영역에 음각의 패턴을 형성하고 상기 음각의 패턴 내에 감광막을 채우고 에이싱하여 소정의 패턴을 형성하는 원리를 사용하여 마스크를 사용하지 않고 화소 전극을 형성함으로써 전체 액정표시소자의 제조공정을 줄이는 효과를 얻는다.
폴리실리콘, 액정표시소자, 화소 전극
Description
도 1은 구동회로부 일체형 액정표시패널의 개략적 평면도.
도 2는 종래의 폴리실리콘 액정표시소자의 단위 화소의 평면도.
도 3a~3h는 종래의 폴리실리콘 액정표시소자의 제조공정을 순서대로 나타내는 단면도들.
도 4a는 본 발명의 액정표시소자의 단위화소를 나타내는 평면도.
도 4b는 본 발명의 액정표시소자의 단위화소의 절단면도.
도 5a~5m은 본 발명의 액정표시소자의 제조공정을 순서대로 나타내는 단면도들.
***********도면의 주요부분에 대한 부호의 설명***********
401:액티브 패턴 402:게이트 라인
402a:게이트 전극 403:스토리지 라인
404:데이터 라인 405:소스전극
406:드레인 전극 410:화소전극
420;절연층 460:표시영역
470:스위치 영역 502,503,504:절연층
본 발명은 폴리실리콘 액정표시소자의 구조 및 그 제조방법에 관한 것으로 특히, 화소전극 형성 단계에서 사용되는 마스크 수를 줄이는 액정표시소자 제조방법에 관한 것이다.
구동회로부가 별도로 구비되는 통상의 구동 회로부 분리형 액정표시소자는 화상이 표시되는 화면 표시부와 상기 화면 표시부를 구동하는 구동 회로부로 구분될 수 있다. 그리고 상기 화면 표시부와 구동 회로부는 TCP(Tape Carrier Package)등을 통하여 서로 연결되어 있다.
반면, 구동 회로부 일체형 액정표시소자는 구동회로부와 화면 표시부가 동일 기판상에 형성되어 있다. 따라서, 구동 회로부 일체형 액정표시소자는 구동 회로부 분리형 액정표시소자에 비해 제조공정이 편리하다.
그러나 구동 회로부 일체형 액정표시소자를 구성하기 위해서는 미세하고 동작 특성이 우수한 폴리실리콘 박막 트랜지스터를 사용해야 한다. 또한, 폴리실리콘 박막 트랜지스터를 채용하는 액정표시소자는 비정질 실리콘 박막 트랜지스터를 사용하는 액정표시소자에 비해 이동도가 우수하여 고속 동작을 요하는 액정표시소자의 제조에 적합하다. 보통, 비정질 박막 트랜지스터(Thin Film Transistor, TFT)의 전기적 이동도가 0.1~1㎠/V sec 정도인데 반해, 엑시머 레이저를 이용하여 제작된 폴리실리콘 TFT의 전기적 이동도는 100㎠/Vsec가 넘는 값을 가진다.
상기의 폴리실리콘 박막 트랜지스터를 사용하는 구동 회로부 일체형 액정표시소자를 도 1을 통해서 살펴본다.
도 1을 참조하면, 유리 등의 기판(100) 위에 단위 화소들이 매트릭스 형태로 배열된 화면 표시부(120)와, 화면 표시부(120)의 외곽에 형성되며 화면 표시부의 소자들을 구동하기 위한 구동 회로 영역(110)이 형성되어 있다. 상기 구동 회로 영역(110)에는 게이트 드라이버(130)와 데이터 드라이버(140) 등의 구동회로부가 형성되어 있다.
특히, 상기 구동회로부에는 P-형과 N-형 MOS(Complementary Metal Oxide Semiconductor)를 한 쌍으로 구성하여 단위 트랜지스터의 기능을 발휘하게 한 CMOS가 단위체를 형성하며 화면 표시부의 단위 화소들과 연결되어 있다.
구동회로부의 CMOS는 P형 및 N형 TFT를 포함하며, 화면표시부(120)에 형성되는 스위칭 소자는 주로 N형의 TFT가 형성될 수 있다.
이하, 도 2를 참조하여, 폴리실리콘 박막 트랜지스터를 채용하는 화면표시부의 단위 화소의 평면구조를 살펴본다.
도 2를 참조하면, 화면표시부의 단위화소는 복수의 게이트 라인(101)과 상기 게이트 라인과 수직 교차하는 복수의 데이터 라인(102)에 의해 단위 화소 영역이 정의된다. 상기 단위 화소 영역의 일부에 단위 화소를 제어하는 스위칭 소자로서 박막 트랜지스터(150)가 형성되어 있다.
상기 박막 트랜지스터(150)는 박막 트랜지스터의 채널을 구성하는 액티브 패턴(104a)과, 상기 액티브 패턴(104a)상에 형성되며 상기 게이트 라인(101)으로 부 터 분기하는 게이트 전극(101a)과, 상기 액티브 패턴(104a)상에 형성되는 컨택홀을 통해 상기 액티브 패턴과 연결되는 소스(102a) 및 드레인 전극(102b)을 구비하여 구성된다. 상기 소스 및 드레인 전극(102a,102b)은 상기 데이터 라인(102)으로 부터 분기하는 도전층으로 구성된다. 상기 박막 트랜지스터(150)은 단위 화소의 화소 전극(105)과 연결된다.
또한, 상기 단위 화소에는 단위 화소에 제공된 화상 신호를 유지시키기 위한 스토리지 커패시터가 더 형성되어 있다. 상기 스토리지 커패시터는 상기 게이트 라인과 평행하게 형성되는 스토리지 라인(103)과 상기 액티브 패턴(104a)의 연장인 폴리실리콘 패턴(104b)과 그 사이에 형성되는 절연층에 의해 형성된다.
한편, 상기 액티브 패턴(104a)에 형성되는 소스 및 드레인 영역은 소스 및 드레인 전극과의 오믹 컨택을 위해 불순물 이온이 도핑 되어 있고, 상기 스토리지 커패시터의 일 전극을 구성하는 폴리실리콘 패턴(104b)은 메탈화하기 위해 불순물 이온이 도핑 되어 있다.
통상, 상기 단위 화소의 박막 트랜지스터는 N형 불순물이 도핑 된 N형 TFT이다.
상기 N형 TFT 및 구동회로영역의 P형 TFT는 통상 동시에 형성되는 데, 상기 화면 표시부의 N형 TFT와 구동회로 영역의 P형 TFT의 제조공정을 도 3a~3h를 참조하여 살펴본다.
통상의 폴리실리콘 액정표시소자에는 N형 TFT와 P형 TFT가 동시에 형성되며, 도 3은 화소 영역에 형성되는 N형 TFT와 스토리지 커패시터와, 구동회로 영역에 형 성되는 P형 TFT를 예시하여 그 제조공정을 나타낸다.
도 3a를 참조하면, 투명한 유리 등의 기판(300)을 준비하고 상기 기판상에 실리콘 산화막으로 구성되는 버퍼층(301)을 소정의 두께로 형성한다.
이어서, 상기 버퍼 층(301)상에 증착 온도가 낮은 플라즈마 화학기상증착방법 (plasma enhanced chemical vapor deposition; PECVD)에 의해 액티브 패턴(104a)을 형성한다.
상기 액티브 패턴이 형성될 때, 스토리지 전극의 제 1 전극(104b)이 동시에 형성된다.
이어서, 도 3b를 참조하면, 액티브 패턴들을 형성한 다음, 상기 스토리지 커패시터의 제 1 전극(104b)을 메탈화하기 위한 불순물 이온을 상기 스토리지 제 1 전극에 도핑한다. 폴리실리콘에 불순물을 도핑하면, 도전성이 향상되어 커패시터를 향상시킬 수 있다.
도 3b를 참조하면, 스토리지 제 1 전극(104b)을 노출하며, 그 이외의 영역은 포토레지스트 패턴(310)으로 가리고 불순물 이온을 도핑한다.
이어서, 상기 포토레지스트 패턴(310)을 제거하고, 상기 액티브 패턴들을 절연시키는 제 1 절연층(301)을 형성한다.
상기 제 1 절연층(301)상에 금속등의 도전성 박막을 형성하고 포토리소그래피 공정을 진행하여 게이트 라인(미도시)과, 상기 게이트 라인으로부터 분기하는 게이트 전극(101a, 321)과, 상기 스토리지 제 1 전극(104b)과 대응하여 커패시터를 구성하는 스토리지 라인(103)을 형성한다.
이어서, 상기 금속 패턴들을 마스크로 사용하여 상기 액티브 패턴(104a)에 저농도의 N형 불순물을 도핑한다.
이어서, 도 3d를 참조하면, 상기 N형 TFT의 액티브 패턴에 LDD영역을 정의하고, 상기 스토리지 커패시터 및 P형 TFT를 덮는 포토레지스터 패턴(311)을 형성한다.
상기 포토레지스터 패턴(311)을 도핑 이온의 블로킹 마스크로 사용하여 N형의 고농도 불순물 이온을 상기 액티브 패턴(104a)에 주입한다. 그 결과, 액티브 패턴의 채널 가까이는 저농도 불순물이 형성되고, 그 외곽으로 고농도 불순물이 도핑 되어 소스 및 드레인 영역을 형성하는 LDD형의 N형 TFT가 형성된다.
이어서, 도 3e를 참조하면, N형 TFT와 스토리지 커패시터가 형성되는 화면 표시부를 포토레지스트 패턴(312)으로 가리고 P형 TFT의 액티브 패턴(320)에 고농도의 P형 불순물을 도핑 하여 P형 TFT를 형성한다. 상기 P형 불순물은 상기 N형 불순물보다 농도가 크므로 카운터 도핑 되어 P형 TFT가 완성된다.
이어서, 상기 도 3f를 참조하면, 상기 게이트 전극 상에 제 2 절연층(303)을 형성하고, 포토 마스크 공정을 통해 다수의 컨택홀(304)을 형성한다.
상기 컨택홀들은 N형 TFT 및 P형 TFT의 소스 및 드레인 영역을 노출시킨다.
이어서, 도 3g를 참조하면, 상기 N형 TFT 및 P형 TFT의 소스 및 드레인 영역과 연결되는 소스 및 드레인 전극(102a,102b, 322a, 322b)을 형성한다. 상기 소스 및 드레인 전극은 금속막 등의 도전막을 제 2 절연층(303)상에 스퍼터링한 다음, 포토리소그래피 공정을 진행하여 형성할 수 있다.
이어서, 도 3h를 참조하면, 상기 소스 및 드레인 전극을 절연시키는 패시베이션층(304)을 형성하고 화소 영역의 드레인 영역을 더 노출하는 컨택홀을 형성한다. 이어서, 상기 패시베이션층(304)상에 ITO등의 투명전극물질을 증착하고 포토리소그래피 공정에 의해 화소 전극(105)을 형성한다. 상기 화소 전극은 컨택홀을 통해 드레인 전극과 연결된다.
상기에서 상술한 바와 같은 공정에 의해 폴리실리콘 액정표시소자는 형성될 수 있는데, 상기에서 살핀 바와 같이, 종래의 제조공정은 다수의 마스크 공정을 포함하기 때문에 공정 단축과 생산성 향상을 위해 사용되는 마스크 수와 공정을 단축하는 연구가 계속되고 있다.
그러므로 본 발명은 상기와 같이 폴리실리콘 액정표시소자를 형성함에 있어, 사용되는 마스크 수를 줄이는 것을 목적으로 한다. 또한, 사용하는 마스크 수를 줄여 공정을 단축함으로써 제조비용을 낮추고 생산성을 향상시키는 것을 목적으로 한다.
상기 목적을 이루기 위해 본 발명은 복수의 게이트 라인 및 상기 게이트 라인과 수직교차하는 복수의 데이터 라인에 의해 정의되는 단위화소와; 상기 단위화소 내에 형성되면서 상기 게이트 라인 및 데이터 라인의 교차영역에 형성되는 스위칭 소자와; 상기 단위화소내에 형성되는 스토리지 라인과; 상기 스토리지 라인을 절연시키면서 상기 단위화소내의 표시영역은 노출시키는 절연층과; 상기 절연층 및 표시영역에 형성되는 화소전극을 구비하는 것을 특징으로 하는 액정표시소자를 제공한다.
또한, 본 발명은 기판상에 액티브 패턴을 형성하는 단계와; 상기 액티브 패턴을 절연시키는 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층 상에 게이트 라인, 상기 게이트 라인으로부터 분기하는 게이트 전극 및 상기 게이트 라인과 평행한 스토리지 라인을 형성하는 단계와; 상기 액티브 패턴 내에 불순물 이온을 주입시켜 소스 및 드레인 영역을 형성하는 단계와; 상기 게이트 전극 상에 제 2 절연층을 형성하는 단계와; 상기 소스 및 드레인 영역을 노출시키는 컨택홀을 형성하는 단계와; 상기 소스 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극과 상기 게이트 라인과 교차하는 데이터 라인을 형성하는 단계와; 상기 소스 및 드레인 전극 및 데이터 라인을 덮는 패시베이션층을 형성하는 단계와; 상기 게이트 라인 및 데이터 라인에 의해 정의되는 단위화소 내의 표시영역의 패시베이션층 및 제 2 절연층을 제거하는 단계와; 상기 표시영역에 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법을 제공한다.
특히, 상기 화소전극을 형성하는 단계는 상기 제 2 감광막 패턴을 에이싱하여 상기 제 1 감광막 패턴을 제거하는 단계와; 상기 에이싱된 제 2 감광막 패턴 및 표시영역에 투명전극물질층을 형성하는 단계와; 상기 투명전극물질층 및 표시영역에 제 2 감광막을 도포하여 상기 표시영역을 완전히 채우는 단계와; 상기 제 2 감광막을 에이싱하여 화소전극을 정의하는 제 3 감광막 패턴을 형성하는 단계와; 상기 제 3 감광막 패턴을 마스크로 적용하여 상기 투명전극물질을 식각하여 화소전극 을 형성하는 단계 및; 상기 제 2 감광막 패턴 및 제 3 감광막 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 도 4a 및 4b를 참조하여 본 발명의 액정표시소자의 단위화소의 구조를 살펴본다.
도 4a는 본 발명의 단위화소를 나타내는 평면도이며, 도 4b는 도 4a의 절단선 I-I에 의해 나타나는 단면도이다.
도 4a를 참조하면, 서로 평행한 다수의 게이트 라인(402)과 상기 게이트 라인(402)과 수직 교차하는 다수의 데이터 라인(404)에 의해 단위화소가 정의된다.
상기 단위화소는 실질적으로 표시소자역할을 수행하는 표시영역(460)과 상기 표시영역(460)을 구동하는 박막트랜지스터 영역(TFT영역)(470)으로 구분할 수 있다.
상기 TFT영역(470)에는 채널을 구성하며, 폴리실리콘으로 구성되는 액티브 패턴(401)과, 상기 게이트 라인(402)으로부터 분기하며 주사신호를 제공하는 게이트 전극(402a)과, 상기 데이터 라인(404)으로부터 분기하며 화상신호를 제공하는 소스전극(405) 및 상기 소스 전극(405)으로부터 제공받는 화상신호를 표시영역에 형성되는 화소전극(410)에 제공하는 드레인 전극(406)을 포함하는 박막 트랜지스터가 형성되어 있다.
한편, 상기 표시영역(460)에는 상기 게이트 라인(402)과 평행하게 스토리지 라인(403)이 형성되어 있어, 상기 표시영역(460)에 형성되는 화소전극(410)과 더불어 스토리지 커패시터를 구성한다.
상기 스토리지 전극(403) 상에는 절연층(420)이 형성되어 있어 상기 화소전극(410)과 스토리지 전극(403)을 서로 절연시킨다.
도 4b를 참조하면, 상기 절연층(420)은 실질적으로 여러 절연층의 적층일 수 있다.
또한, 도 4b를 참조하면, 상기 표시영역(460)은 상기 스토리지 전극(403)의 상부를 제외하고는 절연층이 제거되어 표시영역(460)이 음각을 형성하는 것이 특징이다.
상기 음각의 표시영역에 상기 드레인전극(406)과 연결되며 투명전극물질로 구성되는 화소전극(410)이 형성되어 있다.
이하, 도 5a~5m를 참조하여 본 발명의 액정표시소자 제조방법을 살펴본다.
도 5a를 참조하면, 투명한 유리등의 기판(501)상에 액티브 패턴(401)을 형성한다. 상기 액티브 패턴을 형성하기 전에 액티브 패턴 형성 공정 중 불순물이 액티브 패턴으로 침투하는 것을 방지하기 위해 실리콘질화막으로 구성되는 버퍼층(미도시)을 기판상에 먼저 형성할 수 있다.
또한, 본 발명은 일 실시 예로서 P형 TFT 및 N형 TFT가 동시에 하나의 기판상에 형성되는 구동회로부 일체형 액정표시소자의 제조공정에 대해서 설명하므로, 상기 액티브 패턴은 N형 TFT 및 P형 TFT 영역 모두에 형성된다. 그러나 도 5a~5k-2는 설명의 편리 상 LDD형의 N형 TFT와 스토리지 커패시터를 가지는 하나의 단위화소의 제조공정을 중심으로 설명한다.
상기 액티브 패턴(401)의 형성공정을 더 자세히 살펴보면 다음과 같다.
먼저, 버퍼층(미도시)상에 비정질실리콘을 증착하고, 약 400℃ 정도의 온도에서 열처리를 하여 비정질실리콘막에 포함된 수소를 이탈시키는 탈 수소공정을 진행한다. 상기 탈 수소화 공정은 비정질 실리콘을 결정화하는 과정에서 수소가스가 폭발적으로 발생하여 기판에 손상을 주는 것을 방지하는 것이다.
다음으로, 비정질 실리콘을 결정화하기 위하여 상기 비정질 실리콘층이 형성된 기판을 열처리한다. 액정표시소자를 형성하는 기판은 통상 유리기판으로써 고온의 열처리를 할 경우 유리 기판이 열에 의해 변성될 수 있으므로 유리기판을 이용하여 폴리실리콘 TFT를 형성하는 공정에서는 저온에서 순간적인 열처리를 통해 비정질 실리콘을 결정질 실리콘으로 만들 수 있는 레이저 어닐링 방법을 사용한다.
그러므로 비정질 실리콘이 형성된 기판을 엑시머 레이저 등을 조사하여 기판 전체에 형성된 비정질 실리콘을 다결정질 실리콘(폴리실리콘)으로 변화시킨다.
폴리실리콘이 형성된 다음, 상기의 폴리실리콘을 건식각을 통하여 화소영역의 액티브 패턴(401)을 형성한다. 이때, 구동회로부의 CMOS를 구성하는 P형 TFT의 액티브 패턴도 동시에 형성된다.
상기 액티브 패턴(401)상에 상기 액티브 패턴(401)을 절연시키는 제 1 절연층(502)을 형성한다. 상기 게이트절연층(502)은 실리콘질화막 또는 실리콘산화막을 PECVD방법으로 증착하여 형성할 수 있다.
이어서, 도 5b를 참조하면, 상기 제 1 절연층(502)상에 제 1 도전층(미도시)을 스퍼터링 방법 등으로 증착하고 포토리소그래피 공정을 진행하여 게이트 라인과 상기 게이트 라인으로부터 분기하는 게이트 전극(402a) 및 상기 게이트 라인과 평 행하게 배열되는 스토리지 라인(403)을 형성한다.
상기 포토리소그래피 공정은 상기 제 1 절연층(502)상에 스퍼터링 방법에 의해 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층 상에 포토레지스트를 도포하는 단계와, 게이트 전극 및 스토리지 라인의 패턴이 형성된 제 1 마스크를 적용하여 상기 포토레지스트를 노광하는 단계와, 상기 노광된 포토레지스트를 현상하여 게이트 전극 및 스토리지 전극을 정의하는 소정의 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 적용하고 상기 제 1 도전층을 식각하여 게이트 전극, 게이트 라인 및 스토리지 라인을 형성하는 단계 및 상기 감광막 패턴을 스트립 공정을 통해 제거하는 단계를 포함하여 이루어진다.
도 5b는 게이트 전극(402a)과 스토리지 라인(403)을 정의하는 상기 감광막 패턴(510)을 보여주고 있다.
이어서, 도 5b를 참조하면, 상기 감광막 패턴(510)을 게이트 전극(402a) 및 스토리지 라인(403)상에 남긴 채, 상기 액티브 패턴(401)에 고농도의 불순물 이온을 주입한다. 상기 불순물 이온은 액티브 패턴에 주입되어 주입되는 액티브 영역을 메탈화 시킨다. 상기 불순물이 주입되는 액티브 영역은 소스 및 드레인 영역을 포함한다.
주입되는 불순물 이온은 N형 TFT를 형성하는 경우, 5족 이온, 예를 들어 인(P) 또는 아세닉(As)이온일 수 있으며, P형 TFT를 형성하는 경우, 3족 이온, 예를 들어 보론(B)이온일 수 있다.
이어서, LDD 형의 N형 TFT를 형성하는 경우, 상기 게이트 전극(402a) 및 스 토리지 전극(403)상에 남겨지는 감광막 패턴(510)을 에이싱하여 그 부피를 줄인다.
그 결과, 도 5c를 참조하면, 에이싱되어 부피가 감소하는 감광막 패턴(510a)은 채널 양단에 LDD 영역을 정의하게 되고 상기 에이싱된 감광막 패턴(510a)을 식각 마스크로 적용하여 상기 게이트 전극(402a)을 더 식각한다. 그 결과, 채널 양단에 LDD 영역이 노출된다.
이어서, 도 5d를 참조하면, 상기 에이싱된 감광막 패턴(510a)과 게이트 전극 패턴(402a)를 마스크로 적용하여 저농도의 N형 불순물 이온을 LDD영역에 주입하여 LDD형의 N형 TFT를 완성한다.
LDD형의 TFT를 형성하지 않을 경우에는 상기 LDD 영역을 노출시키는 공정, 즉, 상기 감광막 패턴(510)을 에이싱하고, 상기 에이싱된 감광막 패턴(510a)을 식각 마스크로 적용하여 게이트 전극(402a)을 식각하는 공정 및 저농도 불순물 이온 주입 공정은 불필요할 수 있다.
이어서, 도 5에는 도시되지 않았지만, 상기 N형 TFT를 가리고 P형 TFT 영역은 노출시키는 감광막 패턴을 더 형성하고, 상기 감광막 패턴을 블록킹 마스크로 적용하여 고농도의 P형 불순물 이온을 P형 TFT 영역의 액티브 패턴에 주입하여 소스 및 드레인 영역을 형성하는 공정을 더 진행한다. 상기 이온 주입 공정들을 통해 N형 및 P형 TFT의 액티브 패턴들은 메탈화 될 수 있다.
이어서, 도 5e를 참조하면, 상기 게이트 전극(402a) 및 스토리지 라인(403)상에 제 2 절연층(503)을 형성한다. 상기 제 2 절연층(503)은 제 1 절연층과 동일한 물질로 구성될 수 있다.
이어서, 액티브 패턴(401)의 소스 및 드레인 영역을 노출시키는 컨택홀(505,506)을 형성한다. 상기 컨택홀(505,506)은 포토 마스크 공정을 통해 형성된다. 즉, 제 2 절연층(503)상에 감광막을 도포하고 마스크를 적용하여 노광한 다음, 현상하여 컨택홀을 정의하는 감광막 패턴을 형성한다. 이어서, 상기 감광막 패턴을 식각 마스크로 적용하고 상기 제 1 및 제 2 절연층(502,503)을 건식각하여 소스 및 드레인 영역을 노출시킨다.
다음으로, 도 5f를 참조하면, 상기 컨택홀(505,506)을 통해 소스 및 드레인 영역과 연결되는 소스 및 드레인 전극(405,406)을 형성한다. 상기 소스 및 드레인 전극(405,406)은 사진식각공정을 통해 형성된다. 즉, 상기 컨택홀이 형성된 제 2 절연층(503)상에 제 2 도전층을 증착하고 감광막 패턴을 상기 제 2 도전층상에 형성한 다음, 상기 감광막 패턴을 식각마스크로 적용하고 제 2 도전층을 식각하여 소스(405) 및 드레인 전극(406)을 형성한다.
이어서, 도 5g 및 5h를 참조하면, 상기 소스 및 드레인 전극(405,406)상에 제 3 절연층인 패시베이션층(504)를 형성한다. 상기 패시베이션층(504)은 상기 소스 및 드레인 전극(405,406)을 절연시키면서, 외부환경으로부터 보호한다.
이어서, 상기 패시베이션(504)상에 감광막을 도포하고, 표시영역은 노출하면서 게이트 라인, 데이터 라인 및 스위치 영역은 가리는 제 1 감광막 패턴(520)을 형성한다. 이때, 상기 제 1 감광막 패턴(520)은 표시영역에 형성되는 스토리지 라인(403)상에 형성되는 제 2 감광막 패턴(520a)을 포함한다. 특히, 상기 제 2 감광막 패턴(520a)은 회절노광에 의해 형성되며, 상기 제 1 감광막 패턴(520)의 두께 보다 작다. 또한, 본 발명에서 상기 제 1 감광막 패턴(520)은 표시영역이 음각이 되도록 단차를 형성하는 기능을 담당하기 때문에 상기 제 1 감광막 패턴(520)과 상기 제 2 감광막 패턴(520a)의 두께 차이는 클수록 바람직하다.
도 5h는 패시베이션층(504)상에 형성되는 제 1 감광막 패턴(520)을 도시하고 있다. 도 5h를 참조하면, 상기 제 1 감광막 패턴(520)은 표시영역(460)에 형성되는 스토리지 라인(403)을 가리는 제 2 감광막 패턴(520a)을 포함하여 이루어진다. 그러므로 상기 제 1 감광막 패턴(520)은 스토리지 라인(403) 상부를 제외한 표시영역(406)을 노출시킨다. 특히, 상기 제 1 감광막 패턴(520)은 드레인 전극(406)을 노출시킨다.
이어서, 도 5g을 참조하면, 상기 제 1 감광막 패턴(520) 및 제 2 감광막 패턴(520a)을 식각 마스크로 적용하여 표시영역(406)의 제 2 절연층(503) 및 패시베이션층(504)을 제거하여 표시영역(406)이 단차가 큰 음각의 패턴이 되게 한다.
상기 공정에서 스토리지 라인 상부의 절연층들은 상기 제 2 감광막 패턴(520a)에 의해 식각이 차단되므로 스토리지 라인(403) 상에는 제 2 절연층(503) 및 패시베이션층(504)이 남겨진다. 즉, 스토리지 라인(403)은 제 2 절연층(503) 및 패시베이션층(504)에 의해 절연된다.
이어서, 상기 제 1 감광막 패턴(520) 및 제 2 감광막 패턴(520a)을 에이싱하여 제 2 감광막 패턴(520a)을 완전히 제거한다. 이때, 상기 제 2 감광막 패턴(520a)은 회절노광에 의해 형성된 것으로 제 1 감광막 패턴(520)보다 두께가 얇아 에이싱 후에도 제 1 감광막 패턴(520)은 여전히 게이트 라인, 데이터 라인 및 스위 치 영역에 남는다.
이어서, 도 5i를 참조하면, 상기 에이싱된 제 1 감광막 패턴(520b)과 표시영역(406)에 투명전극물질(420a)을 증착한다.
상기 투명전극물질(420a)은 ITO 또는 IZO등일 수 있다. 상기 투명전극물질(420a)은 스퍼터링방법에 의해 형성될 수 있다.
이어서, 도 5j를 참조하면, 상기 투명전극물질(420a)상에 감광막을 증착하여 음각으로 단차진 표시영역(460)을 감광막(530)으로 채운다. 상기 감광막(530)은 기판 전체에서 평탄하도록 도포한다. 특히, 상기 표시영역(460)은 음각으로 단차를 이루기 때문에 상기 표시영역(460)에는 상기 감광막(530)이 다른 영역에 비해 더 두껍게 도포된다.
이어서, 도 5k를 참조하면, 상기 감광막(530)을 에이싱하여 제 3 감광막 패턴(530a)을 형성한다. 상기 제 3 감광막 패턴(530a)은 에이싱 된 제 1 감광막 패턴(520b) 상부의 투명전극물질을 노출시키고, 표시영역(460)의 투명전극물질은 완전히 덮어 화소전극을 정의한다. 이때, 상기 스토리지 라인(403)상부의 절연층에 의한 단차는 상기 에이싱된 제 1 감광막 패턴(520b)에 의한 단차로 인해 제 3 감광막 패턴(530a)에 의해 완전히 덮여진다. 그리고 상기 제 3 감광막 패턴(530a)을 식각 마스크로 적용하여 노출되는 투명전극물질을 제거하여 화소전극을 패턴닝한다.
이어서, 도 5l과 도 5m를 참조하면, 상기 제 1 감광막 패턴(520b) 및 제 2 감광막 패턴(530a)을 스트립 공정에 의해 제거하여 본 발명의 액정표시소자를 완성한다. 도 5m에서 확인되는 바와 같이, 본 발명의 액정표시소자는 단위화소의 표시 영역에 화소전극이 형성되되, 스토리지 라인 상부에는 절연층이 남겨져 스토리지 라인을 절연시킨다.
상기에서 살펴본 바와 같이, 본 발명의 액정표시소자는 화소전극을 형성하는 단계에서 별도의 마스크를 사용하지 않고 단지, 음각 패턴에 감광막 패턴이 채워지고 에이싱 공정에 의해 소정의 패턴이 형성되는 원리를 이용하여 전체 액정표시소자의 제조공정을 줄이는 효과를 가진다. 그 결과, 액정표시소자 제조공정의 전체 공정을 줄일 수 있다.
Claims (10)
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- 기판 상에 액티브 패턴을 형성하는 단계와;상기 기판상에 상기 액티브 패턴을 절연시키는 제 1 절연층을 형성하는 단계와;상기 제 1 절연층 상에 게이트 라인, 상기 게이트 라인으로부터 분기하는 게이트 전극 및 상기 게이트 라인과 평행한 스토리지 라인을 형성하는 단계와;상기 액티브 패턴 내에 불순물 이온을 주입시켜 소스 영역 및 드레인 영역을 형성하는 단계와;상기 게이트 전극과 게이트 라인 및 스토리지 라인을 포함한 상기 제1 절연층 상에 제 2 절연층을 형성하는 단계와;상기 제2 절연층 및 제1 절연층에 상기 액티브 패턴 내의 상기 소스 영역 및 드레인 영역을 노출시키는 컨택홀을 형성하는 단계와;상기 제2 절연층 상에 상기 컨택홀을 통해 상기 소스 영역 및 드레인 영역과 각각 연결되는 소스 전극 및 드레인 전극과 함께 상기 게이트 라인과 교차하는 데이터 라인을 형성하는 단계와;상기 제2 절연층 상에 상기 소스 전극 및 드레인 전극과 상기 데이터 라인을 덮는 패시베이션층을 형성하는 단계와;상기 패시베이션층 상에 표시영역을 노출시키되 상기 스토리지 라인 상에 회절노광에 의해 형성되는 제 2 감광막 패턴을 포함하는 제 1 감광막 패턴을 형성하는 단계와;상기 제 1 감광막 패턴을 마스크로 적용하여 상기 표시영역 내의 제 2 절연층 및 패시베이션층을 제거하여 상기 드레인 전극의 일부를 노출시킴은 물론 상기 표시영역 내에 음각 패턴을 형성하는 단계와;상기 제2 감광막 패턴을 포함하는 상기 제 1 감광막 패턴을 에이싱하여 상기 스토리지 라인 상의 상기 제 2 감광막 패턴을 제거하여 상기 스토리지 라인 상의 상기 패시베이션층을 노출시키는 단계와;에이싱된 상기 제 1 감광막 패턴과 상기 음각 패턴을 갖는 상기 표시영역 및 상기 스토리지 라인 상의 노출된 상기 제2 절연층과 패시베이션층 그리고 노출된 상기 드레인 전극을 포함한 기판 전면에 투명전극 물질층을 형성하는 단계와;상기 투명전극 물질층 상에 감광막을 도포하여 상기 표시영역의 상기 음각 패턴을 완전히 채우는 단계와;상기 감광막을 에이싱하여 상기 제1 감광막 패턴 상의 투명전극 물질층을 노출시키는 제 3 감광막 패턴을 형성하는 단계와;상기 제 3 감광막 패턴을 식각 마스크로 적용하여 노출된 상기 투명전극 물질층을 식각하여 화소전극을 형성하는 단계 및;상기 제 1 감광막 패턴 및 제 3 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
- 제 5 항에 있어서, 상기 표시영역에 형성되는 패시베이션층 및 제 2 절연층을 제거하는 단계에서 상기 스토리지 라인 상의 제 2 절연층 및 패시베이션층은 남겨지는 것을 특징으로 하는 액정표시소자 제조방법.
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- 제 5 항에 있어서, 상기 소스 및 드레인 영역을 형성하는 단계는상기 액티브 패턴에 고농도 불순물 이온을 주입하는 단계와;상기 액티브 패턴의 채널영역의 양단에 저농도 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
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